KR100877626B1 - Class AB Amplifier and Input stage circuit for the same - Google Patents

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Abstract

클래스 AB 증폭기 및 이를 위한 입력 스테이지 회로가 개시된다. 본 발명에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로는 차동 입력 신호쌍의 전압차에 응답하여, 제1 및 제2 전류를 발생하는 차동 증폭부, 상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로, 및 상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비한다. 상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 가변된다. 본 발명의 클래스 AB 증폭기는 상기 입력 스테이지 회로 및 상기 입력 스테이지 회로의 출력 신호를 수신하여 동작하는 출력 스테이지 회로를 구비한다. Class AB amplifiers and input stage circuits therefor are disclosed. An input stage circuit for a class AB amplifier according to the present invention includes a differential amplifier for generating first and second currents in response to a voltage difference of a differential input signal pair, and a tail current of the differential amplifier based on the first current. A first adaptive biasing circuit that controls a first adaptive variable current to form a second and a second adaptive control of a second adaptive variable current to form the tail current of the differential amplifier based on the second current; With an ever biasing circuit. The first and second adaptive variable currents are varied based on the voltage difference between the differential input signal pairs. The class AB amplifier of the present invention includes an input stage circuit and an output stage circuit for receiving and operating an output signal of the input stage circuit.
연산 증폭기, 클래스 AB 증폭기, 차동 증폭기, 적응적 바이어싱 Operational Amplifiers, Class AB Amplifiers, Differential Amplifiers, Adaptive Biasing

Description

클래스 AB 증폭기 및 이를 위한 입력 스테이지 회로{Class AB Amplifier and Input stage circuit for the same}Class AB amplifier and input stage circuit for the same
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 본 발명의 일 실시예에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로를 나타내는 회로도이다.1 is a circuit diagram illustrating an input stage circuit for a class AB amplifier according to an embodiment of the present invention.
도 2는 도 1에 도시된 제1 및 제2 전류의 정적 전류 및 동적 전류 간의 관계를 나타내는 그래프이다.FIG. 2 is a graph illustrating a relationship between the static current and the dynamic current of the first and second currents shown in FIG. 1.
도 3은 본 발명의 일 실시예에 따른 클래스 AB 증폭기의 회로도이다.3 is a circuit diagram of a class AB amplifier according to an embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 클래스 AB 증폭기의 회로도이다.4 is a circuit diagram of a class AB amplifier according to another embodiment of the present invention.
도 5 내지 도 7은 본 발명의 실시예에 따른 증폭기의 특성을 다른 다양한 증폭기들의 특성과 비교하기 위한 시뮬레이션 결과 그래프들이다.5 to 7 are graphs of simulation results for comparing the characteristics of an amplifier according to an embodiment of the present invention with those of other various amplifiers.
1. R. Harjani, R. Heineke, and F. Wang, “An integrated low-voltage class AB CMOS OTA,”IEEE J. Solid-State Circuits, vol. 34, no. 2, pp. 134-142, Feb. 1999.R. Harjani, R. Heineke, and F. Wang, “An integrated low-voltage class AB CMOS OTA,” IEEE J. Solid-State Circuits, vol. 34, no. 2, pp. 134-142, Feb. 1999.
2. M. Degrauwe, J. Rijmenants, E. A. Vittoz, and D. Man, “Adaptive biasing CMOS amplifier,”IEEE J. Solid-State Circuits, vol. SC-17, no. 3, pp. 522-528, Jun. 1982.2. M. Degrauwe, J. Rijmenants, E. A. Vittoz, and D. Man, “Adaptive biasing CMOS amplifier,” IEEE J. Solid-State Circuits, vol. SC-17, no. 3, pp. 522-528, Jun. 1982.
본 발명은 증폭기에 관한 것으로, 보다 상세하게는 적응적으로 제어되는 테일 전류를 갖는 클래스 AB 증폭기 및 이를 위한 입력 스테이지 회로에 관한 것이다. The present invention relates to an amplifier, and more particularly to a class AB amplifier having an adaptively controlled tail current and an input stage circuit therefor.
CMOS 기술의 스케일 다운(scale down)이 지속됨에 따라 또한 배터리로 구동되는 휴대 전자제품의 수요가 폭발적으로 늘어남에 따라 초고밀도 집적 회로(VLSI: Very Large Scale Integration)의 디자인에 있어서 많은 제약 조건이 발생하고 있다. 그 중 가장 대표적인 것들이 낮은 공급 전압에서의 동작과 낮은 전력 소모에 대한 요구라 할 수 있다. As the scale-down of CMOS technology continues, and as the demand for battery-powered portable electronics explodes, many constraints arise in the design of very large scale integration (VLSI). Doing. The most representative of them is the demand for operation at low supply voltage and low power consumption.
더욱이 시스템온칩(SOC : System On Chip)의 추세가 점차 가속화 됨에 따라 디지털 회로뿐만 아니라 다양한 아날로그 회로들도 단일 칩내에 집적되어 지고 있다. 이에 따라 디지털 회로에 비해 제약을 덜 받던 아날로그 회로들도 디지털 회로와 동일한 제약을 받게 되었다.Moreover, as the trend of System On Chip (SOC) accelerates, various analog circuits as well as digital circuits are being integrated into a single chip. As a result, analog circuits, which were less constrained than digital circuits, were subject to the same limitations as digital circuits.
아날로그 회로에서 가장 폭넓게 사용되는 회로 중의 하나는 단연 연산 증폭기(operational amplifier)이다. 낮은 공급 전압 환경에 적합하고 단순한 구조를 가진 증폭기로는 단연 2-스테이지 증폭기를 꼽을 수 있다. One of the most widely used circuits in analog circuits is by far an operational amplifier. Two stage amplifiers are by far the simplest amplifiers suitable for low supply voltage environments.
일반적으로 사용되는 클래스 AB 증폭기는 클래스 A/AB 증폭기로서 입력 스테이지는 클래스 A 동작을 하고 출력 스테이지만 클래스 AB 동작하는 특성을 가진다. 입력 스테이지의 클래스 A특성은 테일 전류원의 제한으로부터 야기된다. 이러한 제한적인 전류는 슬루율(slew rate)에 직접적인 영향을 미치게 되므로 슬루율을 향상시키고자 할 경우에는 테일 전류를 증가시켜야만 한다. A commonly used class AB amplifier is a class A / AB amplifier in which the input stage performs class A operation and only the output stage performs class AB operation. The class A characteristic of the input stage results from the limitation of the tail current source. This limited current has a direct effect on the slew rate, so if you want to improve the slew rate, you must increase the tail current.
그러나 테일 전류의 증가는 슬루잉(slewing)하지 않는 정적(static) 상태에서의 소비 전력의 증가를 야기하게 되므로 바람직하지 않다. However, an increase in tail current is undesirable because it leads to an increase in power consumption in a static state that does not slew.
따라서 일반적으로 입력 스테이지에 적응적 바이어싱(adaptive biasing) 회로를 이용하여 정적 전류는 작고 동적(dynamic) 전류는 큰 클래스 AB 동작을 시켜주게 된다. Therefore, generally, by using an adaptive biasing circuit in the input stage, the static current is small and the dynamic current causes the large class AB operation.
종래에도 적응적 바이어스 회로를 이용한 클래스 AB 증폭기에 대한 연구가 있어 왔다. 대표적으로, 상기 문헌 정보에 기재된 첫 번째 종래기술(이하, Harjani 기술로 인용) 및 두 번째 종래기술(이하, Degrauwe 기술로 인용)이 있다.In the past, there has been a study on a class AB amplifier using an adaptive bias circuit. Representatively, there is a first prior art (hereinafter referred to as Harjani technology) and a second prior art (hereinafter referred to as Degrauwe technology) described in the above literature information.
그러나, 종래의 적응적 바이어싱 회로를 이용한 클래스 AB 증폭기는 충분하지 않는 동작특성과 큰 면적등으로 인해 사용상의 어려움이 있었다. 즉, 종래의 클래스 AB 증폭기들은 슬루율 개선을 위해 면적 및 전력 소모를 희생하였으며 그럼에도 불구하고 여전히 이득(gain)과 이득 대역폭 곱(GBW)이 낮다.However, the class AB amplifier using the conventional adaptive biasing circuit has difficulty in use due to insufficient operating characteristics and a large area. That is, conventional Class AB amplifiers have sacrificed area and power consumption to improve slew rate and nevertheless still have a low gain and gain bandwidth product (GBW).
따라서 면적과 전력 소모량의 큰 증가없이 다양한 공급 전압에서 동작하며 높은 이득과 높은 슬루율을 얻을 수 있는 새로운 적응적 바이어싱 회로 및 이를 이용한 클래스 AB 증폭기에 대한 요구가 절실하다.Therefore, there is an urgent need for a new adaptive biasing circuit that can operate at various supply voltages and obtain high gain and high slew rate without significant increase in area and power consumption, and a class AB amplifier using the same.
따라서, 본 발명의 기술적 과제는 입력 신호에 따라 테일 전류를 적응적으로 가변함으로써 높은 이득과 빠른 슬루율을 얻을 수 있는 클래스 AB 증폭기를 제공하는 것이다. Accordingly, the technical problem of the present invention is to provide a class AB amplifier which can obtain a high gain and a fast slew rate by adaptively varying the tail current according to the input signal.
본 발명의 다른 기술적 과제는 상기 클래스 AB 증폭기를 위한 입력 스테이지회로를 제공하는 것이다.Another technical problem of the present invention is to provide an input stage circuit for the class AB amplifier.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로는 차동 입력 신호쌍의 전압차에 따라 가변되는 제1 및 제2 전류를 발생하는 차동 증폭부; 상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로; 및 상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비한다. According to a preferred embodiment of the present invention, an input stage circuit for a class AB amplifier includes: a differential amplifier for generating first and second currents that vary according to a voltage difference of a differential input signal pair; A first adaptive biasing circuit for controlling a first adaptive variable current forming a tail current of the differential amplifier part based on the first current; And a second adaptive biasing circuit for controlling a second adaptive variable current forming the tail current of the differential amplifier part based on the second current.
상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 가변된다.The first and second adaptive variable currents are varied based on the voltage difference between the differential input signal pairs.
상기 차동증폭부는, 제1 노드와 공통접속노드 및 제2 노드와 상기 공통접속노드 사이에 각각 삽입되며 상기 차동 입력 신호쌍을 수신하기 위한 차동 입력 트랜지스터쌍; 제1 및 제2 단자가 상기 제1 노드에 공통으로 접속되고, 제3 단자는 제1 전원에 접속되는 제1 바이어스 트랜지스터; 제1 및 제2 단자가 상기 제2 노드 에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터; 및 상기 공통접속노드와 제2 전원 사이에 삽입되는 정적 전류원을 구비할 수 있다. 상기 차동 증폭부의 상기 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 적응적 가변 전류 및 상기 제2 적응적 가변 전류의 합이다.The differential amplifier may include: a differential input transistor pair inserted between a first node and a common connection node and a second node and the common connection node, respectively, to receive the differential input signal pair; A first bias transistor having first and second terminals commonly connected to the first node, and a third terminal connected to a first power source; A second bias transistor having first and second terminals commonly connected to the second node, and a third terminal connected to the first power source; And a static current source inserted between the common connection node and the second power source. The tail current of the differential amplifier is the sum of the static current by the static current source, the first adaptive variable current and the second adaptive variable current.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 클래스 AB 증폭기를 위한 입력 스테이지 회로는 제1 전원과 제2 전원 사이에 삽입되는 차동증폭부; 및 상기 차동증폭부의 테일 전류를 적응적으로 조절하기 위한 적응적 바이어싱 회로를 구비한다.According to another preferred embodiment of the present invention, an input stage circuit for a class AB amplifier includes: a differential amplifier inserted between a first power supply and a second power supply; And an adaptive biasing circuit for adaptively adjusting the tail current of the differential amplifier.
상기 차동증폭부는 차동입력 신호쌍 중 제1 입력 신호를 수신하는 제1 입력 트랜지스터를 포함하여 상기 제1 전원과 공통접속노드 사이에 형성되는 제1 브랜치; 상기 차동입력 신호쌍 중 제2 입력 신호를 수신하는 제2 입력 트랜지스터를 포함하여 상기 제1 전원과 공통 접속 노드 사이에 형성되는 제2 브랜치; 상기 공통 접속노드와 제2 전원 사이에 접속되는 정적 전류원; 및 상기 공통 접속노드와 제2 전원 사이에 접속되는 제1 및 제2 가변 전류원을 구비한다.The differential amplifier may include a first branch formed between the first power supply and the common connection node including a first input transistor configured to receive a first input signal among differential input signal pairs; A second branch formed between the first power supply and a common connection node, including a second input transistor configured to receive a second input signal of the differential input signal pair; A static current source connected between the common connection node and a second power source; And first and second variable current sources connected between the common connection node and a second power source.
상기 적응적 바이어싱 회로는, 상기 제1 브랜치에 흐르는 제1 전류에 기초하여 상기 제1 가변 전류원을 적응적으로 제어하는 제1 적응적 바이어싱 회로; 및 상기 제2 브랜치에 흐르는 제2 전류에 기초하여 상기 제2 가변 전류원을 적응적으로 제어하는 제2 적응적 바이어싱 회로를 구비한다.The adaptive biasing circuit includes: a first adaptive biasing circuit for adaptively controlling the first variable current source based on a first current flowing in the first branch; And a second adaptive biasing circuit that adaptively controls the second variable current source based on a second current flowing through the second branch.
상기 차동 증폭부의 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 가변 전류원에 의한 제1 적응적 가변 전류 및 상기 제2 가변 전류원에 의한 제2 적응적 가변 전류의 합이고, 상기 제1 및 제2 적응적 가변 전류는 상기 차동입력쌍의 전압차에 응답하여 가변된다.Tail current of the differential amplifier is a sum of a static current by the static current source, a first adaptive variable current by the first variable current source and a second adaptive variable current by the second variable current source, and the first and The second adaptive variable current is variable in response to the voltage difference of the differential input pair.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 클래스 AB 증폭기는 상기 입력 스테이지 회로와 상기 입력 스테이지 회로의 출력 신호를 수신하여 동작하는 출력 스테이지 회로를 구비한다.A class AB amplifier according to a preferred embodiment of the present invention for achieving the above object comprises an input stage circuit and an output stage circuit for receiving and operating an output signal of the input stage circuit.
상기 출력 스테이지 회로는 상기 제1 전류와 상기 제2 전류간의 차에 해당하는 로드 전류를 출력 노드를 통해 제공할 수 있다.The output stage circuit may provide a load current corresponding to a difference between the first current and the second current through an output node.
이를 위하여, 상기 출력 스테이지 회로는 상기 제1 전원과 출력 노드 사이에 접속되는 제1 출력 트랜지스터; 및 상기 출력 노드와 상기 제2 전원 사이에 접속되는 제2 출력 트랜지스터를 구비할 수 있다.To this end, the output stage circuit comprises: a first output transistor connected between the first power supply and an output node; And a second output transistor connected between the output node and the second power supply.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 하나의 구성요소가 다른 구성요소와 접속되거나 연결되는 것으로 기재될 때, 이는 해당 구성요소가 직접적으로 혹은 간접적으로 다른 구성요소와 접속되거나 연결될 수 있음을 의미한다. 즉, 두 구성요소 사이에 제3 구성요소가 개입될 수 있다. 한편, 하나의 구성요소가 다른 구성요소와 직접적으로 접속되거나 연결되는 것으로 기재될 때, 이는 해당 구성요소가 제3 구성요소의 개입없이 직접적으로 다 른 구성요소와 접속되거나 연결됨을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements. When one component is described as being connected or connected with another component, it means that the component can be directly connected or indirectly connected with another component. That is, the third component may intervene between the two components. On the other hand, when one component is described as being directly connected or connected with another component, this means that the component is directly connected or connected with another component without the intervention of the third component.
도 1은 본 발명의 실시예에 따른 클래스 AB 입력 스테이지 회로를 나타내는 회로도이다.1 is a circuit diagram illustrating a class AB input stage circuit according to an embodiment of the present invention.
이를 참조하면, 입력 스테이지 회로(100)는 차동 증폭부(110), 제1 및 제2 적응적 바이어싱 회로(120, 130)를 구비한다. Referring to this, the input stage circuit 100 includes a differential amplifier 110, first and second adaptive biasing circuits 120 and 130.
차동 증폭부(110)는 제1 전원(VDD)과 제2 전원(예컨대, ground)에 삽입되며, 차동 입력 트랜지스터쌍(IT1, IT2), 차동 바이어스 트랜지스터쌍(BT1, BT2) 및 정적 전류원(111)을 구비한다. The differential amplifier 110 is inserted into the first power source VDD and the second power source (eg, ground), and the differential input transistor pairs IT1 and IT2, the differential bias transistor pairs BT1 and BT2, and the static current source 111 are provided. ).
차동 입력 트랜지스터쌍(IT1, IT2)은 차동 입력 신호쌍(Vin+, Vin-) 중 대응하는 입력 신호를 각각 수신하기 위한 제1 및 제2 입력 트랜지스터(IT1, IT2)를 포함한다. 제1 입력 트랜지스터(IT1)는 제1 노드(X1)와 공통 접속 노드(X) 사이에 접속되며 그 게이트로는 차동 입력 신호쌍(Vin+, Vin-) 중 하나인 제1 입력 신호(Vin+)를 수신한다. 제2 입력 트랜지스터(IT2)는 제2 노드(X2)와 공통 접속 노드(X) 사이에 접속되며, 그 게이트로는 차동 입력 신호쌍(Vin+, Vin-) 중 다른 하나인 제2 입력 신호(Vin-)를 수신한다.The differential input transistor pairs IT1 and IT2 include first and second input transistors IT1 and IT2 for receiving corresponding input signals among the differential input signal pairs Vin + and Vin-, respectively. The first input transistor IT1 is connected between the first node X1 and the common connection node X, and the gate thereof receives the first input signal Vin +, which is one of the differential input signal pairs Vin + and Vin-. Receive. The second input transistor IT2 is connected between the second node X2 and the common connection node X, and the gate thereof is the second input signal Vin, which is another one of the differential input signal pair Vin + and Vin-. Receive-)
차동 입력 트랜지스터쌍(IT1, IT2)의 각 트랜지스터는 NMOS 트랜지스터로 구현될 수 있다.Each transistor of the differential input transistor pairs IT1 and IT2 may be implemented as an NMOS transistor.
바이어스 트랜지스터쌍(BT1, BT2)은 제1 및 제2 단자(예컨대, 게이트 및 드레인 단자)가 제1 노드(X1)에 공통으로 접속되고, 제3 단자(예컨대, 소오스 단자)는 제1 전원(VDD)에 접속되는 제1 바이어스 트랜지스터(BT1)와 제1 및 제2 단자(예 컨대, 게이트 및 드레인 단자)가 제2 노드(X2)에 공통으로 접속되고, 제3 단자(예컨대, 소오스 단자)는 제1 전원(VDD)에 접속되는 제2 바이어스 트랜지스터(BT2)로 이루질 수 있다. 바이어스 트랜지스터쌍(BT1, BT2)의 각 트랜지스터는 게이트와 드레인 단자가 연결된 PMOS 트랜지스터로 구현될 수 있다.In the bias transistor pairs BT1 and BT2, first and second terminals (eg, gate and drain terminals) are commonly connected to the first node X1, and a third terminal (eg, a source terminal) is connected to a first power source ( The first bias transistor BT1 and the first and second terminals (eg, the gate and drain terminals) connected to VDD are commonly connected to the second node X2, and the third terminal (for example, the source terminal). May include a second bias transistor BT2 connected to the first power supply VDD. Each transistor of the bias transistor pairs BT1 and BT2 may be implemented as a PMOS transistor having a gate and a drain terminal connected thereto.
정적 전류원(111)은 공통 접속 노드(X)와 제2 전원 사이에 접속된다.The static current source 111 is connected between the common connection node X and the second power source.
제1 적응적 바이어싱 회로(120)는, 제1 노드(X1)의 전압에 의해 각각 제어되는 제1 및 제2 트랜지스터(T11, T12)를 포함한다. 또한 제1 트랜지스터(T11) 와 직렬로 연결되며, 그 제1 및 제2 단자(예컨대, 게이트와 드레인 단자)가 공통으로 접속되고 제3 단자(예컨대, 소오스 단자)는 제2 전원에 연결되는 제3 트랜지스터(T13), 제2 트랜지스터(T12)와 직렬로 연결되며 그 게이트로 제2 입력 신호(Vin-)를 수신하는 제4 트랜지스터(T14), 및 제3 트랜지스터(T13)와 전류 미러 형태로 접속되며, 공통 접속 노드(X)와 제2 전원 사이에 연결되는 제5 트랜지스터(T15)를 구비한다. The first adaptive biasing circuit 120 includes first and second transistors T11 and T12 respectively controlled by the voltage of the first node X1. In addition, the first transistor T11 is connected in series, and the first and second terminals (eg, gate and drain terminals) are connected in common, and the third terminal (eg, source terminal) is connected to a second power source. In a third transistor T13, a fourth transistor T14 connected in series with the second transistor T12 and receiving a second input signal Vin− through its gate, and a current mirror with the third transistor T13. And a fifth transistor T15 connected between the common connection node X and the second power supply.
바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)와 제1 및 제2 트랜지스터(T11, T12)는 각각 전류 미러 형태로 접속된다. 따라서, 바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)의 크기(예컨대, 폭 대 길이비(width and length ratio))와 제1 트랜지스터(T11)의 크기가 동일하다면, 제1 트랜지스터(T11)를 통해 흐르는 전류 역시 바이어스 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)를 통해 흐르는 제1 전류(I1)와 동일하다. 제1 전류(I1)는 바이어스 트랜지스 터(BT1)과 제1 입력 트랜지스터(IT1)를 포함하여 제1 전원(VDD)과 공통접속노드(X) 사이에 형성되는 제1 브랜치에 흐르는 전류이다.One transistor BT1 and the first and second transistors T11 and T12 of the bias transistor pair BT1 and BT2 are connected in the form of a current mirror, respectively. Therefore, if the size (eg, width and length ratio) of one transistor BT1 of the bias transistor pairs BT1 and BT2 and the size of the first transistor T11 are the same, the first transistor T11 may be used. The current flowing through) is also the same as the first current I 1 flowing through one transistor BT1 of the bias transistor pairs BT1 and BT2. The first current I 1 is a current flowing in the first branch formed between the first power supply VDD and the common connection node X including the bias transistor BT1 and the first input transistor IT1. .
제3 트랜지스터(T13)와 전류 미러 형태로 접속되는 제5 트랜지스터(T15)의 크기(예컨대, 폭대 길이비)를 제3 트랜지스터(T13)의 크기(예컨대, 폭대 길이비)의 A배로 구현하면, 제5 트랜지스터(T15)의 전류(IV1)는 제3 트랜지스터(T13)의 전류의 A배(예컨대, IV1= AI1)가 된다. When the size (eg, width-to-length ratio) of the fifth transistor T15 connected to the third transistor T13 in the form of a current mirror is implemented as A times the size (eg, width-length ratio) of the third transistor T13, The current I V1 of the fifth transistor T15 becomes A times the current of the third transistor T13 (for example, I V1 = AI 1 ).
제2 적응적 바이어싱 회로(130)는, 제2 노드(X2)의 전압에 의해 각각 제어되는 제6 및 제7 트랜지스터(T21, T22)를 포함한다. 또한 제6 트랜지스터(T21)와 직렬로 연결되며, 그 제1 및 제2 단자(예컨대, 게이트와 드레인 단자)가 공통으로 접속되고 제3 단자(예컨대, 소오스 단자)는 제2 전원에 연결되는 제8 트랜지스터(T23), 제7 트랜지스터(T22)와 직렬로 연결되며, 그 게이트로 제1 입력 신호(Vin+)를 수신하는 제9 트랜지스터(T24), 및 제8 트랜지스터(T23)와 전류 미러 형태로 접속되며, 공통 접속 노드(X)와 제2 전원 사이에 연결되는 제10 트랜지스터(T25)를 구비한다. The second adaptive biasing circuit 130 includes sixth and seventh transistors T21 and T22 which are respectively controlled by the voltage of the second node X2. In addition, the sixth transistor T21 is connected in series, and the first and second terminals (eg, gate and drain terminals) are connected in common, and the third terminal (eg, source terminal) is connected to a second power source. An eighth transistor T23 is connected in series with the seventh transistor T22 and has a gate in the form of a current mirror with the ninth transistor T24 that receives the first input signal Vin + and the eighth transistor T23. And a tenth transistor T25 connected between the common connection node X and the second power supply.
바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)와 제6 및 제7 트랜지스터(T21, T22)는 각각 전류 미러 형태로 접속된다. 따라서, 바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)의 크기(예컨대, 폭대 길이비)와 제6 트랜지스터(T21)의 크기가 동일하다면, 제6 트랜지스터(T21)를 통해 흐르는 전류 역시 바이어스 트랜지스터쌍(BT1, BT2)의 다른 일 트랜지스터(BT2)를 통해 흐르는 제2 전류(I2)와 동일하다. 제2 전류(I2)는 바이어스 트랜지스터(BT2)와 제2 입력 트랜지스터(IT2)를 포함하여 제1 전원(VDD)과 공통 접속 노드(X) 사이에 형성되는 제2 브랜치에 흐르는 전류이다.The other transistors BT2 and the sixth and seventh transistors T21 and T22 of the bias transistor pairs BT1 and BT2 are connected in the form of current mirrors, respectively. Therefore, if the size of the other transistor BT2 of the bias transistor pairs BT1 and BT2 (for example, the width-to-length ratio) and the size of the sixth transistor T21 are the same, the current flowing through the sixth transistor T21 is also increased. It is the same as the second current I 2 flowing through the other transistor BT2 of the bias transistor pair BT1 and BT2. The second current I 2 is a current flowing in the second branch formed between the first power supply VDD and the common connection node X including the bias transistor BT2 and the second input transistor IT2.
제8 트랜지스터(T23)와 전류 미러 형태로 접속되는 제10 트랜지스터(T25)의 크기(예컨대, 폭대 길이비)를 제8 트랜지스터(T23)의 크기(예컨대, 폭대 길이비)의 A배로 구현하면, 제10 트랜지스터(T25)의 전류는 제8 트랜지스터(T23)의 전류의 A배(예컨대, IV2= AI2)가 된다.When the size (eg, width-to-length ratio) of the tenth transistor T25 connected to the eighth transistor T23 in the form of a current mirror is A times the size (eg, width-length ratio) of the eighth transistor T23, The current of the tenth transistor T25 is A times the current of the eighth transistor T23 (for example, I V2 = AI 2 ).
따라서, 제5 트랜지스터(T15) 및 제10 트랜지스터(T25)는 각각 정적 전류원(111)에 병렬로 접속되어 적응적으로 가변되는 전류를 제공하는 가변 전류원 역할을 한다. 설명의 편의상, 제5 트랜지스터(T15)에 의한 가변 전류를 제1 적응적 가변 전류(IV1)라 하고, 제10 트랜지스터(T25)에 의한 가변 전류를 제2 적응적 가변 전류(IV2)라 한다.Accordingly, the fifth transistor T15 and the tenth transistor T25 are respectively connected in parallel with the static current source 111 and serve as a variable current source that provides an adaptively variable current. For convenience of description, the variable current by the fifth transistor T15 is called the first adaptive variable current I V1 , and the variable current by the tenth transistor T25 is called the second adaptive variable current I V2 . do.
차동증폭부(110)의 테일 전류(tail current)는 정적 전류원(111)에 의한 정적 전류(Iss), 제1 적응적 가변 전류(IV1) 및 제2 적응적 가변 전류(IV2)의 합이다. The tail current of the differential amplifier 110 is the sum of the static current Iss by the static current source 111, the first adaptive variable current I V1 , and the second adaptive variable current I V2 . to be.
따라서, 차동증폭부(110)는 정적 전류(Iss)를 제공하기 위한 정적 전류원(111), 제1 적응적 가변 전류(IV1)를 제공하기 위한 제1 가변 전류원(T15) 및 제2 적응적 가변 전류(IV2)를 제공하기 위한 제2 가변 전류원(T25)을 구비한다고 할 수 있다. Accordingly, the differential amplifier 110 may include a static current source 111 for providing a static current Iss, a first variable current source T15 and a second adaptive for providing a first adaptive variable current I V1 . It may be said to have a second variable current source (T25) for providing a variable current (I V2 ).
제1 적응적 가변 전류(IV1)는 제1 전류(I1)에 비례하고, 제2 적응적 가변 전류(IV2)는 제2 전류(I2)에 비례하며, 그 비례 계수는 ‘A’일수 있다.The first adaptive variable current I V1 is proportional to the first current I 1 , the second adaptive variable current I V2 is proportional to the second current I 2 , and the proportional coefficient is' A 'Can be.
제1 입력 신호(Vin+)가 제2 입력 신호(Vin-)보다 높은 경우에는, 제2 전류(I2)에 비하여 제1 전류(I1)가 증가하고, 이에 따라 제1 적응적 가변 전류(IV1)는 제2 적응적 가변 전류(IV2)에 비하여 증가한다.When the first input signal Vin + is higher than the second input signal Vin−, the first current I 1 increases relative to the second current I 2 , and accordingly, the first adaptive variable current I V1 increases relative to the second adaptive variable current I V2 .
제1 입력 신호(Vin+)가 제2 입력 신호(Vin-)보다 낮은 경우에는, 제1 전류(I1)에 비하여 제2 전류(I2)가 증가하고, 이에 따라 제2 적응적 가변 전류(IV2)는 제1 적응적 가변 전류(IV1)에 비하여 증가한다.When the first input signal Vin + is lower than the second input signal Vin−, the second current I 2 increases compared to the first current I 1 , and accordingly, the second adaptive variable current I V2 increases relative to the first adaptive variable current I V1 .
제1 및 제2 전류(I1, I2)가 입력신호간 전압차(Vin=Vin+ - Vin-)에 따라 가변되므로, 제1 및 제2 전류(I1, I2)에 따라 가변되는 제1 및 제2 적응적 가변 전류 역시 입력신호간 전압차(Vin=Vin+ - Vin-)에 따라 가변된다.Since the first and second currents I 1 and I 2 vary according to the voltage difference Vin = Vin + −Vin− between the input signals, the first and second currents I 1 and I 2 vary according to the first and second currents I 1 and I 2 . The first and second adaptive variable currents also vary according to the voltage difference Vin = Vin + −Vin− between the input signals.
제1 및 제2 전류(I1, I2)의 정적 전류 특성을 살펴보면 다음과 같다.The static current characteristics of the first and second currents I 1 and I 2 are as follows.
제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)의 전압이 같다면, 즉, Vin+ = Vin- = Vin,cm 이면, 제1 및 제2 전류(I1, I2)는 정적 전류(static current)이다. 제1 및 제2 정적 전류(I1 , static 및 I2 , static)는 동일하다. 즉, Istatic= I1 , static =I2 , static= I1’, static= I2 ’, static 이 성립한다. 아래 첨자 ‘static’은 정적 전류 혹은 전압을 나 타내기 위한 표기이다. If the voltages of the first input signal Vin + and the second input signal Vin- are the same, that is, if Vin + = Vin− = Vin, cm, the first and second currents I 1 and I 2 are static currents. (static current). The first and second static currents I 1 , static and I 2 , static are the same. That is, I static = I 1 , static = I 2 , static = I 1 ', static = I 2 ', and static . The subscript 'static' is used to indicate static current or voltage.
이 때에는 다음의 수학식 1이 성립한다. In this case, Equation 1 below holds true.
[수학식 1][Equation 1]
Figure 112007033116016-pat00001
Figure 112007033116016-pat00001
여기서, Iss는 정적 전류원(111)에 의한 테일 전류, Vin , cm 은 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-) 의 평균 전압이다.Here, Iss is a tail current by the static current source 111, V in , cm are average voltages of the first input signal Vin + and the second input signal Vin−.
상기 수학식 1을 참조하면, A는 0보다 크거나 같거나 2보다 작은 것이 바람직함을 알 수 있다.Referring to Equation 1, it can be seen that A is preferably greater than or equal to 0 or smaller than 2.
제1 및 제2 전류(I1, I2)의 동적 전류 특성을 살펴보면 다음과 같다.The dynamic current characteristics of the first and second currents I 1 and I 2 are as follows.
입력 신호간의 전압차(Vin = Vin+ - Vin-)에 변화가 발생하면 동적 전류가 발생한다.When a change in voltage difference (Vin = Vin +-Vin-) between the input signals occurs, a dynamic current is generated.
입력 스테이지 회로(100)가 강한 반전(strong inversion) 영역에서 동작한다고 가정할 때 정적 전류(Istatic)는 다음의 수학식 2와 같이 표현될 수 있다. Assuming that the input stage circuit 100 operates in a strong inversion region, the static current I static may be expressed as in Equation 2 below.
[수학식 2][Equation 2]
Figure 112007033116016-pat00002
Figure 112007033116016-pat00002
Figure 112007033116016-pat00003
Figure 112007033116016-pat00003
여기서, Vin,cm 은 제1 입력 신호(Vin+) 및 제2 입력 신호(Vin-) 의 평균 전압, Vx 은 공통 접속 노드(X)의 전압이고, Vx, static 은 공통 접속 노드(X)의 정적 전압이며, Vthn 은 NMOS 트랜지스터의 문턱 전압(threshold voltage)이다. K는 μnCox W/L이고, μn은 전자의 이동성(mobility)이고, Cox 는 단위면적당 커패시턴스이며 W/L은 폭대 길이비이다. Vx
Figure 112008046925918-pat00028
로 근사화될 수 있다.
Here, V in, cm is the average voltage of the first input signal Vin + and the second input signal Vin-, V x is the voltage of the common connection node (X), V x, static is the common connection node (X) ), And V thn is the threshold voltage of the NMOS transistor. K is μ n Cox W / L, μ n is the mobility of electrons, Cox is the capacitance per unit area and W / L is the width-to-length ratio. V x is
Figure 112008046925918-pat00028
Can be approximated by
제1 및 제2 전류(I1, I2)의 동적 전류 특성은 입력 신호간 전압차(Vin)에 의존한다.The dynamic current characteristics of the first and second currents I 1 and I 2 depend on the voltage difference Vin between the input signals.
제1 입력 신호에서 제2 입력 신호를 뺀 값(Vin = Vin+ - Vin-) 이 0보다 큰 경우(즉, Vin > 0인 경우)에, 수학식 2를 이용하면, 제1 동적 전류(I1,dynamic)및 제2 동적 전류(I2 , dynamic)는 각각 다음의 수학식 3과 같이 표현된다.When the value obtained by subtracting the second input signal from the first input signal (Vin = Vin +-Vin-) is greater than 0 (that is, when Vin> 0), using Equation 2, the first dynamic current (I 1) , dynamic ) and the second dynamic current (I 2 , dynamic ) are each expressed as Equation 3 below.
[수학식 3][Equation 3]
Figure 112008046925918-pat00005
Figure 112008046925918-pat00005
Figure 112008046925918-pat00006
Figure 112008046925918-pat00006
마찬가지로, 제1 입력신호에서 제2 입력 신호를 뺀 값(Vin = Vin+ - Vin-) 이 0보다 작은 경우(즉, Vin < 0인 경우)에는 제1 동적 전류(I1,dynamic)및 제2 동적 전류(I2 , dynamic)는 각각 다음의 수학식 4와 같이 표현될 수 있다.Similarly, when the value obtained by subtracting the second input signal from the first input signal (Vin = Vin +-Vin-) is less than zero (that is, when Vin <0), the first dynamic current I 1 and dynamic The dynamic currents I 2 and dynamic may be expressed as Equations 4 below.
[수학식 4][Equation 4]
Figure 112007033116016-pat00007
Figure 112007033116016-pat00007
상기 수학식들에서, 아래 첨자 ‘dynamic’은 동적 전류 혹은 전압을 나타내기 위한 표기이다. In the above equations, the subscript 'dynamic' is a notation for indicating a dynamic current or voltage.
상기 수학식 3과 4는 입력 신호간의 전압차(Vin)의 변화에 다른 제1 및 제2 전류(I1, I2)의 동적 전류 특성을 나타낸다. 이를 그래프로 표시한 것이 도 2에 도시된다.Equations 3 and 4 represent dynamic current characteristics of the first and second currents I 1 and I 2 that vary with a change in the voltage difference Vin between the input signals. A graphical representation of this is shown in FIG. 2.
도 2는 도 1에 도시된 제1 및 제2 전류의 정적 전류 및 동적 전류 간의 관계를 나타내는 그래프이다. 도 2를 참조하면, 동적 전류(I1 , dynamic, I2 , dynamic)는 입력 신호간의 전압차(Vin)에 따라 2차 함수의 특성을 갖는 포물선 형태임을 알 수 있다.FIG. 2 is a graph illustrating a relationship between the static current and the dynamic current of the first and second currents shown in FIG. 1. Referring to FIG. 2, it can be seen that the dynamic currents I 1 , dynamic , I 2 , and dynamic are parabolic in the form of a quadratic function according to the voltage difference Vin between the input signals.
좀 더 구체적으로는, 입력 신호간의 전압차(Vin)이 0일 때는 제1 및 제2 전류(I1, I2)는 정적 전류(Istatic)로서 상호 동일하고, 입력 신호간의 전압차(Vin)이 0보다 크면, 제1 동적 전류(I1 , dynamic)가 입력 신호간의 전압차(Vin)의 절대값에 2차 함수적으로 비례하여 증가한다. 입력 신호간의 전압차(Vin)이 0보다 작으면, 제2 동적 전류(I2 , dynamic)가 입력 신호간의 전압차(Vin)의 절대값에 2차 함수적으로 비례하여 증가한다.More specifically, when the voltage difference Vin between the input signals is 0, the first and second currents I 1 and I 2 are equal to each other as the static current I static , and the voltage difference Vin between the input signals. If)) is greater than 0, the first dynamic current I 1 , dynamic increases in quadratic function proportionally to the absolute value of the voltage difference Vin between the input signals. If the voltage difference Vin between the input signals is less than zero, the second dynamic current I 2 , dynamic increases in quadratic proportional fashion to the absolute value of the voltage difference Vin between the input signals.
따라서, 제1 및 제2 적응적 바이어싱 회로(120, 130)는 제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)의 전압 차(Vin)에 따라 차동 증폭부(110)의 테일 전류를 적응적으로 가변하기 위한 회로이다.Accordingly, the first and second adaptive biasing circuits 120 and 130 may include tails of the differential amplifier 110 according to the voltage difference Vin between the first input signal Vin + and the second input signal Vin−. It is a circuit for adaptively varying current.
상술한 바와 같이, 차동 증폭부(110)의 테일 전류는 정적 전류원(111)에 의한 정적 전류(Iss)에 제1 적응적 가변 전류(Iv1) 및 제2 적응적 가변 전류(Iv2)가 더해진 양이다. As described above, the tail current of the differential amplifier 110 has a first adaptive variable current I v1 and a second adaptive variable current I v2 in response to the static current Iss by the static current source 111. The amount added.
제1 입력 신호(Vin+)와 제2 입력 신호(Vin-)가 동일한 전압 레벨인 경우, 즉, 정적 상태일 때의 테일 전류는 “Iss+2A*Istatic 이다.If the first input signal Vin + and the second input signal Vin- are at the same voltage level, that is, the tail current when the static state is “Iss + 2A * I static to be.
한편, 총 테일 전류는 입력 트랜지스터의 동적 전류의 합보다 커야 한다. 도 2에 도시된 그래프에서 입력 신호간 전압차(Vin)가 소정의 값(V1)일 때의 제1 및 제2 전류(I1, I2)의 레벨을 각각 Ia, Ib라 하면, (A-1)Ia +(A-3)Ib +Iss ≥ 0을 만족한다. Ib가 Ia보다 매우 작다고 가정하면, 이 식은 (A-1)Ia ≥ 0으로 근사화될 수 있다. 따라서, A는 1 이상인 것이 바람직하다.On the other hand, the total tail current must be greater than the sum of the dynamic currents of the input transistors. In the graph shown in FIG. 2, when the voltage difference Vin between the input signals is a predetermined value V 1 , the levels of the first and second currents I 1 and I 2 are Ia and Ib, respectively, A-1) Ia + (A-3) Ib + Iss ≥ 0 is satisfied. Assuming that Ib is much smaller than Ia, this equation can be approximated to (A-1) Ia ≧ 0. Therefore, it is preferable that A is 1 or more.
수학식 1을 같이 고려하면, A는 1과 2 사이의 실수인 것이 바람직하다.In consideration of Equation 1, A is preferably a real number between 1 and 2.
따라서, 도 1에 도시된 입력 스테이지회로에서 적은 정적 전류를 유지하기 위한 정적 조건과 빠른 슬루잉을 위한 동적 조건을 모두 만족시킬 수 있는 최적의 실시예는 A는 1과 2 사이일 때 얻어질 수 있다. 그러나, A의 범위가 이에 한정되는 것은 아니다.Therefore, an optimal embodiment capable of satisfying both the static condition for maintaining a small static current and the dynamic condition for fast slewing in the input stage circuit shown in FIG. 1 can be obtained when A is between 1 and 2. FIG. have. However, the range of A is not limited to this.
도 3은 본 발명의 일 실시예에 따른 클래스 AB 증폭기의 회로도이다.3 is a circuit diagram of a class AB amplifier according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 일 실시예에 따른 클래스 AB 증폭기(200)는 도 1에 도시된 입력 스테이지 회로(100) 및 제1 출력 스테이지 회로(210)를 구비한다.Referring to FIG. 3, a class AB amplifier 200 according to an embodiment of the present invention includes an input stage circuit 100 and a first output stage circuit 210 shown in FIG. 1.
제1 출력 스테이지 회로(210)는 제1 노드(X1), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결되는 제1 출력 트랜지스터(OT1)와 출력 노드(XO), 제8 트랜지스터(T23)의 게이트와 제2 전원 사이에 연결되는 제2 출력 트랜지스터(OT2)를 포함한다.The first output stage circuit 210 includes a first output transistor OT1, an output node XO, and an eighth transistor connected between a first node X1, a first power supply VDD, and an output node XO. And a second output transistor OT2 connected between the gate of T23 and the second power supply.
제1 및 제2 출력 트랜지스터(OT1, OT2)는 각각 피모스 트랜지스터 및 엔모스 트랜지스터로 구현될 수 있다. 제1 출력 스테이지 회로(210)의 외부에 로드 커패시터(CL)가 연결될 수 있다. 제1 출력 트랜지스터(OT1)는 바이어싱 트랜지스터쌍(BT1, BT2)의 일 트랜지스터(BT1)와 전류 미러 형태로 연결된다. 따라서, 제1 출력 트랜지스터(OT1)의 크기가 바이어싱 트랜지스터쌍의 일 트랜지스터(BT1)의 크기와 동일하다면, 제1 출력 트랜지스터(OT1)의 전류 역시 제1 전류(I1)와 동일하다.The first and second output transistors OT1 and OT2 may be implemented as PMOS transistors and NMOS transistors, respectively. The load capacitor C L may be connected to the outside of the first output stage circuit 210. The first output transistor OT1 is connected to one transistor BT1 of the biasing transistor pairs BT1 and BT2 in the form of a current mirror. Therefore, if the size of the first output transistor OT1 is equal to the size of one transistor BT1 of the biasing transistor pair, the current of the first output transistor OT1 is also the same as the first current I 1 .
제2 출력 트랜지스터(OT2)는 제8 트랜지스터(T23)와 전류 미러 형태로 연결된다. 따라서, 제2 출력 트랜지스터(OT2)의 크기가 제8 트랜지스터(T23)의 크기와 동일하다면, 제2 출력 트랜지스터(OT2)의 전류 역시 제2 전류(I2)와 동일하다.The second output transistor OT2 is connected to the eighth transistor T23 in the form of a current mirror. Therefore, if the size of the second output transistor OT2 is the same as that of the eighth transistor T23, the current of the second output transistor OT2 is also the same as the second current I 2 .
따라서 출력 노드(XO)를 통해 부하(예컨대, 스피커 등)로 공급되는 출력 전 류(부하 전류, ILOAD)는 제1 전류(I1)와 제2 전류(I2)의 차(I1- I2)에 해당된다.Therefore, the output current (load current, I LOAD ) supplied to the load (eg, a speaker, etc.) through the output node XO is the difference between the first current I 1 and the second current I 2 (I 1 −). I 2 ).
도 3에 도시된 실시예에서는 제1 출력 트랜지스터(OT1)는 제1 노드(X1), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결되는 대신, 제2 노드(X2), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결될 수 있다. 이 경우, 제2 출력 트랜지스터(OT2)는 제3 트랜지스터(T13)와 전류 미러 형태로 연결되며, 출력 전류(ILOAD)는 제1 전류(I1)와 제2 전류(I2)의 차(I2- I1)가 된다. In the embodiment shown in FIG. 3, the first output transistor OT1 is connected to the first node X1, the first power supply VDD and the output node XO, instead of the second node X2 and the first node. It may be connected between the power supply VDD and the output node XO. In this case, the second output transistor OT2 is connected to the third transistor T13 in the form of a current mirror, and the output current I LOAD is a difference between the first current I 1 and the second current I 2 ( I 2 -I 1 ).
도 4는 본 발명의 다른 일 실시예에 따른 클래스 AB 증폭기의 회로도이다.4 is a circuit diagram of a class AB amplifier according to another embodiment of the present invention.
도 4를 참조하면, 본 발명의 일 실시예에 따른 클래스 AB 증폭기는 도 1에 도시된 입력 스테이지 회로(100) 및 제2 출력 스테이지 회로(310)를 구비한다.Referring to FIG. 4, a class AB amplifier according to an embodiment of the present invention includes an input stage circuit 100 and a second output stage circuit 310 shown in FIG. 1.
설명의 편의를 위하여, 제2 트랜지스터(T12)와 제4 트랜지스터(T14) 간의 접속 노드를 제3 노드(X3)이라 하고, 제7 트랜지스터(T22)와 제9 트랜지스터(T24) 간의 접속 노드를 제4 노드(X4)이라 한다.For convenience of description, the connection node between the second transistor T12 and the fourth transistor T14 is called a third node X3, and the connection node between the seventh transistor T22 and the ninth transistor T24 is referred to as a third node X3. This is referred to as four node X4.
제2 출력 스테이지 회로(310)는 제4 노드(X4), 제1 전원(VDD)과 출력 노드(XO) 사이에 연결되는 제3 출력 트랜지스터(OT3)와 출력 노드(XO), 제8 트랜지스터(T23)의 게이트와 제2 전원 사이에 연결되는 제2 출력 트랜지스터(OT4)를 포함한다. 제2 출력 스테이지 회로(310)는 제4 노드(X4)와 출력 노드(XO) 사이에 직렬로 연결되는 저항소자(Rz) 및 커패시터(Cc)를 더 포함할 수 있다. 제4 노드(X4)와 출력 노드(XO) 사이에 직렬로 연결되는 저항소자(Rz) 및 커패시터(Cc)는 밀러 보상(miller compensation)을 위한 회로로서, 증폭기(310)의 안정성을 높이는 데 일 조한다. The second output stage circuit 310 may include a third output transistor OT3, an output node XO, and an eighth transistor connected between the fourth node X4, the first power supply VDD, and the output node XO. And a second output transistor OT4 connected between the gate of T23 and the second power supply. The second output stage circuit 310 may further include a resistor Rz and a capacitor Cc connected in series between the fourth node X4 and the output node XO. The resistance element Rz and the capacitor Cc connected in series between the fourth node X4 and the output node XO are circuits for miller compensation, and are used to increase the stability of the amplifier 310. Joe.
도 4에 도시된 실시예에서는 제3 출력 트랜지스터(OT3)는 제4 노드(X4), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결되는 대신, 제3 노드(X3), 제1 전원(VDD)과 출력 노드 사이(XO)에 연결될 수 있다. 이 경우, 제4 출력 트랜지스터(OT4)는 제3 트랜지스터(T13)와 전류 미러 형태로 연결된다. In the embodiment illustrated in FIG. 4, the third output transistor OT3 is not connected to the fourth node X4, the first power supply VDD and the output node XO, but instead, the third node X3 and the first node. It may be connected between the power supply VDD and the output node XO. In this case, the fourth output transistor OT4 is connected to the third transistor T13 in the form of a current mirror.
본 발명의 실시예에 따른 증폭기의 특성을 분석하면, 다음과 같다.When analyzing the characteristics of the amplifier according to an embodiment of the present invention, it is as follows.
먼저 슬루율을 살펴보면, 슬루율(SR)은 다음의 수학식 4와 같이 정의된다.First, the slew rate (SR) is defined as shown in Equation 4 below.
[수학식 5][Equation 5]
Figure 112007033116016-pat00008
Figure 112007033116016-pat00008
여기서, CL은 부하 커패시턴스이고, ILoad은 출력 전류(부하 전류, ILOAD)의 동적 전류로서, 수학식 6과 같이 표현될 수 있다.Here, C L is a load capacitance, and I Load is a dynamic current of an output current (load current, I LOAD ), which can be expressed by Equation 6.
[수학식 6][Equation 6]
Figure 112007033116016-pat00009
Figure 112007033116016-pat00009
수학식 5와 수학식 6을 이용하면 본 발명의 실시예에 따른 증폭기의 슬루율은 다음의 수학식 7과 같이 표현된다.Using equations (5) and (6), the slew rate of the amplifier according to the embodiment of the present invention is expressed by the following equation (7).
[수학식 7][Equation 7]
Figure 112007033116016-pat00010
Figure 112007033116016-pat00010
다음으로, 본 발명의 실시예에 따른 증폭기의 전달 함수(transfer function)는 다음의 수학식 8과 같이 표현된다.Next, the transfer function of the amplifier according to the embodiment of the present invention is expressed by Equation 8 below.
[수학식 8][Equation 8]
Figure 112007033116016-pat00011
Figure 112007033116016-pat00011
여기서,
Figure 112007033116016-pat00012
,
Figure 112007033116016-pat00013
Figure 112007033116016-pat00014
Figure 112007033116016-pat00015
,
here,
Figure 112007033116016-pat00012
,
Figure 112007033116016-pat00013
Figure 112007033116016-pat00014
Figure 112007033116016-pat00015
,
Figure 112007033116016-pat00016
Figure 112007033116016-pat00016
And
Figure 112007033116016-pat00017
이다.
Figure 112007033116016-pat00017
to be.
그리고, 본 발명의 실시예에 따른 증폭기의 이득 대역폭 곱(GBW)은 다음의 수학식 9와 같이 표현된다.In addition, the gain bandwidth product (GBW) of the amplifier according to the embodiment of the present invention is expressed by Equation 9 below.
[수학식 9][Equation 9]
Figure 112007033116016-pat00018
Figure 112007033116016-pat00019
Figure 112007033116016-pat00020
Figure 112007033116016-pat00018
Figure 112007033116016-pat00019
Figure 112007033116016-pat00020
도 5 내지 도 7은 본 발명의 실시예에 따른 증폭기의 특성을 다른 다양한 증폭기들의 특성과 비교하기 위한 시뮬레이션 결과 그래프들이다.5 to 7 are graphs of simulation results for comparing the characteristics of an amplifier according to an embodiment of the present invention with those of other various amplifiers.
도 5는 AC/DC 특성 비교 그래프이다. 도 6은 입력신호간 전압차(Vin) 대비 DC 전류 특성을 비교한 그래프이다. 도 7은 시간에 따른 증폭기 출력 전압의 트랜션트 응답(transient response)을 비교한 그래프이다. 5 is a graph comparing AC / DC characteristics. 6 is a graph comparing DC current characteristics with respect to a voltage difference Vin between input signals. 7 is a graph comparing transient response of amplifier output voltage over time.
본 발명의 실시예에 따른 증폭기는 CMOS 기술을 이용하여 설계되었다. A=1.5, 공급전압은 2V, 그리고, 총 정적 전류는 약 840nA로 설정되었다. 도 5 내지 도 7에서 Basic은 차동증폭부의 테일전류원으로서 정적 전류원만이 사용되는 증폭기를 나타낸다. PA1 및 PA2는 각각 종래기술의 문헌 정보에 개시한 Harjani 기술에 따른 증폭기 및 Degrauwe 기술에 따른 증폭기를 나타낸다.Amplifiers according to embodiments of the present invention have been designed using CMOS technology. A = 1.5, the supply voltage was set at 2V, and the total static current was set at about 840nA. 5 to 7 show an amplifier in which only a static current source is used as a tail current source of the differential amplifier. PA1 and PA2 each represent an amplifier according to the Harjani technique and an amplifier according to the Degrauwe technique disclosed in the literature information of the prior art.
먼저 도 5(a)는 주파수에 따른 오픈 루프 이득을 나타내는데, 도 4에 도시된 본 발명의 실시예에 따른 증폭기의 이득이 타 증폭기의 이득에 비하여 상당히 높음을 알 수 있다. First, Figure 5 (a) shows the open loop gain according to the frequency, it can be seen that the gain of the amplifier according to the embodiment of the present invention shown in Figure 4 is significantly higher than the gain of the other amplifier.
도 3에 도시된 증폭기에서는 입력 스테이지 회로(100)의 출력은 제1 노드(X1)의 전압이다. 이에 반해 도 4에 도시된 증폭기에서는 입력 스테이지 회로(100)의 출력은 제4 노드(X4)의 전압이다. 바이어스 트랜지스터(BT1)의 게이트와 드레인이 공통 접속된 노드(X1)로부터 신호를 출력하는 것에 비하여, 제4 노드(X4)로부터 신호를 출력하는 것이 전압 이득을 높일 수 있다. In the amplifier shown in FIG. 3, the output of the input stage circuit 100 is the voltage of the first node X1. In contrast, in the amplifier illustrated in FIG. 4, the output of the input stage circuit 100 is the voltage of the fourth node X4. The output of the signal from the fourth node X4 can increase the voltage gain, as compared with the output of the signal from the node X1 having the gate and the drain of the bias transistor BT1 connected in common.
이에 따라, 도 4에 도시된 본 발명의 다른 실시예에 따른 클래스 AB 증폭기는 높은 이득(gain)과 높은 이득 대역폭 곱(GBW)을 얻을 수 있다. 따라서, 도 4에 도시된 클래스 AB 증폭기는 작은 부하를 구동하며 높은 이득과 높은 이득 대역폭 곱(GBW)이 요구되는 제품에 사용될 수 있다. Accordingly, the class AB amplifier according to another embodiment of the present invention shown in FIG. 4 may obtain a high gain and a high gain bandwidth product (GBW). Thus, the Class AB amplifier shown in FIG. 4 can be used in products that drive small loads and require high gain and high gain bandwidth products (GBW).
한편 도 5(b)는 주파수에 따른 위상 특성을 나타낸다. 도 3에 도시된 증폭기는 이득은 도 4에 도시된 증폭기에 비하여 낮지만 부하의 변화가 있거나 큰 부하를 구동하는 경우에도 충분한 위상 마진을 확보할 수 있다. 5 (b) shows phase characteristics according to frequency. The gain of the amplifier shown in FIG. 3 is lower than that of the amplifier shown in FIG. 4, but sufficient phase margin can be secured even when there is a change in load or driving a large load.
도 6을 참조하면, 본 발명의 실시예에 따른 증폭기의 전류 특성이 타 증폭기 전류 특성에 비하여 입력신호의 전압차에 따라 가변되는 폭이 큼을 알 수 있다. 이에 따라 도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 증폭기의 출력 전압의 트랜션트 응답이 타 증폭기들의 트랜션트 응답에 비하여 빠르다. 이에 따라, 본 발명의 실시예에 의하면, 빠른 슬루율을 얻을 수 있음을 알 수 있다. Referring to FIG. 6, it can be seen that the width of the current characteristic of the amplifier according to the embodiment of the present invention is variable according to the voltage difference of the input signal compared to other amplifier current characteristics. Accordingly, as shown in FIG. 7, the transient response of the output voltage of the amplifier according to the embodiment of the present invention is faster than the transient response of other amplifiers. Accordingly, it can be seen that according to the embodiment of the present invention, a fast slew rate can be obtained.
도 7에 도시된 그래프는 10pF의 로드 커패시터와 피크-투-피크가 1V이고 100kHz의 주파수를 가지는 스퀘어 신호를 인가받는 유니티-이득(unity-gain) 모드로 구현된 증폭기에서의 출력 전압의 트랜션트 응답 그래프이다. The graph shown in FIG. 7 shows a transient of output voltage in an amplifier implemented in a unity-gain mode with a load capacitor of 10pF and a square signal having a peak-to-peak of 1V and a frequency of 100kHz. The response graph.
상술한 바와 같이, 본 발명의 실시예에 따른 증폭기에 의하면, 정적 전류의 소모는 적으면서 빠른 슬루율을 얻을 수 있다. As described above, according to the amplifier according to the embodiment of the present invention, it is possible to obtain a fast slew rate with little static current consumption.
또한, 본 발명에 따른 클래스 AB 증폭기는 비교적 적은 수의 트랜지스터들로 구현될 수 있어, 기존의 클래스 AB 증폭기에 비하여 소요 면적이 감소되면서도 높 은 이득과 이득 대역폭 곱을 얻을 수 있다. In addition, the class AB amplifier according to the present invention can be implemented with a relatively small number of transistors, thereby achieving a high gain and gain bandwidth product while reducing the required area compared to the existing class AB amplifier.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다. Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.
상술한 바와 같이, 본 발명의 클래스 AB 증폭기 및 이를 위한 입력 스테이지 회로에 의하면, 차동 증폭부의 테일 전류를 적응적으로 가변함으로써 높은 이득과 높은 슬루율을 얻을 수 있다. 또한, 본 발명에 따른 클래스 AB 증폭기는 비교적 적은 수의 트랜지스터들로 구현될 수 있어, 기존의 클래스 AB 증폭기에 비하여 소요 면적이 감소될 수 있다.As described above, according to the class AB amplifier of the present invention and the input stage circuit for the same, a high gain and a high slew rate can be obtained by adaptively varying the tail current of the differential amplifier. In addition, the class AB amplifier according to the present invention can be implemented with a relatively small number of transistors, so that the required area can be reduced compared to the existing class AB amplifier.

Claims (18)

  1. 차동 입력 신호쌍의 전압차에 따라 가변되는 제1 및 제2 전류를 발생하는 차동 증폭부; A differential amplifier for generating first and second currents that vary according to the voltage difference between the differential input signal pairs;
    상기 제1 전류에 기초하여 상기 차동 증폭부의 테일 전류를 형성하는 제1 적응적 가변 전류를 제어하는 제1 적응적 바이어싱 회로; 및A first adaptive biasing circuit for controlling a first adaptive variable current forming a tail current of the differential amplifier part based on the first current; And
    상기 제2 전류에 기초하여 상기 차동 증폭부의 상기 테일 전류를 형성하는 제2 적응적 가변 전류를 제어하는 제2 적응적 바이어싱 회로를 구비하며,A second adaptive biasing circuit configured to control a second adaptive variable current forming the tail current of the differential amplifier part based on the second current,
    상기 제1 및 제2 적응적 가변 전류는 상기 차동입력 신호쌍의 전압차에 기초하여 가변되는 클래스 AB 증폭기를 위한 입력 스테이지 회로. And said first and second adaptive variable currents are varied based on a voltage difference of said differential input signal pair.
  2. 제 1 항에 있어서, 상기 차동증폭부는The method of claim 1, wherein the differential amplifier is
    제1 노드와 공통접속노드 및 제2 노드와 상기 공통접속노드 사이에 각각 삽입되며 상기 차동 입력 신호쌍을 수신하기 위한 차동 입력 트랜지스터쌍;A differential input transistor pair inserted between a first node and a common connection node and a second node and the common node, respectively, for receiving the differential input signal pair;
    제1 및 제2 단자가 상기 제1 노드에 공통으로 접속되고, 제3 단자는 제1 전원에 접속되는 제1 바이어스 트랜지스터;A first bias transistor having first and second terminals commonly connected to the first node, and a third terminal connected to a first power source;
    제1 및 제2 단자가 상기 제2 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터; 및A second bias transistor having first and second terminals commonly connected to the second node, and a third terminal connected to the first power source; And
    상기 공통접속노드와 제2 전원 사이에 삽입되는 정적 전류원을 구비하며,And a static current source inserted between the common connection node and the second power source.
    상기 차동 증폭부의 상기 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 적응적 가변 전류 및 상기 제2 적응적 가변 전류의 합인 클래스 AB 증폭기를 위한 입력 스테이지 회로.And said tail current of said differential amplifier is a sum of a static current by said static current source, said first adaptive variable current and said second adaptive variable current.
  3. 제 2 항에 있어서, The method of claim 2,
    상기 제1 적응적 바이어싱 회로는The first adaptive biasing circuit is
    상기 제1 전류를 미러링하기 위한 제1 전류 미러; 및A first current mirror for mirroring the first current; And
    상기 제1 전류 미러에 의해 미러링된 전류를 재미러링하여 상기 제1 적응적 가변 전류를 발생하는 제2 전류 미러를 구비하고,And a second current mirror that generates the first adaptive variable current by randomizing the current mirrored by the first current mirror,
    상기 제2 적응적 바이어싱 회로는The second adaptive biasing circuit is
    상기 제2 전류를 미러링하기 위한 제3 전류 미러; 및A third current mirror for mirroring the second current; And
    상기 제2 전류 미러에 의해 미러링된 전류를 재미러링하여 상기 제2 적응적 가변 전류를 발생하는 제4 전류 미러를 구비하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.And a fourth current mirror for generating the second adaptive variable current by randomizing the current mirrored by the second current mirror.
  4. 제 2 항에 있어서, The method of claim 2,
    상기 제1 적응적 바이어싱 회로는The first adaptive biasing circuit is
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제1 트랜지스터;A first transistor controlled by the voltage of the first node and connected to the first power source;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;A second transistor controlled by the voltage of the first node and connected between the first power source and a third node;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제3 트랜지스터;A third transistor connected in series with the first transistor, the first and second terminals of which are connected in common, and the third terminal of which is connected to the second power source;
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터; 및A fourth transistor coupled between the third node and the common connection node and controlled by a signal of one of the differential input signal pairs; And
    상기 공통접속 노드와 상기 제2 전원 사이에 접속되며, 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,A fifth transistor connected between the common connection node and the second power supply and connected to the third transistor by a current mirror;
    상기 제2 적응적 바이어싱 회로는The second adaptive biasing circuit is
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제6 트랜지스터;A sixth transistor controlled by the voltage of the second node and connected to the first power source;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원과 제4 노드 사이에 접속되는 제7 트랜지스터;A seventh transistor controlled by the voltage of the second node and connected between the first power source and a fourth node;
    상기 제6 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제8 트랜지스터;An eighth transistor connected in series with the sixth transistor, a first terminal of which is connected in common, and a third terminal of which is connected to the second power source;
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터; 및A ninth transistor connected between the fourth node and the common connection node and controlled by another signal of the differential input signal pair; And
    상기 공통 접속 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터와 전류 미러로 연결되는 제10 트랜지스터를 구비하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.And a tenth transistor connected between the common connection node and the second power supply, the tenth transistor connected to the eighth transistor and a current mirror.
  5. 제 4 항에 있어서, The method of claim 4, wherein
    상기 제1 및 제2 트랜지스터의 각 크기는 상기 제1 바이어스 트랜지스터의 크기와 동일하고,Each size of the first and second transistors is the same as the size of the first bias transistor,
    상기 제6 및 제7 트랜지스터의 각 크기는 상기 제2 바이어스 트랜지스터의 크기와 동일하고,Each size of the sixth and seventh transistors is the same as that of the second bias transistor,
    상기 제5 트랜지스터의 크기는 상기 제3 트랜지스터의 크기 대비 A(0 이상의 실수)배이고,The size of the fifth transistor is A (zero or more) times the size of the third transistor,
    상기 제10 트랜지스터의 크기는 상기 제8 트랜지스터의 크기 대비 상기 A배인 것을 특징으로 하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.And the size of the tenth transistor is A times the size of the eighth transistor.
  6. 제 5 항에 있어서, 상기 A는The method of claim 5, wherein A is
    1과 2 사이의 실수인 클래스 AB 증폭기를 위한 입력 스테이지 회로.Input stage circuit for a class AB amplifier that is a real number between 1 and 2.
  7. 제 4 항에 기재된 입력 스테이지 회로; 및An input stage circuit according to claim 4; And
    상기 제1 전류와 상기 제2 전류간의 차에 해당하는 로드 전류를 출력 노드를 통해 제공하기 위한 출력 스테이지 회로를 구비하는 클래스 AB 증폭기.And an output stage circuit for providing a load current through an output node corresponding to the difference between the first current and the second current.
  8. 제 7 항에 있어서, 상기 출력 스테이지 회로는, The method of claim 7, wherein the output stage circuit,
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제1 노드 또는 상기 제2 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및A first output transistor connected between the first power supply and an output node and controlled by a voltage of the first node or the second node; And
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또 는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.And a second output transistor connected between said output node and said second power supply and connected to said eighth transistor or said third transistor in a current mirror.
  9. 제 8 항에 있어서, The method of claim 8,
    상기 제1 출력 트랜지스터의 크기는 상기 제1 바이어스 트랜지스터의 크기와 동일하고,The size of the first output transistor is the same as the size of the first bias transistor,
    상기 제2 출력 트랜지스터의 크기는 상기 제8 트랜지스터의 크기와 동일한 클래스 AB 증폭기.The class AB amplifier having a size equal to that of the eighth transistor.
  10. 제 4 항에 기재된 입력 스테이지 회로; An input stage circuit according to claim 4;
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제3 노드 또는 상기 제4 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및A first output transistor connected between the first power supply and an output node and controlled by a voltage of the third node or the fourth node; And
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.A class AB amplifier having a second output transistor connected between said output node and said second power supply and connected to said eighth transistor or said third transistor in a current mirror.
  11. 제 10에 있어서,The method according to claim 10,
    상기 제3 노드 또는 상기 제4 노드와 상기 출력 노드 사이에 직렬로 연결되는 저항 소자 및 커패시터를 더 구비하는 클래스 AB 증폭기.And a resistor element and a capacitor connected in series between said third node or said fourth node and said output node.
  12. 제1 전원과 제2 전원 사이에 삽입되는 차동증폭부; 및A differential amplifier inserted between the first power supply and the second power supply; And
    상기 차동증폭부의 테일 전류를 적응적으로 조절하기 위한 적응적 바이어싱 회로를 구비하며,An adaptive biasing circuit for adaptively adjusting the tail current of the differential amplifier;
    상기 차동증폭부는The differential amplifier is
    차동입력 신호쌍 중 제1 입력 신호를 수신하는 제1 입력 트랜지스터를 포함하여 상기 제1 전원과 공통접속노드 사이에 형성되는 제1 브랜치; A first branch formed between the first power supply and the common connection node, including a first input transistor configured to receive a first input signal among differential input signal pairs;
    상기 차동입력 신호쌍 중 제2 입력 신호를 수신하는 제2 입력 트랜지스터를 포함하여 상기 제1 전원과 공통 접속 노드 사이에 형성되는 제2 브랜치;A second branch formed between the first power supply and a common connection node, including a second input transistor configured to receive a second input signal of the differential input signal pair;
    상기 공통 접속노드와 제2 전원 사이에 접속되는 정적 전류원; 및 A static current source connected between the common connection node and a second power source; And
    상기 공통 접속노드와 제2 전원 사이에 접속되는 제1 및 제2 가변 전류원을 구비하며,First and second variable current sources connected between the common connection node and a second power source,
    상기 적응적 바이어싱 회로는The adaptive biasing circuit is
    상기 제1 브랜치에 흐르는 제1 전류에 기초하여 상기 제1 가변 전류원을 적응적으로 제어하는 제1 적응적 바이어싱 회로; 및A first adaptive biasing circuit for adaptively controlling the first variable current source based on a first current flowing in the first branch; And
    상기 제2 브랜치에 흐르는 제2 전류에 기초하여 상기 제2 가변 전류원을 적응적으로 제어하는 제2 적응적 바이어싱 회로를 구비하며,A second adaptive biasing circuit for adaptively controlling the second variable current source based on a second current flowing in the second branch,
    상기 차동 증폭부의 테일 전류는 상기 정적 전류원에 의한 정적 전류, 상기 제1 가변 전류원에 의한 제1 적응적 가변 전류 및 상기 제2 가변 전류원에 의한 제2 적응적 가변 전류의 합이고,The tail current of the differential amplifier is a sum of a static current by the static current source, a first adaptive variable current by the first variable current source, and a second adaptive variable current by the second variable current source,
    상기 제1 및 제2 적응적 가변 전류는 상기 차동입력쌍의 전압차에 응답하여 가변되는 클래스 AB 증폭기를 위한 입력 스테이지 회로. And said first and second adaptive variable currents are varied in response to a voltage difference of said differential input pair.
  13. 제 12 항에 있어서,The method of claim 12,
    상기 제1 브랜치는 제1 및 제2 단자가 제1 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제1 바이어스 트랜지스터를 더 포함하고, The first branch further includes a first bias transistor having first and second terminals commonly connected to a first node, and a third terminal connected to the first power source,
    상기 제2 브랜치는 제1 및 제2 단자가 제2 노드에 공통으로 접속되고, 제3 단자는 상기 제1 전원에 접속되는 제2 바이어스 트랜지스터를 더 포함하며,The second branch further includes a second bias transistor having first and second terminals commonly connected to a second node, and the third terminal connected to the first power source.
    상기 제1 입력 트랜지스터는 상기 제1 노드와 상기 공통접속노드 사이에 접속되고, The first input transistor is connected between the first node and the common connection node,
    상기 제2 입력 트랜지스터는 상기 제2 노드와 상기 공통접속노드 사이에 접속되는 클래스 AB 증폭기를 위한 입력 스테이지 회로.And said second input transistor is connected between said second node and said common connection node.
  14. 제 13 항에 있어서,The method of claim 13,
    상기 제1 적응적 바이어싱 회로는The first adaptive biasing circuit is
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제1 트랜지스터;A first transistor controlled by the voltage of the first node and connected to the first power source;
    상기 제1 노드의 전압에 의해 제어되며, 상기 제1 전원과 제3 노드 사이에 접속되는 제2 트랜지스터;A second transistor controlled by the voltage of the first node and connected between the first power source and a third node;
    상기 제1 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제3 트랜지스터; 및A third transistor connected in series with the first transistor, the first and second terminals of which are connected in common, and the third terminal of which is connected to the second power source; And
    상기 제3 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 하나의 신호에 의해 제어되는 제4 트랜지스터를 구비하고,A fourth transistor coupled between the third node and the common connection node and controlled by a signal of one of the differential input signal pairs,
    상기 제1 가변 전류원은 상기 제3 트랜지스터와 전류 미러로 연결되는 제5 트랜지스터를 구비하며,The first variable current source includes a fifth transistor connected to the third transistor by a current mirror,
    상기 제2 적응적 바이어싱 회로는The second adaptive biasing circuit is
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원에 접속되는 제6 트랜지스터;A sixth transistor controlled by the voltage of the second node and connected to the first power source;
    상기 제2 노드의 전압에 의해 제어되며, 상기 제1 전원과 제4 노드 사이에 접속되는 제7 트랜지스터;A seventh transistor controlled by the voltage of the second node and connected between the first power source and a fourth node;
    상기 제6 트랜지스터와 직렬로 연결되며, 그 제1 및 제2 단자가 공통으로 접속되고 제3 단자는 상기 제2 전원에 연결되는 제8 트랜지스터; 및An eighth transistor connected in series with the sixth transistor, a first terminal of which is connected in common, and a third terminal of which is connected to the second power source; And
    상기 제4 노드와 상기 공통 접속 노드 사이에 연결되며, 상기 차동 입력 신호 쌍 중의 다른 하나의 신호에 의해 제어되는 제9 트랜지스터를 구비하며,A ninth transistor coupled between the fourth node and the common connection node and controlled by the other one of the differential input signal pairs,
    상기 제2 가변 전류원은 상기 제8 트랜지스터와 전류 미러로 연결되는 제10 트랜지스터를 구비하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.And said second variable current source comprises a tenth transistor coupled to said eighth transistor in a current mirror.
  15. 제 14 항에 있어서, The method of claim 14,
    상기 제1 및 제2 트랜지스터의 각 크기는 상기 제1 바이어스 트랜지스터의 크기와 동일하고,Each size of the first and second transistors is the same as the size of the first bias transistor,
    상기 제6 및 제7 트랜지스터의 각 크기는 상기 제2 바이어스 트랜지스터의 크기와 동일하고,Each size of the sixth and seventh transistors is the same as that of the second bias transistor,
    상기 제5 트랜지스터의 크기는 상기 제3 트랜지스터의 크기 대비 A(1과 2 사이의 실수)배이고,The size of the fifth transistor is A (real number between 1 and 2) times the size of the third transistor,
    상기 제10 트랜지스터의 크기는 상기 제8 트랜지스터의 크기 대비 상기 A(1과 2 사이의 실수)배인 것을 특징으로 하는 클래스 AB 증폭기를 위한 입력 스테이지 회로.And the size of the tenth transistor is A (real number between 1 and 2) times the size of the eighth transistor.
  16. 제 14 항에 기재된 입력 스테이지 회로; 및An input stage circuit according to claim 14; And
    상기 제1 전류와 상기 제2 전류간의 차에 해당하는 로드 전류를 출력 노드를 통해 제공하기 위한 출력 스테이지 회로를 구비하는 클래스 AB 증폭기.And an output stage circuit for providing a load current through an output node corresponding to the difference between the first current and the second current.
  17. 제 16 항에 있어서, 상기 출력 스테이지 회로는, The method of claim 16, wherein the output stage circuit,
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제1 노드 또는 상기 제2 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및A first output transistor connected between the first power supply and an output node and controlled by a voltage of the first node or the second node; And
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.A class AB amplifier having a second output transistor connected between said output node and said second power supply and connected to said eighth transistor or said third transistor in a current mirror.
  18. 제 14 항에 기재된 입력 스테이지 회로; An input stage circuit according to claim 14;
    상기 제1 전원과 출력 노드 사이에 접속되며, 상기 제3 노드 또는 상기 제4 노드의 전압에 의해 제어되는 제1 출력 트랜지스터; 및A first output transistor connected between the first power supply and an output node and controlled by a voltage of the third node or the fourth node; And
    상기 출력 노드와 상기 제2 전원 사이에 접속되며, 상기 제8 트랜지스터 또는 상기 제3 트랜지스터와 전류 미러로 연결되는 제2 출력 트랜지스터를 구비하는 클래스 AB 증폭기.A class AB amplifier having a second output transistor connected between said output node and said second power supply and connected to said eighth transistor or said third transistor in a current mirror.
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