JP2008052728A

JP2008052728A - フラッシュメモリシステム及びそのプログラム方法

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Publication number: JP2008052728A
Application number: JP2007211796A
Authority: JP
Inventors: Shin-Wook Kang; 信旭姜; Dong-Woo Lee; 東禹李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-08-23
Filing date: 2007-08-15
Publication date: 2008-03-06
Also published as: US20080049520A1; KR20080017982A; US7765359B2

Abstract

【課題】フラッシュメモリシステム及びそのプログラム方法を提供する。
【解決手段】ホストから伝送される保存データを一時保存する複数のバッファを備えるバッファ部と、複数のメモリセルアレイを備える少なくとも一つのフラッシュメモリチップを備える複数のチャンネル部と、バッファ部に保存されたデータが複数のチャンネル部に順次に伝送されるように制御し、伝送された保存データがチャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録されるように制御する制御部と、を備えることを特徴とするフラッシュメモリシステムである。これにより、複数のバッファを利用して各チャンネル部にデータを順次に伝送すると同時に、ホストから伝送されるデータを保存することによって全体帯域幅を増大させ、かつデータの記録速度を向上させうる。
【選択図】図４

Description

本発明は、メモリ装置及びそのプログラム方法に係り、さらに詳細には、複数のバッファを利用して各チャンネル部にデータを順次に伝送すると同時に、ホストから伝送されるデータを保存することによって全体帯域幅を増大させ、データの記録速度を向上させるフラッシュメモリシステム及びそのプログラム方法に関する。

フラッシュメモリは、電気的にデータを削除または記録できる不揮発性記憶素子であって、セルとビットラインとの連結状態によって、ＮＯＲ型とＮＡＮＤ型とに区分される。

ＮＡＮＤフラッシュメモリは、情報を保存するための保存領域であってメモリセルアレイを備え、メモリセルアレイは、複数のセルストリング（またはＮＡＮＤストリングと呼ばれる）で形成されている。メモリセルアレイに／からデータを保存／読出するために、フラッシュメモリには、ページレジスタ回路が提供される。公知されたように、ＮＡＮＤフラッシュメモリのメモリセルは、Ｆ−Ｎ（Ｆｏｌｗｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング電流を利用して消去及びプログラムされる。

データをメモリセルアレイに保存するためには、まず書き込み（Ｗｒｉｔｅ）命令がフラッシュメモリに与えられ、アドレス及びデータがフラッシュメモリに連続的に入力される。一般的に、プログラムされるデータは、バイトまたはワード単位でページレジスタ回路に順次に伝えられる。プログラムされるデータ、すなわち、１ページ分量のデータが何れもページレジスタ回路にロードされれば、ページレジスタ回路に保管されたデータは、プログラム命令によってメモリセルアレイに同時にプログラムされる。

このようなフラッシュメモリシステムの記録速度を向上させるために、従来には、各チャンネルごとに複数のフラッシュメモリチップを利用してチップの間にインターリーブ方式を適用してページデータをプログラムするか、またはチャンネルの数を増加させて各チャンネルに保存するページデータを割り当てる方法が提案されたことがある。

図１は、従来の技術による複数のフラッシュメモリチップを利用した２チャンネル方式のフラッシュメモリシステムの構成を示す図であり、図２は、図１のフラッシュメモリシステムに記録するデータを伝送する順序を示す図である。

図１を参照するに、従来の技術による２チャンネル方式のフラッシュメモリシステム２０は、ホスト１０と通信を行って記録するデータを伝送されるホストインターフェース部２１、伝送されたデータを保存するバッファ部２２、制御部２４及び第１ないし第４フラッシュメモリチップ２５,２６,２７,２８を備える。ここで、第１及び第２フラッシュメモリチップ２５,２６は、第１チャンネル部ＣＨ１を構成し、第３及び第４フラッシュメモリチップ２７,２８は、第２チャンネル部ＣＨ２を構成する。

ホスト１０は、記録するデータを所定サイズのデータ単位で分離して伝送する。ホスト１０から伝送されてバッファ部２２に一時保存されたデータは、第１及び第２チャンネル部ＣＨ１,ＣＨ２のそれぞれに割当てられて保存される。例えば、図２を参照するに、ホスト１０から２個の２ＫｂｙｔｅのページデータＰ１,Ｐ２を備える４Ｋｂｙｔｅサイズのクラスターが伝送されれば、第１ページデータＰ１の第１Ｂｙｔｅは、第１チャンネル部ＣＨ１に割当てられて保存され、第１ページデータＰ１の第２Ｂｙｔｅは、第２チャンネル部ＣＨ２に割当てられて保存される。第１ページのデータＰ１のサイズほど第１チャンネル部ＣＨ１と第２チャンネル部ＣＨ２とに何れも割当てられれば、第２ページの各Ｂｙｔｅデータが第１チャンネル部ＣＨ１と第２チャンネル部ＣＨ２とにそれぞれ割当てられる。具体的に、ホストから伝送された第１の４Ｋｂｙｔｅのクラスターデータは、第１チャンネル部ＣＨ１の第１フラッシュメモリチップ２５と第２チャンネル部ＣＨ２の第３フラッシュメモリチップ２７とにＢｙｔｅずつ分けられて保存され、ホストから伝送された第２の４Ｋｂｙｔｅのクラスターデータは、第１チャンネル部ＣＨ１の第２フラッシュメモリチップ２６と第２チャンネル部ＣＨ２の第４フラッシュメモリチップ２８とにＢｙｔｅずつ分けられて保存される。また、各チャンネル部ＣＨ１,ＣＨ２は、インターリーブ方式を適用してその内部に備えられたフラッシュメモリチップのそれぞれに２Ｋｂｙｔｅサイズのページデータを記録する。ホストから伝送された第１の４ＫｂｙｔｅのクラスターデータがＢｙｔｅずつ分離されて、第１チャンネル部ＣＨ１の第１フラッシュメモリチップ２５と第２チャンネル部ＣＨ２の第３フラッシュメモリチップ２６とのメモリセルアレイに記録される間に、ホストから伝送された第２の４Ｋｂｙｔｅのクラスターデータを第２チャンネル部ＣＨ２の第２フラッシュメモリチップ２６と第２チャンネル部ＣＨ２の第４フラッシュメモリチップ２８との内部バッファに記録する動作を行う。すなわち、第１チャンネル部ＣＨ１の第１フラッシュメモリチップ２５と第２フラッシュメモリチップ２６とでインターリーブ動作を行い、第２チャンネル部ＣＨ２の第３フラッシュメモリチップ２７と第４フラッシュメモリチップ２８とでインターリーブ動作を行う。このような従来の技術によれば、一つのチャンネル部のみを有するフラッシュメモリシステムでチャンネル拡張（ビット拡張）を通じて２Ｋｂｙｔｅのデータが記録される時間に２倍の４Ｋｂｙｔｅのデータを記録しうる。

しかし、従来の技術によれば、同一チャンネル上に備えられたチップの間にインターリーブ方式を適用するか、チャンネルを拡張する場合にも、データ記録速度の向上には限界がある。１つのチャンネルに備えられた複数のメモリセルアレイや複数のフラッシュメモリチップにインターリーブ方式でデータを記録する場合に、フラッシュメモリチップ固有の記録時間ｔＷＣによって帯域幅が制限される。例えば、１ｂｙｔｅデータの記録時間ｔＷＣが２５ｎｓとすれば、インターリーブ方式を適用して帯域幅を向上させた場合にも、可能な最大帯域幅は、４０ＭＢ／ｓ（＝１ｂｙｔｅ／２５ｎｓ）に制限される。また、帯域幅の拡張のためにチャンネル数を増加させる場合には、ホストからフラッシュメモリシステムに伝送されるデータの大きさが増大し、これによりホストから伝送されるデータを一時保存するバッファのサイズが増大するという問題点がある。前記例で、２個のチャンネル部ＣＨ１,ＣＨ２を備えるフラッシュメモリシステム２０の場合、各チャンネル部ＣＨ１,ＣＨ２に割当てられる２Ｋｂｙｔｅのページデータを提供するために、ホスト１０は、４Ｋｂｙｔｅのデータ単位を伝送せねばならず、インターリーブのために、バッファは、最小８Ｋｂｙｔｅの大きさ（４Ｋｂｙｔｅ＊２）にならねばならない。また、物理的なデータアクセス単位が増加してクラスターギャップが発生しうる。例えば、実際記録するデータが２Ｋｂｙｔｅに過ぎない場合にも、ホスト１０では、４Ｋｂｙｔｅの大きさのクラスター単位でデータを伝送することによって、クラスターの内部に空の空間が発生しうる。

本発明は、前記問題点に鑑みてなされたものであって、ホストから伝送されるデータの大きさを増大させず、記録速度及び帯域幅を向上させるフラッシュメモリ装置及びそのプログラム方法を提供することを目的とする。

前記目的を解決するために、本発明によるフラッシュメモリシステムは、ホストから伝送される保存データを一時保存する複数のバッファを備えるバッファ部と、複数のメモリセルアレイを備える少なくとも一つのフラッシュメモリチップを備える複数のチャンネル部と、前記バッファ部に保存された前記保存データが前記複数のチャンネル部に順次に伝送されるように制御し、前記伝送された保存データが前記チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録されるように制御する制御部と、を備えることを特徴とする。

前記制御部は、前記複数のバッファのうち一つのバッファは、一時保存されたデータを前記チャンネル部に伝送すると同時に、他の一つのバッファは、前記ホストから伝送されるデータを保存するように制御することが望ましい。

前記バッファ部は、前記複数のチャンネル部の数をｎ（ｎは、整数）とするとき、（ｎ＋１）個のバッファを備えることが望ましい。

前記バッファは、少なくとも前記メモリセルアレイに記録される一つのページを保存しうる保存容量を有することが望ましい。

前記複数のチャンネル部の数をｎ（ｎは、整数）、前記メモリセルアレイに記録される一つのページサイズをｓとするとき、前記バッファ部に備えられたバッファの総保存容量は、少なくともｓ×（ｎ＋１）であることが望ましい。

前記制御部は、前記複数のチャンネル部を独立的に制御するために、前記複数のチャンネル部のそれぞれに連結された複数のメモリ制御部を備え、前記各チャンネル部に連結されたメモリ制御部は、同一チャンネル上の前記メモリセルアレイに前記バッファから伝送されたデータをインターリーブ方式で記録することが望ましい。

本発明によるフラッシュメモリシステムのプログラム方法は、ホストから伝送されて複数のバッファに保存されたデータを、複数のメモリセルアレイを備える少なくとも一つのフラッシュメモリチップを備える複数のチャンネル部に順次に伝送し、前記バッファのうち空のバッファに前記ホストから伝送されるデータを保存するステップと、前記伝送された保存データを前記各チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録するステップとを含むことを特徴とする。

本発明によれば、ホストからフラッシュメモリシステムに伝送されるデータの大きさを増大させず、ホストとフラッシュメモリ装置との帯域幅及び記録速度を向上させうる。

また、本発明によれば、ホストからフラッシュメモリシステムに伝送されるデータの大きさが小さいので、データアクセス単位の増加によるクラスターギャップの発生を減らせる。また、本発明によれば、各チャンネル部のオーバーラッピング記録動作によって大量のバルクデータを効率的に処理しうる。

また、本発明によれば、既存の一つのチャンネルに通例的なビット拡張（チャンネル拡張）の方法を適用して帯域幅を増大させうる。

以下、添付された図面を参照して本発明の望ましい実施形態について詳細に説明する。

図３は、本発明によるフラッシュメモリシステムを示すブロック図である。図３を参照するに、本発明によるフラッシュメモリシステム３００は、ホストインターフェース部３２０、複数のバッファ３３１ないし３３５を備えるバッファ部３３０、制御部３４０及び複数のフラッシュメモリチップ３５１,３５２,３５３,３５４を備える。ここで、フラッシュメモリチップ３５１,３５２,３５３,３５４のそれぞれは、一つのチャンネル部ＣＨ１,ＣＨ２,ＣＨ３,ＣＨ４を形成する。図１に示されたものに限定されず、各チャンネル部ＣＨ１,ＣＨ２,ＣＨ３,ＣＨ４は、一つ以上のフラッシュメモリチップをさらに備えうる。

ホストインターフェース部３２０は、ホスト３６０から伝送されるページデータを伝送順序によって複数のバッファ３３１ないし３３５に順次に伝達する。

バッファ部３２０に備えられた複数のバッファ３３１ないし３３５は、ホスト３６０から伝送されたデータを一時保存し、制御部３４０の制御によって、保存されたデータを複数のフラッシュメモリチップ３５１,３５２,３５３,３５４に順次に伝送する。また、複数のバッファ３３１ないし３３５のうち空の状態となったバッファには、ホスト３６０から伝送されるデータが再び保存される。このように、本発明によるフラッシュメモリ装置３００は、複数のバッファ３３１ないし３３５を備えることによって、制御部３４０の制御によって何れか一つのバッファに保存されたページデータを複数のフラッシュメモリチップ３５１,３５２,３５３,３５４に順次に伝送すると同時に、ホスト３６０から伝送されるページデータを保存することが可能である。

ここで、フラッシュメモリシステム３００に備えられたチャンネル部の数をｎ（ｎは、整数）とするとき、バッファ３３１ないし３３５の数は、（ｎ＋１）個であることが望ましい。図３では、フラッシュメモリシステム３００に４個のチャンネル部ＣＨ１ないしＣＨ４を備えているので、バッファ部３３０に５個のバッファ３３１ないし３３５が備えられた場合を示した。このようにｎ個のチャンネル部を備えるフラッシュメモリシステムに（ｎ＋１）個のバッファを形成する理由は、ｎ個のバッファからチャンネル部にデータが伝送される間に残りの一つのバッファがホストから伝送されるデータを保存できるようにするためである。このように複数のバッファを利用して循環的な構造でホストから伝送されるデータを保存しつつ、チャンネル部に順次にデータを伝送する場合、ホストから伝送されるデータの大きさを増大させずとも、データの記録速度及び帯域幅を向上させうる。すなわち、従来の技術によるフラッシュメモリ装置は、ホストからチャンネル部の数に比例する大きさを有するデータを伝送されて一つのバッファに保存し、チャンネル部にデータを分割して割り当てる方式であるが、本願発明によるフラッシュメモリ装置３００は、一つのチャンネル部の記録に必要な大きさのデータを連続的に伝送されて複数のバッファ部に保存した後、これを順次に各チャンネル部に伝達することによって、ホストから伝送されるデータの大きさを増大させず、データ記録速度及び帯域幅を向上させうる。

このために、バッファ３３１ないし３３５は、それぞれ少なくとも前記メモリセルアレイに記録される一つのページを保存しうる保存容量を有することが望ましい。また、チャンネル部の数をｎ（ｎは、整数）、メモリセルアレイに記録される一つのページサイズをｓとするとき、バッファの総保存容量は、少なくともｓ×（ｎ＋１）であることが望ましい。

図４は、図３のフラッシュメモリチップ３５１,３５２,３５３,３５４の構成を簡略に示すブロック図である。図４で、４００で表示されたフラッシュメモリチップは、図３のフラッシュメモリチップ３５１,３５２,３５３,３５４に対応する。

図４を参照するに、フラッシュメモリチップ４００は、ｋ（ｋは、整数）個のメモリセルアレイ４１０,４２０,４３０及びＫ個のページレジスタ４１１,４１２,４１３を備える。ここで、一つのフラッシュメモリチップ４００内に備えられるメモリセルアレイの数とそれに対応するページレジスタの数とは変更されうる。制御部３４０は、一つのフラッシュメモリチップ内に備えられた複数のメモリセルアレイにインターリーブ方式でページデータを交互に記録することによって記録速度を向上させうる。

図５は、本発明によるフラッシュメモリシステムに伝送される記録するデータの伝送順序を示す図であり、図６は、図３のフラッシュメモリシステム３００の各チャンネル部の動作状態を示すタイミング図である。以下では、図３ないし図６を参照して、本発明によるフラッシュメモリシステム３００の記録動作について具体的に説明する。

図５を参照するに、ホスト３６０は、記録するデータを２Ｋｂｙｔｅの大きさのページデータ単位で分離して伝送する。ここで、ホスト３６０は、記録するページデータをさらに小さいセクター単位に分割して伝送することもある。この場合、ホストインターフェース部３２０は、分割伝送されたセクター単位のデータを組合わせてフラッシュメモリチップの記録及び読み取り単位であるページデータに形成する。

ホスト３６０から伝送されたページデータは、その伝送順序によってバッファ３３１ないし３３５に順次に保存される。例えば、第１ページデータＰ１は第１バッファ３３１、第２ページデータＰ２は第２バッファ３３２、第３ページデータＰ３は第３バッファ３３３、第４ページデータＰ４は第４バッファ３３４、第５ページデータＰ５は第５バッファ３３５に保存される。

図６を参照するに、制御部３４０の制御によって、まず第１バッファ３３１に保存された第１ページデータＰ１が第１チャンネル部ＣＨ１の第１フラッシュメモリチップ３５１の内部に備えられた第１メモリセルアレイに記録される。ここで、各フラッシュメモリチップ３５１,３５２,３５３,３５４は、８個のメモリセルアレイを備えたと仮定する。記録動作は、セットアップ動作とプログラム動作とに分類される。フラッシュメモリチップの内部に備えられたページレジスタにデータをローディングする動作をセットアップ動作とし、セットアップ動作にかかる時間をセットアップ時間とする。また、フラッシュメモリチップの内部のページレジスタにローディングされているページデータをメモリセルアレイにプログラムする動作をプログラム動作と定義し、これにかかる時間をプログラム時間と定義する。

第１ページデータＰ１が記録される間に第２バッファ３３２に保存された第２ページデータＰ２が第２チャンネル部ＣＨ２の第２フラッシュメモリチップ３５２の内部の第１メモリセルアレイに記録される。第２ページデータＰ２が記録される間に第３バッファ３３３に保存された第３ページデータＰ３が第３チャンネル部ＣＨ３の第３フラッシュメモリチップ３５３の内部の第１メモリセルアレイに記録される。第３ページデータＰ３が記録される間に第４バッファ３３４に保存された第４ページデータＰ４が第４チャンネル部ＣＨ４の第４フラッシュメモリチップ３５４の内部の第１メモリセルアレイに記録される。

次いで、第１フラッシュメモリチップ３５１の内部の第１メモリセルアレイに第１ページデータＰ１の記録が完了すれば、第５バッファ３３５に保存された第５ページデータＰ５が第１チャンネル部ＣＨ１の第２メモリセルアレイに記録される。また、第２フラッシュメモリチップ３５２の内部の第１メモリセルアレイに第２ページデータＰ２の記録が完了すれば、第１バッファ３３１に保存された第６ページデータＰ６が第２フラッシュメモリチップ３５２の第２メモリセルアレイに記録される。このように、制御部３４０は、バッファ３３１ないし３３５に保存されたページデータを各チャンネル部ＣＨ１ないしＣＨ４に順次に割り当て、各チャンネル部ＣＨ１ないしＣＨ４の内部に備えられた複数のメモリセルアレイに交互にページデータが記録されるように制御する。すなわち、制御部３４０は、同一チャンネル内の複数のメモリセルアレイの間にインターリーブ方式で記録動作を制御すると同時に、各チャンネルでの記録動作が互いにオーバーラッピングされるように制御する。前述したように、各記録動作において、バッファに保存されたデータがチャンネル部のページレジスタにローディングされて空の状態となれば、空のバッファにホストから伝送されたデータが保存される。

図６に示したように、４個のチャンネル部ＣＨ１ないしＣＨ４に備えられたフラッシュメモリチップのメモリセルアレイに記録動作が行われる場合、バッファ部３３０への入力は、記録動作速度の約４倍となる。４個のチャンネル部ＣＨ１ないしＣＨ４にオーバーラッピングされて記録動作が行われるため、たとえ一つのチャンネル部で行われる記録動作速度が４０ＭＢ／ｓとしても、４個のチャンネル部ＣＨ１ないしＣＨ４の全体の記録動作速度は、１６０ＭＢ／ｓとなるので、ホスト３６０から伝送されてバッファ部３３０に保存される入力帯域幅は、１６０ＭＢ／ｓとなる。また、一つのチャンネルにビット拡張（チャンネル拡張）のような既存の方法をそのまま適用しうる。したがって、本発明によれば、ホスト３６０とフラッシュメモリシステム３００との帯域幅が向上する。

本発明はまた、コンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取られるデータが保存される全ての種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ記録装置があり、またキャリアウェーブ（例えば、インターネットを通じた伝送）の形態に具現されるものも含む。また、コンピュータで読み取り可能な記録媒体は、ネットワークに連結されたコンピュータシステムに分散され、分散方式でコンピュータで読み取り可能なコードとして保存されかつ実行されうる。

以上、本発明についてその望ましい実施形態を中心に説明した。当業者は、本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態で具現されるということが分かるであろう。本発明の範囲は、前述した説明でなく、特許請求の範囲に現れており、それと同等な範囲内にある全ての差異点は、本発明に含まれたものと解釈されねばならない。

本発明は、フラッシュメモリシステム関連の技術分野に適用可能である。

従来の技術による複数のフラッシュメモリチップを利用した２チャンネル方式のフラッシュメモリシステムの構成を示す図である。図１のフラッシュメモリシステムに記録されるデータの伝送順序を示す図である。本発明によるフラッシュメモリシステムを示すブロック図である。図３のフラッシュメモリチップの構成を簡略に示すブロック図である。本発明によるフラッシュメモリシステムに伝送される記録するデータの伝送順序を示す図である。図３のフラッシュメモリシステムの各チャンネル部の動作状態を示すタイミング図である。

符号の説明

４００フラッシュメモリチップ
４１０,４２０,４３０メモリセルアレイ
４１１,４２１,４３１ページレジスタ

Claims

フラッシュメモリシステムにおいて、
ホストから伝送される保存データを一時保存する複数のバッファを備えるバッファ部と、
複数のメモリセルアレイを備える少なくとも一つのフラッシュメモリチップを備える複数のチャンネル部と、
前記バッファ部に保存された前記保存データが前記複数のチャンネル部に順次に伝送されるように制御し、前記伝送された保存データが前記チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録されるように制御する制御部と、を備えることを特徴とするフラッシュメモリシステム。
前記制御部は、
前記複数のバッファのうち一つのバッファは、一時保存されたデータを前記チャンネル部に伝送すると同時に、他の一つのバッファは、前記ホストから伝送されるデータを保存するように制御することを特徴とする請求項１に記載のフラッシュメモリシステム。
前記バッファ部は、
前記複数のチャンネル部の数をｎ（ｎは、整数）とするとき、（ｎ＋１）個のバッファを備えることを特徴とする請求項１に記載のフラッシュメモリシステム。
前記バッファは、
少なくとも前記メモリセルアレイに記録される一つのページを保存しうる保存容量を有することを特徴とする請求項３に記載のフラッシュメモリシステム。
前記複数のチャンネル部の数をｎ（ｎは、整数）、前記メモリセルアレイに記録される一つのページサイズをｓとするとき、前記バッファ部に備えられたバッファの総保存容量は、少なくともｓ×（ｎ＋１）であることを特徴とする請求項１に記載のフラッシュメモリシステム。
前記制御部は、
前記複数のチャンネル部を独立的に制御するために前記複数のチャンネル部のそれぞれに連結された複数のメモリ制御部を備え、前記各チャンネル部に連結されたメモリ制御部は、同一チャンネル上の前記メモリセルアレイに前記バッファから伝送されたデータをインターリーブ方式で記録することを特徴とする請求項１に記載のフラッシュメモリシステム。
フラッシュメモリシステムのプログラム方法において、
ホストから伝送されて複数のバッファに保存されたデータを、複数のメモリセルアレイを備える少なくとも一つのフラッシュメモリチップを備える複数のチャンネル部に順次に伝送し、前記バッファのうち空のバッファに前記ホストから伝送されるデータを保存するステップと、
前記伝送された保存データを前記各チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録するステップと、を含むことを特徴とするフラッシュメモリシステムのプログラム方法。
前記複数のチャンネル部の数をｎ（ｎは、整数）とするとき、前記バッファの数は、（ｎ＋１）個であることを特徴とする請求項７に記載のフラッシュメモリシステムのプログラム方法。
前記バッファは、
少なくとも前記メモリセルアレイに記録される一つのページを保存しうる保存容量を有することを特徴とする請求項７に記載のフラッシュメモリシステムのプログラム方法。
前記複数のチャンネル部の数をｎ（ｎは、整数）、前記メモリセルアレイに記録される一つのページサイズをｓとするとき、前記バッファの総保存容量は、少なくともｓ×（ｎ＋１）であることを特徴とする請求項７に記載のフラッシュメモリシステムのプログラム方法。
前記伝送された保存データを前記各チャンネル部に備えられたフラッシュメモリチップのメモリセルアレイに記録するステップは、同一チャンネル上の前記メモリセルアレイに前記バッファから伝送されたデータをインターリーブ方式で記録することを特徴とする請求項７に記載のフラッシュメモリシステムのプログラム方法。