JP2008039493A

JP2008039493A - Dimension measuring pattern and formation method of the same

Info

Publication number: JP2008039493A
Application number: JP2006211586A
Authority: JP
Inventors: Hisanori Ueno; 尚範上野
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2006-08-03
Filing date: 2006-08-03
Publication date: 2008-02-21

Abstract

<P>PROBLEM TO BE SOLVED: To overcome the problem that a dimension of a conductive film wiring pattern can not be correctly measured by etching of a base film when the conductive film wiring is etched since increasingly finer dimensions are used for a semiconductor device. <P>SOLUTION: A dimension measuring pattern is formed from a material for preventing the base film from being etched by a gas for etching the conductive film wiring in a region including both ends of the conductive film wiring as dimension measuring points of the conductive film wiring. Since a contrast waveform of a secondary electron image stably obtains only a peak corresponding to a wiring width during an observation by a length measuring SEM, the dimension of the conductive film wiring can be correctly measured. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は半導体装置の寸法測定パターンに関し、特に微細化された寸法を測定可能な寸法測定パターン、及びその形成方法に関するものである。 The present invention relates to a dimension measurement pattern of a semiconductor device, and more particularly to a dimension measurement pattern capable of measuring a miniaturized dimension and a method for forming the same.

最近の半導体装置は大規模、大容量化が進展し、ＤＲＡＭ（Dynamic Random Access Memory）においては、１Ｇｂｉｔの大容量メモリが実用化されている。これらの大規模半導体装置においては、最小寸法として６０〜１００ｎｍが使用されている。量産ラインにおいては、この微細パターンの出来上り寸法をモニターし、製造条件を制御することで、これらの微細パターン寸法精度の安定化を図っている。この寸法測定は、一般的には測長ＳＥＭ（Scanning Electron microscope、走査型電子顕微鏡）により行われている。 Recent semiconductor devices have been increased in scale and capacity, and a 1 Gbit large capacity memory has been put to practical use in DRAM (Dynamic Random Access Memory). In these large-scale semiconductor devices, a minimum dimension of 60 to 100 nm is used. In the mass production line, the finished dimensions of these fine patterns are monitored and the manufacturing conditions are controlled to stabilize the precision of these fine pattern dimensions. This dimension measurement is generally performed by a length measuring SEM (Scanning Electron microscope).

しかし、微細化され１００ｎｍ以下の寸法においては、測長ＳＥＭによる安定した寸法測定が困難になってきている。これらの問題点について図３、４を参照して説明する。ここでは例として、導電膜配線の寸法測定について説明する。図３に従来例の製造工程における導電膜配線断面図、図４には導電膜配線断面図と測長ＳＥＭ画像のコントラスト波形図を、（Ａ）下地絶縁膜が鋭角的にエッチングされた場合、（Ｂ）下地絶縁膜が緩やかなスロープとしてエッチングされた場合を示す。 However, it is becoming difficult to measure dimensions stably with a length measuring SEM at a dimension of 100 nm or less after being miniaturized. These problems will be described with reference to FIGS. Here, as an example, the dimension measurement of the conductive film wiring will be described. FIG. 3 is a cross-sectional view of the conductive film wiring in the manufacturing process of the conventional example, FIG. 4 is a cross-sectional view of the conductive film wiring and a contrast waveform diagram of the length measurement SEM image, and (A) When the base insulating film is etched acutely, (B) The case where the base insulating film is etched as a gentle slope is shown.

導電膜配線の製造工程は、まず図３（Ａ）に示すようにシリコン基板１１上にＣＶＤ（Chemical Vapor Deposition）法を用いて、絶縁膜として例えばシリコン酸化膜（ＳｉＯ_２）１２を形成する。シリコン酸化膜１２の表面にリソグラフィ法によりレジストパターン２１を形成する。次に図３（Ｂ）に示すように前記レジストパターン２１をマスクにドライエッチングによりシリコン酸化膜１２にコンタクトホール３１を開口する。次にコンタクトホール３１にＣＶＤ法を用いてタングステン（Ｗ）膜を成膜する。成膜したタングステン膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨し、図３（Ｃ）に示すようにタングステンプラグ１３を形成する。 In the manufacturing process of the conductive film wiring, first, as shown in FIG. 3A, for example, a silicon oxide film (SiO ₂ ) 12 is formed as an insulating film on the silicon substrate 11 by using a CVD (Chemical Vapor Deposition) method. A resist pattern 21 is formed on the surface of the silicon oxide film 12 by lithography. Next, as shown in FIG. 3B, a contact hole 31 is opened in the silicon oxide film 12 by dry etching using the resist pattern 21 as a mask. Next, a tungsten (W) film is formed in the contact hole 31 using the CVD method. The formed tungsten film is polished by a CMP (Chemical Mechanical Polishing) method to form a tungsten plug 13 as shown in FIG.

次に図３（Ｄ）に示すように導電膜配線を形成するため、例えばチタン膜／窒化チタン膜１４、アルミニウム膜１５、窒化チタン膜１６の導電膜をＰＶＤ（Physical Vapor Deposition）法等により成膜する。さらにこれらの導電膜の上にリソグラフィ法によりレジストパターン２２を形成する。そして、図３（Ｅ）に示すように前記レジストパターン２２をマスクとして、塩素系ガス（Ｃｌ_２、ＢＣｌ_３）を使用したドライエッチングによりチタン膜／窒化チタン膜１４、アルミニウム膜１５、窒化チタン膜１６をパターニングし導電膜配線を形成する。このとき導電膜のドライエッチングにおいては、導電膜の残渣をなくすためオーバーエッチングされる。この導電膜のオーバーエッチングにより、下地であるシリコン酸化膜１２の一部がエッチングされる。 Next, as shown in FIG. 3D, in order to form a conductive film wiring, for example, a conductive film of titanium film / titanium nitride film 14, aluminum film 15 and titanium nitride film 16 is formed by a PVD (Physical Vapor Deposition) method or the like. Film. Further, a resist pattern 22 is formed on these conductive films by lithography. Then, as shown in FIG. 3E, the titanium film / titanium nitride film 14, the aluminum film 15, and the titanium nitride film are formed by dry etching using a chlorine-based gas (Cl ₂ , BCl ₃ ) using the resist pattern 22 as a mask. 16 is patterned to form a conductive film wiring. At this time, in the dry etching of the conductive film, overetching is performed to eliminate the conductive film residue. By this over-etching of the conductive film, a portion of the underlying silicon oxide film 12 is etched.

このように導電膜配線に沿ってシリコン酸化膜１２の一部がエッチングされ、シリコン酸化膜１２は掘れた形状となる。このシリコン酸化膜１２のエッチング形状は、ウェハー内やウェハー間で異なっている。ある場合には図４（Ａ）の上側に示すようにシリコン酸化膜は鋭角的にエッチングされる。また、図４（Ｂ）の上側に示すようにシリコン酸化膜はなだらかなスロープ状にエッチングされる場合もある。このように導電膜配線の端部におけるシリコン酸化膜のエッチング形状は、ばらばらとなってしまう。 In this way, a part of the silicon oxide film 12 is etched along the conductive film wiring, and the silicon oxide film 12 becomes a dug shape. The etching shape of the silicon oxide film 12 varies between wafers and between wafers. In some cases, the silicon oxide film is etched acutely as shown on the upper side of FIG. Further, as shown in the upper side of FIG. 4B, the silicon oxide film may be etched into a gentle slope. As described above, the etching shape of the silicon oxide film at the end portion of the conductive film wiring varies.

この導電膜配線の寸法測定を実施すると、シリコン酸化膜のエッチング形状に影響され、測定される寸法が異なる結果となる。すなわち、寸法測定点として、上面の窒化チタン膜１６の端部、底面のチタン膜／窒化チタン膜１４とシリコン酸化膜との境界線、シリコン酸化膜のエッチングされた端部の３つが認識される。そのためシリコン酸化膜のエッチング形状に応じてＳＥＭ測定における２次電子画像のコントラスト波形が異なり、測定される寸法が異なる。図４（Ａ）においては、２次電子画像のコントラスト波形２つのピークをもつ。また図４（Ｂ）においては、コントラスト波形のスロープ部分がなまった状態になる。 When the dimension measurement of the conductive film wiring is performed, the measured dimension is different due to the influence of the etching shape of the silicon oxide film. That is, three end points of the titanium nitride film 16 on the upper surface, the boundary line between the titanium film / titanium nitride film 14 and the silicon oxide film on the bottom surface, and the etched end portion of the silicon oxide film are recognized as dimension measurement points. . Therefore, the contrast waveform of the secondary electron image in the SEM measurement differs depending on the etching shape of the silicon oxide film, and the measured dimension differs. In FIG. 4A, the contrast waveform of the secondary electron image has two peaks. In FIG. 4B, the slope portion of the contrast waveform is distorted.

このように導電膜のエッチング時に下地のシリコン酸化膜がエッチングされ、そのエッチング形状がばらつく。そのためＳＥＭ測定の２次電子画像のコントラスト波形が不安定になり、導電膜配線の寸法測定誤差が生じることになる。今まではその寸法測定誤差が許容範囲内であった。しかし微細化された現在においては、下地絶縁膜（シリコン酸化膜）のエッチング形状による寸法測定誤差が許容されなくなり、導電膜配線の寸法測定を正確に実施できないという新しい問題が顕在化している。 Thus, the underlying silicon oxide film is etched during etching of the conductive film, and the etching shape varies. For this reason, the contrast waveform of the secondary electron image of the SEM measurement becomes unstable, resulting in a dimensional measurement error of the conductive film wiring. Until now, the dimensional measurement error was within an acceptable range. However, at the present time of miniaturization, a dimensional measurement error due to the etching shape of the base insulating film (silicon oxide film) is not allowed, and a new problem is revealed that the dimensional measurement of the conductive film wiring cannot be performed accurately.

これらの導電性配線の配線幅を測長ＳＥＭにより測定する先行特許文献として下記特許文献がある。特許文献１（特開２００５−８５８１１）、特許文献２（特開２００２−７５９９３）には導電性配線の寸法測定に測長ＳＥＭを用いていることが開示されている。しかしこれらの特許文献には、本発明の課題、及び寸法測定パターンに関して何ら記載されていない。 There are the following patent documents as prior patent documents in which the wiring width of these conductive wirings is measured by a length measuring SEM. Patent Document 1 (Japanese Patent Laid-Open No. 2005-85811) and Patent Document 2 (Japanese Patent Laid-Open No. 2002-75993) disclose that a length measuring SEM is used for measuring the dimensions of conductive wiring. However, these patent documents do not describe anything about the problem of the present invention and the dimension measurement pattern.

特開２００５−８５８１１号公報JP 2005-85811 A 特開２００２−７５９９３号公報JP 2002-75993 A

半導体装置は大規模化され、使用される寸法はますます微細化されている。半導体装置の量産においては、微細パターンの寸法を正確に測定し、製造条件にフィードバックすることがより重要になる。しかし寸法が微細化され、パターン形成時に下地膜がエッチングされることで、寸法測定が正確に行えないという新しい問題が顕在化してきた。本発明の課題は、これらの問題に鑑み、微細化された寸法測定を正確に測定可能な寸法測定パターン、及びその形成方法を提供することにある。 Semiconductor devices are becoming larger and the dimensions used are becoming increasingly finer. In mass production of semiconductor devices, it is more important to accurately measure the dimensions of a fine pattern and feed back to manufacturing conditions. However, a new problem has emerged that the dimensions cannot be accurately measured because the dimensions are miniaturized and the underlying film is etched during pattern formation. In view of these problems, an object of the present invention is to provide a dimension measurement pattern capable of accurately measuring a miniaturized dimension measurement and a method for forming the same.

本願は上記した課題を解決するために、基本的には下記に記載される技術を採用するものである。またその技術要旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。 In order to solve the above-described problems, the present application basically employs the techniques described below. Needless to say, application techniques that can be variously modified without departing from the technical scope thereof are also included in the present application.

本発明の導電膜配線の寸法測定に用いられる寸法測定パターンは、前記導電膜配線の寸法測定点となる導電膜配線の両端部と接する下地領域を有し、前記下地領域は、そのドライエッチング速度が、前記導電膜配線のドライエッチング速度より、少なくとも１０倍以上小さい導電膜物質で構成されることを特徴とする。 The dimension measurement pattern used for the dimension measurement of the conductive film wiring of the present invention has a base region in contact with both ends of the conductive film wiring that becomes a dimension measurement point of the conductive film wiring, and the base region has its dry etching rate. Is formed of a conductive film material that is at least 10 times smaller than the dry etching rate of the conductive film wiring.

本発明の寸法測定パターンの前記導電膜配線は、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びこれらの少なくとも１つを含有する合金のうちいずれかが含まれる材料からなることを特徴とする。 The conductive film wiring of the dimension measurement pattern of the present invention is made of a material including any of titanium (Ti), copper (Cu), aluminum (Al), and an alloy containing at least one of these. And

本発明の寸法測定パターンにおいては、前記導電膜配線の寸法測定点となる導電膜配線の両端部と接する下地領域を構成する前記導電膜物質は、導電膜プラグであることを特徴とする。 In the dimension measurement pattern of the present invention, the conductive film material constituting the base region in contact with both end portions of the conductive film wiring serving as a dimension measurement point of the conductive film wiring is a conductive film plug.

本発明の寸法測定パターンにおいては、前記導電膜配線の寸法測定点となる導電膜配線の両端部と接する下地領域を構成する前記導電膜物質は、タングステン（Ｗ）、シリコン（Ｓｉ）及びこれらの少なくとも１つを含有する合金あるいは化合物のうちいずれかが含まれる材料により形成することを特徴とする。 In the dimension measurement pattern of the present invention, the conductive film material constituting the base region in contact with both ends of the conductive film wiring serving as a dimension measurement point of the conductive film wiring is tungsten (W), silicon (Si), and these It is formed of a material containing any one of an alloy or a compound containing at least one.

本発明の寸法測定パターンにおいては、前記導電膜配線の寸法測定点となる導電膜配線の両端部は、前記導電膜配線の両側面に対応し、前記両側面の位置に対応して、平面形状が矩形の前記下地領域が設けられ、前記下地領域の表面は前記両側面の少なくとも外側にはみ出して配置されることを特徴とする。 In the dimension measurement pattern of the present invention, both end portions of the conductive film wiring serving as the dimension measurement points of the conductive film wiring correspond to both side surfaces of the conductive film wiring, and correspond to the positions of the both side surfaces. The base region having a rectangular shape is provided, and the surface of the base region is disposed so as to protrude at least outside of the both side surfaces.

本発明の寸法測定パターンの形成方法は、半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜をエッチングし隣接して平行に延在する矩形のスリットを形成する工程と、前記スリットを導電膜物質で埋め込み下地領域を形成する工程と、前記下地領域の表面上に、側面が位置するように導電膜配線を形成する工程を少なくとも含むことを特徴とする。 The method for forming a dimension measurement pattern according to the present invention includes a step of depositing an insulating film on a semiconductor substrate, a step of etching the insulating film to form a rectangular slit extending in parallel adjacently, and conducting the slit. The method includes at least a step of forming a buried base region with a film material and a step of forming a conductive film wiring so that a side surface is located on a surface of the base region.

本発明の寸法測定パターンの形成方法は、半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜を貫通するコンタクトホールを形成する工程と、前記コンタクトホールに埋め込み材としての第１の導電膜を堆積する工程と、前記第１の導電膜を化学機械研磨により前記絶縁膜が露出するまで平坦化し導電膜プラグを形成する工程と、配線材としての第２の導電膜を堆積する工程と、前記第２の導電膜上にリソグラフィ法によりレジストをパターニングする工程と、前記レジストパターンをマスクに前記第２の導電膜をドライエッチングにより導電膜配線を形成する工程と、を少なくとも備えた半導体装置の製造方法において、前記スリットは前記コンタクトホールを形成する工程と同一工程で形成され、前記下地領域は前記導電膜プラグを形成する工程と同一工程で形成されることを特徴とする。 The dimension measurement pattern forming method of the present invention includes a step of depositing an insulating film on a semiconductor substrate, a step of forming a contact hole penetrating the insulating film, and a first conductive film as a filling material in the contact hole. Depositing a second conductive film as a wiring material, flattening the first conductive film by chemical mechanical polishing until the insulating film is exposed, and forming a conductive film plug; A semiconductor device comprising at least a step of patterning a resist on the second conductive film by a lithography method and a step of forming a conductive film wiring by dry etching the second conductive film using the resist pattern as a mask In the manufacturing method, the slit is formed in the same step as the step of forming the contact hole, and the base region forms the conductive film plug. Characterized in that it is formed by the same process as that.

本発明の寸法測定パターンの形成方法においては、前記導電膜物質としてタングステン（Ｗ）、シリコン（Ｓｉ）及びこれらの少なくとも１つを含有する合金あるいは化合物のうちいずれかが含まれる材料を用いることを特徴とする。 In the method for forming a dimension measurement pattern according to the present invention, as the conductive film substance, a material containing any of tungsten (W), silicon (Si), and an alloy or compound containing at least one of them is used. Features.

本発明の寸法測定パターンの形成方法においては、前記導電性配線として、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びこれらの少なくとも１つを含有する合金のうちいずれかが含まれる材料を用いることを特徴とする。 In the method for forming a dimension measurement pattern of the present invention, the conductive wiring includes any of titanium (Ti), copper (Cu), aluminum (Al), and an alloy containing at least one of these. It is characterized by using.

本発明の寸法測定パターンの形成方法においては、前記導電膜配線を形成するときのドライエッチングのエッチングガスとして塩素、塩化ホウ素ガスからなる混合ガスを使用することを特徴する。 The dimension measurement pattern forming method of the present invention is characterized in that a mixed gas comprising chlorine and boron chloride gas is used as an etching gas for dry etching when forming the conductive film wiring.

本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜を貫通するコンタクトホールを形成する工程と、前記コンタクトホールに埋め込み材としての第１の導電膜を堆積する工程と、前記第１の導電膜を化学機械研磨により前記絶縁膜が露出するまで平坦化し導電膜プラグを形成する工程と、配線材としての第２の導電膜を堆積する工程と、前記第２の導電膜上にリソグラフィ法によりレジストをパターニングする工程と、前記レジストパターンをマスクに前記第２の導電膜をドライエッチングにより導電膜配線を形成する工程と、前記導電膜配線の仕上がり寸法を測定する工程と、を少なくとも備え、前記導電膜配線の仕上がり寸法を測定する工程は、上記したいずれかの寸法測定パターンを用いて行なわれることを特徴とする。 The method of manufacturing a semiconductor device according to the present invention includes a step of depositing an insulating film on a semiconductor substrate, a step of forming a contact hole penetrating the insulating film, and a first conductive film as a filling material in the contact hole. A step of depositing, a step of planarizing the first conductive film by chemical mechanical polishing until the insulating film is exposed to form a conductive film plug, a step of depositing a second conductive film as a wiring material, A step of patterning a resist on the second conductive film by lithography, a step of forming a conductive film wiring by dry etching the second conductive film using the resist pattern as a mask, and a finished dimension of the conductive film wiring. And measuring the finished dimension of the conductive film wiring using any one of the dimension measurement patterns described above. And wherein the Rukoto.

本願発明の寸法測定パターンは、導電膜配線の寸法測定点となる導電膜配線の両端部を含む領域の下地膜を導電膜配線のエッチングガスに対し、エッチングされない材料、あるいは高選択比を有する材料で形成する。導電膜配線のエッチング時に寸法測定パターンの下地膜がエッチングされないことから、寸法測定用の導電膜配線形状は裾引き無く安定した形状となる。その結果導電膜配線の寸法測定を安定して実施できる効果が得られる。さらに本発明の微細化された寸法を正確に測定可能な寸法測定パターンを備えることで、製造条件が制御しやすくなり、高歩留まりの半導体装置、及びその製造方法が得られる。 The dimension measurement pattern of the present invention is a material in which the base film in the region including both ends of the conductive film wiring serving as a dimension measurement point of the conductive film wiring is not etched with respect to the etching gas of the conductive film wiring, or a material having a high selectivity. Form with. Since the base film of the dimension measurement pattern is not etched during etching of the conductive film wiring, the conductive film wiring shape for dimension measurement becomes a stable shape without trailing. As a result, the effect that the measurement of the conductive film wiring dimensions can be performed stably is obtained. Furthermore, by providing the dimension measurement pattern capable of accurately measuring the miniaturized dimension of the present invention, the manufacturing conditions can be easily controlled, and a high-yield semiconductor device and a manufacturing method thereof can be obtained.

本発明の寸法測定パターンについて、図１、２を参照して説明する。図１には、本発明の実施形態として製造工程順に半導体装置の断面図（Ａ）〜（Ｅ）を示す。図２には、寸法測定パターンの断面図及びその時の寸法測定パターン上面から測長ＳＥＭ（走査型電子顕微鏡）にて観察される２次電子画像のコントラスト波形図を示す。 The dimension measurement pattern of the present invention will be described with reference to FIGS. FIG. 1 shows sectional views (A) to (E) of a semiconductor device as an embodiment of the present invention in the order of manufacturing steps. FIG. 2 shows a cross-sectional view of a dimension measurement pattern and a contrast waveform diagram of a secondary electron image observed with a length measurement SEM (scanning electron microscope) from the upper surface of the dimension measurement pattern at that time.

図１を参照して本発明の実施形態例の製造方法を説明する。図１においては、左側に製品素子領域５１を、右側に寸法測定パターン領域５２をそれぞれ示している。このように本発明においては、製品素子領域５１とは別の寸法測定パターン領域５２に寸法測定用パターンを設けている。初めに、シリコン基板１１上に例えば３μｍ膜厚の絶縁膜であるシリコン酸化膜１２を形成する。シリコン酸化膜１２上にリソグラフィ法を用いてレジストパターン２１を形成する（図１（Ａ））。 The manufacturing method of the embodiment of the present invention will be described with reference to FIG. In FIG. 1, a product element region 51 is shown on the left side, and a dimension measurement pattern region 52 is shown on the right side. As described above, in the present invention, the dimension measurement pattern is provided in the dimension measurement pattern region 52 different from the product element region 51. First, a silicon oxide film 12 which is an insulating film having a thickness of 3 μm, for example, is formed on a silicon substrate 11. A resist pattern 21 is formed on the silicon oxide film 12 by lithography (FIG. 1A).

次にレジストパターン２１をマスクとしてドライエッチングにより製品素子領域５１にはコンタクトホール３１を、寸法測定パターン領域５２にはコンタクトスリット３２を形成する。コンタクトスリット３２は、導電膜配線の寸法測定点となる導電膜配線の両端部を含む領域に配置する。コンタクトスリット３２の平面形状は、紙面に垂直方向に延在する矩形となっている。レジストパターン２１を剥離する（図１（Ｂ））。次に図１（Ｃ）に示すように、タングステン膜を成膜し、ＣＭＰ法によりコンタクトホール３１及びコンタクトスリット３２にタングステンプラグ１３を埋め込む。 Next, a contact hole 31 is formed in the product element region 51 and a contact slit 32 is formed in the dimension measurement pattern region 52 by dry etching using the resist pattern 21 as a mask. The contact slit 32 is disposed in a region including both ends of the conductive film wiring, which is a dimension measurement point of the conductive film wiring. The planar shape of the contact slit 32 is a rectangle extending in the direction perpendicular to the paper surface. The resist pattern 21 is peeled off (FIG. 1B). Next, as shown in FIG. 1C, a tungsten film is formed, and the tungsten plug 13 is embedded in the contact hole 31 and the contact slit 32 by CMP.

図１（Ｄ）では配線となる導電膜としてチタン膜／窒化チタン膜１４、アルミニウム膜１５、窒化チタン膜１６を順番に例えば１０ｎｍ、５０ｎｍ、５００ｎｍ，５０ｎｍの膜厚で成膜し、リソグラフィ法によりレジストパターン２２をパターニングする。最後に図１（Ｅ）でレジストパターン２２をマスクに塩素系ガス（Ｃｌ_２、ＢＣｌ_３）を用いてドライエッチングする。このドライエッチングにおいては、導電膜配線として残渣が無い様オーバーエッチングする。そのため製品素子領域５１の導電膜配線に沿って下地のシリコン酸化膜１２がエッチングされ、シリコン酸化膜１２の掘れによる裾引きが発生する。 In FIG. 1D, a titanium film / titanium nitride film 14, an aluminum film 15, and a titanium nitride film 16 are sequentially formed with a film thickness of, for example, 10 nm, 50 nm, 500 nm, and 50 nm as a conductive film to be a wiring, and by a lithography method. The resist pattern 22 is patterned. Finally, in FIG. 1E, dry etching is performed using chlorine-based gas (Cl ₂ , BCl ₃ ) using the resist pattern 22 as a mask. In this dry etching, overetching is performed so that there is no residue as the conductive film wiring. For this reason, the underlying silicon oxide film 12 is etched along the conductive film wiring in the product element region 51, and skirting due to the excavation of the silicon oxide film 12 occurs.

一方寸法測定パターン領域５２の導電膜配線の寸法測定点となる導電膜配線の両端部はタングステンプラグ１３上に配置されている。タングステンプラグ１３の表面は、導電膜配線の両端部から外側へはみ出すように形成される。タングステンプラグ１３を形成するタングステンは導電膜配線のエッチングガス（塩素系ガス）に対し、高い選択比を有していることからエッチングされない。つまり導電膜配線の寸法測定点となる導電膜配線の両端部のタングステンプラグには段差が生じない。ここで高い選択比を有するとは、エッチングガスによるエッチングレートが非常に小さく、エッチング量が少なく、その段差は認められない程度以下であることである。 On the other hand, both end portions of the conductive film wiring serving as dimension measurement points of the conductive film wiring in the dimension measurement pattern region 52 are disposed on the tungsten plug 13. The surface of the tungsten plug 13 is formed so as to protrude outward from both ends of the conductive film wiring. Tungsten forming the tungsten plug 13 is not etched because it has a high selectivity with respect to the etching gas (chlorine gas) for the conductive film wiring. That is, there is no step in the tungsten plugs at both ends of the conductive film wiring, which is a measurement point of the conductive film wiring. Here, having a high selection ratio means that the etching rate by the etching gas is very small, the etching amount is small, and the level difference is not recognized.

Cl₂とBCl₃の混合ガスを用いたプラズマによるドライエッチングでは、アルミニウム膜のエッチングレート（エッチング速度）が２００ｎｍ/ｍiｎとなる時、シリコン酸化膜は８０ｎｍ/ｍiｎ、タングステン膜は１５ｎｍ/ｍiｎ程度とすることができる。したがって、タングステン膜のエッチングレートはアルミニウム膜のエッチングレートの少なくとも１０倍以上小さくすることができる。したがって、導電膜配線のオーバーエッチングによって形成される導電膜配線とタングステンプラグとの境界の段差はせいぜい１０ｎｍ程度である。そのため測長ＳＥＭの２次電子画像のコントラスト波形として認識されない。 In dry etching by plasma using a mixed gas of Cl ₂ and BCl ₃ , when the etching rate (etching rate) of the aluminum film is 200 nm / min, the silicon oxide film is about 80 nm / min and the tungsten film is about 15 nm / min. can do. Therefore, the etching rate of the tungsten film can be made at least 10 times smaller than the etching rate of the aluminum film. Therefore, the step at the boundary between the conductive film wiring formed by over-etching of the conductive film wiring and the tungsten plug is at most about 10 nm. Therefore, it is not recognized as the contrast waveform of the secondary electron image of the length measurement SEM.

導電膜配線の寸法測定点となる導電膜配線の両端部をタングステンプラグ１３上に配置した寸法測定パターンを測長ＳＥＭにて観察した時の２次電子画像のコントラスト波形を断面図と対比して図２に示す。図２に示すように、寸法測定パターンを上面より測長ＳＥＭにて観察した時、その２次電子画像のコントラスト波形は導電膜配線の上面の窒化チタン膜１６の端部と、底面のチタン膜／窒化チタン膜１４の端部のみが認識される。つまり配線幅にあたるピークのみが安定して得られる。コントラスト波形として、配線幅にあたるピークのみを安定して得られることから正確に導電膜配線の寸法測定を実施できる。 The contrast waveform of the secondary electron image when the dimension measurement pattern in which both ends of the conductive film wiring serving as the dimension measuring point of the conductive film wiring are arranged on the tungsten plug 13 is observed with the length measurement SEM is compared with the cross-sectional view. As shown in FIG. As shown in FIG. 2, when the dimension measurement pattern is observed from the top surface with a length measurement SEM, the contrast waveform of the secondary electron image shows the end portion of the titanium nitride film 16 on the top surface of the conductive film wiring and the titanium film on the bottom surface. / Only the end of the titanium nitride film 14 is recognized. That is, only the peak corresponding to the wiring width can be obtained stably. Since only the peak corresponding to the wiring width can be stably obtained as the contrast waveform, the dimension of the conductive film wiring can be accurately measured.

このように図４に示す従来例におけるシリコン酸化膜１２の掘れによるコントラスト波形が２つのピークをもつ、あるいはピークのスロープ部分がなまった状態は発生しない。そのため本発明においては、導電膜配線の寸法測定点となる導電膜配線の両端部を含む領域は、タングステンプラグ１３の上にあるように配置される。さらにタングステンプラグ１３のスリット幅は、寸法測定パターンにおける導電膜配線パターンのコントラスト波形とタングテンプラグとシリコン酸化膜との段差によるコントラスト波形（不図示）とが分離できる距離より広くする。 As described above, the contrast waveform due to the excavation of the silicon oxide film 12 in the conventional example shown in FIG. 4 does not have a state in which the peak has two peaks or the peak slope portion is distorted. For this reason, in the present invention, the region including both ends of the conductive film wiring, which is a dimension measurement point of the conductive film wiring, is disposed on the tungsten plug 13. Furthermore, the slit width of the tungsten plug 13 is made wider than the distance at which the contrast waveform of the conductive film wiring pattern in the dimension measurement pattern and the contrast waveform (not shown) due to the step between the tongue plug and the silicon oxide film can be separated.

上記したように、導電膜配線の寸法測定点となる導電膜配線の両端部を含む領域の下地膜を導電膜配線のエッチングガス（塩素系ガス）に対し、エッチングされない、あるいは高い選択比を有した材料により形成する。これらの導電性配線の材料としては、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びこれらの少なくとも１つを含有する合金、のうちいずれかが含まれる材料を用いることができる。 As described above, the base film in the region including both ends of the conductive film wiring, which is a dimension measurement point of the conductive film wiring, is not etched or has a high selection ratio with respect to the etching gas (chlorine gas) of the conductive film wiring. The material is made of. As a material for these conductive wirings, a material containing any of titanium (Ti), copper (Cu), aluminum (Al), and an alloy containing at least one of them can be used.

さらに導電膜配線の寸法測定点となる導電膜配線の両端部の下地膜の材料としては、タングステン（Ｗ）、シリコン（Ｓｉ）、及びこれらの少なくとも１つを含有する合金あるいは化合物、のうちいずれかが含まれる材料を用いることができる。このように導電膜配線の寸法測定点となる導電膜配線の両端部の下地膜をプラグとすることで、半導体装置のプラグ形成工程と同時に形成でき、製造工程は増加することがない。 Furthermore, as a material of the base film at both ends of the conductive film wiring that becomes a dimension measurement point of the conductive film wiring, any of tungsten (W), silicon (Si), and an alloy or compound containing at least one of these can be used. Can be used. Thus, by using plugs as the underlying films at both ends of the conductive film wirings, which are the measurement points of the conductive film wirings, it can be formed simultaneously with the plug forming process of the semiconductor device, and the manufacturing process does not increase.

本願発明の寸法測定パターンにおいては、導電膜配線のエッチングガスに対し導電膜配線の寸法測定点となる導電膜配線の両端部を含む領域の下地膜はエッチングされない。そのため測長ＳＥＭにて観察した時の２次電子画像のコントラスト波形は配線幅にあたるピークのみを安定して得られ、正確に導電膜配線の寸法測定を実施できる。導電膜配線の寸法を正確に測定できることから、製造条件が制御しやすくなり、安定した高歩留まり半導体装置及びその製造方法が得られる。 In the dimension measurement pattern of the present invention, the base film in the region including both end portions of the conductive film wiring serving as the dimension measurement point of the conductive film wiring is not etched with respect to the etching gas of the conductive film wiring. Therefore, the contrast waveform of the secondary electron image when observed with the length measurement SEM can stably obtain only the peak corresponding to the wiring width, and can accurately measure the dimension of the conductive film wiring. Since the dimensions of the conductive film wiring can be accurately measured, the manufacturing conditions can be easily controlled, and a stable high-yield semiconductor device and a manufacturing method thereof can be obtained.

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更して実施することが可能であり、これらの変更例も本願に含まれることはいうまでもない。 Although the present invention has been specifically described above based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist thereof. It goes without saying that modified examples are also included in the present application.

本発明の実施形態による半導体装置の各製造工程における断面図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）である。It is sectional drawing (A), (B), (C), (D), (E) in each manufacturing process of the semiconductor device by embodiment of this invention. 本発明の実施形態における寸法測定パターンの断面図及びその上面からの測長ＳＥＭ画像のコントラスト波形図である。It is sectional drawing of the dimension measurement pattern in embodiment of this invention, and the contrast waveform figure of the length measurement SEM image from the upper surface. 従来の方法による半導体装置の各製造工程における断面図（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）である。It is sectional drawing (A), (B), (C), (D), (E) in each manufacturing process of the semiconductor device by the conventional method. 従来の方法による寸法測定パターンの断面図及びその上面からの測長ＳＥＭ画像のコントラスト波形図である。It is sectional drawing of the dimension measurement pattern by the conventional method, and the contrast waveform figure of the length measurement SEM image from the upper surface.

Explanation of symbols

１１シリコン基板
１２シリコン酸化膜
１３タングステンプラグ
１４チタン膜／窒化チタン膜
１５アルミニウム膜
１６窒化チタン膜
２１、２２レジストパターン
３１コンタクトホール
３２コンタクトスリット
５１製品素子領域
５２寸法測定パターン領域
６１測長ＳＥＭ画像配線パターン部コントラスト波形 DESCRIPTION OF SYMBOLS 11 Silicon substrate 12 Silicon oxide film 13 Tungsten plug 14 Titanium film / Titanium nitride film 15 Aluminum film 16 Titanium nitride films 21 and 22 Resist pattern 31 Contact hole 32 Contact slit 51 Product element area 52 Dimension measurement pattern area 61 Length measurement SEM image wiring Pattern part contrast waveform

Claims

A dimension measurement pattern used for dimension measurement of the conductive film wiring, wherein the dimension measurement pattern has a base region in contact with both ends of the conductive film wiring to be a dimension measurement point of the conductive film wiring, A dimension measurement pattern characterized in that the dry etching rate is made of a conductive film material that is at least 10 times smaller than the dry etching rate of the conductive film wiring.

The conductive film wiring is made of a material containing any one of titanium (Ti), copper (Cu), aluminum (Al), and an alloy containing at least one of these. Dimension measurement pattern.

2. The dimension measurement pattern according to claim 1, wherein the conductive film material constituting the base region in contact with both ends of the conductive film wiring serving as a dimension measurement point of the conductive film wiring is a conductive film plug.

The conductive film material constituting the base region in contact with both ends of the conductive film wiring serving as a dimension measurement point of the conductive film wiring is tungsten (W), silicon (Si), and an alloy or compound containing at least one of them. The dimension measurement pattern according to claim 1, wherein the dimension measurement pattern is formed of a material including any one of the above.

Both end portions of the conductive film wiring, which are dimension measurement points of the conductive film wiring, correspond to both side surfaces of the conductive film wiring, and the base region having a rectangular planar shape is provided corresponding to the positions of the both side surfaces. 5. The dimension measurement pattern according to claim 1, wherein a surface of the base region protrudes at least outside of the both side surfaces.

Depositing an insulating film on a semiconductor substrate; etching the insulating film to form an adjacent rectangular slit extending in parallel; and filling the slit with a conductive film material to form a base region; A method for forming a dimension measurement pattern, comprising at least a step of forming a conductive film wiring so that a side surface is located on a surface of the base region.

Depositing an insulating film on the semiconductor substrate; forming a contact hole penetrating the insulating film; depositing a first conductive film as a filling material in the contact hole; and A step of planarizing the film by chemical mechanical polishing until the insulating film is exposed to form a conductive film plug, a step of depositing a second conductive film as a wiring material, and a lithography method on the second conductive film In a method for manufacturing a semiconductor device, comprising: a step of patterning a resist; and a step of forming a conductive film wiring by dry etching the second conductive film using the resist pattern as a mask.
7. The dimension measurement pattern according to claim 6, wherein the slit is formed in the same step as the step of forming the contact hole, and the base region is formed in the same step as the step of forming the conductive film plug. Forming method.

7. The dimension measurement pattern according to claim 6, wherein a material containing any one of tungsten (W), silicon (Si), and an alloy or compound containing at least one of them is used as the conductive film material. Forming method.

7. The material according to claim 6, wherein the conductive film wiring includes a material containing any one of titanium (Ti), copper (Cu), aluminum (Al), and an alloy containing at least one of these. Method for forming a dimension measurement pattern.

7. The method for forming a dimension measurement pattern according to claim 6, wherein a mixed gas composed of chlorine and boron chloride gas is used as an etching gas for dry etching when forming the conductive film wiring.

Depositing an insulating film on the semiconductor substrate; forming a contact hole penetrating the insulating film; depositing a first conductive film as a filling material in the contact hole; and A step of planarizing the film by chemical mechanical polishing until the insulating film is exposed to form a conductive film plug, a step of depositing a second conductive film as a wiring material, and a lithography method on the second conductive film A semiconductor comprising at least a step of patterning a resist, a step of forming a conductive film wiring by dry etching the second conductive film using the resist pattern as a mask, and a step of measuring a finished dimension of the conductive film wiring In the device manufacturing method,
6. The method of manufacturing a semiconductor device according to claim 1, wherein the step of measuring the finished dimension of the conductive film wiring is performed using the dimension measurement pattern according to claim 1.