JP2008033431A - 画像処理用メモリ - Google Patents

Abstract

【課題】複数の行、複数の列にまたがるデータを１サイクルでアクセスでき、異なるブロックをまたぐデータをアクセスする場合でも、必要なデータを１サイクルでアクセス可能な画像処理用メモリを提供する。
【解決手段】マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備え、メモリセル群が論理的にＭ×Ｎ（行数×列数）の画素データからなるブロック毎に分割され、行デコーダがブロックの異なる連続したＬ行を選択し、列デコーダがアクセスするブロックの異なるＬ列を選択して、画像フレーム上における縦方向データにアクセスする。また行デコーダが連続したＭ行を選択し、列デコーダがアクセスするブロックの異なるＬ列を選択して、画像フレーム上における横方向データにアクセスする。
【選択図】図２

Description

本発明は、画像処理、フィルタ演算に特化した画像処理用メモリに関する。

近年、通信ネットワークを通じて動画像の送受信を行うことや、動画像を蓄積メディアに蓄積することが広く行なわれている。一般に、動画像は情報量が大きいため、伝送ビットレートの限られた通信路を用いて動画像を伝送する場合、あるいは蓄積容量の限られた蓄積メディアに動画像を蓄積する場合には、動画像を符号化・復号化する技術が必要不可欠である。動画像の符号化・復号化方式として、ISO/IECが標準化を進めているＭＰＥＧ(Moving Picture Experts Group)やＨ.２６Ｘがある。これらは動画像を構成する経時的に連続した複数のフレームの符号化又は復号化を行うものであり、動画像の時間的相関、空間的相関を利用した冗長性の削減を行うことにより動画像の情報量を減らして符号化し、符号化された動画像を再度元の動画像に復号化する技術である。

ここで、動画像の時間的相関を利用した冗長性の削減を行う手法として、動き補償フレーム間予測がある。これは、参照フレーム（前フレームなど）と符号化フレーム（現フレーム）間において、動画像が動いた方向と距離を表す動き量（動きベクトル）を利用し、検出された動きベクトル情報を使って、参照フレームを動き補償して予測フレームを作るものである。動き補償フレーム間予測符号化の原理としては、前フレームの中で最もよくマッチングするマクロブロックパターンの位置を見つけ、その位置の画像を予測画像とし、その位置を動きベクトル情報として伝送するものである。

この動き検出のアルゴリズムとして、全探索法が高画質を実現するアルゴリズムとして用いられている。しかし、この全探索法は高画質を実現する一方、ＮＴＳＣサイズのＭＰＥＧ画像（７２０×４８０ドット画像）で、１８０ＧＯＰＳ（Giga operations per sec）という膨大な演算量が必要となるという問題がある。また、これは、ＭＰＥＧエンコーダ／デコーダ処理に必要となる全演算量の８０％以上という演算量であり、この演算量を削減するための研究が行われている。この中で、画像データのメモリアクセス回数の削減による演算量の削減、更には低消費電力化のために、画像処理用メモリの改良が必要である。

すなわち、現在の画像処理アルゴリズムでは、画像の中の任意の点（ある特定の点）から、連続した多くの画素をアクセスする必要がある場合、従来の画像処理用メモリアクセスでは、必要な画素データがアドレス境界をまたいでいた場合、複数サイクルかけて読み出す必要があった。
例えば、図１−１に示すように、１フレームの画像が画像処理用メモリのブロックＡからＦに記憶されており、かつ、各ブロックＡからＦにはアドレス境界が存在するとしたときに、読み出し必要な画素データがブロックＢとＣのアドレス境界をまたいでいる場合は、ブロックＢとＣの少なくとも２回のアクセスが必要となっている。このように、複数回のアクセスのために時間的損失を生じ、また、複数回のアクセスの際に余計な画素データ部分を読み出してしまうために消費電力面でも損失が生じていた（消費電力オーバーヘッド）。

また、画像処理においては、縦方向のフィルタ演算が必要となるものがある（Ｈ．２６４のデブロッキングフィルタ等）。従来の画像処理用メモリアクセスでは、横方向のデータしか取得できないため、複数回のサイクルをかけて横方向データを読出し、それをバッファリングして縦方向に置き換えるといった処理を行われていた。
例えば、図１−２に示すように、ブロックＢで縦方向のデータが要求された場合、従来の画像処理用メモリアクセスでは、ブロックＢで横方向に複数個のデータを取得し、それらの取得データから要求された縦方向のデータの部分の画素データを集約して縦方向のデータに置き換える必要があった。
これは、必要な画素データがアドレス境界をまたいでいた場合と同様に、複数回のアクセスのために時間的損失を生じ、また、複数回のアクセスの際に余計な画素データ部分を読み出してしまうために消費電力面でも損失が生じていた（消費電力オーバーヘッド）。

ＲＡＭ（Random Access Memory）を代表とする画像処理用メモリのアーキテクチャー自体は従来からあまり変わっていないが、画像処理アプリケーションの方が様々なデータのアクセスが必要となってきているのが現状である。

上述したような画像データのメモリアクセス回数の削減による演算量の削減、更には低消費電力化のため、従来からメモリ装置に関して様々な改善方法がなされている。例えば、マトリクス状に配置されたメモリセルに対して、縦横両方向（行方向および列方向）のデ−タの読み出し・書き込みを、ともに高速アクセスモードで行うことが可能なメモリが知られている（特許文献１）。特許文献１に開示されているメモリは、マトリクス状に配置されたメモリセルのそれぞれについて、２個のトランジスタを有するトランスファゲートを設け、一方のトランジスタについては同一行のものを第１ワード線に接続し、他方のトランジスタについては対角線方向のものを第２ワード線に接続するというものである（特許文献１の段落００３３から段落００５１を参照）。
特許文献１に開示されているメモリの場合、デ−タの読み出し・書き込みの際、第１ワード線若しくは第２ワード線のいずれか１本のレベルが固定する必要があり、一度には同一行のものか、同一対角線上のものしかアクセスできず、複数行に存在するメモリデータを自由にアクセスできるものではなかった。

また、同一ブロック内であれば横 方向、縦方向、ブロック全体、ブロックの一部といった任意のデータに対しバーストアクセスを可能にし、アクセス方向によらずに画像メモリに対する高速アクセスを可能にできる画像メモリが知られている（特許文献２）。
特許文献２に開示されている画像メモリは、画像フレーム全体を複数のブロックに分割し、それぞれのブロックをバーストアクセス可能なメモリアドレスのデータで構成するようにしたものである。すなわち、画像メモリを構成する際に、２次元的なブロックを同一行アドレスのデータにより構成することによって、同一ブロック内であれば横方向、縦方向もしくはブロック全体に対しバーストアクセスを可能にし、アクセス方向によらずに高速アクセスが可能としたものである（特許文献２の段落０１９２および段落０１９７を参照）。
特許文献２に開示されている画像メモリの場合、異なるブロックをまたぐデータをアクセスする場合は、同一行アドレスのデータをアクセスできないことが生じ、複数回数サイクルでアクセスすることになる。

また、画像メモリへのアクセス形態として複数のアクセス形態を選択可能とした高速アクセスを可能にできる画像メモリが知られている（特許文献３）。
特許文献３に開示されている画像メモリは、ブロック（特許文献３中ではタイル）内位置情報は、縦あるいは横といったアクセスの種別によって異なる変換を受け、メモリに与えるアドレスと、データの入れ替え方法が連係することで、外部から縦あるいは横に連続したデータを一括してアクセスすることができるものである。
特許文献３に開示されている画像メモリの場合、異なるブロック（タイル）をまたぐデータをアクセスする場合は、データを一括してアクセスできないことが生じ、複数回数サイクルでアクセスすることになる。

特開平５−２０６３９８号公報 特開平１０−２１０２５１号公報 特開平９−１２０３７１号公報

上述したように、従来の画像メモリは、複数の行、複数の列にまたがるデータを１サイクルでアクセスすることができなかった。本発明の画像処理用メモリは、複数の行、複数の列にまたがるデータを１サイクルでアクセスでき、異なるブロックをまたぐデータをアクセスする場合でも、必要なデータを１サイクルでアクセス可能な画像処理用メモリを提供することを目的とする。
また、本発明の画像処理用メモリは、メモリのデータアクセス方向を縦方向と横方向を自由に切り替えアクセスができ、縦方向・横方向の自由なアクセスが可能とし、画像処理アプリケーションの様々なデータのアクセス要求においても対応可能な画像処理用メモリを提供することを目的とする。
そして、画像データのメモリアクセス回数の削減による演算量の削減により、低消費電力化を図ることを目的とする。

特に、動画像処理の高解像度化が進み、高解像度化により動画像処理専用ＶＬＳＩ(MPEGx、H.264コーデックVLSI)に要求される演算性能、圧縮性能は大きく増加している中で、動き検出アルゴリズムにおいて、本発明の画像処理用メモリのように、複数の行、複数の列にまたがるデータを１サイクルでアクセスさせることができ、また、異なるブロックをまたぐデータをアクセスさせる場合でも、必要なデータを１サイクルでアクセスできるニーズは高い。

上記目的を達成するため、本発明の請求項１に記載の画像処理用メモリは、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、前記行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備えたことを特徴としたものである。

上記構成により、従来の画像メモリとは異なり、１サイクルで複数の行を選択することができ、列デコーダと併せて、マトリクス状に配置されたメモリセル群から、複数の行、複数の列にまたがるデータを１サイクルでアクセスできる。

次に、本発明の請求項２に記載の画像処理用メモリは、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、前記行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備え、前記メモリセル群が論理的にＭ×Ｎ（行数×列数）の画素データからなるブロック毎に分割され、前記行デコーダがブロックの異なる連続したＬ行を選択し、前記列デコーダがアクセスするブロックの異なるＬ列を選択して、画像フレーム上における縦方向データにアクセスさせることを特徴とする。

上記構成により、画像フレーム上における縦方向データに１サイクルでアクセスすることが可能となる。

次に、本発明の請求項３に記載の画像処理用メモリは、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、前記行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備え、前記メモリセル群が論理的にＭ×Ｎ（行数×列数）の画素データからなるブロック毎に分割され、前記行デコーダが連続したＭ行を選択し、前記列デコーダがアクセスするブロックの異なるＬ列を選択して、画像フレーム上における横方向データにアクセスさせることを特徴とする。

上記構成により、画像フレーム上における横方向データに１サイクルでアクセスすることが可能となる。

次に、本発明の請求項４に記載の画像処理用メモリは、マトリクス状に配置されたメモリセル群から、前記行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、縦横選択信号入力回路が前記行デコーダおよび列デコーダに設けられ、かつ、前記行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備え、前記メモリセル群が論理的にＭ×Ｎ（行数×列数）の画素データからなるブロック毎に分割され、前記縦横選択信号入力回路から縦選択信号が入力されている場合は、前記行デコーダがブロックの異なる連続したＬ行を選択し、前記列デコーダがアクセスするブロックの異なるＬ列を選択して、画像フレーム上における縦方向データにアクセスし、前記縦横選択信号入力回路から横選択信号が入力されている場合は、前記行デコーダが連続したＭ行を選択し、前記列デコーダがアクセスするブロックの異なるＬ列を選択して、画像フレーム上における横方向データにアクセスさせることを特徴とする。

上記構成により、メモリアクセス方向を横方向と縦方向に自由に切り替えることができる。

次に、本発明の請求項５に記載の画像処理用メモリは、上記請求項２から４のいずれかに記載の画像処理用メモリにおいて、前記行デコーダが、列方向に連続したＬ個のブロック分毎にデコード回路を構成している場合において、下位のアドレスラインを指定するデコード回路に対して、上位のアドレスラインを指定するデコード回路から自回路が選択されているか否かの信号を伝送する信号ラインが備えられ、該信号ラインの反転動作によって、下位のアドレスラインを指定するデコード回路が、上位のアドレスラインを指定するデコード回路とは異なる列のブロックを選択することを特徴とする。

上記構成により、アドレス境界（領域）を超えてメモリアクセスする場合に、隣接する下位アドレスにも選択情報を伝える信号ラインを設け、上位のアドレスラインを指定する行デコーダ回路と下位のアドレスラインを指定する行デコーダ回路との間でアクセスする画素データがまたがった場合でも、すなわち、アクセスする画素データがアドレス境界をまたいだ場合でも、１サイクルで画素データを読み出せることができる。

次に、本発明の請求項６に記載の画像処理用メモリは、上記請求項２から４のいずれかに記載の画像処理用メモリにおいて、前記列デコーダが前記ブロックの選択とブロック内の画素データを選択する２段階の階層化デコーダであることを特徴とする。

上記構成により、メモリマップで行方向に並んでいるブロックを選択するものと（グループセレクト）、そのブロックの中の特定の画素データを選択するという２段階（階層的）のデコードを行うため、１画素データに対してアドレスラインを設けるものと比べて、回路面積を小さくすることができ、低消費電力化を図ることができる。

本発明の画像処理用メモリによれば、マルチワードアクセスが可能であることから、画像処理において従来、複数回サイクルをかけてメモリから読み出す必要があったものが一サイクルで読み出すことができることにより低消費電力化を達成することができる。

また、本発明の画像処理用メモリによれば、メモリアクセス方向を横方向と縦方向を自由に切り替えるアーキテクチャーを有することで、画像処理における縦方向のフィルタ演算サイクル数を削減することにより低消費電力化を達成することができる。

本発明の画像処理用メモリを組み込んだ携帯電話等の装置・システムによれば、動画像のデータ処理において低消費電力化が図られており、低消費電力が求められる様々なシステムに対して組み込むことが容易となり、柔軟なシステム設計が可能となる。

以下、本発明の画像処理用メモリの実施例について、図面を参照しながら詳細に説明していく。
実施例では、１画素データが１バイトとして、８画素データ分（８バイト）を１回のアクセスのデータ量とし、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダにより８画素データを同時アクセスするメモリにおいて、行デコーダが全ての行から任意の１〜８行を選択する画像処理用メモリについて説明する。

１回のアクセスで入出力するデータの単位（８画素データ分）を、本発明の実施の形態では「ワード」と呼ぶ。そして行デコーダで複数行をアクセスすることを「マルチワードアクセス」という。また、メモリセルにおける同一行に存在する画素データの全てに共通するライン信号を「グローバルワードライン（ＧＷＬ）信号」という。
また実施例では、縦４×横４の１６の画素データのまとまりを「ブロック」と呼ぶ。また実施例では、メモリマップ上の２次元の位置を示す表記法において、縦方向の位置を示すアドレスを行アドレス、横方向の位置を示すアドレスを列アドレスとする。また実施例では、画面フレームの縦方向に連続した画素データを一括でアクセスすることを「縦アクセス」と呼び、画面フレームの横方向に連続した画素データを一括でアクセスすることを「横アクセス」と呼ぶ。

図２は、本発明の実施例１に係る画像処理用メモリの論理回路構成を模式的に示す図である。図２に示されるように、本発明の画像処理用メモリは、メモリセル（ＭＣ）アレイと、行デコーダと、列デコーダと、ビットラインセレクタと、バラレルシフタとから構成される。
実施例１に係る画像処理用メモリは、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダにより８画素データを同時アクセスするメモリにおいて、縦横選択信号入力回路が行デコーダおよび列デコーダに設けられ、かつ、行デコーダが全ての行から任意の１〜８行を選択する、マルチワードアクセス回路を備え、メモリセル群が論理的に４×４（行数×列数）の画素データからなるブロック毎に分割されるものである。

そして、縦横選択信号入力回路から入力される信号によって下記（１），（２）の処理がなされる。
（１）縦横選択信号入力回路から縦選択信号が入力されている場合
行デコーダがブロックの異なる連続した８行を選択し、列デコーダがアクセスするブロックの異なる８列を選択して、画像フレーム上における縦方向データにアクセスする。
（２）縦横選択信号入力回路から横選択信号が入力されている場合
行デコーダが連続した４行を選択し、列デコーダがアクセスするブロックの異なる８列を選択して、画像フレーム上における横方向データにアクセスする。

図３に、行デコーダの論理回路構成の模式図を示す。行デコーダは、メモリセルにおける同一行に存在する画素データの全てに共通するグローバルワードライン（ＧＷＬ）信号を生成する回路（ＸＤＥＣ）と、このＸＤＥＣへの入力信号を生成する２つのプリデコード信号生成回路（ＸＤＰＤ１，ＸＤＰＤ２）とで構成される。

また、図４に列デコーダの論理回路構成の模式図を示す。列デコーダは、メモリセルにおけるブロックを選択するブロック選択線（Block Select Line；ＢＳＬ）信号を生成する回路（ＹＤＥＣ０）と、ビット選択線（Bit Line Select）信号を生成する回路（ＹＤＥＣ１）と、これらの回路への入力信号を生成する２つのプリデコード信号生成回路（ＹＤＡＤＤ，ＹＰＤＰ）とで構成される。

先ず、行デコーダの論理回路構成における、メモリセルの同一行に存在する画素データの全てに共通するグローバルワードライン（ＧＷＬ）信号を生成する回路（ＸＤＥＣ）の回路構成について説明する。
図５は、ＸＤＥＣのブロック図を示している。ＸＤＥＣの内部構成は、グローバルワードライン（ＧＷＬ）信号を３２本生成するＸＤＥＣ＿３２の回路が複数個存在する。
本発明のポイントは、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダにより８画素データを同時アクセスするメモリにおいて、行デコーダが全ての行から任意の１〜８行を選択する、マルチワードアクセス回路を備えたことである。

図６に、ＸＤＥＣ＿３２の回路構成図を示す。図６の点線で囲んだ領域がマルチワードアクセス回路の部分に相当する。以下、図６を参照しながら、行デコーダが全ての行から任意の１〜８行を選択できることを説明する。
上述したように縦横４画素データのまとまりが１ブロックで、ＸＤＥＣ＿３２は、１ブロックに相当する４行のグローバルワードライン（ＧＷＬ）信号を８グループ制御している。マルチワードアクセス回路は、メモリアドレスの１部分をプリデコードした値から、４行のグローバルワードライン（ＧＷＬ）信号を制御するグループを選択し、かつ、選択されたグループからグローバルワードライン（ＧＷＬ）信号を選択する。同時に複数のグループを選択してもよく、また、選択されたグループから任意のグローバルワードライン（ＧＷＬ）信号を選択できる。

また、選択されるグローバルワードライン（ＧＷＬ）信号は、同一のＸＤＥＣ＿３２であることの制約はない。異なるＸＤＥＣ＿３２に渡り、選択されることでもかまわない。この時、連続する下位のＸＤＥＣ＿３２に対して、上位のＸＤＥＣ＿３２から自回路が選択されているか否かの信号を伝送する信号ラインが備えられ（ｄｉｎ，ｄｏｕｔ）、その信号ラインの反転動作によって、下位のＸＤＥＣ＿３２が、上位のＸＤＥＣ＿３２とは異なる列のブロックを選択することにしている。
具体例を挙げると、この動作を実現しているのがｄｉｎ，ｄｏｕｔ信号である。上位のＸＤＥＣ＿３２が選択されたときｄｏｕｔ信号が選択され、その信号が下位のＸＤＥＣ＿３２のｄｉｎに送られる。また，このとき下位のＸＤＥＣ＿３２のｄｉｎは選択されない。この場合において、下位のＸＤＥＣ＿３２は上位のＸＤＥＣ＿３２と逆の信号を立ち上げる。これにより、ｎ本のＧＷＬを選択する場合、上位のＸＤＥＣ＿３２からｎ−ｍ本のＧＷＬを選択し、下位のＸＤＥＣ＿３２からｍ本のＧＷＬを選択されるような動作を行うことができる。

次に、画面フレームの縦方向に連続した画素データを一括でアクセスする（縦アクセス）と、画面フレームの横方向に連続した画素データを一括でアクセスする（横アクセス）を説明する。図７は、実施例１の画像処理用メモリのメモリマップの一例を示している。図７の縦項目は行アドレス（００００００００〜００００１１１１）、行列アドレス（００，０１，１０，１１）を示している。また、横項目は列Ａアドレス（００，０１，１０，１１）、列Ｂアドレス（０００〜１１１）を示している。また、１つのセルは１画素データに対応し、１画素データは１バイトである。
図７のメモリマップ内に示している縦４×横３２の１２８画素（図７中の００〜７Ｆ）が画像上の一行を示している。さらに、図７で縦４×横４の１６画素（００，０８，１０，１８，２０，２８，３０，３８，４０，４８，５０，５８，６０，６８，７０，７８）が１ブロックであり、図７のメモリマップで線によって区切られている。この１ブロックが、４行ごとにらせん状に配置され，同一列に画像の縦方向の画素が配置されないようにする。

（縦アクセス）
以下、縦アクセス時のデコーダの動作を、図８−１のメモリマップを参照しながら詳細に説明する。
図８−１のメモリマップにおいて、縦項目は行、行アドレスを、横項目はビットラインの番号を、セルの内容はブロックに接続されるブロック選択線（ＢＳＬ）の番号を示している。

縦アクセスの場合は、先ず、アクセス先頭画素データの行アドレス・行列アドレスを指定すると、行デコーダのＸＤＥＣ＿３２のマルチワードアクセス回路によって、そのアクセス先頭画素データの行アドレス・行列アドレスから、ブロックの異なる連続した８行のグローバルワードライン（ＧＷＬ）が立ち上がる。図８−１において、破線で囲まれた箇所が選択状態となる。すなわち、５行目，９行目，１３行目，１７行目，２１行目，２５行目，２９行目，および３３行目の８行が選択されている。具体的には、行０００００００１・行列００，行００００００１０・行列００，行００００００１１・行列００，行０００００１００・行列００，行０００００１０１・行列００，行０００００１１０・行列００，行０００００１１１・行列００，および行００００１０００・行列００の８行である。これらはブロックの異なる連続した８行になっている。

次に、列Ｂアドレスにより、アクセス先頭画素データの属するブロック（４画素データ分）を指定する。ここでは、ブロック選択線（ＢＳＬ）０が選択されたとする。ＢＳＬ０が選択された場合、図８−１における斜線のハッチングで示される部分が選択状態となる。縦アクセスでは、全てのビットラインに対して、アクセス先頭画素データの属するブロックと同じブロック選択線（ＢＳＬ）番号を指定することで、メモリマップ上で斜めに連続するブロックに同時にアクセスできるのである。

この状態で、グローバルワードライン（ＧＷＬ）とブロック選択線（ＢＳＬ）のＡＮＤをとった箇所(図８−１中で矢印で示された箇所)の画素が読み出されることとなる。
選択された連続８ブロックは、各ブロックが異なるビットラインに接続されているので、同時にアクセスできることになる。

そして、最後に各ブロックの列００，０８，１０，１８を列Ａによって選択することにより、縦方向の８画素を取得できるのである。例えば、列Ａの００列が選択された場合、縦方向の８画素(すべて００列にある画素)を取得できることとなる。
列Ａアドレスを指定することにより、ブロック中でどの画素がビットラインに接続されるかが決定されることになる。各ビットラインに対しては、アクセス先頭画素データの属する列Ａアドレスと同じ値を指定する。
但し、連続する異なるＸＤＥＣ＿３２に縦アクセスの８画素データがまたがった場合、下位アドレスのＸＤＥＣ＿３２で指定されるブロックに対しては、列Ａアドレスを１足した値を指定する。

以上の手順を経て、画像フレーム中で縦に連続した８画素データがビットラインに接続されることになる。
縦読み出しの場合は、バレルシフタにより、ビットラインが画面フレームでの画素データの並びにソートされて、出力バッファに記憶され、外部のシステムが出力バッファから画素データを読み出す。
一方、縦書き込みの場合は、外部のシステムが入力バッファに書き込んだデータを、バレルシフタによって並び替え、ビットライン経由でメモリに書き込む。

すなわち、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダにより８画素データを同時アクセスさせるメモリにおいて、メモリセル群が論理的に４×４（行数×列数）の画素データからなるブロック毎に分割され、行デコーダのマルチワードアクセス回路によって全ての行からブロックの異なる連続する８行を選択させ、列デコーダによってブロックの異なる８列を選択させ、画像フレーム上における縦方向データにアクセスさせるのである。

（横アクセス）
次に、縦アクセス時のデコーダの動作を、図８−２のメモリマップを参照しながら詳細に説明する。
図８−２のメモリマップにおいて、縦項目は行、行アドレスを、横項目はビットラインの番号を、セルの内容はブロックに接続されるブロック選択線（ＢＳＬ）の番号を示している。縦横選択信号（ＶＨ）が横信号に選択されることで、ブロックに接続されるブロック選択線（ＢＳＬ）の番号が縦アクセスの時と異なる。
ここで、縦横信号（ＶＨ）は縦方向の動作と横方向の動作を切り替える役割を持つ。ＶＨ＝０のときは、１行のＧＷＬを行デコーダが選択し、周辺回路（ＹＤ，ＸＤＰＤ）でアドレスにしたがって、アクセスされるデータのあるＢＳＬを立ち上げる。一方、ＶＨ＝１のときは、複数行のＧＷＬを行デコーダが選択し、周辺回路（ＹＤ，ＸＤＰＤ）でアドレスにしたがってＢＳＬを立ち上げる。

横アクセスの場合も縦アクセスと同様、先ず、アクセス先頭画素データの行アドレス・行列アドレスを指定すると、行デコーダのＸＤＥＣ＿３２のマルチワードアクセス回路によって、そのアクセス先頭画素データの行アドレス・行列アドレスから連続する４行のグローバルワードライン（ＧＷＬ）が立ち上がる。図８−２において、この４行のグローバルワードライン（ＧＷＬ）を横向きの点線で囲まれた部分として示す。ここでは、先頭から９行目のところから１２行目までが選択されている。具体的には、行００００００１０・行列００〜１１の４行である。これは画像上では一行分の画素となる。

次に、列Ｂアドレスにより、アクセス先頭画素データの属するブロック（４画素データ分）を指定する。横アクセスでは、全てのビットラインに対して、アクセス先頭画素データの属するブロックと同じブロック選択線（ＢＳＬ）番号を指定することで、メモリマップ上で横に連続するブロックに同時にアクセスできる。
ここでは、ブロック０のＢＳＬ３を選択する。さらにブロック１から７はそれぞれＢＳＬ２，ＢＳＬ１，ＢＳＬ０，ＢＳＬ７，ＢＳＬ６，ＢＳＬ５，ＢＳＬ４を選択する。図８−２のメモリマップ上のカラムの各パターンの種類は、ＢＳＬ番号０〜７毎に異なっている。ＢＳＬ番号とカラムのパターンの対応表は図８−３に示されている。

上記のようにＢＳＬを選択することにより、ＧＷＬとＢＳＬの交わったブロック部分（図８−２中、矢印で示されている部分）の画素が選択されることとなる。
選択された連続８ブロックは、各ブロックが異なるビットラインに接続されているので、同時にアクセスできることになる。

そして、最後に列Ａアドレスによって選択することで所望の８画素を得るのである。例えば、列Ａの０１列が選択された場合、横方向の８画素(すべて０１列にある２８，２９，〜，２Ｆまでの８画素)を取得できることとなる。
列Ａアドレスを指定することにより、ブロック中でどの画素データがビットラインに接続されるかが決定されることになる。各ビットラインに対しては、アクセス先頭画素データの属する列Ａアドレスと同じ値を指定する。
但し、連続する異なるＸＤＥＣ＿３２に縦アクセスの８画素データがまたがった場合、下位アドレスのＸＤＥＣ＿３２で指定されるブロックに対しては、列Ａアドレスを１足した値を指定する。

以上の手順を経て、画像フレーム中で横に連続した８画素データがビットラインに接続されることになる。
横読み出しの場合も縦読み出しと同様、バレルシフタにより、ビットラインが画面フレームでの画素データの並びにソートされて、出力バッファに記憶され、外部のシステムが出力バッファから画素データを読み出す。
一方、横書き込みの場合も縦書き込みと同様、外部のシステムが入力バッファに書き込んだデータを、バレルシフタによって並び替え、ビットライン経由でメモリに書き込む。

すなわち、マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダにより８画素データを同時アクセスさせるメモリにおいて、メモリセル群が論理的に４×４（行数×列数）の画素データからなるブロック毎に分割され、行デコーダのマルチワードアクセス回路によって連続した４行を選択させ、列デコーダによってブロックの異なる８列を選択させ、画像フレーム上における横方向データにアクセスさせるのである。

以上、本発明の画像処理用メモリによれば、複数の行、複数の列にまたがるデータを１サイクルでアクセスさせることができ、また、異なるブロックをまたぐデータをアクセスさせる場合でも、必要なデータを１サイクルでアクセスさせることができ、より一層の低消費電力化を図ることができる。

本発明の画像処理用メモリによれば、動画像のデータ処理において低消費電力化が図られており、低消費電力が求められる様々なシステムに対して組み込むことが容易となり、柔軟なシステム設計が可能となる。画像メモリへのデータの読み書きは、横方向に連続するピクセルを一括してアクセスできるのが有効な場合と、縦方向連続あるいはブロック状の配列のピクセルに対して一括したアクセスができるほうが有効な場合とがあり、これらの複数のメモリアクセスの全てに対して本発明の画像処理用メモリは有用である。

従来のメモリアクセス（必要な画素データがアドレス境界をまたいでいる場合） 従来のメモリアクセス（必要な画素データが縦方向フィルタ演算処理を行う場合） 本発明の実施例１にかかる画像処理用メモリの構成を模式的に示す図 行デコーダの論理回路構成の模式図を示す。 列デコーダの論理回路構成の模式図を示す。 ＸＤＥＣのブロック図を示す。 ＸＤＥＣ＿３２の回路構成図を示す。 実施例１の画像処理用メモリのメモリマップの一例を示す。 実施例１の画像処理用メモリのメモリマップ（縦アクセス時のデコーダの動作を示すもの） 実施例１の画像処理用メモリのメモリマップ（横アクセス時のデコーダの動作を示すもの） ブロック選択線（ＢＳＬ）配線の対応表

符号の説明

１０ マルチワードアクセス回路

Claims (6)

1. マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、前記行デコーダによって全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備えたことを特徴とする画像処理用メモリ。
2. マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、
   前記行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備え、
   前記メモリセル群が論理的にＭ×Ｎ（行数×列数）の画素データからなるブロック毎に分割され、
   前記行デコーダがブロックの異なる連続したＬ行を選択し、
   前記列デコーダがアクセスするブロックの異なるＬ列を選択して、
   画像フレーム上における縦方向データにアクセスさせることを特徴とする画像処理用メモリ。
3. マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、
   前記行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備え、
   前記メモリセル群が論理的にＭ×Ｎ（行数×列数）の画素データからなるブロック毎に分割され、
   前記行デコーダが連続したＭ行を選択し、
   前記列デコーダがアクセスするブロックの異なるＬ列を選択して、
   画像フレーム上における横方向データにアクセスさせることを特徴とする画像処理用メモリ。
4. マトリクス状に配置されたメモリセル群から、行デコーダと列デコーダによりＬ画素データを同時アクセスするメモリにおいて、
   縦横選択信号入力回路が前記行デコーダおよび列デコーダに設けられ、かつ、
   前記行デコーダが全ての行から任意の１〜Ｌ行を選択する、マルチワードアクセス回路を備え、
   前記メモリセル群が論理的にＭ×Ｎ（行数×列数）の画素データからなるブロック毎に分割され、
   前記縦横選択信号入力回路から縦選択信号が入力されている場合は、
   前記行デコーダがブロックの異なる連続したＬ行を選択し、
   前記列デコーダがアクセスするブロックの異なるＬ列を選択して、
   画像フレーム上における縦方向データにアクセスし、
   前記縦横選択信号入力回路から横選択信号が入力されている場合は、
   前記行デコーダが連続したＭ行を選択し、
   前記列デコーダがアクセスするブロックの異なるＬ列を選択して、
   画像フレーム上における横方向データにアクセスさせることを特徴とする画像処理用メモリ。
5. 前記行デコーダが、列方向に連続したＬ個のブロック分毎にデコード回路を構成している場合において、下位のアドレスラインを指定するデコード回路に対して、上位のアドレスラインを指定するデコード回路から自回路が選択されているか否かの信号を伝送する信号ラインが備えられ、該信号ラインの反転動作によって、下位のアドレスラインを指定するデコード回路が、上位のアドレスラインを指定するデコード回路とは異なる列のブロックを選択することを特徴とする請求項２から４のいずれかに記載の画像処理用メモリ。
6. 前記列デコーダが前記ブロックの選択とブロック内の画素データを選択する２段階の階層化デコーダであることを特徴とする請求項２から４のいずれかに記載の画像処理用メモリ。