JP2008028945A

JP2008028945A - Imaging apparatus

Info

Publication number: JP2008028945A
Application number: JP2006202379A
Authority: JP
Inventors: Shinko Oda; 真弘小田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2006-07-25
Filing date: 2006-07-25
Publication date: 2008-02-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide an imaging apparatus capable of discharging excess carriers, and controlling the carrier storage capability of a storage. <P>SOLUTION: The imaging apparatus includes: photodiodes (PD) 13 with a photoelectric conversion function, and storing the carriers generated by the photoelectric conversion; floating diffusions (FD) 14 for holding the carriers; read gate electrodes 19 for transferring the carriers from the photodiodes 13 to the floating diffusions 14; overflow drains (OFD) 16 for discharging the excess carriers stored in the photodiodes 13; and excess carrier discharge paths 17 formed between the photodiodes 13 and the overflow drains 16 to discharge the excess carriers stored in the photodiodes 13. Then the discharge amount of the excess carriers is controlled by controlling a level of the overflow drains 16. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、撮像装置に関する。 The present invention relates to an imaging apparatus.

従来、ＣＭＯＳ型の撮像装置が知られている。このＣＭＯＳ型の撮像装置では、マトリクス状（行列状）に配置された画素に蓄積された信号は行毎に順番に読み出されるため、行毎に信号を蓄積する時間が異なる。このため、高速で移動する物体を撮像したときに像が歪むという不都合が生じる。従来では、このような不都合を解消するため、マトリクス状（行列状）に配置された画素のフォトダイオード部（蓄積部）に蓄積された信号を、全ての行に対して一括して信号を蓄積するフローティングディフュージョン（保持部）に転送する一括電子シャッタによる読出し方法が採用されている。この一括電子シャッタでは、一括転送後に各フローティングディフュージョンに蓄積された信号は、一行ずつ読み出されることにより全画素の信号の読出しが行われる。しかし、従来の一括電子シャッタによる読出し方法では、読出し期間中に高輝度の被写体が映り込んだ際にフォトダイオード部で発生する余剰キャリアが読出電極下の電位障壁を越えてフローティングディフュージョンに混入するため、適切な画像が得られないという不都合がある。 Conventionally, a CMOS type imaging device is known. In this CMOS type image pickup device, signals accumulated in pixels arranged in a matrix (matrix) are sequentially read out for each row, so that the time for accumulating signals differs for each row. For this reason, there is a disadvantage that the image is distorted when an object moving at high speed is imaged. Conventionally, in order to eliminate such inconvenience, signals accumulated in the photodiode portion (accumulation unit) of pixels arranged in a matrix (matrix shape) are collectively accumulated for all rows. A reading method using a batch electronic shutter that transfers to a floating diffusion (holding unit) is employed. In this batch electronic shutter, signals accumulated in each floating diffusion after batch transfer are read out row by row to read out signals of all pixels. However, in the conventional readout method using a batch electronic shutter, when a high-brightness object is reflected during the readout period, surplus carriers generated in the photodiode section cross the potential barrier under the readout electrode and enter the floating diffusion. There is a disadvantage that an appropriate image cannot be obtained.

そこで、従来、一括電子シャッタによる読出し方法を行うＣＭＯＳ型の撮像装置において、高輝度の被写体が映り込んだ際に発生する余剰キャリアをフォトダイオード部から排出するためのオーバーフロードレインを備えた構造が提案されている（たとえば、特許文献１参照）。この特許文献１によるＣＭＯＳ型の撮像装置では、読出し期間中に高輝度の被写体が映り込んだ際に発生する余剰キャリアは、フォトダイオード部とオーバーフロードレインとの間に設けられた経路を介してオーバーフロードレインに排出されることにより、信号キャリアに余剰キャリアが混入することが避けられるので、適切な画像が得られる。 Therefore, in the conventional CMOS type imaging apparatus that performs a reading method using a batch electronic shutter, a structure having an overflow drain for discharging excess carriers generated when a high-luminance subject is reflected from the photodiode portion is proposed. (For example, refer to Patent Document 1). In the CMOS-type imaging device disclosed in Patent Document 1, surplus carriers generated when a high-luminance subject is reflected during the readout period overflow through a path provided between the photodiode portion and the overflow drain. By discharging to the drain, excess carriers can be prevented from being mixed into the signal carrier, so that an appropriate image can be obtained.

特開２００６−９３５１７号公報JP 2006-93517 A

しかしながら、上記した特許文献１によるＣＭＯＳ型の撮像装置では、読出し期間中のみならず撮像期間中にも、高輝度の被写体が映り込んだ際に発生する余剰キャリアをオーバーフロードレインに排出するために、予めフォトダイオード部とオーバーフロードレインとを接続する経路の電位障壁の高さを低くする必要があるので、フォトダイオード部におけるキャリア蓄積能力が小さくなってしまうという問題点がある。 However, in the above-described CMOS-type imaging device according to Patent Document 1, not only during the readout period but also during the imaging period, in order to discharge surplus carriers generated when a high-luminance subject is reflected to the overflow drain, Since the height of the potential barrier in the path connecting the photodiode portion and the overflow drain needs to be lowered in advance, there is a problem that the carrier storage capability in the photodiode portion is reduced.

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、余剰キャリアを排出可能で、かつ、蓄積部のキャリア蓄積能力を制御することが可能な撮像装置を提供することである。 The present invention has been made to solve the above-described problems, and one object of the present invention is to be able to discharge surplus carriers and to control the carrier storage capability of the storage unit. An imaging device is provided.

Means for Solving the Problems and Effects of the Invention

この発明の一の局面による撮像装置は、光電変換機能を有するとともに、光電変換により生成されたキャリアを蓄積するための蓄積部と、キャリアを保持する保持部と、蓄積部から保持部へキャリアを転送するための読出電極と、蓄積部に蓄積された余剰キャリアを排出するための第１排出部と、蓄積部と第１排出部との間に形成され、蓄積部に蓄積された余剰キャリアを排出するための排出経路とを備え、第１排出部の電位を制御することにより、余剰キャリアの排出量を制御する。 An imaging apparatus according to one aspect of the present invention has a photoelectric conversion function, and stores an accumulation unit for accumulating carriers generated by photoelectric conversion, a holding unit for holding carriers, and carriers from the accumulation unit to the holding unit. A read electrode for transferring, a first discharge unit for discharging excess carriers accumulated in the accumulation unit, and a surplus carrier accumulated in the accumulation unit formed between the accumulation unit and the first discharge unit A discharge path for discharging, and controlling the potential of the first discharge unit to control the discharge amount of the surplus carrier.

この一の局面による撮像装置では、上記のように、第１排出部の電位を制御することにより、排出経路の電位障壁の高さを制御することができるので、余剰キャリアの排出量を制御することができるとともに、蓄積部のキャリア蓄積能力を制御することができる。 In the imaging apparatus according to this aspect, as described above, the height of the potential barrier of the discharge path can be controlled by controlling the potential of the first discharge unit, and thus the discharge amount of surplus carriers is controlled. And the carrier storage capability of the storage unit can be controlled.

上記一の局面による撮像装置おいて、好ましくは、第１排出部の電位は、撮像期間中の電位より、キャリアの読出し期間中の電位が高くなるように制御される。このように構成すれば、排出経路の撮像期間中の電位障壁よりもキャリアの読出し期間中の電位障壁が低くなるように制御することができるので、読出し期間中には、余剰キャリアを第１排出部に排出することができる。これにより、読出し期間中に余剰キャリアが保持部に混入して、適切な画像が得られないという不都合を抑制することができるとともに、撮像期間中には、排出経路の電位障壁高さを高く制御できるため、読出し期間中よりも撮像期間中にキャリアをより多く蓄積することができるので、撮像期間中に蓄積部のキャリア蓄積能力が減少するのを抑制することができる。 In the imaging device according to the above aspect, the potential of the first discharge unit is preferably controlled so that the potential during the carrier readout period is higher than the potential during the imaging period. With this configuration, since it is possible to control the potential barrier during the carrier readout period to be lower than the potential barrier during the imaging period of the ejection path, excess carriers are discharged during the readout period. It can be discharged to the part. As a result, it is possible to suppress the inconvenience that excessive carriers are mixed into the holding unit during the readout period and an appropriate image cannot be obtained, and the potential barrier height of the discharge path is controlled to be high during the imaging period. Therefore, more carriers can be accumulated during the imaging period than during the readout period, so that it is possible to suppress a decrease in the carrier accumulation capability of the accumulation unit during the imaging period.

この場合において、好ましくは、第１排出部の電位は、排出経路の撮像期間中の電位障壁が読出電極の電位障壁よりも低くなり、かつ、排出経路の読出し期間中の電位障壁が読出電極の電位障壁以上の高さになるように制御される。このように構成すれば、容易に、読出し期間中に余剰キャリアを第１排出部に排出することができるとともに、撮像期間中に余剰キャリアを保持部に排出することができる。 In this case, preferably, the potential of the first discharge unit is such that the potential barrier during the imaging period of the discharge path is lower than the potential barrier of the readout electrode, and the potential barrier during the readout period of the discharge path is It is controlled to be higher than the potential barrier. If comprised in this way, while being able to discharge | emit an excess carrier to a 1st discharge part easily during a reading period, an excess carrier can be discharged | emitted to a holding | maintenance part during an imaging period.

上記一の局面による撮像装置おいて、好ましくは、保持部の電位を初期化するリセットゲート電極と、リセットゲート電極に隣接する第２排出部とをさらに備え、第２排出部と第１排出部とは、同一の配線で接続されている。このように構成すれば、第２排出部と第１排出部とを別個の配線で接続する場合に比べて配線の本数を少なくすることができるので、画素の面積を小さくすることが可能となる。 The imaging apparatus according to the above aspect preferably further includes a reset gate electrode that initializes the potential of the holding unit, and a second discharge unit adjacent to the reset gate electrode, and the second discharge unit and the first discharge unit Are connected by the same wiring. With this configuration, the number of wirings can be reduced as compared with the case where the second discharge unit and the first discharge unit are connected by separate wirings, so that the area of the pixel can be reduced. .

上記一の局面による撮像装置おいて、好ましくは、第２排出部は、第１排出部としても機能する。このように構成すれば、第１排出部と第２排出部とを共有することができるので、その分、画素上における光電変換機能を有する蓄積部の面積を大きくすることができる。これにより、蓄積部のキャリア蓄積能力を大きくすることができる。 In the imaging device according to the above aspect, the second discharge unit preferably also functions as the first discharge unit. If comprised in this way, since a 1st discharge part and a 2nd discharge part can be shared, the area of the storage part which has a photoelectric conversion function on a pixel can be enlarged correspondingly. Thereby, the carrier storage capability of the storage unit can be increased.

この場合において、好ましくは、蓄積部と第２排出部とは、対向するように配置され、余剰キャリアを排出するための排出経路は、同一画素内の蓄積部と第２排出部との間に設けられている。このように構成すれば、蓄積部と第２排出部とは、同一画素内で対向するように配置されているので、容易に、余剰キャリアを排出するための排出経路を同一画素内の蓄積部と第２排出部との間に設けることができる。 In this case, preferably, the storage unit and the second discharge unit are arranged to face each other, and the discharge path for discharging the surplus carrier is between the storage unit and the second discharge unit in the same pixel. Is provided. If comprised in this way, since the accumulation | storage part and the 2nd discharge | emission part are arrange | positioned so that it may oppose within the same pixel, the discharge | emission path | route for discharging | emitting an excess carrier is easily set as the accumulation | storage part in the same pixel And the second discharge part.

以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図であり、図２は、図１の１００−１００線に沿った断面図である。また、図３は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図であり、図４は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。また、図５は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図であり、図６は、図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。図１〜図６を参照して、第１実施形態によるＣＭＯＳ型の撮像装置の構造について説明する。 (First embodiment)
FIG. 1 is a plan view showing a pixel of a CMOS type imaging device according to the first embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line 100-100 in FIG. 3 is a plan view showing wirings for connecting pixels of the CMOS type imaging device according to the first embodiment shown in FIG. 1, and FIG. 4 is according to the first embodiment shown in FIG. It is a circuit diagram which shows the structure of a CMOS type imaging device. FIG. 5 is a plan view showing a pixel and a first-layer metal wiring of the CMOS type imaging device according to the first embodiment shown in FIG. 1, and FIG. 6 is a plan view showing the first layer shown in FIG. It is a top view showing a pixel of a CMOS type imaging device and a 2nd layer metal wiring by an embodiment. With reference to FIGS. 1-6, the structure of the CMOS type imaging device by 1st Embodiment is demonstrated.

第１実施形態によるＣＭＯＳ型の撮像装置では、図１、図２および図４に示すように、複数の画素１がｐ型シリコン基板１１の表面に形成されたｐ型ウェル領域１２の表面にマトリクス状（行列状）に配置されている。図１において点線で示された範囲が単位画素である。また、１つの画素１では、図２に示すように、ｐ型シリコン基板１１のｐ型ウェル領域１２の表面に所定の間隔を隔てて、ｎ型不純物領域からなるフォトダイオード部（ＰＤ）１３と、ｎ型不純物領域からなるフローティングディフュージョン（ＦＤ）１４と、ｎ型不純物領域からなるリセットドレイン（ＲＤ）１５と、ｎ型不純物領域からなるオーバーフロードレイン（ＯＦＤ）１６とが設けられている。なお、フォトダイオード部１３は、本発明の「蓄積部」の一例であり、フローティングディフュージョン１４は、本発明の「保持部」の一例である。また、リセットドレイン１５は、本発明の「第２排出部」の一例であり、オーバーフロードレイン１６は、本発明の「第１排出部」の一例である。 In the CMOS type imaging device according to the first embodiment, as shown in FIGS. 1, 2, and 4, a plurality of pixels 1 are matrixed on the surface of a p-type well region 12 formed on the surface of a p-type silicon substrate 11. Arranged in a matrix (matrix). A range indicated by a dotted line in FIG. 1 is a unit pixel. Further, in one pixel 1, as shown in FIG. 2, a photodiode portion (PD) 13 made of an n-type impurity region and a surface of a p-type well region 12 of a p-type silicon substrate 11 are spaced apart from each other by a predetermined distance. , A floating diffusion (FD) 14 made of an n-type impurity region, a reset drain (RD) 15 made of an n-type impurity region, and an overflow drain (OFD) 16 made of an n-type impurity region. The photodiode unit 13 is an example of the “storage unit” in the present invention, and the floating diffusion 14 is an example of the “holding unit” in the present invention. The reset drain 15 is an example of the “second discharge unit” in the present invention, and the overflow drain 16 is an example of the “first discharge unit” in the present invention.

また、フォトダイオード部１３とオーバーフロードレイン１６とを接続するように、ｐ⁻⁻型不純物領域からなる余剰キャリア排出経路１７が設けられている。なお、余剰キャリア排出経路１７は、本発明の「排出経路」の一例である。フォトダイオード部１３とフローティングディフュージョン１４との間のｐ型ウェル領域１２の表面上には、ゲート絶縁膜１８を介して、読出ゲート電極１９が形成されている。なお、読出ゲート電極１９は、本発明の「読出電極」の一例である。また、フローティングディフュージョン１４とリセットドレイン１５との間のｐ型ウェル領域１２の表面上には、ゲート絶縁膜２０を介してリセットゲート電極２１が形成されている。また、フローティングディフュージョン１４には、信号を取り出すための配線２２が電気的に接続されている。また、同一の画素１のオーバーフロードレイン１６とリセットドレイン１５とは、同一の配線２３で電気的に接続されている。 Further, an excess carrier discharge path 17 made of a p ⁻⁻ type impurity region is provided so as to connect the photodiode portion 13 and the overflow drain 16. The surplus carrier discharge path 17 is an example of the “discharge path” in the present invention. A read gate electrode 19 is formed on the surface of the p-type well region 12 between the photodiode portion 13 and the floating diffusion 14 via a gate insulating film 18. The read gate electrode 19 is an example of the “read electrode” in the present invention. A reset gate electrode 21 is formed on the surface of the p-type well region 12 between the floating diffusion 14 and the reset drain 15 via a gate insulating film 20. The floating diffusion 14 is electrically connected to a wiring 22 for extracting a signal. The overflow drain 16 and the reset drain 15 of the same pixel 1 are electrically connected by the same wiring 23.

また、フォトダイオード部１３は、光電変換機能を有するとともに、入射光量に応じて発生する信号キャリアを蓄積する機能を有している。また、フローティングディフュージョン１４は、転送されたキャリアによる電荷信号を保持するとともに電圧に変換するために設けられている。このフローティングディフュージョン１４は、読出ゲート電極１９を介して、フォトダイオード部１３と対向するとともに、読出ゲート電極１９に隣接するように形成されている。 The photodiode unit 13 has a photoelectric conversion function and a function of accumulating signal carriers generated according to the amount of incident light. The floating diffusion 14 is provided to hold a charge signal by the transferred carrier and convert it into a voltage. The floating diffusion 14 is formed so as to face the photodiode portion 13 through the read gate electrode 19 and to be adjacent to the read gate electrode 19.

また、図２に示すように、読出ゲート電極１９およびリセットゲート電極２１にクロック信号のオン信号（Ｈレベルの信号）が供給されることによって、読出ゲート電極１９およびリセットゲート電極２１には、約２．９Ｖの電圧が印加される。これにより、読出ゲート電極１９下は、約４Ｖに電位が調整された状態になるとともに、リセットゲート電極２１下は、約５Ｖに電位が調整された状態となる。なお、クロック信号のオフ信号（Ｌレベルの信号）が供給されている状態では、読出ゲート電極１９下は、約１Ｖに電位が調整された状態となるとともに、リセットゲート電極２１下は、約３Ｖに電位が調整された状態となっている。また、フォトダイオード部１３およびフローティングディフュージョン１４は、それぞれ、約３Ｖおよび約５Ｖに電位が調整された状態となっている。また、リセットドレイン１５とオーバーフロードレイン１６とは同一の配線（電源電位（ＶＤＤ）線）２３で接続されており、それぞれ、約５Ｖまたは約６Ｖに電位が調整された状態となっている。なお、オーバーフロードレイン１６が約５Ｖに電位が調整された状態では、余剰キャリア排出経路１７は、約０．７Ｖに電位が調整された状態となっている。また、オーバーフロードレイン１６が約６Ｖに電位が調整された状態では、余剰キャリア排出経路１７は、約１．３Ｖに電位が調整された状態となっている。 Further, as shown in FIG. 2, when the read gate electrode 19 and the reset gate electrode 21 are supplied with an on signal (H level signal) of the clock signal, A voltage of 2.9V is applied. As a result, the potential is adjusted to about 4V under the read gate electrode 19, and the potential is adjusted to about 5V under the reset gate electrode 21. In the state where the off signal (L level signal) of the clock signal is supplied, the potential is adjusted to about 1 V under the read gate electrode 19 and about 3 V under the reset gate electrode 21. In this state, the potential is adjusted. In addition, the photodiode portion 13 and the floating diffusion 14 are in a state in which the potential is adjusted to about 3V and about 5V, respectively. The reset drain 15 and the overflow drain 16 are connected by the same wiring (power supply potential (VDD) line) 23, and the potential is adjusted to about 5V or about 6V, respectively. In the state where the potential of the overflow drain 16 is adjusted to about 5V, the surplus carrier discharge path 17 is in a state where the potential is adjusted to about 0.7V. Further, when the potential of the overflow drain 16 is adjusted to about 6V, the surplus carrier discharge path 17 is in a state where the potential is adjusted to about 1.3V.

また、図４に示すように、各々の画素１は、読出ゲート電極１９を含む読出ゲートトランジスタＴｒ１、リセットゲート電極２１を含むリセットゲートトランジスタＴｒ２と、増幅トランジスタＴｒ３と、画素選択トランジスタＴｒ４とを備えている。読出ゲートトランジスタＴｒ１のドレインには、フォトダイオード部１３が接続されているとともに、フォトダイオード部１３には、余剰キャリア排出経路１７を介して、オーバーフロードレイン１６が接続されている。オーバーフロードレイン１６は、電源電位（ＶＤＤ）線２３に接続されている。また、リセットゲートトランジスタＴｒ２のリセットゲート電極２１には、リセット信号が供給される。リセットゲートトランジスタＴｒ２のドレイン（リセットドレイン１５）は、電源電位（ＶＤＤ）線２３に接続される。また、リセットゲートトランジスタＴｒ２のソースおよび読出ゲートトランジスタＴｒ１のソースを構成するフローティングディフュージョン１４は、増幅トランジスタＴｒ３のゲートに接続されている。また、増幅トランジスタＴｒ３のドレインは、電源電位線２３に接続されているとともに、増幅トランジスタＴｒ３のソースには、画素選択トランジスタＴｒ４のドレインが接続される。また、画素選択トランジスタＴｒ４のゲートには、行選択線３１が接続されるとともに、ソースには、出力線３２が接続されている。 As shown in FIG. 4, each pixel 1 includes a read gate transistor Tr1 including a read gate electrode 19, a reset gate transistor Tr2 including a reset gate electrode 21, an amplification transistor Tr3, and a pixel selection transistor Tr4. ing. A photodiode portion 13 is connected to the drain of the read gate transistor Tr 1, and an overflow drain 16 is connected to the photodiode portion 13 via an excess carrier discharge path 17. The overflow drain 16 is connected to a power supply potential (VDD) line 23. A reset signal is supplied to the reset gate electrode 21 of the reset gate transistor Tr2. The drain (reset drain 15) of the reset gate transistor Tr2 is connected to the power supply potential (VDD) line 23. The floating diffusion 14 constituting the source of the reset gate transistor Tr2 and the source of the read gate transistor Tr1 is connected to the gate of the amplification transistor Tr3. The drain of the amplification transistor Tr3 is connected to the power supply potential line 23, and the drain of the pixel selection transistor Tr4 is connected to the source of the amplification transistor Tr3. The row selection line 31 is connected to the gate of the pixel selection transistor Tr4, and the output line 32 is connected to the source.

また、図５に示すように、各々の画素１に形成された画素選択トランジスタＴｒ４のゲート３３ａは、コンタクト部３３ｂを介して行選択線３１に接続されている。また、各々の画素１に形成されたリセットゲート電極２１（図１参照）は、コンタクト部２１ａを介してリセットゲート線３４に接続されている。また、図６に示すように、各々の画素１に形成された読出ゲート電極１９（図１参照）は、コンタクト部１９ａを介して読出ゲート線３５に接続されている。また、オーバーフロードレイン１６とリセットドレイン１５とは、コンタクト部２３ａとコンタクト部２３ｂとを介して、それぞれ、電源電位（ＶＤＤ）線２３に接続されている。また、各々の画素１に形成されたフローティングディフュージョン１４にゲートが接続される画素選択トランジスタＴｒ４のソースは、コンタクト部３２ａを介して出力線３２に出力される。また、増幅トランジスタＴｒ３（図４参照）のゲート電極３６とフローティングディフュージョン１４とは、図６に示すように、コンタクト部２２ａとコンタクト部２２ｂとを介して配線２２により接続されている。図５および図６に示す１層目および２層目の金属配線を重ね合わせることにより、図３に示した第１実施形態によるＣＭＯＳ型の撮像装置が形成される。 Further, as shown in FIG. 5, the gate 33a of the pixel selection transistor Tr4 formed in each pixel 1 is connected to the row selection line 31 through the contact portion 33b. Further, the reset gate electrode 21 (see FIG. 1) formed in each pixel 1 is connected to the reset gate line 34 via the contact portion 21a. As shown in FIG. 6, the read gate electrode 19 (see FIG. 1) formed in each pixel 1 is connected to the read gate line 35 via the contact portion 19a. The overflow drain 16 and the reset drain 15 are respectively connected to the power supply potential (VDD) line 23 via the contact portion 23a and the contact portion 23b. The source of the pixel selection transistor Tr4 whose gate is connected to the floating diffusion 14 formed in each pixel 1 is output to the output line 32 via the contact portion 32a. Further, as shown in FIG. 6, the gate electrode 36 of the amplification transistor Tr3 (see FIG. 4) and the floating diffusion 14 are connected by the wiring 22 via the contact portion 22a and the contact portion 22b. By superimposing the first-layer and second-layer metal wirings shown in FIGS. 5 and 6, the CMOS type imaging device according to the first embodiment shown in FIG. 3 is formed.

図７は、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作におけるポテンシャル図である。図８は、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作における信号波形図である。次に、図７および図８を参照して、本発明の第１実施形態によるＣＭＯＳ型の撮像装置の動作について説明する。 FIG. 7 is a potential diagram in each operation of the CMOS type imaging device according to the first embodiment of the present invention. FIG. 8 is a signal waveform diagram in each operation of the CMOS type imaging apparatus according to the first embodiment of the present invention. Next, with reference to FIGS. 7 and 8, the operation of the CMOS type imaging apparatus according to the first embodiment of the present invention will be described.

まず、図７および図８に示すように、Ａの期間（フォトダイオード部１３の初期化期間）においては、リセットゲート電極２１がオン状態になるとともに、読出ゲート電極１９がオン状態になる。これにより、フォトダイオード部１３に蓄積されていたキャリアをリセットドレイン１５に排出する。 First, as shown in FIGS. 7 and 8, during the period A (initialization period of the photodiode portion 13), the reset gate electrode 21 is turned on and the read gate electrode 19 is turned on. As a result, the carriers accumulated in the photodiode unit 13 are discharged to the reset drain 15.

次に、Ｂの期間（撮像期間）においては、Ａの期間においてオン状態であったリセットゲート電極２１と読出ゲート電極１９とをオフ状態にする。これにより、フォトダイオード部１３には、入射光量に応じて発生する信号キャリアが蓄積される。このとき、余剰キャリア排出経路１７の電位より、読出ゲート電極１９下の電位の方が高いので、余剰キャリア排出経路１７下の電位障壁より、読出ゲート電極１９下の電位障壁の方が低くなり、高輝度の被写体が映り込んだ際に発生する余剰キャリアは、フローティングディフュージョン１４に排出される。 Next, in the period B (imaging period), the reset gate electrode 21 and the readout gate electrode 19 that are in the on state during the period A are turned off. As a result, signal carriers generated according to the amount of incident light are accumulated in the photodiode unit 13. At this time, since the potential under the read gate electrode 19 is higher than the potential of the surplus carrier discharge path 17, the potential barrier under the read gate electrode 19 is lower than the potential barrier under the surplus carrier discharge path 17. Excess carriers generated when a high-luminance subject is reflected are discharged to the floating diffusion 14.

次に、Ｃの期間（フローティングディフュージョン１４の初期化期間）においては、リセットゲート電極２１がオン状態になることにより、フローティングディフュージョン１４に蓄積されたキャリアは、リセットドレイン１５に排出される。 Next, in the period C (initialization period of the floating diffusion 14), the reset gate electrode 21 is turned on, so that the carriers accumulated in the floating diffusion 14 are discharged to the reset drain 15.

次に、Ｄの期間（フォトダイオード部１３に蓄積されたキャリアの転送期間）においては、Ｃの期間にオン状態であったリセットゲート電極２１をオフ状態にするとともに、読出ゲート電極１９をオン状態にする。これにより、フォトダイオード部１３に蓄積されたキャリアは、フローティングディフュージョン１４に転送される。 Next, in the period D (the transfer period of carriers accumulated in the photodiode portion 13), the reset gate electrode 21 that was on in the period C is turned off and the read gate electrode 19 is turned on. To. Thereby, the carriers accumulated in the photodiode unit 13 are transferred to the floating diffusion 14.

次に、Ｅの期間（キャリアの読出し期間）においては、Ｄの期間にオン状態であった読出ゲート電極１９をオフ状態にする。また、リセットドレイン１５およびオーバーフロードレイン１６の電位を６Ｖにすることにより、余剰キャリア排出経路１７は、約１．３Ｖの電位に調整される。このとき、読出ゲート電極１９下の電位より、余剰キャリア排出経路１７の電位の方が高いので、余剰キャリア排出経路１７下の電位障壁より、読出ゲート電極１９下の電位障壁の方が高くなり、高輝度の被写体が映り込んだ際に発生する余剰キャリアは、オーバーフロードレイン１６に排出される。この後、図８に示すＦの期間において、行選択線３１を順次オン状態にすることにより、一行毎に信号を読み出す。 Next, in the period E (the carrier reading period), the read gate electrode 19 that was on in the period D is turned off. Further, by setting the potentials of the reset drain 15 and the overflow drain 16 to 6V, the surplus carrier discharge path 17 is adjusted to a potential of about 1.3V. At this time, since the potential of the surplus carrier discharging path 17 is higher than the potential under the reading gate electrode 19, the potential barrier under the reading gate electrode 19 becomes higher than the potential barrier under the surplus carrier discharging path 17. Excess carrier generated when a high-luminance subject is reflected is discharged to the overflow drain 16. Thereafter, in the period F shown in FIG. 8, the row selection lines 31 are sequentially turned on to read out signals for each row.

第１実施形態では、上記のように、オーバーフロードレイン１６の電位を制御することにより、余剰キャリア排出経路１７の電位障壁の高さを制御することができるので、余剰キャリアの排出量を制御するとともに、フォトダイオード部１３のキャリア蓄積能力を制御することができる。 In the first embodiment, as described above, by controlling the potential of the overflow drain 16, the height of the potential barrier of the surplus carrier discharge path 17 can be controlled, so that the amount of surplus carrier discharged is controlled. The carrier storage capability of the photodiode unit 13 can be controlled.

また、第１実施形態では、オーバーフロードレイン１６の電位を、余剰キャリア排出経路１７の撮像期間中の電位障壁が読出ゲート電極１９の電位障壁よりも低くなり、かつ、余剰キャリア排出経路１７の読出し期間中の電位障壁が読出ゲート電極１９の電位障壁以上の高さになるように制御されるように構成することによって、余剰キャリア排出経路１７の撮像期間中の電位障壁よりもキャリアの読出し期間中の電位障壁が低くなるように制御することができるので、読出し期間中には、余剰キャリアをオーバーフロードレイン１６に排出することができるとともに、撮像期間中には、余剰キャリアをフローティングディフュージョン１４に排出することができる。これにより、読出し期間中に余剰キャリアがフローティングディフュージョン１４に混入して、適切な画像が得られないという不都合を抑制することができるとともに、撮像期間中には、キャリアを読出ゲート電極１９の電位障壁の高さまで蓄積することができる。その結果、撮像期間中に余剰キャリアをオーバーフロードレイン１６に排出する場合に比べてキャリアをフォトダイオード部１３により多く蓄積することができるので、撮像期間中にフォトダイオード部１３のキャリア蓄積能力が減少するのを抑制することができる。 In the first embodiment, the potential of the overflow drain 16 is set such that the potential barrier during the imaging period of the surplus carrier discharge path 17 is lower than the potential barrier of the read gate electrode 19 and the read period of the surplus carrier discharge path 17 By configuring so that the potential barrier inside is higher than the potential barrier of the readout gate electrode 19, the potential barrier during the carrier readout period is higher than the potential barrier during the imaging period of the surplus carrier discharge path 17. Since the potential barrier can be controlled to be low, surplus carriers can be discharged to the overflow drain 16 during the readout period, and surplus carriers can be discharged to the floating diffusion 14 during the imaging period. Can do. Accordingly, it is possible to suppress the inconvenience that excess carriers are mixed into the floating diffusion 14 during the readout period and an appropriate image cannot be obtained, and the potential barrier of the readout gate electrode 19 is used during the imaging period. Can be accumulated up to As a result, more carriers can be accumulated in the photodiode unit 13 than when excess carriers are discharged to the overflow drain 16 during the imaging period, so that the carrier accumulation capability of the photodiode unit 13 is reduced during the imaging period. Can be suppressed.

また、第１実施形態では、フローティングディフュージョン１４の電位を初期化するリセットゲート電極２１と、リセットゲート電極２１に隣接するリセットドレイン１５とを同一の配線（電源電位（ＶＤＤ）線２３）で電源電圧に接続されるように構成することによって、リセットドレイン１５とオーバーフロードレイン１６とを別個の配線で電源電位（ＶＤＤ）線２３に接続する場合に比べて配線の本数を少なくすることができるので、画素１の面積を小さくすることが可能となる。 In the first embodiment, the reset gate electrode 21 that initializes the potential of the floating diffusion 14 and the reset drain 15 adjacent to the reset gate electrode 21 are connected to the power supply voltage by the same wiring (power supply potential (VDD) line 23). By connecting the reset drain 15 and the overflow drain 16 to the power supply potential (VDD) line 23 by separate wirings, the number of wirings can be reduced. The area of 1 can be reduced.

（第２実施形態）
図９は、本発明の第２実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図であり、図１０は、図９の２００−２００線に沿った断面図である。また、図１１は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図であり、図１２は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。また、図１３は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図であり、図１４は、図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。図９〜図１４を参照して、この第２実施形態では、上記第１実施形態と異なり、リセットドレイン（ＲＤ）５５がオーバーフロードレインとしても機能する撮像装置について説明する。 (Second Embodiment)
FIG. 9 is a plan view showing a pixel of a CMOS type imaging device according to the second embodiment of the present invention, and FIG. 10 is a sectional view taken along line 200-200 in FIG. FIG. 11 is a plan view showing wirings for connecting pixels of the CMOS type imaging device according to the second embodiment shown in FIG. 9, and FIG. 12 is according to the second embodiment shown in FIG. It is a circuit diagram which shows the structure of a CMOS type imaging device. FIG. 13 is a plan view showing a pixel and a first-layer metal wiring of the CMOS type imaging device according to the second embodiment shown in FIG. 9, and FIG. 14 is a second view shown in FIG. It is a top view showing a pixel of a CMOS type imaging device and a 2nd layer metal wiring by an embodiment. With reference to FIGS. 9 to 14, in the second embodiment, an imaging device in which the reset drain (RD) 55 functions also as an overflow drain, unlike the first embodiment, will be described.

第２実施形態によるＣＭＯＳ型の撮像装置は、図９、図１０および図１２に示すように、複数の画素２がｐ型シリコン基板５１の表面に形成されたのｐ型ウェル領域５２の表面にマトリクス状（行列状）に配置されている。図９において点線で示された範囲が単位画素である。また、１つの画素２では、図１０に示すように、ｐ型シリコン基板５１のｐ型ウェル領域５２の表面に、所定の間隔を隔てて、ｎ型不純領域からなるフォトダイオード部（ＰＤ）５３と、ｎ型不純物領域からなるフローティングディフュージョン（ＦＤ）５４と、ｎ型不純物領域からなるリセットドレイン（ＲＤ）５５とが設けられている。なお、フォトダイオード部５３は、本発明の「蓄積部」の一例である。また、フローティングディフュージョン５４は、本発明の「保持部」の一例である。また、リセットドレイン５５は、本発明の「第２排出部」の一例であるとともに、「第１排出部」の一例でもある。また、フォトダイオード部５３とリセットドレイン５５とを接続するように、ｐ⁻⁻型不純物領域からなる余剰キャリア排出経路５６が設けられている。なお、余剰キャリア排出経路５６は、本発明の「排出経路」の一例でもある。フォトダイオード部５３とフローティングディフュージョン５４との間のｐ型ウェル領域５２の表面上には、ゲート絶縁膜５７を介して、読出ゲート電極５８が形成されている。なお、読出ゲート電極５８は、本発明の「読出電極」の一例である。また、フローティングディフュージョン５４とリセットドレイン５５との間のｐ型ウェル領域５２の表面上には、ゲート絶縁膜５９を介してリセットゲート電極６０が形成されている。また、フローティングディフュージョン５４には、信号を取り出すための配線６１が電気的に接続されている。 As shown in FIGS. 9, 10, and 12, the CMOS type imaging device according to the second embodiment is formed on the surface of a p-type well region 52 in which a plurality of pixels 2 are formed on the surface of a p-type silicon substrate 51. They are arranged in a matrix (matrix). A range indicated by a dotted line in FIG. 9 is a unit pixel. Further, in one pixel 2, as shown in FIG. 10, a photodiode portion (PD) 53 made of an n-type impurity region is formed on the surface of a p-type well region 52 of a p-type silicon substrate 51 at a predetermined interval. And a floating diffusion (FD) 54 made of an n-type impurity region and a reset drain (RD) 55 made of an n-type impurity region. The photodiode unit 53 is an example of the “storage unit” in the present invention. The floating diffusion 54 is an example of the “holding unit” in the present invention. Further, the reset drain 55 is an example of the “second discharge unit” and an example of the “first discharge unit” in the present invention. Further, an excess carrier discharge path 56 made of a p ⁻⁻ type impurity region is provided so as to connect the photodiode portion 53 and the reset drain 55. The surplus carrier discharge path 56 is also an example of the “discharge path” in the present invention. A read gate electrode 58 is formed on the surface of the p-type well region 52 between the photodiode portion 53 and the floating diffusion 54 via a gate insulating film 57. The read gate electrode 58 is an example of the “read electrode” in the present invention. A reset gate electrode 60 is formed on the surface of the p-type well region 52 between the floating diffusion 54 and the reset drain 55 via a gate insulating film 59. The floating diffusion 54 is electrically connected to a wiring 61 for extracting a signal.

また、フォトダイオード部５３は、光電変換機能を有するとともに、入射光量に応じて発生する信号キャリアを蓄積する機能を有している。また、フローティングディフュージョン５４は、転送されたキャリアによる電荷信号を保持するとともに電圧に変換するために設けられている。このフローティングディフュージョン５４は、読出ゲート電極５８を介して、フォトダイオード部５３と対向するとともに、読出ゲート電極５８に隣接するように形成されている。 The photodiode unit 53 has a photoelectric conversion function and a function of accumulating signal carriers generated according to the amount of incident light. The floating diffusion 54 is provided to hold a charge signal by the transferred carrier and convert it into a voltage. The floating diffusion 54 is formed so as to face the photodiode portion 53 through the read gate electrode 58 and to be adjacent to the read gate electrode 58.

また、図１０に示すように、読出ゲート電極５８およびリセットゲート電極６０にクロック信号のオン信号（Ｈレベルの信号）が供給されることによって、読出ゲート電極５８およびリセットゲート電極６０には、約２．９Ｖの電圧が印加される。これにより、読出ゲート電極５８下は、約４Ｖに電位が調整された状態になるとともに、リセットゲート電極６０下は、約５Ｖに電位が調整された状態となる。なお、クロック信号のオフ信号（Ｌレベルの信号）が供給されている状態では、読出ゲート電極５８下は、約１Ｖに電位が調整された状態となるとともに、リセットゲート電極６０下は、約３Ｖに電位が調整された状態となっている。また、フォトダイオード部５３およびフローティングディフュージョン５４は、それぞれ、約３Ｖおよび約５Ｖに電位が調整された状態となっている。また、リセットドレイン５５は、配線（電源電位（ＶＤＤ）線）６２に接続されており、約５Ｖまたは約６Ｖに電位が調整された状態となっている。なお、リセットドレイン５５が約５Ｖに電位が調整された状態では、余剰キャリア排出経路５６は、約０．７Ｖに電位が調整された状態となっている。また、リセットドレイン５５が約６Ｖに電位が調整された状態では、余剰キャリア排出経路５６は、約１．３Ｖに電位が調整された状態となっている。 Further, as shown in FIG. 10, when the on signal (H level signal) of the clock signal is supplied to the read gate electrode 58 and the reset gate electrode 60, the read gate electrode 58 and the reset gate electrode 60 have about A voltage of 2.9V is applied. As a result, the potential is adjusted to about 4V under the read gate electrode 58, and the potential is adjusted to about 5V under the reset gate electrode 60. In the state where the off signal (L level signal) of the clock signal is supplied, the potential is adjusted to about 1 V under the read gate electrode 58 and about 3 V under the reset gate electrode 60. In this state, the potential is adjusted. Further, the photodiode portion 53 and the floating diffusion 54 are in a state in which the potential is adjusted to about 3V and about 5V, respectively. The reset drain 55 is connected to a wiring (power supply potential (VDD) line) 62 and is in a state in which the potential is adjusted to about 5V or about 6V. In the state where the potential of the reset drain 55 is adjusted to about 5V, the surplus carrier discharge path 56 is in a state where the potential is adjusted to about 0.7V. In the state where the potential of the reset drain 55 is adjusted to about 6V, the surplus carrier discharge path 56 is in a state where the potential is adjusted to about 1.3V.

また、図１２に示すように、各々の画素２は、読出ゲートト電極５８を含む読出ゲートトランジスタＴｒ５、リセットゲート電極６０を含むリセットゲートトランジスタＴｒ６と、増幅トランジスタＴｒ７と、画素選択トランジスタＴｒ８とを備えている。読出ゲートトランジスタＴｒ５のドレインには、フォトダイオード部５３が接続されているとともに、フォトダイオード部５３には、余剰キャリア排出経路５６を介して、リセットドレイン５５が接続されている。リセットゲートトランジスタＴｒ６のドレイン（リセットドレイン５５）は、電源電位（ＶＤＤ）線６２が接続されている。リセットゲートトランジスタＴｒ６のリセットゲート電極６０には、リセット信号が供給される。また、リセットゲートトランジスタＴｒ６のソースおよび読出ゲートトランジスタＴｒ５のソースを構成するフローティングディフュージョン５４は、増幅トランジスタＴｒ７のゲートに接続されている。また、増幅トランジスタＴｒ７のドレインは、電源電位線６２に接続されているとともに、増幅トランジスタＴｒ７のソースには、画素選択トランジスタＴｒ８のドレインが接続される。また、画素選択トランジスタＴｒ８のゲートには、行選択線７１が接続されるとともに、ソースには、出力線７２が接続されている。 As shown in FIG. 12, each pixel 2 includes a read gate transistor Tr5 including a read gate electrode 58, a reset gate transistor Tr6 including a reset gate electrode 60, an amplification transistor Tr7, and a pixel selection transistor Tr8. ing. A photodiode portion 53 is connected to the drain of the read gate transistor Tr 5, and a reset drain 55 is connected to the photodiode portion 53 via an excess carrier discharge path 56. A power supply potential (VDD) line 62 is connected to the drain (reset drain 55) of the reset gate transistor Tr6. A reset signal is supplied to the reset gate electrode 60 of the reset gate transistor Tr6. The floating diffusion 54 constituting the source of the reset gate transistor Tr6 and the source of the read gate transistor Tr5 is connected to the gate of the amplification transistor Tr7. The drain of the amplification transistor Tr7 is connected to the power supply potential line 62, and the drain of the pixel selection transistor Tr8 is connected to the source of the amplification transistor Tr7. A row selection line 71 is connected to the gate of the pixel selection transistor Tr8, and an output line 72 is connected to the source.

また、図１３に示すように、各々の画素２に形成された画素選択トランジスタＴｒ８（図１２参照）のゲート７３ａは、コンタクト部７３ｂを介して行選択線７１に接続されている。また、各々の画素２に形成されたリセットゲート電極６０は、コンタクト部６０ａを介してリセットゲート線７４に接続されている。また、図１４に示すように、各々の画素２に形成された読出ゲート電極５８（図９参照）は、コンタクト部５８ａを介して読出ゲート線７５に接続されている。また、リセットドレイン５５は、コンタクト部６２ａを介して、電源電位（ＶＤＤ）線６２に接続されている。また、各々の画素２に形成されたフローティングディフュージョン５４にゲートが接続される画素選択トランジスタＴｒ８のソースは、コンタクト部７２ａを介して出力線７２に出力される。また、増幅トランジスタＴｒ７（図１２参照）のゲート電極７６とフローティングディフュージョン５４とは、コンタクト部６１ａとコンタクト部６１ｂとを介して配線６１により接続されている。図１３および図１４に示す１層目および２層目の金属配線を重ね合わせることにより、図１１に示すＣＭＯＳ型の撮像装置が形成される。 As shown in FIG. 13, the gate 73a of the pixel selection transistor Tr8 (see FIG. 12) formed in each pixel 2 is connected to the row selection line 71 through the contact portion 73b. Further, the reset gate electrode 60 formed in each pixel 2 is connected to the reset gate line 74 through the contact portion 60a. As shown in FIG. 14, the read gate electrode 58 (see FIG. 9) formed in each pixel 2 is connected to the read gate line 75 through the contact portion 58a. The reset drain 55 is connected to the power supply potential (VDD) line 62 through the contact portion 62a. The source of the pixel selection transistor Tr8 whose gate is connected to the floating diffusion 54 formed in each pixel 2 is output to the output line 72 via the contact portion 72a. Further, the gate electrode 76 of the amplification transistor Tr7 (see FIG. 12) and the floating diffusion 54 are connected by the wiring 61 through the contact portion 61a and the contact portion 61b. The CMOS imaging device shown in FIG. 11 is formed by superimposing the first and second metal wirings shown in FIGS.

また、第２実施形態による撮像装置の動作は、図７に示す第１実施形態における撮像装置の動作において、オーバーフロードレインをリセットドレインに置き換えたものと同様である。また、第２実施形態による撮像装置の信号波形図は、図８に示す第１実施形態の信号波形図と同様である。 The operation of the imaging apparatus according to the second embodiment is the same as that of the imaging apparatus according to the first embodiment shown in FIG. 7 in which the overflow drain is replaced with the reset drain. The signal waveform diagram of the imaging apparatus according to the second embodiment is the same as the signal waveform diagram of the first embodiment shown in FIG.

第２実施形態では、上記のように、リセットドレイン５５を、オーバーフロードレインとしても機能するように構成することによって、リセットドレイン５５とオーバーフロードレインとを共有することができるので、その分、画素２上における光電変換機能を有するフォトダイオード部５３の面積を大きくすることができる。これにより、フォトダイオード部５３のキャリア蓄積能力を大きくすることができる。 In the second embodiment, as described above, the reset drain 55 and the overflow drain can be shared by configuring the reset drain 55 so as to function also as an overflow drain. The area of the photodiode portion 53 having a photoelectric conversion function can be increased. Thereby, the carrier storage capability of the photodiode portion 53 can be increased.

また、第２実施形態では、上記のように、フォトダイオード部５３とリセットドレイン５５とを、対向するように配置するとともに、余剰キャリアを排出するための余剰キャリア排出経路５６を、同一画素内のフォトダイオード部５３とリセットドレイン５５との間に設けることによって、フォトダイオード部５３とリセットドレイン５５とは、同一画素内で対向するように配置されているので、容易に、余剰キャリアを排出するための余剰キャリア排出経路５６をフォトダイオード部５３とリセットドレイン５５との間に設けることができる。 In the second embodiment, as described above, the photodiode portion 53 and the reset drain 55 are disposed so as to face each other, and the surplus carrier discharge path 56 for discharging surplus carriers is provided in the same pixel. By providing between the photodiode portion 53 and the reset drain 55, the photodiode portion 53 and the reset drain 55 are disposed so as to face each other in the same pixel, so that excess carriers can be easily discharged. The excess carrier discharge path 56 can be provided between the photodiode portion 53 and the reset drain 55.

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。 The remaining effects of the second embodiment are similar to those of the aforementioned first embodiment.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.

たとえば、上記第１実施形態では、リセットドレインとオーバーフロードレインと電源電位（ＶＤＤ）とが、同一の配線（電源電位（ＶＤＤ）線）で接続されている場合について説明したが、本発明はこれに限らず、図１５に示す変形例のように、リセットドレインとオーバーフロードレインとが同一の配線（リセット電圧線３７）で接続されており、電源電位（ＶＤＤ）は、別の配線で接続されていてもよい。 For example, in the first embodiment, the case where the reset drain, the overflow drain, and the power supply potential (VDD) are connected by the same wiring (power supply potential (VDD) line) has been described. Not limited to this, as in the modification shown in FIG. 15, the reset drain and the overflow drain are connected by the same wiring (reset voltage line 37), and the power supply potential (VDD) is connected by another wiring. Also good.

また、上記第２実施形態では、同一画素内のリセットドレインをオーバーフロードレインとしても用いる場合について説明したが、本発明はこれに限らず、図１６および図１７に示す変形例のように、隣接する画素のリセットドレインをオーバーフロードレインとして用いてもよい。すなわち、この変形例では、フォトダイオード部８０と隣接する画素のリセットドレイン（ＲＤ）５５との間に、余剰キャリア排出経路５６ａを設けることにより、隣接する画素のリセットドレイン（ＲＤ）５５をオーバーフロードレインとして用いている。なお、余剰キャリア排出経路５６ａは、本発明の「排出経路」の一例でもある。また、図１６および図１７に示す変形例のフォトダイオード部８０は、図９に示した第２実施形態のフォトダイオード部５３とは異なり、隣接する画素間を跨ぐ形状を有している。 In the second embodiment, the case where the reset drain in the same pixel is also used as the overflow drain has been described. However, the present invention is not limited to this, and adjacent to each other as in the modification examples shown in FIGS. The reset drain of the pixel may be used as an overflow drain. In other words, in this modification, the surplus carrier discharge path 56a is provided between the photodiode unit 80 and the reset drain (RD) 55 of the adjacent pixel, so that the reset drain (RD) 55 of the adjacent pixel is overflow drain. It is used as. The surplus carrier discharge path 56a is also an example of the “discharge path” in the present invention. Further, unlike the photodiode portion 53 of the second embodiment shown in FIG. 9, the photodiode portion 80 of the modification shown in FIGS. 16 and 17 has a shape straddling between adjacent pixels.

本発明の第１実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図である。1 is a plan view showing pixels of a CMOS type imaging device according to a first embodiment of the present invention. 図１の１００−１００線に沿った断面図である。It is sectional drawing along the 100-100 line of FIG. 図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図である。FIG. 2 is a plan view showing wirings connecting pixels of the CMOS type imaging device according to the first embodiment shown in FIG. 1. 図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the CMOS type imaging device by 1st Embodiment shown in FIG. 図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図である。FIG. 2 is a plan view showing pixels and a first-layer metal wiring of the CMOS type imaging device according to the first embodiment shown in FIG. 1. 図１に示した第１実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。FIG. 2 is a plan view showing a pixel and a second-layer metal wiring of the CMOS type imaging device according to the first embodiment shown in FIG. 1. 本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作におけるポテンシャル図である。It is a potential diagram in each operation | movement of the CMOS type imaging device by 1st Embodiment of this invention. 本発明の第１実施形態によるＣＭＯＳ型の撮像装置の各動作における信号波形図である。It is a signal waveform diagram in each operation | movement of the CMOS type imaging device by 1st Embodiment of this invention. 本発明の第２実施形態によるＣＭＯＳ型の撮像装置の画素を示した平面図である。It is the top view which showed the pixel of the CMOS type imaging device by 2nd Embodiment of this invention. 図９の２００−２００線に沿った断面図である。It is sectional drawing along the 200-200 line | wire of FIG. 図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の各画素を接続する配線を示した平面図である。It is the top view which showed the wiring which connects each pixel of the CMOS type imaging device by 2nd Embodiment shown in FIG. 図９に示した第１実施形態によるＣＭＯＳ型の撮像装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the CMOS type imaging device by 1st Embodiment shown in FIG. 図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と１層目の金属配線とを示した平面図である。FIG. 10 is a plan view showing a pixel and a first-layer metal wiring of the CMOS type imaging device according to the second embodiment shown in FIG. 9. 図９に示した第２実施形態によるＣＭＯＳ型の撮像装置の画素と２層目の金属配線とを示した平面図である。FIG. 10 is a plan view showing pixels and a second-layer metal wiring of the CMOS type imaging device according to the second embodiment shown in FIG. 9. 本発明の第１実施形態の変形例によるＣＭＯＳ型の撮像装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the CMOS type imaging device by the modification of 1st Embodiment of this invention. 本発明の第２実施形態の変形例によるＣＭＯＳ型の撮像装置の画素を示した平面図である。It is the top view which showed the pixel of the CMOS type imaging device by the modification of 2nd Embodiment of this invention. 本発明の第２実施形態の変形例によるＣＭＯＳ型の撮像装置の画素を示した断面図である。It is sectional drawing which showed the pixel of the CMOS type imaging device by the modification of 2nd Embodiment of this invention.

Explanation of symbols

１、２画素
１１、５１ｐ型シリコン基板
１２、５２ｐ型ウェル領域
１９、５８読出ゲート電極（読出電極）
２１、６０リセットゲート電極
１３、５３、８０フォトダイオード部（蓄積部）
１４、５４フローティングディフュージョン（保持部）
１６オーバーフロードレイン（第１排出部）
１７、５６、５６ａ余剰キャリア排出経路（排出経路）
１５、５５リセットドレイン（第２排出部） 1, 2 Pixel 11, 51 p-type silicon substrate 12, 52 p-type well region 19, 58 Read gate electrode (read electrode)
21, 60 Reset gate electrode 13, 53, 80 Photodiode section (storage section)
14, 54 Floating diffusion (holding part)
16 Overflow drain (first discharge part)
17, 56, 56a Excess carrier discharge route (discharge route)
15, 55 Reset drain (second discharge part)

Claims

An accumulating unit for accumulating carriers generated by photoelectric conversion while having a photoelectric conversion function;
A holding part for holding the carrier;
A readout electrode for transferring the carrier from the storage unit to the holding unit;
A first discharge unit for discharging excess carriers accumulated in the accumulation unit;
A discharge path that is formed between the storage unit and the first discharge unit and discharges surplus carriers stored in the storage unit;
An imaging apparatus that controls the discharge amount of the surplus carrier by controlling the potential of the first discharge unit.

The imaging apparatus according to claim 1, wherein the potential of the first discharge unit is controlled such that the potential during the readout period of the carrier is higher than the potential during the imaging period.

The potential of the first discharge unit is such that the potential barrier during the imaging period of the discharge path is lower than the potential barrier of the readout electrode, and the potential barrier during the readout period of the discharge path is the potential barrier of the readout electrode. The imaging apparatus according to claim 2, wherein the imaging apparatus is controlled to have the height described above.

A reset gate electrode for initializing the potential of the holding unit;
A second discharge part adjacent to the reset gate electrode,
The imaging device according to claim 1, wherein the second discharge unit and the first discharge unit are connected by the same wiring.

The imaging device according to claim 1, wherein the second discharge unit also functions as the first discharge unit.

The storage unit and the second discharge unit are arranged to face each other, and the discharge path for discharging the surplus carrier is provided between the storage unit and the second discharge unit in the same pixel. The imaging device according to claim 5.