JP2008026783A - Display panel driving circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display panel driving circuit capable of quickly driving a display panel with high accuracy. <P>SOLUTION: The display panel driving circuit includes: a first differential amplification circuit having a differential amplification stage and an output amplification stage and amplifying the power of a DAC (digital analog converter) output; a switching circuit opening and closing between the first differential amplification circuit and the outside; a second differential amplification circuit having a differential amplification stage; a switching circuit opening and closing between the DAC and the second differential amplification circuit; a capacitor with one end connected to a non-inverting input terminal of the second differential amplification circuit; a switching circuit opening and closing between the output terminal of the second differential amplification circuit and the other end of the capacitor; a switching circuit opening and closing the second differential amplification circuit and the outside; a switching circuit opening and closing between the DAC and the other end of the capacitor; and a control circuit externally supplying an output signal of the first differential amplification circuit in a first period and externally supplying an output signal of the second differential amplification circuit in a second period. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、表示パネルを駆動するための表示パネル駆動回路に関し、特に、複数のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が内蔵されている液晶表示パネルを駆動するための表示パネル駆動回路に関する。   The present invention relates to a display panel drive circuit for driving a display panel, and more particularly to a display panel drive circuit for driving a liquid crystal display panel having a plurality of TFTs (Thin Film Transistors).

近年普及している携帯電話機やＰＤＡ（Personal Digital Assistance：個人用携帯情報端末）に代表される携帯端末においては、例えば、液晶表示パネルが用いられ、液晶表示パネルを駆動するために、表示パネル駆動回路が搭載されている。   In portable terminals typified by mobile phones and PDAs (Personal Digital Assistance: Personal Digital Assistance) which have become popular in recent years, for example, a liquid crystal display panel is used, and a display panel drive is used to drive the liquid crystal display panel. The circuit is installed.

液晶表示パネルを駆動する１つの方式として、液晶表示パネル上において２次元マトリクス状に配置されたドット毎に複数のアクティブ素子を配置し、これらのアクティブ素子によってドットを駆動するアクティブマトリクス方式が用いられている。アクティブ素子としては、ＴＦＴが広く用いられる。ＴＦＴのソースを駆動するための表示パネル駆動回路（ソースドライバ）においては、高画質の基準の１つである多階調化を実現するために、各階調に対応した正確な駆動電圧をＴＦＴに供給できることが重要となる。   As one method for driving a liquid crystal display panel, an active matrix method is used in which a plurality of active elements are arranged for each dot arranged in a two-dimensional matrix on the liquid crystal display panel, and the dots are driven by these active elements. ing. TFTs are widely used as active elements. In a display panel driving circuit (source driver) for driving the TFT source, an accurate driving voltage corresponding to each gradation is applied to the TFT in order to realize multi-gradation which is one of the standards of high image quality. It is important to be able to supply.

一般に、ソースドライバには、液晶表示パネルのソースライン毎に、画像データをアナログ画像信号に変換するＤＡＣ（Digital Analog Converter：ディジタルアナログコンバータ）と、ＤＡＣの出力に基づいてＴＦＴのソースを駆動する演算増幅回路とが含まれている。演算増幅回路の例としては、ソースライン毎にオペアンプを用いてボルテージフォロア回路を構成し、ＤＡＣ出力のインピーダンス変換を行うことが多い。その場合に、理想的には、ＤＡＣの出力電圧とオペアンプの出力電圧（ＴＦＴのソース電圧）とは等しくなるはずである。   Generally, a source driver includes a DAC (Digital Analog Converter) that converts image data into an analog image signal for each source line of a liquid crystal display panel, and an operation that drives a TFT source based on the output of the DAC. And an amplifier circuit. As an example of the operational amplifier circuit, in many cases, a voltage follower circuit is configured using an operational amplifier for each source line, and impedance conversion of the DAC output is performed. In that case, ideally, the output voltage of the DAC and the output voltage of the operational amplifier (source voltage of the TFT) should be equal.

しかしながら、実際には、オペアンプの出力電圧にオフセット電圧が存在するので、ＤＡＣの出力電圧とオペアンプの出力電圧との間にオフセット電圧分のずれが生じる。一般に、オペアンプの入力換算オフセット電圧は±２０ｍＶ程度となるので、ＤＡＣの出力電圧とオペアンプの出力電圧との間にずれが生じると共に、複数のＤＡＣが同じ階調を出力する場合において、これらのオペアンプの出力電圧間に最大４０ｍＶのずれが生じることになる。このような電圧がＴＦＴに供給されると、色違い等の画質劣化を引き起こしてしまう。   However, in reality, an offset voltage exists in the output voltage of the operational amplifier, and therefore, a deviation corresponding to the offset voltage occurs between the output voltage of the DAC and the output voltage of the operational amplifier. In general, the input equivalent offset voltage of the operational amplifier is about ± 20 mV, so that a deviation occurs between the output voltage of the DAC and the output voltage of the operational amplifier, and these operational amplifiers are output when a plurality of DACs output the same gradation. There is a maximum deviation of 40 mV between the output voltages of the two. When such a voltage is supplied to the TFT, image quality deterioration such as a color difference is caused.

そこで、従来から、オフセット電圧を低減する方法として、オフセットキャンセルと呼ばれる手法が知られている。オフセットキャンセルとは、オペアンプの入力端子に接続されたコンデンサにオペアンプの出力端子からオフセット電圧を充電しておき、オペアンプの出力電圧を液晶表示パネルに出力する際に、コンデンサに充電しておいた電圧を用いてオフセット電圧を相殺するという手法である。しかしながら、この方法には、オフセット電圧の充電に時間がかかることや、オペアンプの出力端子にオフセットキャンセル用のコンデンサのみが接続されて負荷容量が小さくなったときにオペアンプが発振し易いといった問題点がある。   Therefore, conventionally, a method called offset cancellation is known as a method for reducing the offset voltage. Offset cancellation is the voltage that is charged in the capacitor when the output voltage of the operational amplifier is output to the liquid crystal display panel by charging the offset voltage from the output terminal of the operational amplifier to the capacitor connected to the input terminal of the operational amplifier. This is a method of offsetting the offset voltage using. However, this method has problems that it takes time to charge the offset voltage, and that the operational amplifier is likely to oscillate when only the capacitor for offset cancellation is connected to the output terminal of the operational amplifier to reduce the load capacitance. is there.

関連する技術として、下記の特許文献１には、ＤＡＣと、ＤＡＣからの電圧をインピーダンス変換して出力するボルテージフォロア回路と、ボルテージフォロア回路と負荷容量との間に接続された第１のスイッチング素子と、ＤＡＣからの電圧をボルテージフォロア回路及び第１のスイッチング素子を経由せずに負荷容量に供給するバイパス線と、バイパス線の途中に接続された第２のスイッチング素子とを有する電圧供給装置が開示されている。   As related techniques, the following Patent Document 1 discloses a DAC, a voltage follower circuit that outputs an impedance-converted voltage from the DAC, and a first switching element connected between the voltage follower circuit and a load capacitor. A voltage supply device including a bypass line that supplies the voltage from the DAC to the load capacitance without passing through the voltage follower circuit and the first switching element, and a second switching element connected in the middle of the bypass line. It is disclosed.

この電圧供給装置によれば、オフセットキャンセル回路を必要とせずに、高精度かつ迅速に、必要な充電電圧を得ることができるとされている。しかしながら、この電圧供給装置においては、単位時間当たりに供給できる電荷量が小さいＤＡＣによって負荷容量の充電が行われるので、オフセットキャンセルのために時間がかかるという問題点が解決されていない。また、ボルテージフォロア回路の発振の問題については、特に説明されていない。
特開２００１−１８８６１５（第１頁、図５） According to this voltage supply device, a necessary charging voltage can be obtained with high accuracy and speed without requiring an offset cancel circuit. However, in this voltage supply device, since the load capacitance is charged by a DAC with a small amount of charge that can be supplied per unit time, the problem that it takes time for offset cancellation has not been solved. Further, the oscillation problem of the voltage follower circuit is not particularly described.
JP 2001-188615 (first page, FIG. 5)

そこで、上記の点に鑑み、本発明は、高精度かつ迅速に表示パネルを駆動することができる表示パネル駆動回路を提供することを目的とする。   In view of the above, an object of the present invention is to provide a display panel driving circuit capable of driving a display panel with high accuracy and speed.

上記課題を解決するため、本発明の第１の観点に係る表示パネル駆動回路は、（ａ）ディジタル画像信号をアナログ画像信号に変換するディジタル／アナログ変換回路と、（ｂ）非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する差動増幅段と、差動増幅段によって増幅された信号をさらに増幅して出力端子に供給する出力増幅段とを有し、制御信号に従って、ディジタル／アナログ変換回路から非反転入力端子に供給されるアナログ画像信号を電力増幅する第１の差動増幅回路と、（ｃ）第１の差動増幅回路の出力端子と外部負荷端子との間の信号経路を開閉する第１のスイッチ回路と、（ｄ）非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して出力端子に供給する差動増幅段を有する第２の差動増幅回路と、（ｅ）ディジタル／アナログ変換回路と第２の差動増幅回路の非反転入力端子との間の信号経路を開閉する第２のスイッチ回路と、（ｆ）第２の差動増幅回路の非反転入力端子に一端が接続されたコンデンサと、（ｇ）第２の差動増幅回路の出力端子とコンデンサの他端との間の信号経路を開閉する第３のスイッチ回路と、（ｈ）第２の差動増幅回路の出力端子と外部負荷端子との間の信号経路を開閉する第４のスイッチ回路と、（ｉ）ディジタル／アナログ変換回路とコンデンサの他端との間の信号経路を開閉する第５のスイッチ回路と、（ｊ）第１の期間において、第１の差動増幅回路を動作させるように制御信号を生成すると共に、第１〜第３のスイッチ回路を閉じて第４及び第５のスイッチ回路を開くように制御し、第２の期間において、第１の差動増幅回路の動作を停止させるように制御信号を生成すると共に、第１〜第３のスイッチ回路を開いて第４及び第５のスイッチ回路を閉じるように制御する制御回路とを具備する。   In order to solve the above problems, a display panel driving circuit according to a first aspect of the present invention includes (a) a digital / analog conversion circuit that converts a digital image signal into an analog image signal, (b) a non-inverting input terminal, and A differential amplifying stage for differentially amplifying two signals respectively applied to the inverting input terminal, and an output amplifying stage for further amplifying the signal amplified by the differential amplifying stage and supplying the amplified signal to the output terminal; A first differential amplifier circuit for power-amplifying an analog image signal supplied from the digital / analog converter circuit to the non-inverting input terminal according to the signal; and (c) an output terminal and an external load terminal of the first differential amplifier circuit A first switch circuit that opens and closes a signal path between the two and (d) a differential amplifier stage that differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal, respectively, and supplies them to the output terminal A second differential amplifier circuit; (e) a second switch circuit that opens and closes a signal path between the digital / analog converter circuit and the non-inverting input terminal of the second differential amplifier circuit; and (f). A capacitor having one end connected to the non-inverting input terminal of the second differential amplifier circuit; and (g) a third that opens and closes a signal path between the output terminal of the second differential amplifier circuit and the other end of the capacitor. (H) a fourth switch circuit that opens and closes a signal path between the output terminal of the second differential amplifier circuit and the external load terminal, (i) other than the digital / analog converter circuit and the capacitor A fifth switch circuit that opens and closes a signal path to the end; and (j) generates a control signal to operate the first differential amplifier circuit during the first period, and Close the switch circuit and open the 4th and 5th switch circuits. In the second period, the control signal is generated to stop the operation of the first differential amplifier circuit, and the first to third switch circuits are opened to open the fourth and fifth switches. And a control circuit for controlling to close the circuit.

また、本発明の第２の観点に係る表示パネル駆動回路は、（ａ）ディジタル画像信号をアナログ画像信号に変換するディジタル／アナログ変換回路と、（ｂ）非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する差動増幅段と、差動増幅段によって増幅された信号をさらに増幅して出力端子に供給する出力増幅段とを有し、制御信号に従って、ディジタル／アナログ変換回路から非反転入力端子に供給されるアナログ画像信号を電力増幅する第１の差動増幅回路と、（ｃ）第１の差動増幅回路の出力端子と外部負荷端子との間の信号経路を開閉する第１のスイッチ回路と、（ｄ）非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して出力端子に供給する差動増幅段であって、第１の差動増幅回路の差動増幅段を構成するトランジスタよりもサイズが大きいトランジスタによって構成されている差動増幅段を有し、ディジタル／アナログ変換回路から非反転入力端子に供給されるアナログ画像信号を差動増幅して出力端子に供給する第２の差動増幅回路と、（ｅ）第２の差動増幅回路の出力端子と外部負荷端子との間の信号経路を開閉する第２のスイッチ回路と、（ｆ）第１の期間において、第１の差動増幅回路を動作させるように制御信号を生成すると共に、第１のスイッチ回路を閉じて第２のスイッチ回路を開くように制御し、第２の期間において、第１の差動増幅回路の動作を停止させるように制御信号を生成すると共に、第１のスイッチ回路を開いて第２のスイッチ回路を閉じるように制御する制御回路とを具備する。   The display panel driving circuit according to the second aspect of the present invention includes (a) a digital / analog conversion circuit that converts a digital image signal into an analog image signal, and (b) a non-inverting input terminal and an inverting input terminal, respectively. A differential amplification stage that differentially amplifies the two applied signals; and an output amplification stage that further amplifies the signal amplified by the differential amplification stage and supplies the amplified signal to the output terminal. A first differential amplifier circuit for amplifying power of an analog image signal supplied from the analog conversion circuit to the non-inverting input terminal; and (c) a signal between the output terminal of the first differential amplifier circuit and the external load terminal. A first switch circuit that opens and closes a path; and (d) a differential amplifier stage that differentially amplifies two signals respectively applied to the non-inverting input terminal and the inverting input terminal and supplies the two signals to the output terminal. 1 difference It has a differential amplifier stage composed of transistors that are larger in size than the transistors that make up the differential amplifier stage of the amplifier circuit. A second differential amplifier circuit that amplifies and supplies to the output terminal; (e) a second switch circuit that opens and closes a signal path between the output terminal of the second differential amplifier circuit and the external load terminal; (F) In the first period, the control signal is generated so as to operate the first differential amplifier circuit, the first switch circuit is closed and the second switch circuit is opened, and the second switch circuit is opened. And a control circuit that generates a control signal so as to stop the operation of the first differential amplifier circuit and controls the first switch circuit to be opened and the second switch circuit to be closed during the period

ここで、第１及び第２の差動増幅回路の各々が、出力端子から反転入力端子にフィードバックがかけられることにより、ボルテージフォロア回路として動作するようにしても良い。   Here, each of the first and second differential amplifier circuits may operate as a voltage follower circuit by applying feedback from the output terminal to the inverting input terminal.

また、第１の差動増幅回路が、Ｐチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する第１の差動増幅段と、Ｎチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する第２の差動増幅段と、Ｐチャネルトランジスタ及びＮチャネルトランジスタを有し、第１及び第２の差動増幅段によってそれぞれ増幅された２つの信号に基づいてプッシュプル動作を行うことにより得られた信号を出力端子に供給する出力増幅段とを含むようにしても良い。さらに、第１の差動増幅回路の出力増幅段が、Ｂ級プッシュプル動作を行うようにしても良い。   The first differential amplifier circuit includes a differential pair of P-channel transistors, and a first differential amplifier stage that differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal, respectively. A second differential amplifier stage that differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal respectively, and a P-channel transistor and an N-channel transistor And an output amplification stage for supplying a signal obtained by performing a push-pull operation based on the two signals respectively amplified by the first and second differential amplification stages to the output terminal. good. Furthermore, the output amplification stage of the first differential amplifier circuit may perform a class B push-pull operation.

また、第２の差動増幅回路が、Ｐチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して出力端子に供給する第１の差動増幅段と、Ｎチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して出力端子に供給する第２の差動増幅段とを含むようにしても良い。   The second differential amplifier circuit has a differential pair of P-channel transistors, and differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal, and supplies them to the output terminal. A second differential amplifier having a differential amplifier stage and a differential pair of N-channel transistors, and differentially amplifying two signals applied to the non-inverting input terminal and the inverting input terminal, respectively, and supplying them to the output terminal A dynamic amplification stage.

本発明によれば、駆動能力の高い第１の差動増幅回路とオフセット電圧をキャンセルした第２の差動増幅回路とを交互に用いることにより、高精度かつ迅速に表示パネルを駆動することができる。   According to the present invention, the display panel can be driven with high accuracy and speed by alternately using the first differential amplifier circuit having a high driving capability and the second differential amplifier circuit in which the offset voltage is canceled. it can.

以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る表示パネル駆動回路と液晶表示パネルとを含む構成を示す図である。図１においては、演算増幅部２００と、Ｄ／Ａ（ディジタル／アナログ）変換部３００と、ＲＡＭ（Random Access Memory：ランダムアクセスメモリ）４００と、ゲート電位生成回路５００と、コモン電位生成回路６００と、電源回路７００と、制御回路８００とを含む表示パネル駆動回路と、液晶表示パネル１００とが示されている。 The best mode for carrying out the present invention will be described below in detail with reference to the drawings. In addition, the same reference number is attached | subjected to the same component and description is abbreviate | omitted.
FIG. 1 is a diagram showing a configuration including a display panel drive circuit and a liquid crystal display panel according to the first embodiment of the present invention. In FIG. 1, an operational amplifier 200, a D / A (digital / analog) converter 300, a RAM (Random Access Memory) 400, a gate potential generation circuit 500, and a common potential generation circuit 600 A display panel driving circuit including a power supply circuit 700 and a control circuit 800 and a liquid crystal display panel 100 are shown.

図１に示すようなアクティブマトリクス型の液晶表示パネル１００においては、例えば、７２０×１３２個のドットに対応して、同数のＴＦＴ１１１、１１２、・・・が２次元マトリクス状に配置されている。各列のＴＦＴのソースは、ソースラインＳ１、Ｓ２、・・・のそれぞれに接続されており、各行のＴＦＴのゲートは、ゲートラインＧ１、Ｇ２、・・・のそれぞれに接続されている。   In the active matrix liquid crystal display panel 100 as shown in FIG. 1, for example, the same number of TFTs 111, 112,... Are arranged in a two-dimensional matrix corresponding to 720 × 132 dots. The source of the TFT in each column is connected to each of the source lines S1, S2,..., And the gate of the TFT in each row is connected to each of the gate lines G1, G2,.

ＴＦＴ１１１、１１２、・・・は、オン状態となったときに、ソースに供給される画像信号をドレインから出力することによって、液晶表示パネル１００の複数のセグメント電極Ｅ１１１、Ｅ１１２、・・・に画像信号を供給する。液晶表示パネル１００においては、複数のセグメント電極Ｅ１１１、Ｅ１１２、・・・に対向して、図示されていないコモン電極が設けられていて、複数のセグメント電極とコモン電極との間に形成される容量が、液晶容量Ｃ１１１、Ｃ１１２、・・・として表されている。以下においては、液晶容量Ｃ１１１、Ｃ１１２、・・・を形成するセグメント電極とコモン電極と液晶とを、総称して液晶セルという。   When the TFTs 111, 112,... Are turned on, an image signal supplied to the source is output from the drain, whereby an image is displayed on the plurality of segment electrodes E 111, E 112,. Supply signal. In the liquid crystal display panel 100, a common electrode (not shown) is provided so as to face the plurality of segment electrodes E111, E112,..., And a capacitance formed between the plurality of segment electrodes and the common electrode Are represented as liquid crystal capacitors C111, C112,. In the following, the segment electrode, common electrode, and liquid crystal that form the liquid crystal capacitors C111, C112,... Are collectively referred to as a liquid crystal cell.

演算増幅部２００は、電力増幅動作を行う複数の演算増幅回路２０１、２０２、・・・を含んでいる。後述する複数のディジタル／アナログ変換回路から出力されるアナログ画像信号が、それぞれの演算増幅回路２０１、２０２、・・・に入力される。演算増幅回路２０１、２０２、・・・から出力される画像信号は、液晶表示パネル１００のソースラインＳ１、Ｓ２、・・・にそれぞれ供給される。ここで、例えば、ソースラインＳ１に供給される画像信号は、ＴＦＴ１１１、１２１、・・・のソースに印加され、ソースラインＳ２に供給される画像信号は、ＴＦＴ１１２、１２２、・・・のソースに印加される。   The operational amplifier 200 includes a plurality of operational amplifier circuits 201, 202,... That perform a power amplification operation. Analog image signals output from a plurality of digital / analog conversion circuits described later are input to the respective operational amplifier circuits 201, 202,... Image signals output from the operational amplifier circuits 201, 202,... Are supplied to the source lines S1, S2,. Here, for example, the image signal supplied to the source line S1 is applied to the sources of the TFTs 111, 121,..., And the image signal supplied to the source line S2 is applied to the sources of the TFTs 112, 122,. Applied.

Ｄ／Ａ変換部３００は、ＲＡＭ４００から読み出された画像データ（ディジタル画像信号）をアナログ画像信号に変換する複数のＤＡＣ（ディジタル／アナログ変換回路）３０１、３０２、・・・を含んでいる。ＤＡＣ３０１、３０２、・・・の各々は、複数の抵抗を用いた抵抗回路網型ＤＡＣであり、それらの抵抗の値をγ補正の特性を持たせた値に設定することによって、入力された画像データをγ補正が施された画像信号に変換することができる。ＤＡＣ３０１、３０２、・・・から出力されるアナログ画像信号は、既に説明したように、演算増幅回路２０１、２０２、・・・に入力される。   The D / A conversion unit 300 includes a plurality of DACs (digital / analog conversion circuits) 301, 302,... That convert image data (digital image signals) read from the RAM 400 into analog image signals. Each of the DACs 301, 302,... Is a resistor network DAC using a plurality of resistors, and the input image is set by setting the values of these resistors to values having γ correction characteristics. Data can be converted into an image signal subjected to γ correction. The analog image signals output from the DACs 301, 302,... Are input to the operational amplifier circuits 201, 202,.

ＲＡＭ４００は、外部のＭＰＵ（マイクロプロセッサ）等から入力される赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の画像データを一時的に格納し、ＤＡＣ３０１、３０２、・・・に出力する。   The RAM 400 temporarily stores red (R), green (G), and blue (B) image data input from an external MPU (microprocessor) or the like and outputs the image data to the DACs 301, 302,.

ゲート電位生成回路５００は、制御回路８００から供給される制御信号に従って、画像信号が供給される液晶表示パネル１００のラインに対応して、ゲートラインＧ１、Ｇ２、・・・の内の選択された１つにハイレベルのゲート信号を供給する。
コモン電位生成回路６００は、制御回路８００から供給される制御信号に従って、コモン電位を生成して、液晶表示パネル１００のコモン電極にコモン電位を供給する。 In accordance with the control signal supplied from the control circuit 800, the gate potential generation circuit 500 selects one of the gate lines G1, G2,... Corresponding to the line of the liquid crystal display panel 100 to which the image signal is supplied. One is supplied with a high level gate signal.
The common potential generation circuit 600 generates a common potential according to a control signal supplied from the control circuit 800 and supplies the common potential to the common electrode of the liquid crystal display panel 100.

電源回路７００は、外部から供給される電源電圧をチャージポンプ動作により昇圧又は降圧して所望の電源電位を生成し、演算増幅部２００、Ｄ／Ａ変換部３００、ゲート電位生成回路５００、及び、コモン電位生成回路６００に供給する。   The power supply circuit 700 generates a desired power supply potential by stepping up or down a power supply voltage supplied from the outside by a charge pump operation, and includes an operational amplification unit 200, a D / A conversion unit 300, a gate potential generation circuit 500, and This is supplied to the common potential generation circuit 600.

制御回路８００は、液晶表示パネル表示に用いられる垂直同期信号及び水平同期信号に基づいて、ＲＡＭ４００からの画像データの読出し動作を制御すると共に、Ｄ／Ａ変換部３００のＤＡＣ３０１、３０２、・・・、演算増幅部２００の演算増幅回路２０１、２０２、・・・、ゲート電位生成回路５００、及び、コモン電位生成回路６００を制御する。   The control circuit 800 controls the reading operation of the image data from the RAM 400 based on the vertical synchronization signal and the horizontal synchronization signal used for the liquid crystal display panel display, and the DACs 301, 302,... Of the D / A conversion unit 300. , The gate potential generation circuit 500, and the common potential generation circuit 600 are controlled.

図１に示すようなアクティブマトリクス型液晶表示パネルにおいては、演算増幅回路２０１、２０２、・・・が、ＴＦＴ１１１、１１２、・・・を介して、液晶容量Ｃ１１１、Ｃ１１２、・・・にそれぞれ電荷を充電することによって、液晶セルに所望の色を表示させる。液晶容量Ｃ１１１、Ｃ１１２、・・・に電荷を充電するためには、ある程度の駆動能力が必要であるので、演算増幅回路２０１、２０２、・・・において、一般的にオペアンプが用いられる。しかしながら、オペアンプにおいては、トランジスタの特性のばらつきによって発生するオフセット電圧が入力換算値で±２０ｍＶとなり、色むら等の画質劣化を引き起こすので、オフセット電圧を低減する必要がある。   In the active matrix type liquid crystal display panel as shown in FIG. 1, the operational amplifier circuits 201, 202,... Charge the liquid crystal capacitors C111, C112,. Is charged to display a desired color in the liquid crystal cell. In order to charge the liquid crystal capacitors C111, C112,... With charges, a certain amount of driving capability is required, so that operational amplifiers are generally used in the operational amplifier circuits 201, 202,. However, in an operational amplifier, an offset voltage generated due to variations in transistor characteristics is ± 20 mV in terms of an input conversion value, which causes image quality degradation such as color unevenness. Therefore, it is necessary to reduce the offset voltage.

図２は、本発明の第１の実施形態において用いられる演算増幅回路の構成を示す回路図である。
既に説明したように、演算増幅部２００は、複数の演算増幅回路２０１、２０２、・・・を含んでおり、図２においては、例として演算増幅回路２０１の構成が示されている。他の演算増幅回路２０２、２０３、・・・の構成も、演算増幅回路２０１と同様である。 FIG. 2 is a circuit diagram showing a configuration of an operational amplifier circuit used in the first embodiment of the present invention.
As already described, the operational amplification unit 200 includes a plurality of operational amplification circuits 201, 202,..., And FIG. 2 shows the configuration of the operational amplification circuit 201 as an example. The configuration of the other operational amplifier circuits 202, 203,... Is the same as that of the operational amplifier circuit 201.

演算増幅回路２０１は、ＤＡＣ３０１から画像信号入力端子Ｐ１に供給される入力電圧ＶＩＮを電力増幅する第１の差動増幅回路（オペアンプ）２１１と、第１のオペアンプ２１１の出力端子と外部負荷端子Ｐ２との間の信号経路を開閉するスイッチＳＷ１と、第２の差動増幅回路（オペアンプ）２１２と、第２のオペアンプ２１２のオフセット電圧をキャンセルするためのオフセットキャンセル回路２１３とを含んでいる。外部負荷端子Ｐ２には、液晶表示パネルにおいてＴＦＴを介して液晶容量が負荷として接続されるが、図２においては、これを負荷容量ＣＬとして表している The operational amplifier circuit 201 includes a first differential amplifier circuit (operational amplifier) 211 that amplifies the input voltage VIN supplied from the DAC 301 to the image signal input terminal P1, an output terminal of the first operational amplifier 211, and an external load terminal. A switch SW1 that opens and closes a signal path to and from P2, a second differential amplifier circuit (operational amplifier) 212, and an offset cancellation circuit 213 for canceling the offset voltage of the second operational amplifier 212 are included. The external load terminal P2, the liquid crystal capacitor via the TFT in the liquid crystal display panel is connected as a load, in FIG. 2 represents this as a load capacitance C L

第１のオペアンプ２１１は、制御信号（イネーブル信号）Ｓ０が活性化されると増幅動作を行う２段構成の差動増幅回路であり、第２のオペアンプ２１２は、常に増幅動作を行う１段構成の差動増幅回路である。第１のオペアンプ２１１及び第２のオペアンプ２１２の各々は、出力端子から反転入力端子に対して出力信号が１００％フィードバックされることにより、ボルテージフォロア回路として動作する。   The first operational amplifier 211 is a two-stage differential amplifier circuit that performs an amplification operation when a control signal (enable signal) S0 is activated, and the second operational amplifier 212 is a one-stage structure that always performs an amplification operation. This is a differential amplifier circuit. Each of the first operational amplifier 211 and the second operational amplifier 212 operates as a voltage follower circuit when an output signal is fed back 100% from the output terminal to the inverting input terminal.

スイッチＳＷ１は、制御信号Ｓ１に従って、第１のオペアンプ２１１の出力端子と外部負荷端子Ｐ２との間の信号経路を開閉する。オフセットキャンセル回路２１３は、第２のオペアンプ２１２の非反転入力端子と出力端子との間に発生するオフセット電圧を充電するコンデンサＣＨと、制御信号Ｓ１又はＳ２に従ってそれぞれの信号経路を開閉するスイッチＳＷ２〜ＳＷ５とを有している。スイッチＳＷ１〜ＳＷ５の各々は、例えば、ＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたアナログスイッチによって構成される。 The switch SW1 opens and closes a signal path between the output terminal of the first operational amplifier 211 and the external load terminal P2 according to the control signal S1. Switch SW2 offset cancel circuit 213 for opening and closing the capacitor C H to charge the offset voltage generated between the non-inverting input terminal and the output terminal of the second operational amplifier 212, a respective signal path according to the control signals S1 or S2 To SW5. Each of the switches SW1 to SW5 is configured by, for example, an analog switch in which a P channel transistor and an N channel transistor are combined.

コンデンサＣＨの第１の端子は、第２のオペアンプ２１２の非反転入力端子（ノードＡ）に接続されており、コンデンサＣＨの第２の端子は、スイッチＳＷ３とスイッチＳＷ５との接続点（ノードＢ）に接続されている。 The first terminal of the capacitor C H, is connected to the non-inverting input terminal of the second operational amplifier 212 (node A), the second terminal of the capacitor C H, the connection point between the switch SW3 and the switch SW5 ( Node B).

スイッチＳＷ２は、制御信号Ｓ１に従って、画像信号入力端子Ｐ１と第２のオペアンプ２１２の非反転入力端子との間の信号経路の開閉を行う。スイッチＳＷ３は、制御信号Ｓ１に従って、第２のオペアンプ２１２の出力端子とノードＢとの間の信号経路の開閉を行い、スイッチＳＷ４は、制御信号Ｓ２に従って、第２のオペアンプ２１２の出力端子と外部負荷端子Ｐ２との間の信号経路の開閉を行う。スイッチＳＷ５は、制御信号Ｓ２に従って、画像信号入力端子Ｐ１とノードＢとの間の信号経路の開閉を行う。   The switch SW2 opens and closes a signal path between the image signal input terminal P1 and the non-inverting input terminal of the second operational amplifier 212 according to the control signal S1. The switch SW3 opens and closes the signal path between the output terminal of the second operational amplifier 212 and the node B according to the control signal S1, and the switch SW4 switches between the output terminal of the second operational amplifier 212 and the external circuit according to the control signal S2. The signal path to and from the load terminal P2 is opened and closed. The switch SW5 opens and closes a signal path between the image signal input terminal P1 and the node B according to the control signal S2.

図２を参照しながら、演算増幅回路２０１の動作について説明する。
第１の期間において、制御信号Ｓ０及びＳ１が活性化され、制御信号Ｓ２が非活性化されて、第１のオペアンプ２１１が増幅動作を開始すると共に、スイッチＳＷ１〜ＳＷ３がオンとなり、スイッチＳＷ４及びＳＷ５がオフとなる。これによって、第１のオペアンプ２１１が入力電圧ＶＩＮをバッファして出力し、第１のオペアンプ２１１の出力電圧が外部負荷端子Ｐ２に供給される。ここで、第１のオペアンプ２１１の出力電圧には、オフセット電圧が含まれている。また、第２のオペアンプ２１２の非反転入力端子と出力端子との間に存在するオフセット電圧が、コンデンサＣＨに充電される。 The operation of the operational amplifier circuit 201 will be described with reference to FIG.
In the first period, the control signals S0 and S1 are activated, the control signal S2 is deactivated, the first operational amplifier 211 starts an amplification operation, the switches SW1 to SW3 are turned on, and the switches SW4 and SW4 SW5 is turned off. As a result, the first operational amplifier 211 buffers and outputs the input voltage VIN, and the output voltage of the first operational amplifier 211 is supplied to the external load terminal P2. Here, the output voltage of the first operational amplifier 211 includes an offset voltage. Further, the offset voltage present between the non-inverting input terminal and the output terminal of the second operational amplifier 212 is charged in the capacitor C H.

ここで、コンデンサＣＨの容量は、例えば、１ｐＦである。コンデンサＣＨの容量を大きくする程、リーク電流又は第２のオペアンプ２１２の入力ゲート容量によって発生するオフセット電圧のキャンセルの誤差が低減され、より正確なオフセットキャンセルを行うことができる。出力端子の負荷が軽くなると通常のオペアンプは発振し易くなるが、第２のオペアンプ２１２は１段構成であるので、負荷の状態に関わらず動作が安定しており、発振の問題を回避できる。 Here, the capacitance of the capacitor C H, for example, 1 pF. The higher the capacitance of the capacitor C H, the error cancellation of the offset voltage is reduced which is generated by the input gate capacitance of the leakage current or the second operational amplifier 212, it is possible to perform a more accurate offset cancellation. When the load on the output terminal is lightened, the normal operational amplifier is likely to oscillate. However, since the second operational amplifier 212 has a single stage configuration, the operation is stable regardless of the state of the load, and the oscillation problem can be avoided.

次に、第２の期間において、制御信号Ｓ０及びＳ１が非活性化され、制御信号Ｓ２が活性化されて、第１のオペアンプ２１１が増幅動作を停止すると共に、スイッチＳＷ１〜ＳＷ３がオフとなり、スイッチＳＷ４及びＳＷ５がオンとなる。出力端子が開放状態となると第１のオペアンプ２１１は発振し易くなるが、制御信号Ｓ０を非活性化することにより増幅動作が停止するので、発振の問題を回避できる。   Next, in the second period, the control signals S0 and S1 are deactivated, the control signal S2 is activated, the first operational amplifier 211 stops the amplification operation, and the switches SW1 to SW3 are turned off. The switches SW4 and SW5 are turned on. When the output terminal is in an open state, the first operational amplifier 211 is likely to oscillate, but the amplification operation is stopped by deactivating the control signal S0, so that the oscillation problem can be avoided.

第２のオペアンプ２１２の非反転入力端子に印加される電圧は、入力電圧ＶＩＮに対して、コンデンサＣＨに充電されたオフセット電圧を引いたものとなる。従って、第２のオペアンプ２１２の非反転入力端子と出力端子との間に発生するオフセット電圧が、コンデンサＣＨに充電されたオフセット電圧と相殺され、第２のオペアンプ２１２は、オフセット電圧がキャンセルされた出力電圧を生成し、これによって液晶セルを駆動することができる。 Voltage applied to the non-inverting input terminal of the second operational amplifier 212, to the input voltage V IN, the minus the offset voltage charged in the capacitor C H. Therefore, the offset voltage generated between the non-inverting input terminal and the output terminal of the second operational amplifier 212, offset by the offset voltage charged in the capacitor C H, the second operational amplifier 212, the offset voltage is canceled The output voltage is generated, and thereby the liquid crystal cell can be driven.

演算増幅回路２０１は、以上のような動作を行うことにより、液晶セルに対して、まず、駆動能力の高い第１のオペアンプ２１１を用いて、入力電圧ＶＩＮ近くまで液晶セルの充電を行い、その後、駆動能力は低いがオフセット電圧がキャンセルされた第２のオペアンプ２１２を用いて、入力電圧ＶＩＮに至るまで正確に充電を行う。オフセットキャンセル回路２１３において、オフセット電圧をコンデンサＣＨに充電するための時間が必要であるが、本実施形態においては、第１のオペアンプ２１１が液晶セルに対して充電を行っている間に、第２のオペアンプ２１２に発生したオフセット電圧をコンデンサＣＨに充電することができる。 By performing the above operation, the operational amplifier circuit 201 first charges the liquid crystal cell using the first operational amplifier 211 having a high driving capability to the vicinity of the input voltage VIN , After that, the second operational amplifier 212 having a low driving capability but having the offset voltage canceled is used to charge accurately until reaching the input voltage VIN . In the offset cancel circuit 213, it is necessary to time for charging the offset voltage in the capacitor C H, in this embodiment, while the first operational amplifier 211 is performing the charge to the liquid crystal cell, the an offset voltage generated in the second operational amplifier 212 can be charged to the capacitor C H.

本実施形態においては、第１のオペアンプ２１１が液晶セルを充電するために要する時間（第１の期間）が６μｓ程度であり、その間に、第２のオペアンプ２１２に発生するオフセット電圧がコンデンサＣＨに充電される。その後、第２の期間において、第２のオペアンプ２１２が液晶セルを充電して定常状態となるが、第２のオペアンプ２１２が液晶セルを充電するために要する時間は４μｓ程度である。全体として、液晶セルを充電するために要する時間は、１０μｓ程度で済むため、近年、液晶セルへの書込みの高速化が要求される中で、液晶セルを充電する時間が１２μｓ〜１３μｓに限定されるような場合においても適用することができる。 In the present embodiment, the time required for the first operational amplifier 211 to charge the liquid crystal cell (first period) is about 6 μs, and the offset voltage generated in the second operational amplifier 212 during this period is the capacitor C H. Is charged. After that, in the second period, the second operational amplifier 212 charges the liquid crystal cell to be in a steady state, but the time required for the second operational amplifier 212 to charge the liquid crystal cell is about 4 μs. As a whole, the time required to charge the liquid crystal cell is only about 10 μs. Therefore, in recent years, the time required for charging the liquid crystal cell is limited to 12 μs to 13 μs in a demand for high-speed writing to the liquid crystal cell. It can be applied even in such a case.

図３は、図２に示す第１のオペアンプの具体的な構成例を示す回路図である。
図３に示すように、第１のオペアンプ２１１は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ、以下においては、「Ｐチャネルトランジスタ」ともいう）ＱＰ１〜ＱＰ３及びＱＰ１６と、ＮチャネルＭＯＳＦＥＴ（以下においては、「Ｎチャネルトランジスタ」ともいう）ＱＮ１〜ＱＮ５及びＱＮ１９とを含んでいる。第１のオペアンプ２１１には、電源電圧ＶＤＤ及びＶＳＳが供給される。 FIG. 3 is a circuit diagram showing a specific configuration example of the first operational amplifier shown in FIG.
As shown in FIG. 3, the first operational amplifier 211 includes P-channel MOSFETs (Metal Oxide Semiconductor Field Effect Transistors: hereinafter referred to as “P-channel transistors”) QP1 to QP3 and QP16, N-channel MOSFETs (hereinafter also referred to as “N-channel transistors”) QN1 to QN5 and QN19 are included. The first operational amplifier 211 is supplied with power supply voltages V DD and V SS .

トランジスタＱＮ１〜ＱＮ３及びＱＰ１〜ＱＰ２は、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する差動増幅段を構成しており、トランジスタＱＰ３及びＱＮ４は、差動増幅段によって増幅された信号をさらに増幅して出力端子に供給する出力増幅段を構成している。トランジスタＱＮ５は、第１のオペアンプ２１１の増幅動作をオン／オフするスイッチとしての機能を有する。制御信号Ｓ０がハイレベルに活性化されると、トランジスタＱＮ５がオン状態となって、第１のオペアンプ２１１が増幅動作を行う。一方、制御信号Ｓ０がローレベルに非活性化されると、トランジスタＱＮ５がオフ状態となって、第１のオペアンプ２１１は増幅動作を行わない。また、その場合に、トランジスタＱＰ１６がオン状態となり、かつ、トランジスタＱＮ１９がオフ状態となることで、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に貫通電流が流れることを防止する。 The transistors QN1 to QN3 and QP1 to QP2 constitute a differential amplification stage that differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal, respectively. The transistors QP3 and QN4 are differential amplification. An output amplification stage is configured to further amplify the signal amplified by the stage and supply the amplified signal to the output terminal. The transistor QN5 functions as a switch for turning on / off the amplification operation of the first operational amplifier 211. When the control signal S0 is activated to a high level, the transistor QN5 is turned on, and the first operational amplifier 211 performs an amplification operation. On the other hand, when the control signal S0 is deactivated to a low level, the transistor QN5 is turned off, and the first operational amplifier 211 does not perform an amplification operation. Also, in this case, the transistor QP16 is turned on, and the transistor QN19 is that the OFF state to prevent a through current from flowing between the power supply voltage V DD and the power supply voltage V SS.

基準電圧ＶＲＥＦ１及びＶＲＥＦ２は、トランジスタＱＮ３及びＱＮ４に一定の電流を流すために用いられ、トランジスタＱＮ３及びＱＮ４は、定電流源として機能する。トランジスタＱＰ１及びＱＰ２は、カレントミラー回路を構成し、両方のトランジスタに流れるドレイン電流が同じになるように動作する。トランジスタＱＮ１及びＱＮ２は差動対を構成し、トランジスタＱＮ１のゲートに入力電圧ＶＩＮが印加されると、差動増幅された電圧がトランジスタＱＮ１のドレインに発生する。この電圧は、トランジスタＱＰ３によってさらに増幅され、出力電圧ＶＯＵＴとなる。出力電圧ＶＯＵＴは、トランジスタＱＮ２のゲートにフィードバックされるので、ネガティブフィードバックの働きにより、入力電圧ＶＩＮと出力電圧ＶＯＵＴとがほぼ等しくなる。 The reference voltages V REF1 and V REF2 are used to flow a constant current through the transistors QN3 and QN4, and the transistors QN3 and QN4 function as a constant current source. Transistors QP1 and QP2 form a current mirror circuit and operate so that the drain currents flowing through both transistors are the same. Transistors QN1 and QN2 form a differential pair. When input voltage VIN is applied to the gate of transistor QN1, a differentially amplified voltage is generated at the drain of transistor QN1. This voltage is further amplified by the transistor QP3 and becomes the output voltage VOUT . Since the output voltage V OUT is fed back to the gate of the transistor QN2, the input voltage V IN and the output voltage V OUT are substantially equal due to the negative feedback.

このように、第１のオペアンプ２１１は、差動増幅段と出力増幅段とを有する２段構成となっており、オペアンプの開ループ周波数特性上に現れる支配的なポール（特性の変化点）の数は２であるので、利得が１になる周波数よりも第２のポールの周波数が低いと発振する。発振を防止するためには、第１のポールの周波数を低くして第２のポールの周波数を高くすれば良いのであるが、外部に接続される負荷容量が小さくなると、第１のポールの周波数が高くなるので発振し易くなる。一方、定電流値を大きくすれば発振し難くなるが、消費電流が増大してしまう。   As described above, the first operational amplifier 211 has a two-stage configuration including a differential amplification stage and an output amplification stage, and a dominant pole (characteristic change point) that appears on the open-loop frequency characteristics of the operational amplifier. Since the number is 2, oscillation occurs when the frequency of the second pole is lower than the frequency at which the gain becomes 1. In order to prevent oscillation, the frequency of the first pole may be lowered to increase the frequency of the second pole. However, when the load capacitance connected to the outside is reduced, the frequency of the first pole is decreased. Becomes higher so that oscillation easily occurs. On the other hand, if the constant current value is increased, oscillation becomes difficult, but current consumption increases.

図４は、図２に示す第２のオペアンプの具体的な構成例を示す回路図である。
図４に示すように、第２のオペアンプ２１２は、ＰチャネルトランジスタＱＰ４及びＱＰ５と、ＮチャネルトランジスタＱＮ６〜ＱＮ８とを含んでいる。これらのトランジスタは、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する差動増幅段を構成しており、その動作は、第１のオペアンプ２１１の差動増幅段と同様である。このように、第２のオペアンプ２１２は、差動増幅段のみを有する１段構成となっており、オペアンプの開ループ周波数特性上に現れる支配的なポールの数は１であるので、外部に接続される負荷容量に関わらず発振しない。 FIG. 4 is a circuit diagram showing a specific configuration example of the second operational amplifier shown in FIG.
As shown in FIG. 4, the second operational amplifier 212 includes P-channel transistors QP4 and QP5 and N-channel transistors QN6 to QN8. These transistors constitute a differential amplification stage that differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal, respectively, and the operation thereof is the differential amplification stage of the first operational amplifier 211. It is the same. Thus, the second operational amplifier 212 has a single-stage configuration having only a differential amplification stage, and the number of dominant poles appearing on the open-loop frequency characteristics of the operational amplifier is 1, so that it is connected to the outside. Does not oscillate regardless of the load capacity.

図５は、図２に示す第１のオペアンプの他の構成例を示す回路図である。
図５に示すように、第１のオペアンプ２１１は、ＰチャネルトランジスタＱＰ６〜ＱＰ１１及びＱＰ１７と、ＮチャネルトランジスタＱＮ９〜ＱＮ１４及びＱＮ２０と、トランジスタによって構成される２つの定電流源とを含んでいる。 FIG. 5 is a circuit diagram showing another configuration example of the first operational amplifier shown in FIG.
As shown in FIG. 5, the first operational amplifier 211 includes P-channel transistors QP6 to QP11 and QP17, N-channel transistors QN9 to QN14 and QN20, and two constant current sources configured by the transistors.

トランジスタＱＮ９〜ＱＮ１０及びＱＰ６〜ＱＰ７と、電源電圧ＶＳＳに接続された第１の定電流源とは、第１の差動増幅段を構成し、トランジスタＱＰ８〜ＱＰ９及びＱＮ１１〜ＱＮ１２と、電源電圧ＶＤＤに接続された第２の定電流源とは、第２の差動増幅段を構成している。ここで、第１の差動増幅段は、ＮチャネルトランジスタＱＮ９〜ＱＮ１０の差動対を有し、第２の差動増幅段は、ＰチャネルトランジスタＱＰ８〜ＱＰ９の差動対を有している。また、トランジスタＱＰ１０とＱＮ１３とは、プッシュプルの出力増幅段を構成している。 Transistors QN9~QN10 and QP6～QP7, a first constant current source connected to the power supply voltage V SS, constitute a first differential amplifier stage, and transistors QP8~QP9 and QN11～QN12, supply voltage The second constant current source connected to V DD constitutes a second differential amplification stage. Here, the first differential amplification stage has a differential pair of N channel transistors QN9 to QN10, and the second differential amplification stage has a differential pair of P channel transistors QP8 to QP9. . The transistors QP10 and QN13 constitute a push-pull output amplification stage.

トランジスタＱＮ１４は、第１の差動増幅段の増幅動作をオン／オフするスイッチとしての機能を有し、トランジスタＱＰ１１は、第２の差動増幅段の増幅動作をオン／オフするスイッチとしての機能を有する。制御信号Ｓ０がハイレベルに活性化されると、トランジスタＱＮ１４及びＱＰ１１がオン状態となって、第１のオペアンプ２１１が増幅動作を行う。一方、制御信号Ｓ０がローレベルに非活性化されると、トランジスタＱＮ１４及びＱＰ１１がオフ状態となって、第１のオペアンプ２１１は増幅動作を行わない。また、その場合に、トランジスタＱＰ１７がオン状態となり、かつ、トランジスタＱＮ２０がオン状態となることで、電源電圧ＶＤＤと電源電圧ＶＳＳとの間に貫通電流が流れることを防止する。 The transistor QN14 has a function as a switch for turning on / off the amplification operation of the first differential amplification stage, and the transistor QP11 has a function as a switch for turning on / off the amplification operation of the second differential amplification stage. Have When the control signal S0 is activated to a high level, the transistors QN14 and QP11 are turned on, and the first operational amplifier 211 performs an amplification operation. On the other hand, when the control signal S0 is deactivated to a low level, the transistors QN14 and QP11 are turned off, and the first operational amplifier 211 does not perform an amplification operation. Also, in this case, the transistor QP17 is turned on, and the transistor QN20 is that turned on, to prevent a through current from flowing between the power supply voltage V DD and the power supply voltage V SS.

図５に示すような構成によれば、出力増幅段をＮチャネルトランジスタとＰチャネルトランジスタとをプッシュプル接続した構成としているので、液晶セルに正の電圧を供給する場合にも負の電圧を供給する場合にも駆動能力を高めることができる。   According to the configuration shown in FIG. 5, since the output amplification stage is configured by push-pull connection of an N-channel transistor and a P-channel transistor, a negative voltage is supplied even when a positive voltage is supplied to the liquid crystal cell. In this case, the driving ability can be increased.

図５においては、出力増幅段がＡＢ級プッシュプル動作を行うようになっているが、不感帯が存在するようにして、出力増幅段にＢ級プッシュプル動作を行わせるようにしても良い。これにより、消費電力を削減することができる。   In FIG. 5, the output amplification stage performs the class AB push-pull operation. However, the output amplification stage may perform the class B push-pull operation so that there is a dead zone. Thereby, power consumption can be reduced.

一般に、表示パネル駆動回路におけるオペアンプの動作においては、不感帯を設けることによって出力電圧ＶＯＵＴの波形にクロスオーバー歪みが生じ、液晶セルへの書込み動作の精度が低下する。しかしながら、本実施形態においては、図２に示すように、第１のオペアンプ２１１と第２のオペアンプ２１２とが並列に構成されており、第１のオペアンプ２１１による充電動作の後、第２のオペアンプ２１２によってオフセット電圧がキャンセルされた精度の高い充電動作が行われるので、第１のオペアンプ２１１の精度は特に問題とならない。 In general, in the operation of the operational amplifier in the display panel driving circuit, by providing a dead zone, crossover distortion occurs in the waveform of the output voltage VOUT , and the accuracy of the writing operation to the liquid crystal cell is lowered. However, in the present embodiment, as shown in FIG. 2, the first operational amplifier 211 and the second operational amplifier 212 are configured in parallel, and after the charging operation by the first operational amplifier 211, the second operational amplifier Since the charging operation with high accuracy in which the offset voltage is canceled by 212 is performed, the accuracy of the first operational amplifier 211 is not particularly problematic.

図６は、図２に示す第２のオペアンプの他の構成例を示す回路図である。
図６に示すように、第２のオペアンプ２１２は、ＰチャネルトランジスタＱＰ１２〜ＱＰ１５と、ＮチャネルトランジスタＱＮ１５〜ＱＮ１８と、トランジスタによって構成される２つの定電流源とを含んでいる。 FIG. 6 is a circuit diagram showing another configuration example of the second operational amplifier shown in FIG.
As shown in FIG. 6, the second operational amplifier 212 includes P-channel transistors QP12 to QP15, N-channel transistors QN15 to QN18, and two constant current sources configured by the transistors.

トランジスタＱＮ１５〜ＱＮ１６及びＱＰ１２〜ＱＰ１３と、電源電圧ＶＳＳに接続された第１の定電流源とは、第１の差動増幅段を構成し、トランジスタＱＰ１４〜ＱＰ１５及びＱＮ１７〜ＱＮ１８と、電源電圧ＶＤＤに接続された第２の定電流源とは、第２の差動増幅段を構成している。ここで、第１の差動増幅段は、ＮチャネルトランジスタＱＮ１５〜ＱＮ１６の差動対を有し、第２の差動増幅段は、ＰチャネルトランジスタＱＰ１４〜ＱＰ１５の差動対を有している。 Transistors QN15~QN16 and QP12～QP13, a first constant current source connected to the power supply voltage V SS, constitute a first differential amplifier stage, and transistors QP14~QP15 and QN17～QN18, supply voltage The second constant current source connected to V DD constitutes a second differential amplification stage. Here, the first differential amplification stage has a differential pair of N channel transistors QN15 to QN16, and the second differential amplification stage has a differential pair of P channel transistors QP14 to QP15. .

図６に示す第２のオペアンプ２１２は、第１のオペアンプ２１１とは異なり、出力増幅段を有しておらず、２つの差動増幅段の出力をそのまま出力端子に供給している。図６に示すような構成によれば、電源電圧ＶＤＤ及びＶＳＳに対して、Ｎチャネルトランジスタによる第１の差動増幅段とＰチャネルトランジスタによる第２の差動増幅段とを並列に接続しているので、ダイナミックレンジを広く取ることができる。 Unlike the first operational amplifier 211, the second operational amplifier 212 shown in FIG. 6 does not have an output amplification stage and supplies the outputs of the two differential amplification stages as they are to the output terminal. According to the configuration shown in FIG. 6, the first differential amplification stage using the N-channel transistor and the second differential amplification stage using the P-channel transistor are connected in parallel to the power supply voltages V DD and VSS . Therefore, a wide dynamic range can be taken.

図７は、本発明の第２の実施形態において用いられる演算増幅回路の構成を示す回路図である。
既に説明したように、演算増幅部２００は、複数の演算増幅回路２０１、２０２、・・・を含んでおり、図７においては、例として演算増幅回路２０１の構成が示されている。他の演算増幅回路２０２、２０３、・・・の構成も、演算増幅回路２０１と同様である。 FIG. 7 is a circuit diagram showing a configuration of an operational amplifier circuit used in the second embodiment of the present invention.
As already described, the operational amplifier 200 includes a plurality of operational amplifier circuits 201, 202,..., FIG. 7 shows the configuration of the operational amplifier circuit 201 as an example. The configuration of the other operational amplifier circuits 202, 203,... Is the same as that of the operational amplifier circuit 201.

演算増幅回路２０１は、ＤＡＣ３０１から画像信号入力端子Ｐ１に供給される入力電圧ＶＩＮを電力増幅する第１の差動増幅回路（オペアンプ）２１１と、第１のオペアンプ２１１の出力端子と外部負荷端子Ｐ２との間の信号経路を開閉するスイッチＳＷ１と、入力電圧ＶＩＮを電力増幅する第２の差動増幅回路（オペアンプ）２２２と、第２のオペアンプ２２２と外部負荷端子Ｐ２との間の信号経路を開閉するスイッチＳＷ４とを含んでいる。外部負荷端子Ｐ２には、液晶表示パネルにおいてＴＦＴを介して液晶容量が負荷として接続されるが、図２においては、これを負荷容量ＣＬとして表している The operational amplifier circuit 201 includes a first differential amplifier circuit (operational amplifier) 211 that amplifies the input voltage VIN supplied from the DAC 301 to the image signal input terminal P1, an output terminal of the first operational amplifier 211, and an external load terminal. A switch SW1 that opens and closes a signal path between P2, a second differential amplifier circuit (operational amplifier) 222 that amplifies the input voltage VIN , and a signal between the second operational amplifier 222 and the external load terminal P2. And a switch SW4 for opening and closing the path. The external load terminal P2, the liquid crystal capacitor via the TFT in the liquid crystal display panel is connected as a load, in FIG. 2 represents this as a load capacitance C L

第１のオペアンプ２１１は、制御信号（イネーブル信号）Ｓ０が活性化されると増幅動作を行う２段構成の差動増幅回路であり、第２のオペアンプ２２２は、常に増幅動作を行う１段構成の差動増幅回路である。第１のオペアンプ２１１及び第２のオペアンプ２２２の各々は、出力端子から反転入力端子に対して出力信号が１００％フィードバックされることにより、ボルテージフォロア回路として動作する。スイッチＳＷ１は、制御信号Ｓ１に従って、第１のオペアンプ２１１の出力端子と外部負荷端子Ｐ２との間の信号経路を開閉する。スイッチＳＷ４は、制御信号Ｓ２に従って、第２のオペアンプ２２２と外部負荷端子Ｐ２との間の信号経路を開閉する   The first operational amplifier 211 is a two-stage differential amplifier circuit that performs an amplification operation when a control signal (enable signal) S0 is activated, and the second operational amplifier 222 is a one-stage structure that always performs an amplification operation. This is a differential amplifier circuit. Each of the first operational amplifier 211 and the second operational amplifier 222 operates as a voltage follower circuit when the output signal is fed back 100% from the output terminal to the inverting input terminal. The switch SW1 opens and closes a signal path between the output terminal of the first operational amplifier 211 and the external load terminal P2 according to the control signal S1. The switch SW4 opens and closes a signal path between the second operational amplifier 222 and the external load terminal P2 according to the control signal S2.

既に説明したように、オペアンプにはオフセット電圧が発生するが、オペアンプを構成するトランジスタの製造上のばらつきによってオフセット電圧も同様にばらつく。オフセット電圧は、トランジスタのサイズに反比例（ゲートの長さと幅の積の平方根に反比例）するとされており、トランジスタのサイズが小さくなるとオフセット電圧は大きくなり、トランジスタのサイズが大きくなるとオフセット電圧は小さくなる。   As described above, an offset voltage is generated in the operational amplifier, but the offset voltage varies in the same manner due to variations in manufacturing of transistors constituting the operational amplifier. The offset voltage is inversely proportional to the transistor size (inversely proportional to the square root of the product of the gate length and width). The offset voltage increases as the transistor size decreases, and the offset voltage decreases as the transistor size increases. .

図７において、第１のオペアンプ２１１は、例えば、図３又は図５に示すような回路で構成され、第２のオペアンプ２２２は、例えば、図４又は図６に示すような回路で構成される。ただし、第２のオペアンプ２２２は、第１のオペアンプ２１１の差動増幅段及び／又は出力増幅段のトランジスタよりもサイズが大きいトランジスタによって構成されているため、オフセット電圧が抑えられている。   In FIG. 7, the first operational amplifier 211 is configured with a circuit as illustrated in FIG. 3 or 5, for example, and the second operational amplifier 222 is configured with a circuit as illustrated in FIG. 4 or 6, for example. . However, since the second operational amplifier 222 is configured by a transistor having a size larger than that of the differential amplification stage and / or the output amplification stage of the first operational amplifier 211, the offset voltage is suppressed.

第１のオペアンプ２１１は、差動増幅段と出力増幅段とを有する２段構成となっており、高い駆動能力を実現している。一方、第２のオペアンプ２２２は、出力増幅段を有していないので、駆動能力は低いが、トランジスタの素子数が第１のオペアンプ２１１に比べると少ない。そこで、本実施形態においては、第２のオペアンプ２２２を構成しているトランジスタのサイズを大きくすることによって、発生するオフセット電圧を抑制し、図２に示すようなオフセットキャンセル回路２１３を不要としている。   The first operational amplifier 211 has a two-stage configuration having a differential amplification stage and an output amplification stage, and realizes a high driving capability. On the other hand, since the second operational amplifier 222 does not have an output amplification stage, the driving capability is low, but the number of transistors is smaller than that of the first operational amplifier 211. Therefore, in the present embodiment, the offset voltage generated is suppressed by increasing the size of the transistors constituting the second operational amplifier 222, and the offset cancel circuit 213 as shown in FIG. 2 is not necessary.

図７を参照しながら、演算増幅回路２０１の動作について説明する。
第１の期間において、制御信号Ｓ０及びＳ１が活性化され、制御信号Ｓ２が非活性化されて、第１のオペアンプ２１１が増幅動作を開始すると共に、スイッチＳＷ１がオンとなり、スイッチＳＷ４がオフとなる。これによって、第１のオペアンプ２１１が入力電圧ＶＩＮをバッファして出力し、第１のオペアンプ２１１の出力電圧が、外部負荷端子Ｐ２に供給される。ここで、第１のオペアンプ２１１の出力電圧には、オフセット電圧が含まれている。 The operation of the operational amplifier circuit 201 will be described with reference to FIG.
In the first period, the control signals S0 and S1 are activated, the control signal S2 is deactivated, the first operational amplifier 211 starts an amplification operation, the switch SW1 is turned on, and the switch SW4 is turned off. Become. As a result, the first operational amplifier 211 buffers and outputs the input voltage VIN, and the output voltage of the first operational amplifier 211 is supplied to the external load terminal P2. Here, the output voltage of the first operational amplifier 211 includes an offset voltage.

次に、第２の期間において、制御信号Ｓ０及びＳ１が非活性化され、制御信号Ｓ２が活性化されて、第１のオペアンプ２１１が増幅動作を停止すると共に、スイッチＳＷ１がオフとなり、スイッチＳＷ４がオンとなる。出力端子が開放状態となると第１のオペアンプ２１１は発振し易くなるが、制御信号Ｓ０を非活性化することにより増幅動作が停止するので、発振の問題を回避できる。また、第２のオペアンプ２２２が入力電圧ＶＩＮをバッファして出力し、第２のオペアンプ２２２の出力電圧が、外部負荷端子Ｐ２に供給される。 Next, in the second period, the control signals S0 and S1 are deactivated, the control signal S2 is activated, the first operational amplifier 211 stops the amplification operation, the switch SW1 is turned off, and the switch SW4 Is turned on. When the output terminal is in an open state, the first operational amplifier 211 is likely to oscillate, but the amplification operation is stopped by deactivating the control signal S0, so that the oscillation problem can be avoided. Further, the second operational amplifier 222 buffers and outputs the input voltage VIN, and the output voltage of the second operational amplifier 222 is supplied to the external load terminal P2.

演算増幅回路２０１は、以上のような動作を行って、液晶セルに対して、まず、駆動能力の高い第１のオペアンプ２１１で所定の電圧値近くまで充電を行い、その後、駆動能力は低いがオフセット電圧が小さい第２のオペアンプ２２２を用いて、入力電圧ＶＩＮに至るまで正確に充電を行う。 The operational amplifier circuit 201 performs the operation as described above, and first charges the liquid crystal cell with the first operational amplifier 211 having a high driving capability to a predetermined voltage value, and then the driving capability is low. Using the second operational amplifier 222 having a small offset voltage, charging is performed accurately until the input voltage VIN is reached.

本実施形態においては、第２のオペアンプを構成するトランジスタのサイズを大きくすることによって、オフセット電圧を抑えている。例えば、オフセット電圧をキャンセルしていないＢ級動作を行うオペアンプの場合には、±５０ｍＶ程度の入力換算オフセット電圧が発生するが、オペアンプを構成するトランジスタのサイズを大型化することによって、入力換算オフセット電圧を±５ｍＶ程度にまで低減することができる。   In the present embodiment, the offset voltage is suppressed by increasing the size of the transistors constituting the second operational amplifier. For example, in the case of an operational amplifier that performs a class B operation without canceling the offset voltage, an input conversion offset voltage of about ± 50 mV is generated. By increasing the size of the transistor that constitutes the operational amplifier, the input conversion offset voltage is increased. The voltage can be reduced to about ± 5 mV.

以上の実施形態においては、表示パネル駆動回路が液晶表示パネルを駆動する場合について説明したが、本発明に係る液晶表示パネル駆動回路は、アナログ画像信号で動作する表示パネルであれば、プラズマディスプレイパネル等の各種の表示パネルを駆動するために使用することができる。   In the above embodiments, the case where the display panel driving circuit drives the liquid crystal display panel has been described. However, the liquid crystal display panel driving circuit according to the present invention is a plasma display panel as long as it is a display panel that operates with an analog image signal. It can be used to drive various display panels.

本発明の第１の実施形態に係る表示パネル駆動回路等を示す図。1 is a diagram showing a display panel drive circuit and the like according to a first embodiment of the present invention. 本発明の第１の実施形態に用いられる演算増幅回路の構成を示す回路図。1 is a circuit diagram showing a configuration of an operational amplifier circuit used in a first embodiment of the present invention. 図２に示す第１のオペアンプの具体的な構成例を示す回路図。FIG. 3 is a circuit diagram illustrating a specific configuration example of a first operational amplifier illustrated in FIG. 2. 図２に示す第２のオペアンプの具体的な構成例を示す回路図。FIG. 3 is a circuit diagram illustrating a specific configuration example of a second operational amplifier illustrated in FIG. 2. 図２に示す第１のオペアンプの他の構成例を示す回路図。FIG. 3 is a circuit diagram showing another configuration example of the first operational amplifier shown in FIG. 2. 図２に示す第２のオペアンプの他の構成例を示す回路図。FIG. 4 is a circuit diagram showing another configuration example of the second operational amplifier shown in FIG. 2. 本発明の第２の実施形態に用いられる演算増幅回路の構成を示す回路図。The circuit diagram which shows the structure of the operational amplifier circuit used for the 2nd Embodiment of this invention.

符号の説明Explanation of symbols

１００ 液晶表示パネル、 １１１、１１２、１２１、１２２、・・・ ＴＦＴ ２００ 演算増幅部、 ２０１、２０２、・・・ 演算増幅回路、 ２１１ 第１のオペアンプ、 ２１２、２２２ 第２のオペアンプ、 ２１３ オフセットキャンセル回路、 ３００ Ｄ／Ａ変換部、 ３０１、３０２、・・・ ＤＡＣ、 ４００ ＲＡＭ、 ５００ ゲート電位生成回路、 ６００ コモン電位生成回路、 ７００ 電源回路、 ８００ 制御回路、 Ｃ１１１、Ｃ１１２、Ｃ１２１、Ｃ１２２、・・・ 液晶容量、 Ｅ１１１、Ｅ１１２、Ｅ１２１、Ｅ１２２、・・・ セグメント電極、 ＱＮ１〜ＱＮ２０ Ｎチャネルトランジスタ、 ＱＰ１〜ＱＰ１７ Ｐチャネルトランジスタ、 ＳＷ１〜ＳＷ５ スイッチ   DESCRIPTION OF SYMBOLS 100 Liquid crystal display panel, 111, 112, 121, 122, ... TFT 200 Operation amplification part, 201, 202, ... Operation amplification circuit, 211 1st operational amplifier, 212, 222 2nd operational amplifier, 213 Offset cancellation Circuit, 300 D / A converter, 301, 302,... DAC, 400 RAM, 500 gate potential generation circuit, 600 common potential generation circuit, 700 power supply circuit, 800 control circuit, C111, C112, C121, C122,. .. Liquid crystal capacitance, E111, E112, E121, E122, ... Segment electrode, QN1 to QN20 N channel transistor, QP1 to QP17 P channel transistor, SW1 to SW5 switch

Claims (6)

ディジタル画像信号をアナログ画像信号に変換するディジタル／アナログ変換回路と、
非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する差動増幅段と、前記差動増幅段によって増幅された信号をさらに増幅して出力端子に供給する出力増幅段とを有し、制御信号に従って、前記ディジタル／アナログ変換回路から非反転入力端子に供給されるアナログ画像信号を電力増幅する第１の差動増幅回路と、
前記第１の差動増幅回路の出力端子と外部負荷端子との間の信号経路を開閉する第１のスイッチ回路と、
非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して出力端子に供給する差動増幅段を有する第２の差動増幅回路と、
前記ディジタル／アナログ変換回路と前記第２の差動増幅回路の非反転入力端子との間の信号経路を開閉する第２のスイッチ回路と、
前記第２の差動増幅回路の非反転入力端子に一端が接続されたコンデンサと、
前記第２の差動増幅回路の出力端子と前記コンデンサの他端との間の信号経路を開閉する第３のスイッチ回路と、
前記第２の差動増幅回路の出力端子と前記外部負荷端子との間の信号経路を開閉する第４のスイッチ回路と、
前記ディジタル／アナログ変換回路と前記コンデンサの他端との間の信号経路を開閉する第５のスイッチ回路と、
第１の期間において、前記第１の差動増幅回路を動作させるように制御信号を生成すると共に、前記第１〜第３のスイッチ回路を閉じて前記第４及び第５のスイッチ回路を開くように制御し、第２の期間において、前記第１の差動増幅回路の動作を停止させるように制御信号を生成すると共に、前記第１〜第３のスイッチ回路を開いて前記第４及び第５のスイッチ回路を閉じるように制御する制御回路と、
を具備する表示パネル駆動回路。 A digital / analog conversion circuit for converting a digital image signal into an analog image signal;
A differential amplification stage that differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal respectively, and an output amplification stage that further amplifies the signal amplified by the differential amplification stage and supplies the amplified signal to the output terminal A first differential amplifier circuit for power-amplifying an analog image signal supplied from the digital / analog converter circuit to a non-inverting input terminal according to a control signal;
A first switch circuit for opening and closing a signal path between an output terminal of the first differential amplifier circuit and an external load terminal;
A second differential amplifier circuit having a differential amplifier stage that differentially amplifies two signals respectively applied to the non-inverting input terminal and the inverting input terminal and supplies the signals to the output terminal;
A second switch circuit that opens and closes a signal path between the digital / analog conversion circuit and a non-inverting input terminal of the second differential amplifier circuit;
A capacitor having one end connected to a non-inverting input terminal of the second differential amplifier circuit;
A third switch circuit for opening and closing a signal path between the output terminal of the second differential amplifier circuit and the other end of the capacitor;
A fourth switch circuit for opening and closing a signal path between the output terminal of the second differential amplifier circuit and the external load terminal;
A fifth switch circuit for opening and closing a signal path between the digital / analog conversion circuit and the other end of the capacitor;
In the first period, a control signal is generated so as to operate the first differential amplifier circuit, and the first to third switch circuits are closed and the fourth and fifth switch circuits are opened. And in the second period, a control signal is generated so as to stop the operation of the first differential amplifier circuit, and the first to third switch circuits are opened, and the fourth and fifth switches are opened. A control circuit that controls to close the switch circuit;
A display panel driving circuit comprising: ディジタル画像信号をアナログ画像信号に変換するディジタル／アナログ変換回路と、
非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する差動増幅段と、前記差動増幅段によって増幅された信号をさらに増幅して出力端子に供給する出力増幅段とを有し、制御信号に従って、前記ディジタル／アナログ変換回路から非反転入力端子に供給されるアナログ画像信号を電力増幅する第１の差動増幅回路と、
前記第１の差動増幅回路の出力端子と外部負荷端子との間の信号経路を開閉する第１のスイッチ回路と、
非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して出力端子に供給する差動増幅段であって、前記第１の差動増幅回路の差動増幅段を構成するトランジスタよりもサイズが大きいトランジスタによって構成されている差動増幅段を有し、前記ディジタル／アナログ変換回路から非反転入力端子に供給されるアナログ画像信号を差動増幅して出力端子に供給する第２の差動増幅回路と、
前記第２の差動増幅回路の出力端子と前記外部負荷端子との間の信号経路を開閉する第２のスイッチ回路と、
第１の期間において、前記第１の差動増幅回路を動作させるように制御信号を生成すると共に、前記第１のスイッチ回路を閉じて前記第２のスイッチ回路を開くように制御し、第２の期間において、前記第１の差動増幅回路の動作を停止させるように制御信号を生成すると共に、前記第１のスイッチ回路を開いて前記第２のスイッチ回路を閉じるように制御する制御回路と、
を具備する表示パネル駆動回路。 A digital / analog conversion circuit for converting a digital image signal into an analog image signal;
A differential amplification stage that differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal respectively, and an output amplification stage that further amplifies the signal amplified by the differential amplification stage and supplies the amplified signal to the output terminal A first differential amplifier circuit for power-amplifying an analog image signal supplied from the digital / analog converter circuit to a non-inverting input terminal according to a control signal;
A first switch circuit for opening and closing a signal path between an output terminal of the first differential amplifier circuit and an external load terminal;
A differential amplification stage that differentially amplifies two signals respectively applied to a non-inverting input terminal and an inverting input terminal and supplies the amplified signal to an output terminal, and constitutes the differential amplification stage of the first differential amplification circuit A differential amplification stage composed of a transistor having a size larger than that of the transistor, and differentially amplifies the analog image signal supplied from the digital / analog conversion circuit to the non-inverting input terminal and supplies the amplified signal to the output terminal A second differential amplifier circuit;
A second switch circuit that opens and closes a signal path between the output terminal of the second differential amplifier circuit and the external load terminal;
In the first period, a control signal is generated so as to operate the first differential amplifier circuit, and the first switch circuit is closed and the second switch circuit is opened, and the second switch circuit is opened. And a control circuit that generates a control signal so as to stop the operation of the first differential amplifier circuit and controls the first switch circuit to be opened and the second switch circuit to be closed during the period ,
A display panel driving circuit comprising: 前記第１及び第２の差動増幅回路の各々が、出力端子から反転入力端子にフィードバックがかけられることにより、ボルテージフォロア回路として動作する、請求項１又は２記載の表示パネル駆動回路。   3. The display panel drive circuit according to claim 1, wherein each of the first and second differential amplifier circuits operates as a voltage follower circuit when feedback is applied from an output terminal to an inverting input terminal. 前記第１の差動増幅回路が、Ｐチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する第１の差動増幅段と、Ｎチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅する第２の差動増幅段と、Ｐチャネルトランジスタ及びＮチャネルトランジスタを有し、前記第１及び第２の差動増幅段によってそれぞれ増幅された２つの信号に基づいてプッシュプル動作を行うことにより得られた信号を出力端子に供給する出力増幅段とを含む、請求項１〜３のいずれか１項記載の表示パネル駆動回路。   A first differential amplifier stage having a differential pair of P-channel transistors and differentially amplifying two signals respectively applied to a non-inverting input terminal and an inverting input terminal; A second differential amplification stage having a differential pair of N-channel transistors and differentially amplifying two signals applied to the non-inverting input terminal and the inverting input terminal, respectively, and a P-channel transistor and an N-channel transistor And an output amplification stage that supplies a signal obtained by performing a push-pull operation based on the two signals respectively amplified by the first and second differential amplification stages to an output terminal. Item 4. The display panel drive circuit according to any one of Items 1 to 3. 前記第１の差動増幅回路の出力増幅段が、Ｂ級プッシュプル動作を行う、請求項４記載の表示パネル駆動回路。   The display panel drive circuit according to claim 4, wherein the output amplification stage of the first differential amplifier circuit performs a class B push-pull operation. 前記第２の差動増幅回路が、Ｐチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して出力端子に供給する第１の差動増幅段と、Ｎチャネルトランジスタの差動対を有し、非反転入力端子及び反転入力端子にそれぞれ印加される２つの信号を差動増幅して前記出力端子に供給する第２の差動増幅段とを含む、請求項１〜５のいずれか１項記載の表示パネル駆動回路。
The second differential amplifier circuit has a differential pair of P-channel transistors, and first differentially amplifies two signals applied to the non-inverting input terminal and the inverting input terminal and supplies the amplified signal to the output terminal. Differential amplifier stage and a differential pair of N-channel transistors, and a second difference is supplied to the output terminal by differentially amplifying two signals applied to the non-inverting input terminal and the inverting input terminal, respectively. The display panel drive circuit according to claim 1, comprising a dynamic amplification stage.
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