JP2008010072A

JP2008010072A - Semiconductor integrated circuit device

Info

Publication number: JP2008010072A
Application number: JP2006179363A
Authority: JP
Inventors: Daisuke Tsukuda; 大輔佃
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-06-29
Filing date: 2006-06-29
Publication date: 2008-01-17
Anticipated expiration: 2026-06-29
Also published as: JP4894376B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device in which the cost of a test can be reduced due to the cost reduction of a tester by reducing a capacity of an expected value memory in the tester, in the semiconductor integrated circuit device frovided with the memory with multiple bits of word lengths and a BIST (Build In Self Test) circuit for testing the memory. <P>SOLUTION: By the BIST circuit 9, output data Do0-Do3 and expected values E0-E3 are compared for every address of a RAM 1, and comparison result signals C0-C3 (MDO) for expressing the matched bits resulting from comparison between the expected values and the output data, as "0", and for expressing the unmatched bits resulting from comparison between the expected values and the output data, as "1", are serially output to the outside. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＢＩＳＴ（Build In Self Test）回路を搭載した半導体集積回路装置に関する。 The present invention relates to a semiconductor integrated circuit device equipped with a BIST (Build In Self Test) circuit.

従来、半導体集積回路装置として、例えば、ＲＡＭ（Random Access Memory）と、このＲＡＭをテストするためのＢＩＳＴ回路を搭載したものが知られている。このような半導体集積回路装置において、ＲＡＭをテストする方法としては、スキャン手法によるテスト方法と、ＢＩＳＴ手法によるテスト方法がある。 Conventionally, as a semiconductor integrated circuit device, for example, a device equipped with a RAM (Random Access Memory) and a BIST circuit for testing the RAM is known. In such a semiconductor integrated circuit device, there are a test method using a scan method and a test method using a BIST method as a method for testing a RAM.

スキャン手法によるテストを実施する場合には、ＲＡＭにテストパターンを書き込んだ後、アドレス毎にＲＡＭの記憶データを読み出して外部のテスタに転送し、テスタにおいて、ＲＡＭの出力データと期待値とを比較する必要があり、テスタ内にＲＡＭのアドレス毎の期待値を格納するための期待値メモリを必要とする。 When performing a test using the scanning method, after writing a test pattern in the RAM, the stored data in the RAM is read for each address and transferred to an external tester, and the output data of the RAM is compared with the expected value in the tester. Therefore, an expected value memory for storing an expected value for each RAM address is required in the tester.

このようなスキャン手法によるテストでは、テストパターン量が大きくなると、通常のテスタの場合、テスタ内の期待値メモリにロードすべき期待値の量が期待値メモリの容量を超えてしまい、このため、テストパターンを複数に分割してＲＡＭのテストをしなければならず、テストコストが増加してしまうという問題点があった。 In a test using such a scanning method, when the amount of test pattern is large, in the case of a normal tester, the amount of expected value to be loaded into the expected value memory in the tester exceeds the capacity of the expected value memory. There is a problem that the test cost increases because the test pattern must be divided into a plurality of RAMs to test the RAM.

なお、容量の大きな期待値メモリを備えたテスタを使用する場合には、テストパターン量が大きくなった場合であっても、ＲＡＭのテストを１回で完了させることができるが、この場合には、高価なテスタを導入しなければならないという問題点があった。 When a tester having a large expected value memory is used, the RAM test can be completed at one time even when the test pattern amount is large. In this case, There was a problem that an expensive tester had to be introduced.

これに対して、ＢＩＳＴ手法によるテスト方法として、テスト対象回路の出力データと期待値とを比較して不良が発見された場合のみ、その情報を外部に出力する方法（例えば、特許文献１参照）や、テスト対象メモリの不良ビットの二次元表示（フェイル・ビット・マップ）用のデータ蓄積メモリを半導体集積回路装置に搭載し、テスト後にデータ蓄積用メモリの内容を外部に出力する方法（例えば、特許文献２参照）が提案されている。
特開２００２−１９６０４７号公報特開２００４−０８６９９６号公報 On the other hand, as a test method based on the BIST method, a method for outputting the information to the outside only when a defect is found by comparing the output data of the test target circuit with the expected value (see, for example, Patent Document 1). Or a method of mounting a data storage memory for two-dimensional display (fail bit map) of defective bits of a memory under test in a semiconductor integrated circuit device and outputting the contents of the data storage memory to the outside after the test (for example, Patent Document 2) has been proposed.
JP 2002-196047 A JP 2004-086996 A

特許文献１に記載のテスト方法では、どのサイクルで不良が発生したかを知るために、不良ビット情報のみならず、不良発生時のサイクル数またはアドレス情報も併せて出力して蓄積する特別な仕組みがテスタ側に必要となるという問題点がある。また、特許文献２に記載のテスト方法では、フェイル・ビット・マップ用のデータ蓄積メモリに不良がある場合、テスト対象メモリの不良か、フェイル・ビット・マップ用のデータ蓄積メモリの不良かの判定が困難であるという問題点がある。 In the test method described in Patent Document 1, in order to know in which cycle a failure occurred, a special mechanism for outputting and storing not only the defective bit information but also the cycle number or address information at the time of the failure. However, there is a problem that it is necessary for the tester side. Further, in the test method described in Patent Document 2, when the fail bit map data storage memory is defective, it is determined whether the test target memory is defective or the fail bit map data storage memory is defective. There is a problem that it is difficult.

本発明は、かかる点に鑑み、語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を大幅に削減し、テスタのコスト削減によるテストのコスト削減を図ることができるようにした半導体集積回路装置を提供することを目的とする。 In view of the foregoing, the present invention is a semiconductor integrated circuit device including a memory having a word length of a plurality of bits and a BIST circuit for testing the memory, and greatly increases the capacity of the expected value memory in the tester. An object of the present invention is to provide a semiconductor integrated circuit device that can reduce the cost of a test by reducing the cost of a tester.

本発明は、語長を複数ビットとするメモリと、該メモリをテストするためのＢＩＳＴ回路を搭載した半導体集積回路装置であって、前記ＢＩＳＴ回路は、前記メモリのアドレス毎に各ビットの出力データと期待値とを比較し、前記出力データと前記期待値が一致するビットの比較結果を一方の論理値で表し、前記出力データと前記期待値が不一致のビットの比較結果を他方の論理値で表す比較結果信号をシリアル出力するように構成されているものである。 The present invention is a semiconductor integrated circuit device including a memory having a word length of a plurality of bits and a BIST circuit for testing the memory, wherein the BIST circuit outputs output data of each bit for each address of the memory. And the expected value, the comparison result of the bit in which the output data and the expected value match is represented by one logical value, and the comparison result of the bit in which the output data and the expected value do not match is represented by the other logical value. The comparison result signal to be expressed is configured to be serially output.

本発明においては、ＢＩＳＴ回路は、テスト対象メモリのアドレス毎に各ビットの出力データと期待値とを比較し、出力データと期待値が一致するビットの比較結果を一方の論理値で表し、出力データと期待値が不一致のビットの比較結果を他方の論理値で表す比較結果信号をシリアル出力する。 In the present invention, the BIST circuit compares the output data of each bit with the expected value for each address of the memory under test, expresses the comparison result of the bit whose output data matches the expected value as one logical value, and outputs A comparison result signal representing the comparison result of the bit whose data and the expected value do not match with the other logical value is serially output.

そこで、テスト対象メモリの不良解析を行うためには、テスタ内に本発明が出力する比較結果信号の期待値を格納しておく期待値メモリを備える必要があるが、比較結果信号はシリアル出力されるので、１個のＢＩＳＴ回路が出力する比較結果信号に対しては、期待値メモリに、１ビットの期待値（一方の論理値）を格納すると共に、比較回数を指示するために、テストの種類に応じたテストサイクル数を格納すれば足りることになる。 Therefore, in order to perform failure analysis of the test target memory, it is necessary to provide an expected value memory for storing the expected value of the comparison result signal output by the present invention in the tester, but the comparison result signal is serially output. Therefore, for the comparison result signal output from one BIST circuit, a 1-bit expected value (one logical value) is stored in the expected value memory, and the test number is indicated to indicate the number of comparisons. It is sufficient to store the number of test cycles corresponding to the type.

即ち、本発明によれば、テスタ内に備えるべき期待値メモリは、テスト対象メモリのアドレス毎の期待値を格納する必要はなく、テスタのピン数に応じた１ワード分の容量と、テストの種類に応じたテストサイクル数を格納する容量があれば足りる。なお、例えば、１０２４ピン用のテスタの場合、期待値メモリの１ワードは１０２４ビットとなる。したがって、期待値メモリの容量の大幅な削減を行うことができ、テスタのコスト削減によるテストのコスト削減を図ることができる。 In other words, according to the present invention, the expected value memory to be provided in the tester does not need to store the expected value for each address of the test target memory, the capacity for one word corresponding to the number of pins of the tester, A capacity to store the number of test cycles corresponding to the type is sufficient. For example, in the case of a tester for 1024 pins, one word in the expected value memory is 1024 bits. Therefore, the capacity of the expected value memory can be significantly reduced, and the test cost can be reduced by reducing the cost of the tester.

図１は本発明の一実施形態の要部の構成図である。図１中、１はアドレス数を２５６、語長を４ビットとするテスト対象メモリであるＲＡＭであり、２はライトイネーブル信号（ＷＥ）入力端子、３はアドレス（Ａ０〜Ａ７）入力端子群、４はデータ（Ｄｉ０〜Ｄｉ３）入力端子群、５〜８はデータ（Ｄｏ０〜Ｄｏ３）出力端子である。本発明の一実施形態では、テスト対象メモリとして、アドレス数を２５６、語長を４ビットとするＲＡＭ１を例にして説明するが、テスト対象メモリは、これに限定されるものではない。 FIG. 1 is a configuration diagram of a main part of an embodiment of the present invention. In FIG. 1, 1 is a RAM which is a memory to be tested with 256 addresses and a word length of 4 bits, 2 is a write enable signal (WE) input terminal, 3 is an address (A0 to A7) input terminal group, Reference numeral 4 denotes a data (Di0 to Di3) input terminal group, and 5 to 8 denote data (Do0 to Do3) output terminals. In one embodiment of the present invention, a RAM 1 having 256 addresses and a word length of 4 bits will be described as an example of the test target memory. However, the test target memory is not limited to this.

９はＲＡＭ１をテストするためのＢＩＳＴ回路であり、１０は本発明の一実施形態に接続されるテスタからのテストコード信号ＭＤＩを入力してＢＩＳＴ回路９の動作を制御する制御回路をなす有限状態遷移マシン、１１は有限状態遷移マシン１０に制御されてＲＡＭ１に与えるライトイネーブル信号ＷＥ等のコマンドを生成するコマンド生成回路である。 Reference numeral 9 denotes a BIST circuit for testing the RAM 1, and reference numeral 10 denotes a finite state that forms a control circuit for controlling the operation of the BIST circuit 9 by inputting a test code signal MDI from a tester connected to an embodiment of the present invention. A transition machine 11 is a command generation circuit that generates a command such as a write enable signal WE given to the RAM 1 under the control of the finite state transition machine 10.

１２はコマンド生成回路１１に制御されてＲＡＭ１に与えるアドレスＡ０〜Ａ７を生成するアドレス生成回路、１３はコマンド生成回路１１に制御されて、ＲＡＭ１のライト時には、ＲＡＭ１に与えるテストパターンを構成するアドレス毎のテストデータＤｉ０〜Ｄｉ３及び期待値Ｅ０〜Ｅ３を生成し、ＲＡＭ１のリード時には、後述するシグネチャ解析回路の比較部に与えるＲＡＭ１のアドレス毎の期待値Ｅ０〜Ｅ３を生成するパターン生成回路である。 Reference numeral 12 denotes an address generation circuit that generates addresses A0 to A7 that are given to the RAM 1 under the control of the command generation circuit 11. Reference numeral 13 denotes a command generation circuit 11 that controls each address constituting a test pattern to be given to the RAM 1 when the RAM 1 is written. This is a pattern generation circuit that generates test data Di0 to Di3 and expected values E0 to E3, and generates expected values E0 to E3 for each address of RAM1 to be supplied to the comparison unit of the signature analysis circuit described later when reading RAM1.

１４はＢＩＳＴモード（ＢＩＳＴ手法によるＲＡＭ１のテストモード）時に、ＲＡＭ１のアドレス毎の出力データＤｏ０〜Ｄｏ３と、パターン生成回路１３から与えられる期待値Ｅ０〜Ｅ３とを比較し、出力データと期待値が一致するビットの比較結果を“０”（Ｌレベル）で表し、出力データと期待値が不一致のビットの比較結果を“１”（Ｈレベル）で表す比較結果信号Ｃ０〜Ｃ３と、後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”とを、Ｃ３→Ｃ２→Ｃ１→Ｃ０→“１”の順にシリアル出力するシグネチャ解析回路である。 14 compares the output data Do0 to Do3 for each address of the RAM1 with the expected values E0 to E3 given from the pattern generation circuit 13 in the BIST mode (the test mode of the RAM1 by the BIST method). Comparison result signals C0 to C3 representing the comparison result of the matching bits as “0” (L level) and the comparison result of the bit whose output data does not match the expected value as “1” (H level), and a shift described later This is a signature analysis circuit that serially outputs the shift flag “1” output from the flag flip-flop in the order of C3 → C2 → C1 → C0 → “1”.

なお、本発明の一実施形態では、比較結果信号Ｃ０〜Ｃ３は、出力データと期待値が一致するビットの比較結果を“０”で表し、出力データと期待値が不一致のビットの比較結果を“１”で表すようにしているが、逆に、出力データと期待値が一致するビットの比較結果を“１”で表し、出力データと期待値が不一致のビットの比較結果を“０”で表すようにしても良い。 Note that in one embodiment of the present invention, the comparison result signals C0 to C3 represent the comparison result of the bits whose output data and the expected value are equal to “0”, and the comparison result of the bits whose output data and the expected value are not equal. Although it is expressed by “1”, on the contrary, the comparison result of the bit in which the output data and the expected value match is represented by “1”, and the comparison result of the bit in which the output data does not match the expected value is represented by “0”. You may make it express.

シグネチャ解析回路１４は、ＲＡＭ１の出力データＤｏ０〜Ｄｏ３と期待値Ｅ０〜Ｅ３とを比較する比較部１５と、比較部１５が出力する比較結果信号Ｃ０〜Ｃ３をパラレル入力する４ビット構成のシフトレジスタ１６を備えている。 The signature analysis circuit 14 compares the output data Do0 to Do3 of the RAM 1 with the expected values E0 to E3, and a 4-bit shift register that inputs the comparison result signals C0 to C3 output from the comparison unit 15 in parallel. 16 is provided.

比較部１５は、比較回路１５＿０〜１５＿３を備えている。比較回路１５＿０は、ＲＡＭ１の出力データＤｏ０と期待値Ｅ０とを比較して比較結果信号Ｃ０を出力するものであり、出力データＤｏ０と期待値Ｅ０が一致するときは、比較結果信号Ｃ０＝“０”とし、出力データＤｏ０と期待値Ｅ０が不一致のときは、比較結果信号Ｃ０＝“１”とする。 The comparison unit 15 includes comparison circuits 15_0 to 15_3. The comparison circuit 15_0 compares the output data Do0 of the RAM 1 with the expected value E0 and outputs a comparison result signal C0. When the output data Do0 and the expected value E0 match, the comparison result signal C0 = "0". When the output data Do0 and the expected value E0 do not match, the comparison result signal C0 = "1".

比較回路１５＿１は、ＲＡＭ１の出力データＤｏ１と期待値Ｅ１とを比較して比較結果信号Ｃ１を出力するものであり、出力データＤｏ１と期待値Ｅ１が一致するときは、比較結果信号Ｃ１＝“０”とし、出力データＤｏ１と期待値Ｅ１が不一致のときは、比較結果信号Ｃ１＝“１”とする。 The comparison circuit 15_1 compares the output data Do1 of the RAM 1 with the expected value E1 and outputs the comparison result signal C1. When the output data Do1 and the expected value E1 match, the comparison result signal C1 = "0". When the output data Do1 and the expected value E1 do not match, the comparison result signal C1 = “1”.

比較回路１５＿２は、ＲＡＭ１の出力データＤｏ２と期待値Ｅ２とを比較して比較結果信号Ｃ２を出力するものであり、出力データＤｏ２と期待値Ｅ２が一致するときは、比較結果信号Ｃ２＝“０”とし、出力データＤｏ２と期待値Ｅ２が不一致のときは、比較結果信号Ｃ２＝“１”とする。 The comparison circuit 15_2 compares the output data Do2 of the RAM 1 with the expected value E2 and outputs a comparison result signal C2. When the output data Do2 and the expected value E2 match, the comparison result signal C2 = "0". When the output data Do2 and the expected value E2 do not match, the comparison result signal C2 = "1".

比較回路１５＿３は、ＲＡＭ１の出力データＤｏ３と期待値Ｅ３とを比較して比較結果信号Ｃ３を出力するものであり、出力データＤｏ３と期待値Ｅ３が一致するときは、比較結果信号Ｃ３＝“０”とし、出力データＤｏ３と期待値Ｅ３が不一致のときは、比較結果信号Ｃ３＝“１”とする。 The comparison circuit 15_3 compares the output data Do3 of the RAM 1 with the expected value E3 and outputs a comparison result signal C3. When the output data Do3 and the expected value E3 match, the comparison result signal C3 = "0". When the output data Do3 and the expected value E3 do not match, the comparison result signal C3 = "1".

シフトレジスタ１６は、フリップフロップ部１６＿０〜１６＿３を縦列接続して構成されており、キャプチャ動作時には、比較回路１５＿０〜１５＿３が出力する比較結果信号Ｃ０〜Ｃ３をそれぞれフリップフロップ部１６＿０〜１６＿３に取り込み、シフト動作時には、比較結果信号Ｃ０〜Ｃ３と、後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”とを、Ｃ３→Ｃ２→Ｃ１→Ｃ０→“１”の順にシリアル出力する。 The shift register 16 is configured by cascading flip-flop units 16_0 to 16_3. During the capture operation, the shift register 16 captures the comparison result signals C0 to C3 output from the comparison circuits 15_0 to 15_3 into the flip-flop units 16_0 to 16_3, respectively. During the shift operation, the comparison result signals C0 to C3 and a shift flag “1” output from a shift flag flip-flop described later are serially output in the order of C3 → C2 → C1 → C0 → “1”.

１７はシフトレジスタ１６のシリアル出力データ（比較結果信号Ｃ０〜Ｃ３及び後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”）のうち、比較結果信号Ｃ０〜Ｃ３（ＭＤＯ）を外部のテスタに出力し、後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”の外部のテスタへの出力をマスクするマスク回路、１８はＲＡＭ１、シフトレジスタ１６、マスク回路１７及び後述するクロックＦＣＫを生成するクロック生成回路等を制御する制御回路である。 Reference numeral 17 denotes the serial output data of the shift register 16 (comparison result signals C0 to C3 and shift flag “1” output from a shift flag flip-flop described later), and the comparison result signals C0 to C3 (MDO) are supplied to an external tester. A mask circuit 18 that outputs and masks output of a shift flag “1” output from a shift flag flip-flop, which will be described later, to an external tester. 18 generates a RAM 1, a shift register 16, a mask circuit 17, and a clock FCK, which will be described later. It is a control circuit that controls a clock generation circuit and the like.

１９は外部クロックＣＫ及びテストモード信号ＴＥＳＴＭＯＤＥを入力して、シフトレジスタ１６に与えるクロックＢＣＫを生成するクロック生成回路、２０は外部クロックＣＫ、テストモード信号ＴＥＳＴＭＯＤＥ及び制御回路１８で生成されるＦＢＭ（フェイル・ビット・マップ）情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥを入力して、有限状態遷移マシン１０、アドレス生成回路１２及びパターン生成回路１３に与えるクロックＦＣＫを生成するクロック生成回路である。 Reference numeral 19 denotes an external clock CK and a test mode signal TESTMODE, and a clock generation circuit for generating a clock BCK to be supplied to the shift register 16. Reference numeral 20 denotes an external clock CK, a test mode signal TESTMODE, and an FBM (failure) generated by the control circuit 18. Bit map) This is a clock generation circuit that inputs a macro test shift enable signal FMTSE for information acquisition and generates a clock FCK to be supplied to the finite state transition machine 10, the address generation circuit 12, and the pattern generation circuit 13.

クロック生成回路２０は、制御回路１８が出力するＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“０”のときは、クロック出力端子２０ＡにクロックＦＣＫを出力し、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”のときは、クロック出力端子２０Ａを“１”に固定する。 When the FBM information acquisition macro test shift enable signal FMTSE = "0" output from the control circuit 18, the clock generation circuit 20 outputs the clock FCK to the clock output terminal 20A, and the FBM information acquisition macro test When the shift enable signal FMTSE = “1”, the clock output terminal 20A is fixed to “1”.

２１はマルチプレクサであり、テスト時には、ＢＩＳＴ回路９からのライトイネーブル信号ＷＥ、アドレス信号Ａ０〜Ａ７及びデータＤｉ０〜Ｄｉ３をＲＡＭ１に転送し、通常モード時には、ＣＰＵ等からのライトイネーブル信号ＷＥ、アドレス信号Ａ０〜Ａ７及びデータＤｉ０〜Ｄｉ３をＲＡＭ１に転送するものである。 A multiplexer 21 transfers the write enable signal WE, the address signals A0 to A7 and the data Di0 to Di3 from the BIST circuit 9 to the RAM 1 during the test, and the write enable signal WE and address signal from the CPU or the like in the normal mode. A0 to A7 and data Di0 to Di3 are transferred to RAM1.

図２はシグネチャ解析回路１４、マスク回路１７及び制御回路１８の構成図である。シグネチャ解析回路１４のシフトレジスタ１６において、３０＿０〜３０＿３はセレクタ、３１＿０〜３１＿３はフリップフロップである。 FIG. 2 is a configuration diagram of the signature analysis circuit 14, the mask circuit 17, and the control circuit 18. In the shift register 16 of the signature analysis circuit 14, 30_0 to 30_3 are selectors, and 31_0 to 31_3 are flip-flops.

本発明の一実施形態においては、セレクタ３０＿０とフリップフロップ３１＿０とでフリップフロップ部１６＿０が構成され、セレクタ３０＿１とフリップフロップ３１＿１とでフリップフロップ部１６＿１が構成され、セレクタ３０＿２とフリップフロップ３１＿２とでフリップフロップ部１６＿２が構成され、セレクタ３０＿３とフリップフロップ３１＿３とでフリップフロップ部１６＿３が構成されている。 In an embodiment of the present invention, the selector 30_0 and the flip-flop 31_0 constitute a flip-flop unit 16_0, the selector 30_1 and the flip-flop 31_1 constitute a flip-flop unit 16_1, and the selector 30_2 and the flip-flop 31_2 The flip-flop unit 16_2 is configured, and the selector 30_3 and the flip-flop 31_3 form the flip-flop unit 16_3.

セレクタ３０＿０は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿０が出力する比較結果信号Ｃ０又は後述するシフトフラグ用フリップフロップの出力信号ＦＳＡＥＮを選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿０が出力する比較結果信号Ｃ０を選択し、選択制御信号ＳＣ＝“１”のときは、後述するシフトフラグ用フリップフロップの出力信号ＦＳＡＥＮを選択する。フリップフロップ３１＿０は、クロックＢＣＫに制御されて、セレクタ３０＿０の出力信号を取り込むものである。 The selector 30_0 is controlled by a selection control signal SC applied to its selection control signal input terminal, and selects a comparison result signal C0 output from the comparison circuit 15_0 or an output signal FSAEN of a shift flag flip-flop described later. When the selection control signal SC = “0”, the comparison result signal C0 output from the comparison circuit 15_0 is selected. When the selection control signal SC = “1”, the output signal FSAEN of a shift flag flip-flop, which will be described later, is selected. Select. The flip-flop 31_0 is controlled by the clock BCK and takes in the output signal of the selector 30_0.

セレクタ３０＿１は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿１が出力する比較結果信号Ｃ１又はフリップフロップ３１＿０の出力信号を選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿１が出力する比較結果信号Ｃ１を選択し、選択制御信号ＳＣ＝“１”のときは、フリップフロップ３１＿０の出力信号を選択する。フリップフロップ３１＿１は、クロックＢＣＫに制御されて、セレクタ３０＿１の出力信号を取り込むものである。 The selector 30_1 is controlled by the selection control signal SC applied to the selection control signal input terminal, and selects the comparison result signal C1 output from the comparison circuit 15_1 or the output signal of the flip-flop 31_0, and the selection control signal SC. When “=“ 0 ”, the comparison result signal C1 output from the comparison circuit 15_1 is selected, and when the selection control signal SC =“ 1 ”, the output signal of the flip-flop 31_0 is selected. The flip-flop 31_1 is controlled by the clock BCK and takes in the output signal of the selector 30_1.

セレクタ３０＿２は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿２が出力する比較結果信号Ｃ２又はフリップフロップ３１＿１の出力信号を選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿２が出力する比較結果信号Ｃ２を選択し、選択制御信号ＳＣ＝“１”のときは、フリップフロップ３１＿１の出力信号を選択する。フリップフロップ３１＿２は、クロックＢＣＫに制御されて、セレクタ３０＿２の出力信号を取り込むものである。 The selector 30_2 is controlled by the selection control signal SC applied to the selection control signal input terminal, and selects the comparison result signal C2 output from the comparison circuit 15_2 or the output signal of the flip-flop 31_1. The selection control signal SC When “=“ 0 ”, the comparison result signal C2 output from the comparison circuit 15_2 is selected, and when the selection control signal SC =“ 1 ”, the output signal of the flip-flop 31_1 is selected. The flip-flop 31_2 is controlled by the clock BCK and takes in the output signal of the selector 30_2.

セレクタ３０＿３は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿３が出力する比較結果信号Ｃ３又はフリップフロップ３１＿２の出力信号を選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿３が出力する比較結果信号Ｃ３を選択し、選択制御信号ＳＣ＝“１”のときは、フリップフロップ３１＿２の出力信号を選択する。フリップフロップ３１＿３は、クロックＢＣＫに制御されて、セレクタ３０＿３の出力信号を取り込むものである。 The selector 30_3 is controlled by the selection control signal SC applied to the selection control signal input terminal, and selects the comparison result signal C3 output from the comparison circuit 15_3 or the output signal of the flip-flop 31_2, and the selection control signal SC. When “=“ 0 ”, the comparison result signal C3 output from the comparison circuit 15_3 is selected, and when the selection control signal SC =“ 1 ”, the output signal of the flip-flop 31_2 is selected. The flip-flop 31_3 is controlled by the clock BCK and takes in the output signal of the selector 30_3.

このように構成されたシフトレジスタ１６は、選択制御信号ＳＣ＝“０”のときは、パラレル入力型のデータレジスタとして機能し、比較回路１５＿０〜１５＿３が出力する比較結果信号Ｃ０〜Ｃ３をパラレル入力し、選択制御信号ＳＣ＝“１”のときは、シリアル入力型のシフトレジスタとして機能することになる。 The shift register 16 configured in this manner functions as a parallel input type data register when the selection control signal SC = "0", and the comparison result signals C0 to C3 output from the comparison circuits 15_0 to 15_3 are input in parallel. When the selection control signal SC = "1", it functions as a serial input type shift register.

また、マスク回路１７において、３２はＯＲ回路、３３はＡＮＤ回路である。ＯＲ回路３２は、後述するＦＢＭモード選択信号ＦＭＯＤＥをＬ能動入力端子に入力し、後述するシフトフラグ用フリップフロップの出力信号ＦＳＡＥＮとフリップフロップ３１＿０〜３１＿２の出力信号とをＯＲ処理した信号をＨ能動入力端子に入力するものである。 In the mask circuit 17, 32 is an OR circuit, and 33 is an AND circuit. The OR circuit 32 inputs an FBM mode selection signal FMODE, which will be described later, to an L active input terminal, and H-active a signal obtained by ORing an output signal FSAEN of a later-described shift flag flip-flop and the output signals of the flip-flops 31_0 to 31_2. Input to the input terminal.

ＡＮＤ回路３３は、フリップフロップ３１＿３の出力信号を第１の入力端子に入力し、ＯＲ回路３２の出力信号を第２の入力端子に入力し、ＯＲ回路３２の出力信号をゲート信号としてフリップフロップ３１＿３の出力信号の通過を制御するものである。即ち、ＡＮＤ回路３３は、ＯＲ回路３２の出力信号＝“１”のときは、フリップフロップ３１＿３の出力信号を外部に出力し、ＯＲ回路３２の出力信号＝“０”のときは、フリップフロップ３１＿３の出力の外部への出力を禁止し、ＡＮＤ回路３３の出力を“０”に固定する。 The AND circuit 33 inputs the output signal of the flip-flop 31_3 to the first input terminal, inputs the output signal of the OR circuit 32 to the second input terminal, and uses the output signal of the OR circuit 32 as the gate signal to the flip-flop 31_3. The output signal is controlled to pass through. That is, the AND circuit 33 outputs the output signal of the flip-flop 31_3 to the outside when the output signal of the OR circuit 32 = “1”, and the flip-flop 31_3 when the output signal of the OR circuit 32 = “0”. Is prohibited from being output to the outside, and the output of the AND circuit 33 is fixed to “0”.

また、制御回路１８において、３４はシフトイネーブル信号（ＳＥ）入力端子であり、シフトイネーブル信号ＳＥは、本発明の一実施形態内のフリップフロップを縦列接続してシフトレジスタとしてシフト動作を実行させるシフトモード時は“１”、ＢＩＳＴモード時は“０”とされるものである。 In the control circuit 18, reference numeral 34 denotes a shift enable signal (SE) input terminal. The shift enable signal SE is a shift that connects the flip-flops in one embodiment of the present invention in cascade and performs a shift operation as a shift register. It is “1” in the mode and “0” in the BIST mode.

３５はＦＢＭモード選択信号（ＦＭＯＤＥ）入力端子であり、ＦＢＭモード選択信号ＦＭＯＤＥは、ＲＡＭ１の不良ビットの二次元表示（フェイル・ビット・マップ）情報を得るためのＦＢＭモード時は“１”、ＦＢＭモード時以外は“０”とされるものである。 Reference numeral 35 denotes an FBM mode selection signal (FMODE) input terminal. The FBM mode selection signal FMODE is “1” in the FBM mode for obtaining two-dimensional display (fail bit map) information of defective bits of the RAM 1, FBM It is set to “0” except in the mode.

３６はキャプチャ・イネーブル信号（ＣＥ）入力端子であり、キャプチャ・イネーブル信号ＣＥは、フリップフロップ３１＿０〜３１＿３にキャプチャ動作を実行させるキャプチャ時は“１”、非キャプチャ時は“０”とされるものである。 Reference numeral 36 denotes a capture enable signal (CE) input terminal. The capture enable signal CE is set to “1” at the time of capture for causing the flip-flops 31_0 to 31_3 to execute the capture operation, and “0” at the time of non-capture. It is.

また、制御回路１８は、ＯＲ回路３７、４２、４３と、ＡＮＤ回路３８、４０、４４と、シフトフラグ用フリップフロップ３９と、セレクタ４１を備えている。ＯＲ回路３７は、セレクタ３０＿０〜３０＿３に与える選択制御信号ＳＣを出力するものであり、第１の入力端子をシフトイネーブル信号（ＳＥ）入力端子３４に接続し、第２の入力端子をＡＮＤ回路４４の出力端子に接続している。セレクタ３０＿０〜３０＿３は、その選択制御信号入力端子をＯＲ回路３７の出力端子に接続している。 The control circuit 18 includes OR circuits 37, 42, 43, AND circuits 38, 40, 44, a shift flag flip-flop 39, and a selector 41. The OR circuit 37 outputs a selection control signal SC to be supplied to the selectors 30_0 to 30_3. The OR circuit 37 has a first input terminal connected to the shift enable signal (SE) input terminal 34 and a second input terminal connected to the AND circuit 44. Is connected to the output terminal. The selectors 30_0 to 30_3 have their selection control signal input terminals connected to the output terminal of the OR circuit 37.

ＡＮＤ回路３８は、Ｈ能動入力端子をキャプチャ・イネーブル信号（ＣＥ）入力端子３６に接続し、Ｌ能動入力端子をＡＮＤ回路４４の出力端子に接続し、フリップフロップ３９は、そのデータ入力端子ＤをＡＮＤ回路３８の出力端子に接続している。ＡＮＤ回路４０は、Ｌ能動入力端子をシフトイネーブル信号（ＳＥ）入力端子３４に接続し、Ｈ能動入力端子をＡＮＤ回路４４の出力端子に接続している。 The AND circuit 38 has an H active input terminal connected to the capture enable signal (CE) input terminal 36, an L active input terminal connected to the output terminal of the AND circuit 44, and the flip-flop 39 has its data input terminal D connected. The output terminal of the AND circuit 38 is connected. In the AND circuit 40, the L active input terminal is connected to the shift enable signal (SE) input terminal 34, and the H active input terminal is connected to the output terminal of the AND circuit 44.

セレクタ４１は、第１の入力端子を所定のフリップフロップ（図示せず）に接続し、第２の入力端子をフリップフロップ３９の正相出力端子Ｑに接続し、選択制御信号入力端子をＡＮＤ回路４０の出力端子に接続しており、ＡＮＤ回路４０の出力が“０”のときは、第１の入力端子を選択し、ＡＮＤ回路４０の出力が“１”のときは、第２の入力端子を選択する。 The selector 41 has a first input terminal connected to a predetermined flip-flop (not shown), a second input terminal connected to the positive phase output terminal Q of the flip-flop 39, and a selection control signal input terminal as an AND circuit. When the output of the AND circuit 40 is “0”, the first input terminal is selected. When the output of the AND circuit 40 is “1”, the second input terminal is connected. Select.

ＯＲ回路４２は、第１の入力端子をシフトフラグ用フリップフロップ３９の正相出力端子Ｑに接続し、第２の入力端子をフリップフロップ３１＿０の正相出力端子Ｑに接続し、第３の入力端子をフリップフロップ３１＿１の正相出力端子Ｑに接続し、第４の入力端子をフリップフロップ３１＿２の正相出力端子Ｑに接続している。 The OR circuit 42 has a first input terminal connected to the positive phase output terminal Q of the shift flag flip-flop 39, a second input terminal connected to the positive phase output terminal Q of the flip-flop 31_0, and a third input. The terminal is connected to the positive phase output terminal Q of the flip-flop 31_1, and the fourth input terminal is connected to the positive phase output terminal Q of the flip-flop 31_2.

ＯＲ回路４３は、第１の入力端子をＯＲ回路４２の出力端子に接続し、第２の入力端子をフリップフロップ３１＿３の正相出力端子Ｑに接続している。ＡＮＤ回路４４は、第１の入力端子をＦＢＭモード選択信号入力端子３５に接続し、第２の入力端子をＯＲ回路４３の出力端子に接続している。 The OR circuit 43 has a first input terminal connected to the output terminal of the OR circuit 42, and a second input terminal connected to the positive phase output terminal Q of the flip-flop 31_3. The AND circuit 44 has a first input terminal connected to the FBM mode selection signal input terminal 35 and a second input terminal connected to the output terminal of the OR circuit 43.

ＡＮＤ回路４４は、出力端子にＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥを出力するものであり、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥは、シフトレジスタ１６がキャプチャ動作を行うと、その後、シフトレジスタ１６にクロックＢＣＫで５サイクル分のシフト動作を強制的に実行させるための信号である。ここで、５サイクル分の「５」は、シフトフラグ用フリップフロップ３９とフリップフロップ３１＿０〜３１＿３の数である。 The AND circuit 44 outputs an FBM information acquisition macro test shift enable signal FMTSE to an output terminal. The FBM information acquisition macro test shift enable signal FMTSE is output when the shift register 16 performs a capture operation. Thereafter, the signal is for forcibly executing the shift operation for five cycles by the clock BCK in the shift register 16. Here, “5” for five cycles is the number of the shift flag flip-flop 39 and the flip-flops 31_0 to 31_3.

図３は本発明の一実施形態が搭載するＲＡＭ１のＢＩＳＴ手法によるテストを行うために本発明の一実施形態とテスタと不良情報解析装置とを接続した状態を示す図である。図３中、５０は本発明の一実施形態であり、５１はテストコード信号（ＭＤＩ）入力端子、５２は比較結果信号（ＭＤＯ）出力端子である。 FIG. 3 is a diagram showing a state in which one embodiment of the present invention, a tester, and a defect information analyzing apparatus are connected to perform a test by the BIST method of the RAM 1 mounted in the one embodiment of the present invention. In FIG. 3, 50 is an embodiment of the present invention, 51 is a test code signal (MDI) input terminal, and 52 is a comparison result signal (MDO) output terminal.

５３はテスタであり、５４はテストコード格納メモリ、５５はテストコード信号（ＭＤＩ）出力端子、５６はテスタ５３のピン数に応じた１ワード分のデータと、テストの種類に応じたテストサイクル数を格納するための期待値メモリであり、本発明の一実施形態においては、ＢＩＳＴ回路９が出力する比較結果信号ＭＤＯに対応する期待値メモリ５６内のビットに“０”が格納される。 53 is a tester, 54 is a test code storage memory, 55 is a test code signal (MDI) output terminal, 56 is data for one word corresponding to the number of pins of the tester 53, and the number of test cycles corresponding to the type of test. In one embodiment of the present invention, “0” is stored in the bit in the expected value memory 56 corresponding to the comparison result signal MDO output from the BIST circuit 9.

５７は比較結果信号（ＭＤＯ）入力端子、５８は比較結果信号ＭＤＯの各ビットと期待値メモリ５６が記憶する“０”とを比較する比較部、５９は比較部５８による比較結果を記憶するフェイルメモリ、６０は比較結果を出力するための比較結果出力端子である。 57 is a comparison result signal (MDO) input terminal, 58 is a comparison unit that compares each bit of the comparison result signal MDO with “0” stored in the expected value memory 56, and 59 is a fail that stores the comparison result by the comparison unit 58. A memory 60 is a comparison result output terminal for outputting a comparison result.

６１は不良情報解析装置であり、フェイルメモリ５９に格納された比較結果と、本発明の一実施形態５０内のテスト時のサイクル数（クロック数）に基づいて、不良ビットを二次元表示するためのフェイル・ビット・マップ情報（不良ビットの位置及びフェイルレベル情報）を得るためのものである。この不良情報解析装置６１は、テスタ５３内に設けても良い。 Reference numeral 61 denotes a defect information analyzing apparatus for displaying two-dimensionally defective bits based on the comparison result stored in the fail memory 59 and the number of cycles (number of clocks) at the time of testing in the embodiment 50 of the present invention. Fail bit map information (bad bit position and fail level information). This defect information analysis device 61 may be provided in the tester 53.

本発明の一実施形態５０が備えるＲＡＭ１のＢＩＳＴ手法によりテストを行う場合には、マルチプレクサ２１をＢＩＳＴ回路９からのライトイネーブル信号ＷＥ、アドレス信号Ａ０〜Ａ７及びデータＤｉ０〜Ｄｉ３をＲＡＭ１に転送できる状態とし、ＲＡＭ１のアドレス００ｈ〜アドレスＦＦｈに対して順にテストパターンを構成するデータＤｉ０〜Ｄｉ３を書き込む。 When the test is performed by the BIST method of the RAM 1 included in the embodiment 50 of the present invention, the multiplexer 21 can transfer the write enable signal WE, the address signals A0 to A7 and the data Di0 to Di3 from the BIST circuit 9 to the RAM 1. And data Di0 to Di3 constituting the test pattern are written in order from address 00h to address FFh of RAM1.

そして、ＲＡＭ１のアドレス００ｈ〜アドレスＦＦｈに対するテストパターンの書き込みが完了した後に、ＲＡＭ１のアドレス００ｈ〜アドレスＦＦｈから順にデータＤｏ０〜Ｄｏ３を読み出すと共に、パターン生成回路１３から期待値Ｅ０〜Ｅ３を比較部１５に与え、比較結果信号Ｃ０〜Ｃ３をシフトレジスタ１６、マスク回路１７及び比較結果信号出力端子５２を介してテスタ５３に転送する。 Then, after the writing of the test pattern to the address 00h to the address FFh in the RAM 1 is completed, the data Do0 to Do3 are read in order from the address 00h to the address FFh in the RAM 1, and the expected values E0 to E3 from the pattern generation circuit 13 are compared. The comparison result signals C0 to C3 are transferred to the tester 53 via the shift register 16, the mask circuit 17, and the comparison result signal output terminal 52.

このようにすると、テスタ５３の比較部５８では、比較結果信号ＭＤＯの各ビットと期待値メモリ５８が記憶する“０”とが比較され、その比較結果がフェイルメモリ５９に格納される。そして、不良情報解析装置６１において、フェイルメモリ５９に格納された比較結果及び本発明の一実施形態５０内のテスト時のサイクル数に基づいて、不良ビットを二次元表示するためのフェイル・ビット・マップ情報が生成される。 In this way, the comparison unit 58 of the tester 53 compares each bit of the comparison result signal MDO with “0” stored in the expected value memory 58, and the comparison result is stored in the fail memory 59. Then, in the failure information analysis device 61, based on the comparison result stored in the fail memory 59 and the number of cycles at the time of the test in the embodiment 50 of the present invention, a fail bit for displaying the failure bit in two dimensions. Map information is generated.

図４はシフトレジスタ１６、マスク回路１７及び制御回路１８の動作を示すタイミングチャートであり、ＲＡＭ１のリードアドレス、クロックＢＣＫ、ＦＣＫ、シフトイネーブル信号ＳＥ、ＦＢＭモード選択信号ＦＭＯＤＥ、キャプチャ・イネーブル信号ＣＥ、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ、フリップフロップ３１＿０、３１＿１、３１＿２、３１＿３の出力信号、ＯＲ回路４２、３２の出力信号、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ、選択制御信号ＳＣ及び本発明の一実施形態５０が出力する比較結果信号ＭＤＯを示している。 FIG. 4 is a timing chart showing operations of the shift register 16, the mask circuit 17 and the control circuit 18. The read address of the RAM 1, the clocks BCK and FCK, the shift enable signal SE, the FBM mode selection signal FMODE, the capture enable signal CE, Output signal FSAEN of shift flag flip-flop 39, output signals of flip-flops 31_0, 31_1, 31_2, 31_3, output signals of OR circuits 42 and 32, macro test shift enable signal FMTSE for FBM information acquisition, selection control signal SC And the comparison result signal MDO which one Embodiment 50 of this invention outputs is shown.

また、図５〜図１２はシフトレジスタ１６、マスク回路１７及び制御回路１８の動作を示す回路図である。即ち、本発明の一実施形態においては、ＲＡＭ１のアドレス００ｈから記憶データＤｏ０〜Ｄｏ３を読み出す前のクロックＢＣＫの第ｎ−１サイクル以前においては、図５に示すように、シフトイネーブル信号ＳＥ＝“０”、ＦＢＭモード選択信号ＦＭＯＤＥ＝“１”、キャプチャ・イネーブル信号ＣＥ＝“０”とされる。この結果、ＡＮＤ回路３８の出力信号＝“０”、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”となる。 5 to 12 are circuit diagrams showing operations of the shift register 16, the mask circuit 17, and the control circuit 18. That is, in one embodiment of the present invention, as shown in FIG. 5, the shift enable signal SE = "" before the n-1th cycle of the clock BCK before reading the storage data Do0 to Do3 from the address 00h of the RAM1. 0 ”, FBM mode selection signal FMODE =“ 1 ”, and capture enable signal CE =“ 0 ”. As a result, the output signal of the AND circuit 38 is “0”, and the output signal FSAEN of the shift flag flip-flop 39 is “0”.

また、フリップフロップ３１＿０〜３１＿３の出力信号＝“０”となるように設定される。この結果、ＯＲ回路４２の出力信号＝“０”、ＯＲ回路４３の出力信号＝“０”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“０”、選択制御信号ＳＣ＝“０”となり、シフトレジスタ１６は、比較部１５が出力する比較結果信号Ｃ０〜Ｃ３をキャプチャできる状態となる。また、ＯＲ回路３２の出力信号＝“０”、比較結果信号ＭＤＯ＝“０”となる。また、ＡＮＤ回路４０の出力信号＝“０”となる。 Further, the output signals of the flip-flops 31_0 to 31_3 are set to be “0”. As a result, the output signal of the OR circuit 42 = “0”, the output signal of the OR circuit 43 = “0”, the FBM information acquisition macro test shift enable signal FMTSE = “0”, and the selection control signal SC = “0”. Thus, the shift register 16 is ready to capture the comparison result signals C0 to C3 output from the comparison unit 15. Further, the output signal of the OR circuit 32 = “0” and the comparison result signal MDO = “0”. Further, the output signal of the AND circuit 40 is “0”.

そして、クロックＢＣＫの第ｎサイクルにおいては、ＲＡＭ１のアドレス００ｈから記憶データＤｏ０〜Ｄｏ３がリードされ、比較部１５において、出力データＤｏ０〜Ｄｏ３と期待値Ｅ０〜Ｅ３との比較が行われ、図６に示すように、比較結果信号Ｃ０〜Ｃ３が出力される。また、キャプチャ・イネーブル信号ＣＥ＝“１”とされる。この結果、ＡＮＤ回路３８の出力信号＝“１”となる。 In the nth cycle of the clock BCK, the storage data Do0 to Do3 are read from the address 00h of the RAM1, and the comparison unit 15 compares the output data Do0 to Do3 with the expected values E0 to E3. As shown, the comparison result signals C0 to C3 are output. Further, the capture enable signal CE is set to “1”. As a result, the output signal of the AND circuit 38 = “1”.

この結果、クロックＢＣＫの第ｎ＋１サイクルにおいては、比較結果信号Ｃ０〜Ｃ３は、フリップフロップ３１＿０〜３１＿３にキャプチャされ、図７に示すように、フリップフロップ３１＿０の出力信号＝比較結果信号Ｃ０、フリップフロップ３１＿１の出力信号＝比較結果信号Ｃ１、フリップフロップ３１＿２の出力信号＝比較結果信号Ｃ２、フリップフロップ３１＿３の出力信号＝比較結果信号Ｃ３となる。 As a result, in the (n + 1) th cycle of the clock BCK, the comparison result signals C0 to C3 are captured by the flip-flops 31_0 to 31_3, and as shown in FIG. 7, the output signal of the flip-flop 31_0 = the comparison result signal C0, the flip-flop 31_1 output signal = comparison result signal C1, flip-flop 31_2 output signal = comparison result signal C2, and flip-flop 31_3 output signal = comparison result signal C3.

また、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“１”となり、シフトフラグ用フリップフロップ３９は、シフトフラグ“１”を出力する。この結果、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”となり、比較結果信号ＭＤＯ＝比較結果信号Ｃ３となる。また、ＯＲ回路４３＝“１”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”、ＡＮＤ回路３８の出力信号＝“０”となる。 Further, the output signal FSAEN of the shift flag flip-flop 39 becomes “1”, and the shift flag flip-flop 39 outputs the shift flag “1”. As a result, the output signal of the OR circuit 42 = “1”, the output signal of the OR circuit 32 = “1”, and the comparison result signal MDO = the comparison result signal C3. Also, the OR circuit 43 = “1”, the FBM information acquisition macro test shift enable signal FMTSE = “1”, the selection control signal SC = “1”, and the output signal of the AND circuit 38 = “0”.

この結果、セレクタ３０＿０はセレクタ４１の出力信号を選択する状態、セレクタ３０＿１はフリップフロップ３１＿０の出力信号を選択する状態、セレクタ３０＿２はフリップフロップ３１＿１の出力信号を選択する状態、セレクタ３０＿３はフリップフロップ３１＿２の出力信号を選択する状態になる。 As a result, the selector 30_0 selects the output signal of the selector 41, the selector 30_1 selects the output signal of the flip-flop 31_0, the selector 30_2 selects the output signal of the flip-flop 31_1, and the selector 30_3 does the flip-flop 31_2. The output signal is selected.

また、ＡＮＤ回路４０の出力信号＝“１”となり、セレクタ４１は、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮを選択する状態となり、フリップフロップ３１＿０のデータ入力端子Ｄには、シフトフラグ用フリップフロップ３９が出力するシフトフラグ“１”が供給される状態となる。即ち、シフトレジスタ１６はシフト動作可能な状態となる。また、キャプチャ・イネーブル信号ＣＥ＝“０”とされる。 Further, the output signal of the AND circuit 40 is “1”, the selector 41 is in a state of selecting the output signal FSAEN of the shift flag flip-flop 39, and the shift flag flip-flop is connected to the data input terminal D of the flip-flop 31_0. The shift flag “1” output from 39 is supplied. That is, the shift register 16 is ready for a shift operation. Further, the capture enable signal CE is set to “0”.

この結果、クロックＢＣＫの第ｎ＋２サイクルにおいては、図８に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０の出力信号＝シフトフラグ“１”、フリップフロップ３１＿１の出力信号＝比較結果信号Ｃ０、フリップフロップ３１＿２の出力信号＝比較結果信号Ｃ１、フリップフロップ３１＿３の出力信号Ｃ２、比較結果信号ＭＤＯ＝比較結果信号Ｃ２となる。なお、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”、ＯＲ回路４３の出力信号＝“１”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”の状態は維持される。 As a result, in the (n + 2) th cycle of the clock BCK, as shown in FIG. 8, the output signal FSAEN = “0” of the shift flag flip-flop 39, the output signal of the flip-flop 31_0 = the shift flag “1”, and the flip-flop 31_1. Output signal = comparison result signal C0, output signal of flip-flop 31_2 = comparison result signal C1, output signal C2 of flip-flop 31_3, comparison result signal MDO = comparison result signal C2. Note that the output signal of the OR circuit 42 is “1”, the output signal of the OR circuit 32 is “1”, the output signal of the OR circuit 43 is “1”, and the FBM information acquisition macro test shift enable signal FMTSE = “1”. ", The state of the selection control signal SC =" 1 "is maintained.

この結果、クロックＢＣＫの第ｎ＋３サイクルにおいては、図９に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０の出力信号＝“０”、フリップフロップ３１＿１の出力信号＝シフトフラグ“１”、フリップフロップ３１＿２の出力信号＝比較結果信号Ｃ０、フリップフロップ３１＿３の出力信号＝比較結果信号Ｃ１、比較結果信号ＭＤＯ＝比較結果信号Ｃ１となる。なお、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”、ＯＲ回路４３の出力信号＝“１”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”の状態は維持される。 As a result, in the (n + 3) th cycle of the clock BCK, as shown in FIG. 9, the output signal FSAEN = “0” of the shift flag flip-flop 39, the output signal = “0” of the flip-flop 31_0, and the output of the flip-flop 31_1 Signal = shift flag “1”, output signal of flip-flop 31_2 = comparison result signal C0, output signal of flip-flop 31_3 = comparison result signal C1, and comparison result signal MDO = comparison result signal C1. Note that the output signal of the OR circuit 42 is “1”, the output signal of the OR circuit 32 is “1”, the output signal of the OR circuit 43 is “1”, and the FBM information acquisition macro test shift enable signal FMTSE = “1”. ", The state of the selection control signal SC =" 1 "is maintained.

この結果、クロックＢＣＫの第ｎ＋４サイクルにおいては、図１０に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０、３１＿１の出力信号＝“０”、フリップフロップ３１＿２の出力信号＝シフトフラグ“１”、フリップフロップ３１＿３の出力信号＝比較結果信号Ｃ０、比較結果信号ＭＤＯ＝比較結果信号Ｃ０となる。なお、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”、ＯＲ回路４３の出力信号＝“１”、マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”の状態は維持される。 As a result, in the (n + 4) th cycle of the clock BCK, as shown in FIG. 10, the output signal FSAEN = “0” of the shift flag flip-flop 39, the output signals of the flip-flops 31_0 and 31_1 = “0”, and the flip-flop 31_2. Output signal = shift flag “1”, output signal of the flip-flop 31_3 = comparison result signal C0, comparison result signal MDO = comparison result signal C0. The output signal of the OR circuit 42 = “1”, the output signal of the OR circuit 32 = “1”, the output signal of the OR circuit 43 = “1”, the macro test shift enable signal FMTSE = “1”, selection control The state of the signal SC = "1" is maintained.

この結果、クロックＢＣＫの第ｎ＋５サイクルにおいては、図１１に示すように、フリップフロップ３１＿３の出力信号＝“１”となるが、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０〜３１＿２の出力信号＝“０”、ＯＲ回路４２の出力信号＝“０”、ＯＲ回路３２の出力信号＝“０”となるので、フリップフロップ３１＿３が出力するシフトフラグ“１”は、ＡＮＤ回路３３によりマスクされ、比較結果信号ＭＤＯ＝“０”となる。 As a result, in the (n + 5) th cycle of the clock BCK, as shown in FIG. 11, the output signal of the flip-flop 31_3 = “1”, but the output signal FSAEN = “0” of the shift flag flip-flop 39, Since the output signal of 31_0 to 31_2 = “0”, the output signal of the OR circuit 42 = “0”, and the output signal of the OR circuit 32 = “0”, the shift flag “1” output from the flip-flop 31_3 is AND Masked by the circuit 33, the comparison result signal MDO = "0".

そして、クロックＢＣＫの第ｎ＋６サイクルにおいては、図１２に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０〜３１＿３の出力信号＝“０”、ＯＲ回路４３の出力＝“０”となる。 Then, in the (n + 6) th cycle of the clock BCK, as shown in FIG. 12, the output signal FSAEN = “0” of the shift flag flip-flop 39, the output signal = “0” of the flip-flops 31_0 to 31_3, Output = “0”.

この結果、ＡＮＤ回路４４が出力するＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“０”、ＯＲ回路３７が出力する選択制御信号ＳＣ＝“０”、ＡＮＤ回路４０の出力信号＝“０”となり、シフトレジスタ１６は、比較部１５が出力する比較結果信号Ｃ０〜Ｃ３をキャプチャできる状態に戻る。次に、同様にして、アドレス０１ｈの記憶データＤｏ０〜Ｄｏ３がリードされ、比較結果信号Ｃ０〜Ｃ３のシフトが行われ、以下、この動作がアドレスＦＦｈまで繰り返される。 As a result, the FBM information acquisition macro test shift enable signal FMTSE = "0" output from the AND circuit 44, the selection control signal SC = "0" output from the OR circuit 37, and the output signal of the AND circuit 40 = "0". The shift register 16 returns to a state where the comparison result signals C0 to C3 output from the comparison unit 15 can be captured. Next, similarly, the storage data Do0 to Do3 at the address 01h are read, the comparison result signals C0 to C3 are shifted, and this operation is repeated until the address FFh.

図１３〜図１７はシフトレジスタ１６、マスク回路１７及び制御回路１８の動作を具体的に示すタイミングチャートであり、図１３はＲＡＭ１のアドレス００ｈ〜０２ｈの出力データＤｏ０〜Ｄｏ３が期待値Ｅ０〜Ｅ３に一致した場合、図１４はＲＡＭ１のアドレス００ｈの出力データＤｏ０が期待値Ｅ０と不一致の場合、図１５はＲＡＭ１のアドレス００ｈの出力データＤｏ１が期待値Ｅ１と不一致の場合、図１６はＲＡＭ１のアドレス００ｈの出力データＤｏ２が期待値Ｅ２と不一致の場合、図１７はＲＡＭ１のアドレス００ｈの出力データＤｏ３が期待値Ｅ３と不一致の場合を示している。 13 to 17 are timing charts specifically showing the operation of the shift register 16, the mask circuit 17 and the control circuit 18, and FIG. 13 shows the output data Do0 to Do3 at addresses 00h to 02h of the RAM 1 as expected values E0 to E3. 14 shows that the output data Do0 at address 00h of RAM1 does not match the expected value E0, FIG. 15 shows that the output data Do1 at address 00h of RAM1 does not match the expected value E1, and FIG. When the output data Do2 at the address 00h does not match the expected value E2, FIG. 17 shows the case where the output data Do3 at the address 00h in the RAM 1 does not match the expected value E3.

以上のように、本発明の一実施形態５０においては、ＢＩＳＴ回路９は、ＲＡＭ１のアドレス毎に出力データＤｏ０〜Ｄｏ３と期待値Ｅ０〜Ｅ３とを比較し、出力データと期待値が一致するビットの比較結果を“０”で表し、出力データと期待値が不一致のビットの比較結果を“１”で表す比較結果信号Ｃ０〜Ｃ３（ＭＤＯ）を外部にシリアル出力する。 As described above, in the embodiment 50 of the present invention, the BIST circuit 9 compares the output data Do0 to Do3 with the expected values E0 to E3 for each address of the RAM 1 and the output data and the expected value match. The comparison result signals C0 to C3 (MDO) representing the comparison result of “0” and the comparison result of the bit whose output data does not match the expected value as “1” are serially output to the outside.

そこで、テスタ５３内に本発明の一実施形態５０が出力する比較結果信号ＭＤＯの期待値を格納する期待値メモリ５６を備える必要があるが、比較結果信号ＭＤＯはシリアル出力され、かつ、正常ビットの値は“０”であるので、１個のＢＳＩＴ回路９が出力する比較結果信号ＭＤＯに対しては、期待値メモリ５６に、期待値として１ビットの“０”を格納すると共に、テストの種類に応じたテストサイクル数を格納すれば足りる。 Therefore, it is necessary to provide an expected value memory 56 for storing the expected value of the comparison result signal MDO output by the embodiment 50 of the present invention in the tester 53. However, the comparison result signal MDO is output serially and is a normal bit. Since the value of “0” is “0”, for the comparison result signal MDO output from one BSIT circuit 9, 1-bit “0” is stored in the expected value memory 56 as the expected value, and the test It is enough to store the number of test cycles according to the type.

即ち、本発明の一実施形態５０によれば、テスタ５３内に備えるべき期待値メモリ５６は、テスト対象メモリのアドレス毎の期待値を格納する必要はなく、テスタ５３のピン数に応じた１ワード分の容量と、テストの種類に応じたテストサイクル数を格納する容量があれば足りる。したがって、期待値メモリ５６の容量の大幅な削減を行うことができる。 That is, according to one embodiment 50 of the present invention, the expected value memory 56 to be provided in the tester 53 does not need to store the expected value for each address of the test target memory, and is 1 according to the number of pins of the tester 53. It is enough to have a capacity for storing the number of words and the number of test cycles corresponding to the type of test. Therefore, the capacity of the expected value memory 56 can be greatly reduced.

また、テスタ５３に対する期待値情報として、比較結果信号ＭＤＯからの期待値としての“０”を含む１ワード分のデータと、テストの種類に応じたテストサイクル数を入力すれば足り、テスタ操作の簡易化を図ることができる。したがって、本発明の一実施形態によれば、テスタのコスト削減及びテスタ操作の簡易化によるテストのコスト削減を図ることができる。 Further, as expected value information for the tester 53, it is sufficient to input data for one word including “0” as an expected value from the comparison result signal MDO and the number of test cycles corresponding to the type of test. Simplification can be achieved. Therefore, according to one embodiment of the present invention, it is possible to reduce the cost of the test by reducing the cost of the tester and simplifying the tester operation.

本発明の一実施形態の要部の構成図である。It is a block diagram of the principal part of one Embodiment of this invention. 本発明の一実施形態が備えるシグネチャ解析回路、マスク回路及び制御回路の構成図である。It is a block diagram of the signature analysis circuit, mask circuit, and control circuit with which one Embodiment of this invention is provided. 本発明の一実施形態が搭載するＲＡＭのＢＩＳＴ手法によるテストを行うために本発明の一実施形態とテスタと不良情報解析装置とを接続した状態を示す図である。It is a figure which shows the state which connected one Embodiment of this invention, the tester, and the defect information analysis apparatus, in order to perform the test by the BIST technique of RAM mounted in one Embodiment of this invention. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。It is a circuit diagram which shows operation | movement of the shift register in a BIST circuit with which one Embodiment of this invention is provided, a mask circuit, and a control circuit. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。4 is a timing chart specifically showing operations of a shift register, a mask circuit, and a control circuit in a BIST circuit included in an embodiment of the present invention. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。4 is a timing chart specifically showing operations of a shift register, a mask circuit, and a control circuit in a BIST circuit included in an embodiment of the present invention. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。4 is a timing chart specifically showing operations of a shift register, a mask circuit, and a control circuit in a BIST circuit included in an embodiment of the present invention. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。4 is a timing chart specifically showing operations of a shift register, a mask circuit, and a control circuit in a BIST circuit included in an embodiment of the present invention. 本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。4 is a timing chart specifically showing operations of a shift register, a mask circuit, and a control circuit in a BIST circuit included in an embodiment of the present invention.

Explanation of symbols

１…ＲＡＭ
２…ライトイネーブル信号（ＷＥ）入力端子
３…アドレス（Ａ０〜Ａ７）入力端子群
４…データ（Ｄｉ０〜Ｄｉ３）入力端子群
５〜８…データ（Ｄｏ０〜Ｄｏ３）出力端子
９…ＢＩＳＴ回路
１０…有限状態遷移マシン
１１…コマンド生成回路
１２…アドレス生成回路
１３…パターン生成回路
１４…シグネチャ解析回路
１５…比較部
１５＿０〜１５＿３…比較回路
１６…シフトレジスタ
１６＿０〜１６＿３…フリップフロップ部
１７…マスク回路
１８…制御回路
１９、２０…クロック生成回路
２１…マルチプレクサ
３０＿０〜３０＿３…セレクタ
３１＿０〜３１＿３…フリップフロップ
３２…ＯＲ回路
３３…ＡＮＤ回路
３４…シフトイネーブル信号（ＳＥ）入力端子
３５…ＦＢＭモード選択信号（ＦＭＯＤＥ）入力端子
３６…キャプチャ・イネーブル信号（ＣＥ）入力端子
３７…ＯＲ回路
３８…ＡＮＤ回路
３９…シフトフラグ用フリップフロップ
４０…ＡＮＤ回路
４１…セレクタ
４２、４３…ＯＲ回路
４４…ＡＮＤ回路
５０…本発明の一実施形態
５１…テストコード信号（ＭＤＩ）入力端子
５２…比較結果信号（ＭＤＯ）出力端子
５３…テスタ
５４…テストコード格納メモリ
５５…テストコード信号（ＭＤＩ）出力端子
５６…期待値メモリ
５７…比較結果信号（ＭＤＯ）入力端子
５８…比較部
５９…フェイルメモリ
６０…比較結果出力端子
６１…不良情報解析装置

1 ... RAM
2 ... Write enable signal (WE) input terminal 3 ... Address (A0-A7) input terminal group 4 ... Data (Di0-Di3) input terminal group 5-8 ... Data (Do0-Do3) output terminal 9 ... BIST circuit 10 ... Finite state transition machine 11 ... command generation circuit 12 ... address generation circuit 13 ... pattern generation circuit 14 ... signature analysis circuit 15 ... comparison unit 15_0 to 15_3 ... comparison circuit 16 ... shift register 16_0 to 16_3 ... flip-flop unit 17 ... mask circuit 18 Control circuit 19, 20 Clock generation circuit 21 Multiplexer 30_0 to 30_3 Selector 31_0 to 31_3 Flip-flop 32 OR circuit 33 AND circuit 34 Shift enable signal (SE) input terminal 35 FBM mode selection signal (FMODE) ) Input terminal 36 ... Capture enable signal (CE) input terminal 37 ... OR circuit 38 ... AND circuit 39 ... shift flag flip-flop 40 ... AND circuit 41 ... selector 42, 43 ... OR circuit 44 ... AND circuit 50 ... One embodiment of the present invention 51 ... test code signal (MDI) input terminal 52 ... comparison result signal (MDO) output terminal 53 ... tester 54 ... test code storage memory 55 ... test code signal (MDI) output terminal 56 ... expected value memory 57 ... comparison result signal (MDO) ) Input terminal 58... Comparison unit 59. Fail memory 60... Comparison result output terminal 61.

Claims

A semiconductor integrated circuit device including a memory having a word length of a plurality of bits and a BIST circuit for testing the memory,
The BIST circuit compares the output data of each bit with an expected value for each address of the memory, and represents a comparison result of a bit where the output data and the expected value match with one logical value, A semiconductor integrated circuit device configured to serially output a comparison result signal representing a comparison result of bits having mismatched expected values with the other logical value.

The BIST circuit
The output data of each bit is compared with the expected value for each address of the memory, the comparison result of the bit where the output data and the expected value match is represented by one logical value, and the output data and the expected value do not match A comparison unit that outputs in parallel a comparison result signal representing the comparison result of the bits of the other logical value;
A shift register for parallel input of the comparison result signal output in parallel by the comparison unit, and shift and serial output;
A mask circuit that performs output control of the serial output signal of the shift register to the outside and outputs only the comparison result signal output by the comparison unit;
The semiconductor integrated circuit device according to claim 1, further comprising a control circuit that controls a shift operation of the shift register and a mask operation of the mask circuit.

The control circuit applies the first logic signal of the other logic value to the serial input node of the shift register when performing a shift operation after the shift register inputs the comparison result signal in parallel, The circuit further comprises means for supplying a second logic signal of the one logic value to the serial input node of the shift register from the cycle until the shift register inputs the next comparison result signal in parallel. A semiconductor integrated circuit device according to 1.

The control circuit outputs the second logic from the serial output node of the shift register in the next cycle when the first logic signal applied to the serial input node of the shift register is output from the serial output node of the shift register. 4. The semiconductor integrated circuit device according to claim 3, further comprising means for controlling the shift register so that the next comparison result signal can be input in parallel when a signal is output.