JP2008008980A - Driving circuit of plasma display panel and plasma display device - Google Patents
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Abstract
Description
本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイパネルの駆動回路およびプラズマディスプレイ装置に関する。 The present invention relates to a plasma display panel drive circuit and a plasma display device used for a wall-mounted television or a large monitor.
AC型として代表的な交流面放電型プラズマディスプレイパネル(以下、「PDP」と略記する)は、面放電を行う走査電極および維持電極を配列して形成したガラス基板からなる前面板と、データ電極を配列して形成したガラス基板からなる背面板とを、両電極がマトリックスを組むように、しかも間隙に放電空間を形成するように平行に対向配置し、その外周部をガラスフリット等の封着材によって封着することにより構成されている。そして、前面板と背面板との両基板間には、隔壁によって区画された放電セルが設けられ、この隔壁間のセル空間に蛍光体層が形成された構成である。このような構成のPDPにおいては、ガス放電により紫外線を発生させ、この紫外線で赤色(R)、緑色(G)および青色(B)の各色の蛍光体を励起して発光させることによりカラー表示を行っている。 An AC surface discharge type plasma display panel (hereinafter abbreviated as “PDP”) representative of an AC type includes a front plate made of a glass substrate formed by arranging scan electrodes and sustain electrodes for performing surface discharge, and data electrodes. And a back plate made of a glass substrate formed by arranging the electrodes in parallel so as to form a discharge space in the gap so that both electrodes form a matrix, and the outer periphery thereof is a sealing material such as glass frit It is comprised by sealing by. Discharge cells partitioned by barrier ribs are provided between both the front and back substrates, and a phosphor layer is formed in the cell space between the barrier ribs. In the PDP having such a configuration, ultraviolet light is generated by gas discharge, and phosphors of each color of red (R), green (G), and blue (B) are excited by the ultraviolet light to emit light, thereby performing color display. Is going.
図9は、PDP10の構造を示す斜視図である。第1の基板であるガラス製の前面板20上には、ストライプ状の走査電極22とストライプ状の維持電極23とで対をなす表示電極が複数対形成されている。そして走査電極22と維持電極23とを覆うように誘電体層24が形成され、その誘電体層24上に保護層25が形成されている。
FIG. 9 is a perspective view showing the structure of the
第2の基板である背面板30上には、走査電極22および維持電極23と立体交差するように複数のストライプ状のデータ電極32が形成され、誘電体層33で覆われている。誘電体層33上にはデータ電極32と平行に複数の隔壁34が配置され、この隔壁34間の誘電体層33上に蛍光体層35が設けられている。また、データ電極32は隣り合う隔壁34の間の位置に配置されている。
A plurality of stripe-
これら前面板20と背面板30とは、走査電極22および維持電極23とデータ電極32とが直交するように、微小な放電空間を挟んで対向配置されるとともに、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばネオン(Ne)とキセノン(Xe)の混合ガスが放電ガスとして封入されている。放電空間は、隔壁34によって複数の区画に仕切られており、各区画の蛍光体層35としては、赤色(R)、緑色(G)および青色(B)の各色に発光する蛍光体層が順次配置されている。
The
以上の構成により、走査電極22および維持電極23とデータ電極32とが交差する部分に放電セルが形成され、各色に発光する蛍光体層35が形成された隣接する3つの放電セルにより1つの画素が構成される。この画素を構成する放電セルが形成された領域が画像表示領域となり、画像表示領域の周囲は、ガラスフリットが形成された領域等のように画像表示が行われない非表示領域となる。
With the above configuration, a discharge cell is formed at a portion where the
図10は、PDP10の電極配列図である。行方向にn行の走査電極SC1〜SCn(図9の走査電極22)とn行の維持電極SU1〜SUn(図9の維持電極23)とが交互に配列され、列方向にはm列のデータ電極D1〜Dm(図9のデータ電極32)が配列されている。そして、一対の走査電極SCi、維持電極SUi(i=1〜n)と1つのデータ電極Dj(j=1〜m)とを含む放電セルCi,jが放電空間内に形成され、放電セルCの総数は(m×n)個になる。
FIG. 10 is an electrode array diagram of the
このような構成のPDP10においては、ガス放電により紫外線を発生させ、その紫外線でR、G、Bの各色の蛍光体を励起して発光させることによりカラー表示を行っている。また、PDP10は、1フィールド期間を複数のサブフィールドに分割し、発光させるサブフィールドの組み合わせによって駆動されることにより階調表示を行う。各サブフィールドは初期化期間、書込み期間および維持期間からなり、画像データを表示するために、初期化期間、書込み期間および維持期間でそれぞれ異なる信号波形が各電極に印加される。
In the
図11は、PDP10の各電極に印加される各駆動電圧波形を示す図である。図11に示すように、各サブフィールドは初期化期間、書込み期間、維持期間を有している。また、それぞれのサブフィールドでは、発光期間の重みを変えるため維持期間における維持パルスの数が異なる以外はほぼ同様の動作が行われ、各サブフィールドにおける動作原理もほぼ同様であるので、ここでは1つのサブフィールドについてのみ動作を説明する。
FIG. 11 is a diagram illustrating each drive voltage waveform applied to each electrode of the
まず、初期化期間では、例えば、正のパルス電圧を全ての走査電極SC1〜SCnに印加し、走査電極SC1〜SCnおよび維持電極SU1〜SUnを覆う誘電体層24上の保護層25および蛍光体層35上に必要な壁電荷を蓄積する。加えて、放電遅れを小さくして書込み放電を安定して発生させるためのプライミング(放電のための起爆剤=励起粒子)を発生させるという働きを持つ。
First, in the initialization period, for example, a positive is applied to the pulse voltage all scan electrodes SC 1 to SC n and scan electrodes SC 1 to SC n and sustain electrodes SU 1 to cover the to SU n on the
具体的には、初期化期間の前半部では、データ電極D1〜Dm、維持電極SU1〜SUnをそれぞれ0(V)に保持し、走査電極SC1〜SCnには、データ電極D1〜Dmに対して放電開始電圧以下の電圧Vi1から、放電開始電圧を超える電圧Vi2に向かって緩やかに上昇する傾斜波形電圧を印加する。この傾斜波形電圧が上昇する間に、走査電極SC1〜SCnと維持電極SU1〜SUn、データ電極D1〜Dmとの間でそれぞれ1回目の微弱な初期化放電が起こる。そして、走査電極SC1〜SCn上部に負の壁電圧が蓄積されるとともに、データ電極D1〜Dm上部および維持電極SU1〜SUn上部には正の壁電圧が蓄積される。ここで、電極上部の壁電圧とは、電極を覆う誘電体層上に蓄積された壁電荷により生じる電圧を表す。 Specifically, in the first half of the initializing period, holds the data electrodes D 1 to D m, sustain electrodes SU 1 to SU n in each 0 (V), the scan electrodes SC 1 to SC n, data electrodes from D 1 to D discharge start voltage or less voltage to m Vi1, applying a ramp waveform voltage gradually rises toward the voltage Vi2 exceeding the discharge start voltage. While this ramp waveform voltage rises, the first weak initializing discharge occurs between scan electrodes SC 1 to SC n and sustain electrodes SU 1 to SU n and data electrodes D 1 to D m , respectively. Negative wall voltage is accumulated on scan electrodes SC 1 to SC n, and positive wall voltage is accumulated on data electrodes D 1 to D m and sustain electrodes SU 1 to SU n . Here, the wall voltage at the top of the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode.
初期化期間の後半部では、維持電極SU1〜SUnを正電圧Veに保ち、走査電極SC1〜SCnには、維持電極SU1〜SUnに対して放電開始電圧以下となる電圧Vi3から放電開始電圧を超える電圧Vi4に向かって緩やかに下降する傾斜波形電圧を印加する。この間に、走査電極SC1〜SCnと維持電極SU1〜SUn、データ電極D1〜Dmとの間でそれぞれ2回目の微弱な初期化放電が起こる。そして、走査電極SC1〜SCn上部の負の壁電圧および維持電極SU1〜SUn上部の正の壁電圧が弱められ、データ電極D1〜Dm上部の正の壁電圧は書込み動作に適した値に調整される。以上により初期化動作が終了する(以下、初期化期間に各電極に印加される駆動電圧波形を「初期化波形」と略記する)。 In the latter half of the initializing period, maintaining the sustain electrodes SU 1 to SU n to a positive voltage Ve, the scan electrodes SC 1 to SC n, equal to or less than the discharge start voltage with respect to sustain electrodes SU 1 to SU n voltage Vi3 Is applied with a ramp waveform voltage that gradually falls toward voltage Vi4 exceeding the discharge start voltage. During this period, a second weak initializing discharge occurs between the scan electrodes SC 1 to SC n and the sustain electrodes SU 1 to SU n and the data electrodes D 1 to D m , respectively. Then, the negative wall voltage above scan electrodes SC 1 -SC n and the positive wall voltage above sustain electrodes SU 1 -SU n are weakened, and the positive wall voltage above data electrodes D 1 -D m is used for the write operation. It is adjusted to a suitable value. This completes the initialization operation (hereinafter, the drive voltage waveform applied to each electrode during the initialization period is abbreviated as “initialization waveform”).
次に、書込み期間では、全ての走査電極SC1〜SCnに順次負の走査パルスを印加することによって走査を行う。そして、走査電極SC1〜SCnを走査している間に、表示データにもとづきデータ電極D1〜Dmに正の書込みパルス電圧を印加する。こうして走査電極SC1〜SCnとデータ電極D1〜Dmとの間に書込み放電が発生し、走査電極SC1〜SCn上の保護層25の表面に壁電荷が形成される。
Next, in the address period, scanning is performed by sequentially applying negative scan pulses to all the scan electrodes SC 1 to SC n . Then, while scanning the scan electrodes SC 1 to SC n , a positive address pulse voltage is applied to the data electrodes D 1 to D m based on the display data. Thus, an address discharge is generated between scan electrodes SC 1 to SC n and data electrodes D 1 to D m, and wall charges are formed on the surface of
具体的には、書込み期間では、走査電極SC1〜SCnを一旦電圧Vscnに保持する。次に、放電セルCp,1〜Cp,m(pは1〜nの整数)の書込み動作では、走査電極SCpに走査パルス電圧(−Vad)を印加するとともに、データ電極D1〜Dmのうちp行目に表示すべき映像信号に対応するデータ電極Dq(DqはD1〜Dmのうち映像信号にもとづき選択されるデータ電極)に正の書込みパルス電圧Vdを印加する。こうして、書込みパルス電圧が印加されたデータ電極Dqと走査パルス電圧が印加された走査電極SCpとの交差部に対応する放電セルCp、qで書込み放電が発生する。この書込み放電により放電セルCp,qの走査電極SCp上部に正電圧が蓄積され、維持電極SUp上部に負電圧が蓄積されて、書込み動作が終了する。以下、同様の書込み動作をn行目の放電セルCn,qに至るまで行い、書込み動作が終了する。 Specifically, in the address period, scan electrodes SC 1 to SC n are temporarily held at voltage Vscn. Next, in the address operation of the discharge cells C p, 1 to C p, m (p is an integer of 1 to n), a scan pulse voltage (−Vad) is applied to the scan electrode SC p and the data electrodes D 1 to applying a positive write pulse voltage Vd to the D data electrode corresponding to a video signal to be displayed on the p-th row of the m D q (D q data electrodes selected based on the video signal of the D 1 to D m) To do. Thus, an address discharge is generated in the discharge cells C p and q corresponding to the intersection between the data electrode D q to which the address pulse voltage is applied and the scan electrode SC p to which the scan pulse voltage is applied. By this address discharge, a positive voltage is accumulated on the scan electrode SC p of the discharge cell C p, q and a negative voltage is accumulated on the sustain electrode SU p , and the address operation is completed. Thereafter, the same address operation is performed until the discharge cell C n, q in the n- th row , and the address operation is completed.
続く維持期間では、一定の期間、走査電極SC1〜SCnと維持電極SU1〜SUnとの間に放電を維持するのに充分な電圧を印加する。これにより、走査電極SC1〜SCnと維持電極SU1〜SUnとの間に放電プラズマが生成され、一定の期間、蛍光体層を励起発光させる。このとき、書込み期間において書込みパルス電圧が印加されなかった放電空間では、放電は発生せず蛍光体層35の励起発光は起こらない。
In the subsequent sustain period, applying a sufficient voltage to maintain the discharge between the fixed period, the scan electrodes SC 1 to SC n and sustain electrodes SU 1 to SU n. Thus, the scan electrodes SC 1 discharge plasma between to SC n and sustain electrodes SU 1 to SU n are generated, a period of time, to excite the phosphor to emit light layer. At this time, in the discharge space where the address pulse voltage is not applied in the address period, no discharge occurs and excitation light emission of the
具体的には、維持期間では、走査電極SC1〜SCnを0(V)に一旦戻した後、維持電極SU1〜SUnを0(V)に戻す。その後、走査電極SC1〜SCnに正の維持パルス電圧Vsusを印加する。このとき、書込み放電を起こした放電セルCp,qにおける走査電極SCp上部と維持電極SUp上部との間の電圧は、正の維持パルス電圧Vsusに加えて、書込み期間において走査電極SCp上部および維持電極SUp上部に蓄積された壁電圧が加算されて、放電開始電圧より大きくなり、1回目の維持放電が発生する。そして、維持放電を起こした放電セルCp,qでは、維持放電発生時における走査電極SCpと維持電極SUpとの電位差を打ち消すように走査電極SCp上部に負電圧が蓄積され、維持電極SUp上部に正電圧が蓄積される。こうして、1回目の維持放電が終了する。 Specifically, in the sustain period, scan electrodes SC 1 to SC n are once returned to 0 (V), and then sustain electrodes SU 1 to SU n are returned to 0 (V). Thereafter, positive sustain pulse voltage Vsus is applied to scan electrodes SC 1 to SC n . At this time, the voltage between the discharge cell C p having generated the address discharge, the scan electrode SC p upper part of q and sustain electrode SU p top, in addition to the positive sustain pulse voltage Vsus, scanning in the address periods electrode SC p It is subject to and sustain electrode SU p accumulated wall voltage in the upper, larger than the discharge start voltage, first sustain discharge is generated. In discharge cell C p, q in which the sustain discharge has occurred, a negative voltage is accumulated on scan electrode SC p so as to cancel the potential difference between scan electrode SC p and sustain electrode SU p when the sustain discharge occurs. A positive voltage is accumulated on the top of SU p . Thus, the first sustain discharge is completed.
1回目の維持放電の後、走査電極SC1〜SCnを0(V)に戻し、その後、維持電極SU1〜SUnにVsusを印加する。このとき、1回目の維持放電を起こした放電セルCp,qにおける走査電極SCp上部と維持電極SUp上部との間の電圧は、正の維持パルス電圧Vsusに加えて、1回目の維持放電において走査電極SCp上部および維持電極SUp上部に蓄積された壁電圧が加算されて放電開始電圧より大きくなり、2回目の維持放電が発生する。以降同様に、走査電極SC1〜SCnと維持電極SU1〜SUnとに維持パルスを交互に印加することにより、書込み放電を起こした放電セルCp,qに対して維持パルスの回数だけ維持放電が継続して行われる。なお、書込み放電を起こしていない放電セルは壁電荷が存在しないため、放電空間内の電圧は維持パルス電圧Vsusを印加しても放電開始電圧に到達しない。したがって、放電が発生しない。 After the first sustain discharge, scan electrodes SC 1 to SC n are returned to 0 (V), and then Vsus is applied to sustain electrodes SU 1 to SU n . At this time, the voltage between the upper part of scan electrode SC p and upper part of sustain electrode SU p in discharge cell C p, q in which the first sustain discharge has occurred is maintained for the first time in addition to positive sustain pulse voltage Vsus. In discharge, the wall voltage accumulated on scan electrode SC p and sustain electrode SU p is added to become higher than the discharge start voltage, and a second sustain discharge is generated. Hereinafter, similarly, by applying a sustain pulse alternately to the scan electrodes SC 1 to SC n and sustain electrodes SU 1 to SU n, the discharge cell C p having generated the address discharge, the number of times of sustain pulses to q The sustain discharge is continuously performed. Note that since no wall charges exist in the discharge cells in which no address discharge has occurred, the voltage in the discharge space does not reach the discharge start voltage even when the sustain pulse voltage Vsus is applied. Therefore, no discharge occurs.
図12は、PDP10を組み込んだプラズマディスプレイ装置の電気的構成を示すブロック図である。図12に示すプラズマディスプレイ装置は、ADコンバータ1、映像信号処理回路2、サブフィールド処理回路3、データ電極駆動回路4、走査電極駆動回路5、および維持電極駆動回路6、およびPDP10を備えている。
FIG. 12 is a block diagram showing an electrical configuration of a plasma display device incorporating the
ADコンバータ1は、入力されたアナログの映像信号をデジタルの映像信号に変換する。映像信号処理回路2は、入力されたデジタルの映像信号を発光期間の重みの異なる複数のサブフィールドの組み合わせによってPDP10に発光表示するため、1フィールドの映像信号から各サブフィールドの制御を行うサブフィールドデータに変換する。サブフィールド処理回路3は、映像信号処理回路2で作成されたサブフィールドデータから、データ電極駆動回路用制御信号、走査電極駆動回路用制御信号および維持電極駆動回路用制御信号を生成し、データ電極駆動回路4、走査電極駆動回路5、維持電極駆動回路6へそれぞれ出力する。
The
PDP10は、上述したとおり、行方向にn行の走査電極SC1〜SCn(図9の走査電極22)とn行の維持電極SU1〜SUn(図9の維持電極23)とが交互に配列され、列方向にm列のデータ電極D1〜Dm(図9のデータ電極32)が配列されている。そして、一対の走査電極SCi、維持電極SUi(i=1〜n)と1つのデータ電極Dj(j=1〜m)とを含む放電セルCi,jが放電空間内に(m×n)個形成され、赤色、緑色および青色の各色に発光する3つの放電セルにより1つの画素が構成される。
As described above, the
データ電極駆動回路4は、データ電極駆動回路用制御信号にもとづいて各データ電極Djを独立して駆動する。走査電極駆動回路5は、各走査電極SC1〜SCnをそれぞれ独立して駆動することができる。そして、走査電極駆動回路用制御信号にもとづいて各走査電極SC1〜SCnを独立して駆動する。維持電極駆動回路6は、PDP10の全ての維持電極SU1〜SUnをまとめて駆動することができる。そして、維持電極駆動回路用制御信号にもとづいて維持電極SU1〜SUnを駆動する。
The data
以上のような駆動電圧を印加するためのプラズマディスプレイパネル(PDP)駆動回路の具体的な回路構成について、図13を参照して説明する。図13には、PDP駆動回路の一部である走査電極駆動回路5と維持電極駆動回路6が示される。
A specific circuit configuration of a plasma display panel (PDP) driving circuit for applying the driving voltage as described above will be described with reference to FIG. FIG. 13 shows a scan
走査電極駆動回路5は、維持回路51、初期化回路52、書込み回路53および回収回路54を備えている。維持回路51は、第一のハイサイド維持スイッチ素子S5と、第一のローサイド維持スイッチ素子S6と、電圧値Vsusの電圧源V1とを有する。回収回路54は、第一のインダクタL1と、第一の回収コンデンサC1と、第一のハイサイド回収スイッチ素子S1と、第一のローサイド回収スイッチ素子S2と、第一のハイサイド回収ダイオードD1と、第一のローサイド回収ダイオードD2とを有する。
Scan
回収回路54は、PDP10の容量性負荷(走査電極SC1〜SCnに生じた容量性負荷)と第一のインダクタL1とをLC共振させて、電力の回収および供給を行う。電力の回収時には、走査電極SC1〜SCnに生じた容量性負荷に蓄えられた電力を、第一のローサイド回収ダイオードD2および第一のローサイド回収スイッチ素子S2を介して第一の回収コンデンサC1に移動させる。電力の供給時には、第一の回収コンデンサC1に蓄えられた電力を、第一のハイサイド回収スイッチ素子S1および第一のハイサイド回収ダイオードD1を介してPDP10(走査電極SC1〜SCn)に移動させる。こうして維持期間における走査電極SC1〜SCnの駆動を行う。したがって回収回路54では、維持期間において、電源から電力を供給されることなく、LC共振によって走査電極SC1〜SCnの駆動を行うため、理論的には消費電力は0となる。
The
一方、維持回路51は、電圧値Vsusの電圧源V1から第一のハイサイド維持スイッチ素子S5を介して走査電極SC1〜SCnに電力を供給して走査電極SC1〜SCnを電圧値Vsusにクランプし、また、走査電極SC1〜SCnを第一のローサイド維持スイッチ素子S6を介して接地電位にクランプすることによって、走査電極SC1〜SCnの駆動を行う。したがって、維持回路51による走査電極SC1〜SCnの駆動時においては、電力供給のインピーダンスが非常に小さく維持パルスの立ち上がり立ち下がりは急峻になるが、電源から電力が供給されることによる消費電力が発生する。
On the other hand, the sustain
こうして維持回路51および回収回路54は、各スイッチ素子S1、S2、S5、S6の切替えによって、電力回収と電圧クランプとの動作を切替え、走査電極SC1〜SCnに印加するための維持パルスを発生する。
Thus, the sustain
なお、各スイッチ素子S1、S2、S5、S6は、MOSFET等のスイッチ動作を行う一般に知られた素子からなる。MOSFETは、一般にボディダイオードと呼ばれる寄生ダイオード(MOSFETの構造に寄生して発生するダイオード)が、スイッチ動作を行う部分に対して並列に、かつスイッチ動作を行う部分に対してアノード、カソードが逆向きに生成される(以下、このような構成を「逆並列」と記す)。そのため、スイッチ素子は、スイッチ動作が遮断状態であっても、ボディダイオードに対して順方向となる電流を流すことができる。これらのスイッチ素子は、MOSFETではなくIGBT等のスイッチ動作を行う素子を用いて、逆並列ダイオードを別途備えたものであってもよい。 Each of the switch elements S1, S2, S5, and S6 is a generally known element that performs a switch operation such as a MOSFET. A MOSFET is generally a parasitic diode called a body diode (a diode generated parasitically in the MOSFET structure) in parallel to the part that performs the switching operation, and the anode and cathode that are opposite to the part that performs the switching operation. (Hereinafter, such a configuration is referred to as “reverse parallel”). For this reason, the switch element can flow a current in the forward direction with respect to the body diode even when the switch operation is in a cut-off state. These switch elements may be provided with an antiparallel diode separately by using an element that performs a switch operation such as an IGBT instead of a MOSFET.
初期化回路52は、上記と同様の一般に知られた素子からなる、ハイサイド初期化スイッチ素子S11、ローサイド初期化スイッチ素子S12、第一の分離スイッチ素子S9、および第二の分離スイッチ素子S10とともに、電圧値Vsetの電圧源V3、および負の電圧値(−Vad)の電圧源V2を有している。そして、電圧源V3からハイサイド初期化スイッチ素子S11を介して走査電極SC1〜SCnに電力を供給し、また、電圧源V2からローサイド初期化スイッチ素子S12を介して走査電極SC1〜SCnに負の電位となる電力を供給して、初期化波形を発生する。
The
また、第二の分離スイッチ素子S10は、ハイサイド初期化スイッチ素子S11が導通(以下、スイッチ素子の導通状態を「オン」と略記する)しているときに、電圧源V3から主放電経路を通じて第一の維持スイッチ素子S5のボディダイオード(IGBTの場合は逆並列ダイオード)を通って電圧源V1に電流が流れ込むのを防ぐ。主放電経路とは、維持回路51、初期化回路52、書込み回路53、回収回路54が共通して接続され、走査電極SC1〜SCnへ供給する電力および走査電極SC1〜SCnからの回収電力が流れる経路を言う。すなわち、第二の分離スイッチ素子S10は、上記のような電流を遮断(以下、スイッチ素子の遮断状態を「オフ」と略記する)するべく配置され、ハイサイド初期化スイッチ素子S11がオンである期間は、第二の分離スイッチ素子S10はオフになる。同様に、第一の分離スイッチ素子S9は、ローサイド初期化スイッチ素子S12がオンしている時に、第一のローサイド維持スイッチ素子S6のボディダイオードを通って、接地電位から主放電経路を通じて電圧源V2に電流が流れ込むのを防ぐ。すなわち、第一の分離スイッチ素子S9は上記のような電流をオフするべく配置され、ローサイド初期化スイッチ素子S12がオンである期間は、第一の分離スイッチ素子S9はオフになる。
The second separation switch element S10 is connected to the main discharge path from the voltage source V3 when the high-side initialization switch element S11 is conducting (hereinafter, the conduction state of the switch element is abbreviated as “ON”). The current is prevented from flowing into the voltage source V1 through the body diode (an antiparallel diode in the case of IGBT) of the first sustain switch element S5. The main discharge path, maintaining
こうして初期化回路52は、図11に示したような初期化波形を発生させる。すなわち、初期化期間の前半部では、データ電極D1〜Dmに対して放電開始電圧以下の電圧Vi1から、放電開始電圧を超える電圧Vi2、すなわちVsetに向かって緩やかに上昇する傾斜波形を発生させ、初期化期間の後半部では、維持電極SU1〜SUnに対して放電開始電圧以下となる電圧Vi3から放電開始電圧を超える電圧Vi4、すなわち−Vadに向かって緩やかに下降する傾斜波形を発生させる。
Thus, the
書込み回路53は、2つの入力口を有し、スイッチ動作により2つの入力口に入力される電力のいずれか一方を出力して走査パルス波形を生成するスキャンドライバであるIC1を有する。
The write circuit 53 has two input ports, and has an
書込み期間では、全ての走査電極SC1〜SCnに順次負の走査パルスを印加することによって走査を行う。そのために、書込み期間では、電圧源V4から供給される電圧値Vscnの電力をスキャンドライバIC1の一方の入力口に入力する。また、初期化回路52のローサイド初期化スイッチ素子S12をオンにして、電圧源V2から負の電圧値(−Vad)の電力をスキャンドライバIC1の他方の入力口に入力する。そして、電圧源V4から供給される電力と電圧源V2から供給される電力のいずれか一方の電力がスキャンドライバIC1で選択され、走査電極SC1〜SCnに供給される構成としている。すなわち、スキャンドライバIC1は、負の走査パルスを印加するタイミングでは電圧源V2からの電力を、それ以外の時には電圧源V4からの電力を走査電極SC1〜SCnに供給するようにスイッチ動作する。
In the address period, scanning is performed by sequentially applying negative scan pulses to all the scan electrodes SC 1 to SC n . Therefore, in the address period, the power of the voltage value Vscn supplied from the voltage source V4 is input to one input port of the scan driver IC1. Further, the low-side initialization switch element S12 of the
なお、上述したように維持回路51を初期化回路52から電気的に分離するために、維持回路51と初期化回路52との間には、第一の分離スイッチ素子S9および第二の分離スイッチ素子S10が直列に、かつそれぞれのボディダイオードが互いに逆方向となるようにして挿入されている(以下、このような、ダイオード同士を互いに逆方向にしての接続を「バックトゥバック接続」と記す)。このような構成とすることにより、第一の分離スイッチS9および第二の分離スイッチS10を同時にオフにすれば、維持回路51から初期化回路52のハイサイド初期化スイッチ素子S11やローサイド初期化スイッチ素子S12へ流れる電流、および初期化回路52のハイサイド初期化スイッチ素子S11やローサイド初期化スイッチ素子S12から維持回路51へ流れる電流のいずれの電流も遮断することができる。
In order to electrically isolate sustain
これは、初期化回路52の電圧源V3からの電力供給時に、それよりも電位の低い維持回路51の電圧源V1の影響を受けないようにするためであり、また、初期化回路52における負の電位の電圧源V2からの電力供給時に、それよりも高い電位、すなわち維持回路51のクランプ部の接地電位(以下、「GND」と略記する)の影響を受けないようにするためである。
This is for preventing the influence of the voltage source V1 of the sustain
電圧源V3による電力供給時には、電圧値Vsetの電圧源V3から、それよりも電位の低い電圧源V1へ主放電経路を介して電流が流れ込む恐れがある。そのような場合には主放電経路の電位が電圧源V3の電位Vsetよりも低下してしまい、本来の駆動電圧波形を生成することが困難となる。また、負の電圧値(−Vad)の電圧源V2による電力供給時には、電圧源V2よりも電位の高いクランプ部のGNDから電圧源V2へ主放電経路を介して電流が流れ込む恐れがある。そのような場合には、主放電経路の電位が電圧源V2の負の電圧値(−Vad)よりも上昇してしまい、本来の駆動電圧波形を生成することが困難となる。 When power is supplied from the voltage source V3, current may flow from the voltage source V3 having the voltage value Vset to the voltage source V1 having a lower potential through the main discharge path. In such a case, the potential of the main discharge path is lower than the potential Vset of the voltage source V3, and it becomes difficult to generate the original drive voltage waveform. Further, when power is supplied from the voltage source V2 having a negative voltage value (−Vad), current may flow from the GND of the clamp unit having a higher potential than the voltage source V2 to the voltage source V2 via the main discharge path. In such a case, the potential of the main discharge path rises higher than the negative voltage value (−Vad) of the voltage source V2, and it becomes difficult to generate the original drive voltage waveform.
しかし、初期化回路52によって走査電極SC1〜SCnの駆動が行われる初期化期間において、第一の分離スイッチS9、第二の分離スイッチS10をオフにすることで、維持回路51を初期化回路52の電圧源V2および電圧源V3から電気的に分離することができ、そのような電流の流れ込みを遮断することができる。したがって、第一の分離スイッチ素子S9および第二の分離スイッチS10は、維持回路51によって走査電極SC1〜SCnの駆動が行われる期間のみオンにし、それ以外の初期化期間等ではオフにする。
However, the sustain
なお、維持回路51によって走査電極SC1〜SCnの駆動が行われる期間は、ハイサイド初期化スイッチ素子S11、ローサイド初期化スイッチ素子S12をオフにすることにより、電圧源V2および電圧源V3を主放電経路から電気的に分離することができる。これは、電圧源V3が電圧源V1よりも電位が高く、かつボディダイオードが電圧源V3から主放電経路へ流れる電流を遮断するようにハイサイド初期化スイッチ素子S11が配置されているからであり、また、電圧源V2がGNDよりも電位が低く、かつボディダイオードが主放電経路から電圧源V2へ流れる電流を遮断するようにローサイド初期化スイッチ素子S12が配置されているからである。
During the period in which scan electrodes SC 1 to SC n are driven by sustain
なお、維持電極駆動回路6も、走査電極駆動回路5と同様の維持回路61ならびに回収回路62を有する。維持回路61は、第一のハイサイド維持スイッチ素子S7と、第一のローサイド維持スイッチ素子S8と、電圧値Vsusの電圧源V1とから構成されている。回収回路62は、第一のインダクタL2と、第一の回収コンデンサC2と、第一のハイサイド回収スイッチ素子S3と、第一のローサイド回収スイッチ素子S4と、第一のハイサイド回収ダイオードD3と、第一のローサイド回収ダイオードD4とから構成されている。PDP10の容量性負荷(維持電極SU1〜SUnに生じた容量性負荷)と第一のインダクタL2とでLC共振させて、第一の回収コンデンサC2とPDP10との間で電力の回収および供給を行う構成である。その動作は、走査電極駆動回路5における維持回路51ならびに回収回路54と同様であるので説明を省略する。
The sustain
上記構成の駆動回路の動作に関し、2種類の従来技術を以下に説明する。第一の従来技術は、走査電極駆動回路5における維持回路51と回収回路54の各スイッチ素子のオンオフタイミングが、PDP10の容量性負荷に蓄えられる電力を最大限回収するように、あるいは回収した電力を最大限パネルに供給できるように設定するものである。
Regarding the operation of the drive circuit having the above configuration, two types of conventional techniques will be described below. The first prior art is such that the ON / OFF timing of each switch element of the sustain
図14に、維持期間における維持回路51および回収回路54の各スイッチ素子S1、S2、S5、S6のオンオフタイミングと、走査電極SCiに印加される電圧波形、ならびに第一のインダクタL1に流れる電流波形を示す。図14の各スイッチ素子の状態について、斜線部はオン、×の部分はオンオフどちらでもよく、印のない部分はオフであることを示す。SCiは走査電極に印加される電圧波形であり、ILは回収回路54から維持回路51に流れる向きを正とする第一のインダクタL1に流れる電流波形である。以降、維持期間における維持回路51および回収回路54の動作を、モードIからモードIVに分類して説明する。
FIG. 14 shows ON / OFF timings of the switch elements S1, S2, S5, and S6 of the sustain
<モードI>
モードIでは、第一のハイサイド回収スイッチ素子S1をオンにし、それ以外のスイッチ素子はオフにする。第一のハイサイド回収スイッチ素子S1をオンにすることで、PDP10の静電容量と第一のインダクタL1とでLC共振回路を形成し、第一の回収コンデンサC1からPDP10に電力が供給され、PDP10の走査電極SC1〜SCnの電圧は上昇する。LC共振動作をするため、第一のインダクタL1に流れる電流ILは正弦波状の電流である。第一のハイサイド回収ダイオードD1が直列に接続されているため、共振電流が負になると同時にダイオードD1が逆方向の電流を阻止して、共振動作は停止する。
<Mode I>
In mode I, the first high-side recovery switch element S1 is turned on, and the other switch elements are turned off. By turning on the first high-side recovery switch element S1, an LC resonant circuit is formed by the capacitance of the
<モードII>
モードIIでは、第一のハイサイド維持スイッチ素子S5をオンにする。第一のハイサイド回収スイッチ素子S1はオンオフいずれでもよい。第一のハイサイド維持スイッチ素子S5をオンにすることで、維持電圧Vsusが電圧源V1から走査電極SC1〜SCnに供給される。第一の回収コンデンサC1に回収した電力をPDPに最大限供給しようとするため、共振動作が停止してから第一のハイサイド維持スイッチ素子S5をオンにする。第一のインダクタL1のインダクタンスとPDP10の静電容量は既知のため、共振時間も既知となる。したがって、回収した電力をPDP10に最大限供給する場合の第一のハイサイド維持スイッチ素子S5をオンにするタイミングは、あらかじめ決めることができる。
<Mode II>
In mode II, the first high-side sustain switch element S5 is turned on. The first high-side recovery switch element S1 may be either on or off. By turning on the first high-side sustain switch element S5, the sustain voltage Vsus is supplied from the voltage source V1 to the scan electrodes SC 1 to SC n . In order to supply the power recovered by the first recovery capacitor C1 to the PDP as much as possible, the first high-side sustain switch element S5 is turned on after the resonance operation is stopped. Since the inductance of the first inductor L1 and the capacitance of the
<モードIII>
モードIIIでは、第一のハイサイド維持スイッチ素子S5をオフにし、第一のローサイド回収スイッチ素子S2をオンにする。第一のローサイド回収スイッチ素子S2をオンにすることで、PDP10の静電容量と第一のインダクタL1とでLC共振回路を形成する。それにより、PDP10から第一の回収コンデンサC1へ電力が供給され、PDP10の走査電極SCiの電圧は下降する。LC共振動作であるため、インダクタL1に流れる電流ILは正弦波状の電流である。回収ダイオードD2が直列に接続されているため、電流ILが正になると同時にダイオードD2が逆方向の電流を阻止して、共振動作は停止する。
<Mode III>
In mode III, the first high-side sustain switch element S5 is turned off, and the first low-side recovery switch element S2 is turned on. By turning on the first low-side recovery switch element S2, an LC resonance circuit is formed by the capacitance of the
<モードIV>
モードIVでは、第一のローサイド維持スイッチ素子S6をオンにする。第一のローサイド回収スイッチ素子S2はオンオフいずれでもよい。PDP10の電力を最大限回収しようとするため、共振動作が停止してから第一のローサイド維持スイッチ素子S6をオンにする。上述のとおり共振時間もあらかじめ分かっていることから、第一のローサイド維持スイッチ素子S6をオンにするタイミングはあらかじめ決めることができる。
<Mode IV>
In mode IV, the first low-side sustain switch element S6 is turned on. The first low-side recovery switch element S2 may be either on or off. In order to recover the power of the
このように維持回路51ならびに回収回路54の各スイッチ素子がオンオフ動作し、上述するタイミングにて、第一のハイサイド維持スイッチ素子S5ならびに第一のローサイド維持スイッチ素子S6をオンにすることで、パネルの電力を最大限回収かつ供給することができる。
In this way, the switch elements of the sustain
なお、モードIVの期間においては、維持電極駆動回路6の維持回路61ならびに回収回路62が、走査電極駆動回路5のモードIからモードIIIと同様の動作をする。したがって、維持電極側の電圧が上昇して、維持電圧にクランプされ、維持電極側から走査電極側に放電電流が流れた後、電圧が接地電位付近まで下降する(図示しない)。このように走査電極駆動回路5と維持電極駆動回路6が交互にモードIからモードIVの動作を繰り返すことで、維持期間における放電が継続し、PDP10が発光する。
In the mode IV period, sustain
第二の従来技術では、発光効率を高めるために、回収動作中に放電を発生させるように制御する(例えば特許文献1参照)。すなわち、回収回路を動作させ、LC共振によりPDPに電流を供給している時に、放電を発生させる。LC共振動作中のため、第一のインダクタL1が放電電流を制限するように作用する。したがって、放電が時間的に長くなり、その結果として発光効率が高く放電が安定したプラズマディスプレイ装置が得られる。
近年は省エネルギー化の促進や消費電力の削減の観点から、発光効率の高いPDPが求められている。そのために、放電セルの構造や放電ガスの成分などを変えたPDPが開発されている。このような従来とは異なるPDPの場合、従来の電圧や電流の供給方法ではPDPの性能を充分に発揮できず、結果として発光効率の低い場合が存在する。 In recent years, PDPs with high luminous efficiency have been demanded from the viewpoint of promoting energy saving and reducing power consumption. For this purpose, PDPs with different discharge cell structures and discharge gas components have been developed. In the case of such a PDP that is different from the conventional one, there are cases where the conventional voltage and current supply methods cannot sufficiently exhibit the performance of the PDP, resulting in low luminous efficiency.
例えば、放電ガス中のキセノン分圧を高めることで発光効率を高めたPDPの場合、キセノン分圧の低いPDPと比較して発光時間が短くなる傾向がある。この場合、放電電流を制限してしまうと、発光に必要な電流が不足する。したがって、このようなPDPの場合、第二の従来技術のようなアプローチでは、結果的にPDPの発光効率が高くならない。 For example, in the case of a PDP in which the luminous efficiency is increased by increasing the xenon partial pressure in the discharge gas, the emission time tends to be shorter than that of a PDP having a low xenon partial pressure. In this case, if the discharge current is limited, the current required for light emission is insufficient. Therefore, in the case of such a PDP, the light emission efficiency of the PDP does not increase as a result of the approach as in the second prior art.
また、放電セルの構造を変えて発光効率を高めたPDPの場合、従来のPDPと比較して初期の放電開始電圧が低く、全放電セルが放電する電圧が高くなる傾向がある。この場合、維持期間中の回収回路が動作している時点で、放電セルに印加される電圧が放電開始電圧を超えてしまうため、回収動作中に放電が開始してしまう。ところが、これを避けるために維持電圧を小さく設定すると、全放電セルが放電しきれないという問題が発生する。 In addition, in the case of a PDP in which the light emission efficiency is increased by changing the structure of the discharge cell, the initial discharge start voltage is lower than that of the conventional PDP, and the voltage at which all discharge cells are discharged tends to be higher. In this case, since the voltage applied to the discharge cell exceeds the discharge start voltage when the recovery circuit is operating during the sustain period, the discharge starts during the recovery operation. However, if the sustain voltage is set small to avoid this, there arises a problem that all the discharge cells cannot be discharged.
このように、放電セルの構造や放電ガスの組成などが従来とは異なるPDPを高発光効率に駆動するには、従来の電圧や電流の供給方法、すなわち従来の駆動波形とは異なった、改良された駆動波形によりPDPを駆動することが必要である。 As described above, in order to drive a PDP having a discharge cell structure and a discharge gas composition different from the conventional one with high luminous efficiency, the conventional voltage and current supply method, that is, the conventional drive waveform is improved. It is necessary to drive the PDP with the generated driving waveform.
したがって本発明は、上述のようなPDPの放電セルの構造や放電ガスの状態の相違に着目し、駆動波形に対する発光効率の関係が従来とは異なる性質を有するPDPについて、維持期間に表示放電の電力を供給するための駆動波形と充放電電流の回収動作の関係を最適に制御し、高い発光効率での駆動が可能なプラズマディスプレイパネル駆動回路を提供することを目的とする。また、そのようなPDPを用いたプラズマディスプレイ装置を提供することを目的とする。 Accordingly, the present invention pays attention to the difference in the structure of the discharge cell of the PDP and the state of the discharge gas as described above, and the display discharge of the PDP having a different relationship with the driving waveform from the conventional light emission efficiency in the sustain period. It is an object of the present invention to provide a plasma display panel drive circuit capable of optimally controlling the relationship between a drive waveform for supplying power and a charge / discharge current recovery operation and capable of being driven with high luminous efficiency. It is another object of the present invention to provide a plasma display device using such a PDP.
本発明によるプラズマディスプレイパネル駆動回路は、走査電極および維持電極からなる表示電極対と前記表示電極対と直交するデータ電極とを有するプラズマディスプレイパネルの前記各電極に電圧を印加し、前記表示電極対と前記データ電極により形成された表示セルにおいて表示放電を行わせるように構成され、前記プラズマディスプレイパネルにおける前記表示放電を開始し維持するための電力を、維持電圧電源からスイッチ素子を介して前記表示電極対に供給する維持回路と、前記表示放電に伴う電流により充放電が行われる回収コンデンサ、前記回収コンデンサと直列に接続された少なくとも1つのインダクタ、および前記回収コンデンサによる前記充放電を制御するためのスイッチ部を有する回収回路とを備える。 A plasma display panel driving circuit according to the present invention applies a voltage to each electrode of a plasma display panel having a display electrode pair composed of a scan electrode and a sustain electrode and a data electrode orthogonal to the display electrode pair, and the display electrode pair And the display cells formed by the data electrodes are configured to cause display discharge, and power for starting and maintaining the display discharge in the plasma display panel is supplied from the sustain voltage power source through the switch element. A sustain circuit for supplying the electrode pair; a recovery capacitor that is charged and discharged by a current accompanying the display discharge; at least one inductor connected in series with the recovery capacitor; and for controlling the charge and discharge by the recovery capacitor And a recovery circuit having a switch part.
上記の課題を解決するため、前記回収回路が前記回収コンデンサの放電により前記表示電極に電力の供給を開始してから、前記スイッチ素子がオンすることにより前記維持回路から前記表示電極に対する放電電力の供給が開始されるまでの時間が、前記インダクタと前記プラズマディスプレイパネルの静電容量とで決定される共振時間の60%以下に制御されることを特徴とする。 In order to solve the above-mentioned problem, after the recovery circuit starts to supply power to the display electrode due to discharge of the recovery capacitor, the switch element is turned on so that the discharge power from the sustain circuit to the display electrode is reduced. The time until the supply is started is controlled to be 60% or less of the resonance time determined by the inductor and the capacitance of the plasma display panel.
上記構成の本発明のプラズマディスプレイパネル駆動回路によれば、共振時間が経過するよりも早い段階に維持回路のスイッチをオンにして維持電圧を供給することで、PDPの初期放電セルの放電開始電圧を上回ることなく、PDPに維持電圧を印加することができる。その結果、放電開始電圧を上回って放電が始まる時点ですでに放電電流経路のインピーダンスを小さくできるので、PDPが必要とする放電電流を充分に供給することができる。また、回収動作中に放電開始電圧を超えることがないので、誤って発光効率の低い放電を発生することがないため、PDPを常に高い発光効率で駆動することができ、消費電力の小さいプラズマディスプレイを提供することができる。 According to the plasma display panel driving circuit of the present invention having the above-described configuration, the discharge start voltage of the initial discharge cell of the PDP is supplied by turning on the sustain circuit and supplying the sustain voltage at an earlier stage than the resonance time elapses. The sustain voltage can be applied to the PDP without exceeding. As a result, since the impedance of the discharge current path can be reduced already when the discharge starts above the discharge start voltage, the discharge current required by the PDP can be sufficiently supplied. In addition, since the discharge start voltage is not exceeded during the recovery operation, a discharge with low light emission efficiency is not generated by mistake, so that the PDP can always be driven with high light emission efficiency, and the plasma display has low power consumption. Can be provided.
上記構成の本発明のプラズマディスプレイパネル駆動回路において、前記回収回路が前記表示電極に電力の供給を開始してから前記維持回路の前記スイッチ素子がオンとなって前記表示電極に対する放電電力の供給が開始するまでの時間が、前記インダクタと前記プラズマディスプレイパネルの静電容量とで決定される共振時間の15%以上であることが好ましい。 In the plasma display panel driving circuit of the present invention having the above-described configuration, the switch element of the sustain circuit is turned on after the recovery circuit starts supplying power to the display electrode, and discharge power is supplied to the display electrode. The time until the start is preferably 15% or more of the resonance time determined by the inductor and the capacitance of the plasma display panel.
また、前記回収コンデンサは、前記表示電極から電力を回収するための第一の回収コンデンサと、前記表示電極に電力を供給するための第二の回収コンデンサとを含む構成であることが好ましい。好ましくは、前記第一の回収コンデンサの電圧値は、前記表示電極に放電電力を供給するための電圧値の30%以上80%以下の範囲になるように設定される。また、好ましくは、前記第二の回収コンデンサの電圧値は、前記表示電極に放電電力を供給するための電圧値の5%以上40%以下の範囲になるように設定される。 The recovery capacitor preferably includes a first recovery capacitor for recovering power from the display electrode and a second recovery capacitor for supplying power to the display electrode. Preferably, the voltage value of the first recovery capacitor is set to be in a range of 30% to 80% of a voltage value for supplying discharge power to the display electrode. Preferably, the voltage value of the second recovery capacitor is set to be in a range of 5% to 40% of a voltage value for supplying discharge power to the display electrode.
このように回収動作に用いるコンデンサとしてパネル電力の回収用と供給用との2つのコンデンサを備えることで、パネル電力を供給動作する際、PDPの初期放電セルの放電開始電圧を上回ることなくPDPに維持電圧を印加する動作が確実になる。その結果、放電開始電圧を上回って放電が始まる時点ですでに放電電流経路のインピーダンスを小さくできるので、PDPが必要とする放電電流を充分に供給することができる。加えて、PDPの電力回収率をより高めることができる。その結果、PDPを高発光効率で駆動可能で、プラズマディスプレイ装置の消費電力を低減可能な駆動回路が得られる。 By providing two capacitors, one for collecting panel power and one for collecting panel power, as the capacitors used for the recovery operation in this way, when the panel power is supplied, the PDP can be used without exceeding the discharge start voltage of the initial discharge cell of the PDP. The operation of applying the sustain voltage is ensured. As a result, since the impedance of the discharge current path can be reduced already when the discharge starts above the discharge start voltage, the discharge current required by the PDP can be sufficiently supplied. In addition, the power recovery rate of the PDP can be further increased. As a result, it is possible to obtain a drive circuit that can drive the PDP with high luminous efficiency and can reduce power consumption of the plasma display device.
第一の回収コンデンサは、PDPから電力を供給される動作のみを行う。したがって、PDPから第一の回収コンデンサに回収された余剰の電力は、昇圧コンバータを介して維持電圧電源に回生したり、レギュレータで消費したり、あるいは第二のコンデンサに電荷を供給することで、コンデンサの電圧を安定化することが好ましい。この役割を果たすために、第一の回収コンデンサの電圧値は、好ましくは、上述のように設定される。 The first recovery capacitor performs only the operation of supplying power from the PDP. Therefore, surplus power recovered from the PDP to the first recovery capacitor is regenerated to the sustain voltage power source via the boost converter, consumed by the regulator, or supplied to the second capacitor, It is preferable to stabilize the voltage of the capacitor. In order to fulfill this role, the voltage value of the first recovery capacitor is preferably set as described above.
また、第二の回収コンデンサは、PDPに電力を供給する動作のみを行う。したがって、第二の回収コンデンサに、不足する電力を維持電圧電源から供給したり、アドレス電圧電源から供給することで、第二の回収コンデンサの電圧を安定化することが好ましい。この役割を果たすために、第二の回収コンデンサの電圧値は、好ましくは、上述のように設定される。 The second recovery capacitor performs only the operation of supplying power to the PDP. Therefore, it is preferable to stabilize the voltage of the second recovery capacitor by supplying insufficient power to the second recovery capacitor from the sustain voltage power source or from the address voltage power source. In order to fulfill this role, the voltage value of the second recovery capacitor is preferably set as described above.
本発明のプラズマディスプレイ装置は、走査電極と維持電極とからなる表示電極対と前記表示電極対と直交するデータ電極を有し、前記表示電極対と前記データ電極の各交差部に表示セルが形成されたプラズマディスプレイパネルと、前記プラズマディスプレイパネルを駆動するための、上記のいずれかの構成のプラズマディスプレイパネル駆動回路とを備える。 The plasma display apparatus of the present invention has a display electrode pair composed of a scan electrode and a sustain electrode and a data electrode orthogonal to the display electrode pair, and a display cell is formed at each intersection of the display electrode pair and the data electrode. And a plasma display panel drive circuit having any one of the above-described configurations for driving the plasma display panel.
また、本発明のプラズマディスプレイパネル装置は、従来技術に比べて発光効率の高いPDPを用いるのに好適であり、以下のとおり、発光効率の高いPDPの特徴を有する構成とすることが好ましい。 In addition, the plasma display panel device of the present invention is suitable for using a PDP having higher luminous efficiency than the prior art, and preferably has a configuration having characteristics of a PDP having high luminous efficiency as follows.
すなわち、前記プラズマディスプレイパネルは、キセノン濃度が15%以上の放電ガスが充填されていることが好ましい。あるいは、前記プラズマディスプレイパネルは、最大負荷における放電電流のピーク値が100アンペア以上であることが好ましい。あるいは、前記プラズマディスプレイパネルは、電極幅が200ミクロン以下であることが好ましい。あるいは、前記プラズマディスプレイパネルは、静電容量が0.001マイクロファラッド以上1マイクロファラッド以下であることが好ましい。あるいは、前記プラズマディスプレイパネルは、放電ガス圧力が300Torr以上600Torr以下であるガスが充填されたものであることが好ましい。 That is, the plasma display panel is preferably filled with a discharge gas having a xenon concentration of 15% or more. Alternatively, the plasma display panel preferably has a discharge current peak value at a maximum load of 100 amperes or more. Alternatively, the plasma display panel preferably has an electrode width of 200 microns or less. Alternatively, the plasma display panel preferably has a capacitance of 0.001 microfarad to 1 microfarad. Alternatively, the plasma display panel is preferably filled with a gas having a discharge gas pressure of 300 Torr to 600 Torr.
これらの特徴を少なくとも1つ有するPDPは、発光効率の高いPDPである。そのようなPDPを高い発光効率で駆動するためには、周波数や電流ピーク値の高い放電電流を供給できるプラズマディスプレイパネル駆動回路を必要とする。上記構成のプラズマディスプレイパネル駆動回路は、放電が開始する時点で維持電圧を供給しているので、周波数や電流ピーク値の高い放電電流を供給することができる。したがって、上述する特性を有するPDPを高い発光効率で駆動するに充分な供給能力を備えているため、高い発光効率でPDPを駆動することができる。また、回収回路からPDPに電力を供給する動作において放電開始電圧を超えないようにすることができるので、PDPが発光効率の低い放電を起こすことがない。その結果、常に高い発光効率でPDPが駆動されるプラズマディスプレイパネル装置を得ることができる。 A PDP having at least one of these characteristics is a PDP with high luminous efficiency. In order to drive such a PDP with high luminous efficiency, a plasma display panel driving circuit capable of supplying a discharge current having a high frequency and a high current peak value is required. Since the plasma display panel drive circuit having the above configuration supplies the sustain voltage at the time when discharge starts, it can supply a discharge current having a high frequency and high current peak value. Therefore, since the PDP having the above-described characteristics has sufficient supply capability for driving with high luminous efficiency, the PDP can be driven with high luminous efficiency. In addition, since it is possible to prevent the discharge start voltage from being exceeded in the operation of supplying power from the recovery circuit to the PDP, the PDP does not cause discharge with low light emission efficiency. As a result, it is possible to obtain a plasma display panel device in which the PDP is always driven with high luminous efficiency.
以下、本発明の実施の形態について、図面を参照しつつ説明する。 Embodiments of the present invention will be described below with reference to the drawings.
(実施の形態1)
本発明の実施の形態1におけるPDP駆動回路は、図13に示した従来例と同様の具体的な回路構成を有する。したがって、本実施の形態の説明にも図13を参照する。本実施の形態の特徴は、図1の波形図に示される。図1は、維持回路51と回収回路54の各スイッチ素子S1、S2、S5ならびにS6の維持期間におけるオンオフタイミングを示す。本実施の形態は、この各スイッチ素子のオンオフタイミングが従来技術とは異なる設定になっている。
(Embodiment 1)
The PDP drive circuit according to the first embodiment of the present invention has a specific circuit configuration similar to that of the conventional example shown in FIG. Therefore, FIG. 13 is also referred to in the description of this embodiment. The features of this embodiment are shown in the waveform diagram of FIG. FIG. 1 shows on / off timings in the sustain periods of the switch elements S1, S2, S5 and S6 of the sustain
維持期間には、パネルに維持電圧を印加する動作とパネルの静電容量に蓄えられる電力を回収あるいは再供給する動作を繰り返す。ここでは、維持期間における1回の繰り返し動作をモードIからモードIVの期間に分けて説明する。なお、図1における各スイッチ素子のオンオフ状態について、斜線部がオンを示し、×はオンオフのいずれでもよいことを示し、それ以外はオフを示すものとする。 In the sustain period, the operation of applying the sustain voltage to the panel and the operation of collecting or resupplying the power stored in the panel capacitance are repeated. Here, one repetitive operation in the sustain period will be described by dividing it from the mode I to the mode IV. In addition, regarding the on / off state of each switch element in FIG. 1, the shaded portion indicates on, x indicates that either may be on or off, and otherwise indicates off.
<モードI>
モードIでは、第一のハイサイド回収スイッチ素子S1をオンにし、それ以外のスイッチ素子はオフにする。第一のハイサイド回収スイッチ素子S1をオンにすることで、PDP10の静電容量と第一のインダクタL1とでLC共振回路を形成し、第一の回収コンデンサC1からPDP10に電力が供給され、PDP10の走査電極SC1〜SCnの電圧は上昇する。モードIの期間中、維持電極駆動回路6の電位は接地電位である。
<Mode I>
In mode I, the first high-side recovery switch element S1 is turned on, and the other switch elements are turned off. By turning on the first high-side recovery switch element S1, an LC resonant circuit is formed by the capacitance of the
<モードII>
モードIIでは、第一のハイサイド維持スイッチ素子S5をオンにする。第一のハイサイド回収スイッチ素子S1はオンオフいずれでもよいが、モードIIIに移行する前にオフにする。第一のハイサイド維持スイッチ素子S5をオンにすることで、維持電圧Vsusが電圧源V1から走査電極SC1〜SCnに供給される。
<Mode II>
In mode II, the first high-side sustain switch element S5 is turned on. The first high-side recovery switch element S1 may be either on or off, but is turned off before shifting to mode III. By turning on the first high-side sustain switch element S5, the sustain voltage Vsus is supplied from the voltage source V1 to the scan electrodes SC 1 to SC n .
従来技術では、第一のハイサイド維持スイッチ素子S5がオンするタイミング、すなわち、第一のハイサイド回収スイッチ素子S1がオンしてから第一のハイサイド維持スイッチ素子S5がオンするまでの時間T1は、PDP10の静電容量と第一のインダクタL1で決まる共振時間とほぼ同じに設定されている。
In the prior art, the timing at which the first high-side sustain switch element S5 is turned on, that is, the time T1 from when the first high-side recovery switch element S1 is turned on to when the first high-side sustain switch element S5 is turned on. Is set to be substantially the same as the resonance time determined by the capacitance of the
一方、本実施の形態では、上記の時間T1が常に共振時間よりも短いタイミングで第一のハイサイド維持スイッチ素子S5をオンにする。すなわち、従来技術と比べて、共振時間に到達する前に第一のハイサイド維持スイッチ素子S5をオンにする点が異なる。このようにすることで、PDP10の走査電極SC1〜SCnに供給する電圧が放電開始電圧に到達する前は回収回路54から電圧を供給し、放電開始電圧を超えて放電が開始する時には、電圧源V1から第一のハイサイド維持スイッチ素子S5を経由して維持電圧Vsusを供給する。したがって、従来技術のように放電に必要な電流が回収回路54のインダクタL1によって制限されることはないため、PDP10が必要とする放電電流を供給することができる。それにより、PDP10を常に発光効率の高い状態で発光させることができるので、高効率で消費電力の小さいプラズマディスプレイ装置を提供することができる。なお、モードIIの期間中、維持電極駆動回路6の電位は接地電位である。
On the other hand, in the present embodiment, the first high-side sustain switch element S5 is turned on at a timing when the time T1 is always shorter than the resonance time. That is, the first high-side sustain switching element S5 is turned on before reaching the resonance time as compared with the prior art. In this way, when the voltage supplied to the scan electrodes SC 1 to SC n of the
<モードIII>
モードIIIでは、第一のハイサイド維持スイッチ素子S5をオフにし、第一のローサイド回収スイッチ素子S2をオンにする。第一のローサイド回収スイッチ素子S2をオンにすることで、PDP10の静電容量と第一のインダクタL1とでLC共振回路を形成し、PDP10から第一の回収コンデンサC1へ電力が供給され、PDP10の走査電極の電圧は下降する。なお、モードIIIの期間中、維持電極駆動回路6の電位は接地電位である。
<Mode III>
In mode III, the first high-side sustain switch element S5 is turned off, and the first low-side recovery switch element S2 is turned on. By turning on the first low-side recovery switch element S2, an LC resonance circuit is formed by the capacitance of the
<モードIV>
モードIVでは、第一のローサイド維持スイッチ素子S6をオンにする。第一のローサイド維持スイッチ素子S6がオンするタイミングは、第一のローサイド回収スイッチ素子S2がオンしてからの時間T0後である。時間T0はモードIの時間であるT1と同じでもよいし、従来技術と同様にLC共振時間と同じ時間でもよい。モードIIIからモードIVに移行するタイミングでは、PDP10は放電しないためである。なお、第一のローサイド回収スイッチ素子S2はオンオフいずれでもよいが、モードIに移行する前にオフにする。
<Mode IV>
In mode IV, the first low-side sustain switch element S6 is turned on. The timing at which the first low-side maintenance switch element S6 is turned on is a time T0 after the first low-side recovery switch element S2 is turned on. The time T0 may be the same as the time T1 which is the mode I time, or may be the same as the LC resonance time as in the prior art. This is because the
一方、モードIVの期間において、維持電極駆動回路6に備わる維持回路61ならびに回収回路62は、走査電極駆動回路5が図1のモードIからモードIIIの動作をするのと同様の動作をしてもよい。すなわち、維持電極駆動回路6の回収回路62における第二のハイサイド回収スイッチ素子S3がオンすることによって、モードIと同様のLC共振動作により維持電極の電圧を上昇させる。維持電極の電圧が放電開始電圧に到達して放電が開始するまでに、維持電圧Vsusを第二のハイサイド維持スイッチ素子S7をオンにすることで供給する(モードIIと同様の動作)。この時は維持電極側から走査電極側に放電電流が流れる。放電が終了した後、維持電極駆動回路6の回収回路62における第二のローサイド回収スイッチ素子S4がオンすることによって、モードIIIと同様のLC共振動作により維持電極の電圧を下降させる。
On the other hand, during the mode IV, the sustain
維持電極駆動回路6をこのように動作させることで、維持電極側から走査電極側に放電電流が流れる場合においても、上記モードIIで説明したのと同様の理由によりPDP10を高効率に駆動することが可能である。このようにモードIVの期間において、維持電極駆動回路6は走査電極駆動回路5がモードIからモードIIIの動作をしたのと同様の動作をしてもよい。
By operating the sustain
以上述べたように、本実施の形態は、放電開始電圧以下の時には回収回路にLC共振動作をさせ、放電開始電圧を超えてから実際に放電が開始するまでの放電遅れの期間に、維持回路のハイサイド維持スイッチ素子をオンにしてPDPに印加する電圧を維持電圧Vsusにしておくことを特徴とする。それにより、PDPを高効率に発光させることが可能となる。したがって、本実施の形態のPDP駆動回路を用いることにより、PDPの発光効率が高く、消費電力の小さいプラズマディスプレイ装置を提供することができる。 As described above, the present embodiment causes the recovery circuit to perform an LC resonance operation when the discharge start voltage is lower than the discharge start voltage, and during the discharge delay period from when the discharge start voltage is exceeded to when the discharge actually starts, The high-side sustain switch element is turned on, and the voltage applied to the PDP is set to the sustain voltage Vsus. As a result, the PDP can emit light with high efficiency. Therefore, by using the PDP drive circuit of this embodiment, a plasma display device with high PDP light emission efficiency and low power consumption can be provided.
なお、第一の回収スイッチ素子S1がオンしてから第一のハイサイド維持スイッチ素子S5がオンするまでの時間T1と、LC共振時間との関係は、おおむねT1≦(0.6×共振時間)を満たせば、第一のハイサイド維持スイッチ素子S5がオンする前後は上記の放電開始電圧付近となるので好ましい。 The relationship between the time T1 from when the first recovery switch element S1 is turned on to the time when the first high-side sustain switch element S5 is turned on and the LC resonance time is approximately T1 ≦ (0.6 × resonance time). ), It is preferable that the first high-side sustain switch element S5 is in the vicinity of the discharge start voltage before and after the first high-side sustain switch element S5 is turned on.
図2は、LC共振時間に対する時間T1の比率と、最大値を1とした発光効率の相対値の関係を示した図である。このように、時間T1がLC共振時間の60%以下となるところで発光効率が最大になる。時間T1が60%の比率を上回る領域では、モードIの段階で放電が開始してしまうので、上述した理由によりパネル発光効率が急激に低下する。一方、時間T1の比率が小さくなるにしたがって、PDPの電力回収効率が低下するため、消費電力が増大する。したがって、時間T1の比率が40%から60%の領域が、PDPの発光効率が高く、しかも電力回収効率もあまり低下しない領域となるので、この領域での電力回収動作が好ましい。 FIG. 2 is a diagram showing the relationship between the ratio of the time T1 to the LC resonance time and the relative value of the luminous efficiency with the maximum value being 1. Thus, the luminous efficiency is maximized when the time T1 is 60% or less of the LC resonance time. In the region where the time T1 exceeds 60%, the discharge starts at the stage of mode I, so that the panel light emission efficiency is drastically lowered for the reason described above. On the other hand, as the ratio of time T1 decreases, the power recovery efficiency of the PDP decreases, so that power consumption increases. Therefore, the region where the ratio of the time T1 is 40% to 60% is a region where the light emission efficiency of the PDP is high and the power recovery efficiency is not lowered so much, and the power recovery operation in this region is preferable.
なお、発光効率が最大となる時間T1の理想的な比率については、PDPの放電ガスや放電セルの構造などによって変化するが、おおむね上記のような範囲であれば、実用上十分に高い発光効率が得られる。本実施の形態によれば、このような時間T1の比率の領域で回収回路ならびに維持回路を動作させることによって、発光効率が高く、消費電力の小さいPDP駆動回路を提供することができる。 The ideal ratio of the time T1 at which the luminous efficiency is maximized varies depending on the discharge gas of the PDP, the structure of the discharge cell, etc., but if it is in the above range, the luminous efficiency is sufficiently high in practical use. Is obtained. According to the present embodiment, by operating the recovery circuit and the maintenance circuit in such a region of the ratio of time T1, it is possible to provide a PDP drive circuit with high light emission efficiency and low power consumption.
なお、初期化期間ならびに書込み期間における初期化回路ならびに書込み回路の具体的な回路構成については、従来技術と同様でもよいし、異なるものでもよい。また、本実施の形態は、初期化期間や書込み期間における電圧波形や回路が図11や図13の構成に限定されるものではない。 Note that the specific circuit configurations of the initialization circuit and the writing circuit in the initialization period and the writing period may be the same as or different from those in the related art. In the present embodiment, voltage waveforms and circuits in the initialization period and the writing period are not limited to the configurations in FIGS.
(実施の形態2)
本発明の実施の形態2におけるPDP駆動回路は、全体の構成は実施の形態1と概ね同様であるが、図13に示した回路における回収回路54が、図3に示す回収回路54Aのように改良された構成を有する。PDP駆動回路の他の部分は、図13に示した回路と同様に構成することができる。
(Embodiment 2)
The overall structure of the PDP drive circuit according to the second embodiment of the present invention is substantially the same as that of the first embodiment, but the
図3に示す回収回路54Aが実施の形態1と異なる点は、第一の回収コンデンサC1の電圧を調整するための回路(昇圧コンバータ)が追加されていることである。すなわち、第二のインダクタL3の一端が第一の回収コンデンサC1に接続され、他端は昇圧スイッチ素子S13のドレイン端子に接続される。昇圧スイッチ素子S13のドレイン端子には昇圧ダイオードD5のアノード端子が接続され、昇圧ダイオードD5のカソード端子は電圧源V5に接続されている。また、昇圧スイッチ素子S13のソース端子は接地電位に接続される。
The
図4は、PDP10の走査電極SC1〜SCnに維持期間中に印加する電圧波形と、走査電極駆動回路5における維持回路51ならびに回収回路54の各スイッチ素子のオンオフ状態を示す波形図である。昇圧スイッチ素子S13のオンオフ状態が追加されている点が、実施の形態1とは異なる。昇圧スイッチ素子S13がオンするのは、モードIVの期間中である。モードIVにおいて、昇圧スイッチ素子S13は暫時オンした後、オフする。オンした時に、第一の回収コンデンサC1から、第二のインダクタL3に電流が流れる。この電流は昇圧スイッチ素子S13を通り、接地電位に流れる。オンした直後にオフすることで、第二のインダクタL3に流れている電流は、昇圧スイッチ素子S13がオフしたときに、昇圧ダイオードD5を経由して電圧源V5に供給される。この動作を1回または複数回、モードIVの期間中に実施し、第一の回収コンデンサC1の電圧を所望の電圧に制御する。この結果、モードIに移行する時点での第一の回収コンデンサC1の電圧は、モードIVの時点での電圧よりも低下させることができる。
FIG. 4 is a waveform diagram showing voltage waveforms applied to the scan electrodes SC 1 to SC n of the
このように制御することで、モードIIにおいてLC共振動作中であっても強制的に第一のハイサイド維持スイッチ素子S5をオンにする際、PDP10の走査電極に電圧重畳されることによる維持電圧のオーバーシュートを防ぐことができる。その結果、より安定した維持電圧をPDP10に供給することができ、実施の形態1よりも損失の小さい回収回路を提供することができる。すなわち、電力回収効率を高めることができるので、消費電力の小さいプラズマディスプレイ装置を提供することができる。
By controlling in this way, even when the LC resonance operation is being performed in mode II, when the first high-side sustain switch element S5 is forcibly turned on, the sustain voltage due to the voltage being superimposed on the scan electrode of the
また、モードIの期間T2とモードIIIの期間T0の期間が等しくないので、第一の回収コンデンサC1に充電する電力と放電する電力が異なり、維持放電動作を繰り返すと、結果として第一の回収コンデンサC1の電圧が上昇していく。したがって、上記のオーバーシュートを防ぐために、モードIVにおいて第一の回収コンデンサC1の電圧を低下させることが好ましい。 Further, since the period T2 in mode I and the period T0 in mode III are not equal, the power to charge the first recovery capacitor C1 and the power to be discharged are different, and repeating the sustain discharge operation results in the first recovery The voltage of the capacitor C1 increases. Therefore, in order to prevent the overshoot, it is preferable to reduce the voltage of the first recovery capacitor C1 in the mode IV.
また、モードIの動作終了時点で走査電極SC1〜SCnに印加する電圧を放電開始電圧以下にするために、第一の回収コンデンサC1の電圧をモードIの動作開始前にあらかじめ小さくしてもよい。モードIの動作終了時点で放電開始電圧以下であれば、モードIの動作時間は共振時間よりも短くする必要はなく、共振時間とほぼ同じでもよい。すなわち、時間T2は時間T0とほぼ同じでもよい。この場合は、電力回収効率は従来技術と同様に高くなる。したがって、モードIでの放電が発生せず高い発光効率が得られるのと同時に、電力回収効率も高いので、より好ましいPDP駆動回路を提供することができる。 Further, in order to make the voltage applied to the scan electrodes SC 1 to SC n less than the discharge start voltage at the end of the mode I operation, the voltage of the first recovery capacitor C1 is reduced in advance before the mode I operation starts. Also good. If the voltage is equal to or lower than the discharge start voltage at the end of the operation in mode I, the operation time in mode I does not need to be shorter than the resonance time, and may be substantially the same as the resonance time. That is, time T2 may be substantially the same as time T0. In this case, the power recovery efficiency is increased as in the prior art. Therefore, discharge in mode I does not occur and high light emission efficiency is obtained, and at the same time, the power recovery efficiency is high, so that a more preferable PDP drive circuit can be provided.
なお、各スイッチ素子S1、S2、S5、S6の動作は実施の形態1と同様でもよい。また、維持電極駆動回路6の回収回路62を図3に示した回路と同様に構成し、図4のように動作させても、上述した効果と同様の効果を得ることができる。
The operation of each switch element S1, S2, S5, S6 may be the same as in the first embodiment. Further, even if the
また、モードIVにおける昇圧スイッチ素子S13のオンオフ動作については、図4に示した態様に制限されるものではない。第一の回収コンデンサC1の電位が所望の電位となるように昇圧スイッチ素子S13が動作すれば、適宜設定することができる。したがって、オンする時間やオフする時間、およびオンオフ回数に制限はない。また、1回の維持動作に必ずしも1回以上オンオフする必要もない。 Further, the on / off operation of the boost switch element S13 in the mode IV is not limited to the mode shown in FIG. If the boost switch element S13 operates so that the potential of the first recovery capacitor C1 becomes a desired potential, it can be set as appropriate. Therefore, there is no limit to the time for turning on or off, and the number of on / off times. Further, it is not always necessary to turn on and off at least once in one maintenance operation.
また、昇圧スイッチ素子S13のオンオフ動作は、モードIIの期間に実施してもよい。モードIIIのLC共振動作時間は自ら決められるので、モードIIIにおいてPDPから第一の回収コンデンサC1に回収する電力もあらかじめ分かる。したがって、モードIを開始する時点で、望ましい第一の回収コンデンサC1の電圧と、モードIIIで回収する電力とから、モードIIIを開始する時点で望ましい第一の回収コンデンサC1の電圧を計算することが可能である。それにより、モードIIIを開始する時点で望ましい電圧となるように、モードIIの期間に昇圧スイッチ素子S13のオンオフ動作を実施することができる。 Further, the on / off operation of the boost switch element S13 may be performed during the mode II period. Since the LC resonance operation time of mode III is determined by itself, the power recovered from the PDP to the first recovery capacitor C1 in mode III is also known in advance. Therefore, calculating the desired first recovery capacitor C1 voltage at the start of mode III from the desired first recovery capacitor C1 voltage at the start of mode I and the power recovered in mode III. Is possible. As a result, the step-up switch element S13 can be turned on and off during the mode II period so that the desired voltage is obtained when the mode III is started.
また、図3における電圧源V5の電圧値は、第一の回収コンデンサC1に印加される電圧の最大値よりも大きい電圧源であれば、適宜設定することができる。したがって、電圧源V5は例えば、データ電極駆動回路に電圧Vdを供給する電圧源であってもよいし、維持電圧Vsusを供給する電圧源であってもよい。 Further, the voltage value of the voltage source V5 in FIG. 3 can be appropriately set as long as the voltage source is larger than the maximum value of the voltage applied to the first recovery capacitor C1. Therefore, the voltage source V5 may be, for example, a voltage source that supplies the voltage Vd to the data electrode driving circuit, or a voltage source that supplies the sustain voltage Vsus.
(実施の形態3)
図5は、本発明の実施の形態3における回収回路54Bの具体的な回路図である。本実施の形態は、回収回路54Bの構成に特徴を有し、実施の形態2で説明した種々の目的を達成するための、その他の好適な回路構成に関するものである。
(Embodiment 3)
FIG. 5 is a specific circuit diagram of the
回収回路54Bでは、図13に示した回収回路54の構成に加えて、第一の回収コンデンサC1の電圧を低下させる第二の回収コンデンサC3と、第二の回収スイッチ素子S14を備えている。具体的には、第二の回収スイッチ素子S14のドレイン端子が第一の回収コンデンサC1の接地電位側ではない一端に接続される。第二の回収スイッチ素子S14のソース端子は第二の回収コンデンサC3に接続される。この接続点は第一のハイサイド回収スイッチ素子S1のドレイン端子に接続される。なお、第二の回収コンデンサC3の他端は、接地電位に接続される。
In addition to the configuration of the
第二の回収スイッチ素子S14のオンオフ動作は、図4に示した昇圧スイッチ素子S13の動作と同様である(図4参照)。すなわち、実施の形態2では、昇圧スイッチ素子S13が第一の回収コンデンサC1の電圧を制御するように動作させていたのに対し、実施の形態3では、第二の回収スイッチ素子S14は、第二の回収コンデンサC3の電圧を制御するように動作させる。このように第二の回収スイッチ素子S14を動作させることで、第一の回収コンデンサC1から第二の回収スイッチ素子S14を経由して第二の回収コンデンサC3に電荷を移動させることにより、第二の回収コンデンサC3の電圧を所望の電圧に制御することができる。 The on / off operation of the second recovery switch element S14 is the same as the operation of the boost switch element S13 shown in FIG. 4 (see FIG. 4). That is, in the second embodiment, the boost switch element S13 is operated so as to control the voltage of the first recovery capacitor C1, whereas in the third embodiment, the second recovery switch element S14 is The second recovery capacitor C3 is operated to control the voltage. By operating the second recovery switch element S14 in this way, the charge is transferred from the first recovery capacitor C1 to the second recovery capacitor C3 via the second recovery switch element S14. The voltage of the recovery capacitor C3 can be controlled to a desired voltage.
したがって、回収回路54Bにより、実施の形態2で説明したのと同様の効果を得ることができる。すなわち、回収回路54BがモードIの動作を開始する時点で、第二の回収コンデンサC3の電圧はモードIIIが終了した時点での第一の回収コンデンサC1の電圧よりも低くなる。したがって、モードIにおいて、回収回路がLC共振動作を開始した後、モードIIにおいてLC共振動作中であっても強制的に第一のハイサイド維持スイッチ素子S5をオンにする際、PDP10の走査電極に対する電圧重畳による維持電圧のオーバーシュートを防ぐことができる。その結果、より安定した維持電圧をPDPに供給することができ、PDPに印加する電圧の無駄を省くことができる。
Therefore, the
また、モードIの期間T1とモードIIIの期間T0の期間が等しくないために発生する第一の回収コンデンサC1の電圧上昇を防ぐことができる。さらに、モードIの動作終了時点で走査電極SC1〜SCnに印加する電圧を放電開始電圧以下にするために、第二の回収コンデンサC3の電圧を、モードIの動作開始前にあらかじめ小さくすることもできる。その結果、実施の形態1よりも損失の小さい回収回路を提供することができ、消費電力の小さいプラズマディスプレイ装置を提供することができる。
Further, it is possible to prevent the voltage increase of the first recovery capacitor C1 that occurs because the period T1 of mode I and the period T0 of mode III are not equal. Further, in order to set the voltage applied to scan electrodes SC 1 to SC n to the discharge start voltage or less at the end of the mode I operation, the voltage of the second recovery capacitor C3 is reduced in advance before the mode I operation starts. You can also. As a result, a recovery circuit with a smaller loss than that of
なお、各スイッチ素子S1、S2、S5、S6の動作は、実施の形態1と同様でよい。また、維持電極駆動回路6の回収回路62を図5の回路と同様に構成し、図4のように動作させても、上述した効果と同様の効果を得ることができる。
The operation of each switch element S1, S2, S5, S6 may be the same as in the first embodiment. Further, even if the
また、モードIVにおける第二の回収スイッチ素子S14のオンオフ動作については、図4に示した態様に制限されるものではない。第二の回収コンデンサC3の電位が所望の電位となるように第二の回収スイッチ素子S14が動作すれば、適宜動作させることができる。したがって、オンする時間やオフする時間、およびオンオフ回数に制限はない。また、モードIIあるいはモードIIIの期間に動作させてもよい。 Further, the on / off operation of the second recovery switch element S14 in the mode IV is not limited to the mode shown in FIG. If the second recovery switch element S14 operates so that the potential of the second recovery capacitor C3 becomes a desired potential, it can be operated as appropriate. Therefore, there is no limit to the time for turning on or off, and the number of on / off times. Further, it may be operated during the mode II or mode III period.
なお、第二の回収コンデンサC3の所望の電圧値は、維持電圧Vsusの5%以上40%以下である。このように所望の電圧値に範囲があるのは、上述した目的毎に適切な電圧値が異なるためである。例えば、モードIの動作が終了してモードIIの動作が開始する時点で、必ず走査電極SC1〜SCnの電圧が放電開始電圧以下となるようにするためには、放電開始電圧Vfと第二の回収コンデンサC3の所望の電圧Vc3の関係が、Vc3<(Vf−壁電圧)/2となるように、所望の電圧Vc3を設定する必要がある。従来の維持期間の動作では、(Vf−壁電圧)は維持電圧Vsusに近い値であるため、Vc3<Vsus/2という関係となる。実際には(Vf−壁電圧)はVsusよりも小さい値であるため、上記の目的を達成するためには、第二の回収コンデンサC3の所望の電圧は、維持電圧Vsusの例えば40%以下が望ましい。また、モードIIに移行した時の電圧のオーバーシュートを防ぐためには、第二の回収コンデンサC3の所望の電圧値をかなり小さくしなければならない。例えばVsusの5%〜15%に設定すれば、このオーバーシュートが発生しなくなることが、本発明者らの検討によって判明している。 The desired voltage value of the second recovery capacitor C3 is not less than 5% and not more than 40% of the sustain voltage Vsus. The reason why the desired voltage value has a range is that an appropriate voltage value is different for each of the above-described purposes. For example, in order to ensure that the voltages of the scan electrodes SC 1 to SC n become equal to or lower than the discharge start voltage at the time when the mode I operation ends and the mode II operation starts, the discharge start voltage Vf It is necessary to set the desired voltage Vc3 so that the relationship of the desired voltage Vc3 of the second recovery capacitor C3 is Vc3 <(Vf−wall voltage) / 2. In the operation in the conventional sustain period, since (Vf−wall voltage) is a value close to the sustain voltage Vsus, the relationship is Vc3 <Vsus / 2. Since (Vf−wall voltage) is actually smaller than Vsus, in order to achieve the above object, the desired voltage of the second recovery capacitor C3 is, for example, 40% or less of the sustain voltage Vsus. desirable. In addition, in order to prevent voltage overshoot when the mode II is shifted to, the desired voltage value of the second recovery capacitor C3 must be considerably reduced. For example, it has been found by the present inventors that this overshoot does not occur if Vsus is set to 5% to 15%.
以上のように、所望の電圧値はその目的に応じて設定されるものであるが、いずれにしても、上記のような値の範囲に設定すればよい。一方、第一の回収コンデンサC1の所望の電圧値は、例えば維持電圧Vsusの30%以上80%以下である。この電圧値の範囲以内であれば、モードIIIにおいてPDPから電力回収動作をする際、回収する電力は、第一の回収コンデンサC1の電圧値によらず、ほぼ同等であり、しかも最大であることが、本発明者らの検討により判明している。 As described above, the desired voltage value is set according to the purpose, but in any case, it may be set within the above-described value range. On the other hand, the desired voltage value of the first recovery capacitor C1 is, for example, 30% to 80% of the sustain voltage Vsus. Within this voltage value range, when performing the power recovery operation from the PDP in mode III, the recovered power is almost the same and maximum regardless of the voltage value of the first recovery capacitor C1. However, it has been found by the examination of the present inventors.
なお、実施の形態3は実施の形態2と比べ、インダクタを有しない構成であるため回路が小型化できるという長所を有する。 Note that the third embodiment has an advantage that the circuit can be reduced in size because it has no inductor as compared with the second embodiment.
(実施の形態4)
図6は、本発明の第4の実施形態における回収回路54Cの具体的な回路図である。PDP駆動回路の他の部分は、図13に示した回路と同様に構成することができる。本実施の形態は、図3に示した実施の形態2の回収回路54Aに対して、第二の回収コンデンサC3を追加し、さらに第二の回収コンデンサC3に制御回路55を接続したものである。制御回路55の具体的な回路構成を、図7(a)〜(d)に示す。
(Embodiment 4)
FIG. 6 is a specific circuit diagram of the
図8は、本実施の形態において、PDP10の走査電極SC1〜SCnに維持期間中に印加する電圧波形と、走査電極駆動回路5における維持回路51ならびに回収回路54Cの各スイッチ素子のオンオフ状態を示す波形図である。
FIG. 8 shows a voltage waveform applied to the scan electrodes SC 1 to SC n of the
回収コンデンサが2つの構成になっており、かつ、それぞれのコンデンサの電圧を独立に制御できる点が、本実施形態の特徴である。すなわち、第一の回収コンデンサC1はPDP10から充電される動作のみに関与し、第二の回収コンデンサC3はPDP10に放電する動作のみに関与する。そして、それぞれのコンデンサの電圧を制御する独立に動作可能な回路が備わっている。なお、本実施形態における各スイッチ素子S1、S2、S5、S6のオンオフ動作は、実施の形態1から3と同様のため、説明は省略する。
The feature of this embodiment is that the recovery capacitors have two configurations and the voltages of the respective capacitors can be controlled independently. That is, the first recovery capacitor C1 is involved only in the operation of charging from the
本実施の形態における昇圧スイッチS13の動作を説明する。昇圧スイッチS13は、第一の回収コンデンサC1の電圧がモードIIIの開始時点で所望の電圧となるように制御する。昇圧スイッチ素子S13のオンオフ動作は、モードIV、モードI、モードIIのいずれの期間でもよい点が、実施の形態2とは異なる。また、オンオフ動作の回数や波形、周期、オン時間、オフ時間については、図8に示した態様に制限されるものではない。第一の回収コンデンサC1はPDP10から充電されるのみなので、第一の回収コンデンサC1の電圧は維持動作を繰り返すにつれて上昇する。したがって、過電圧とならないように昇圧スイッチS13が動作することにより、第一の回収コンデンサC1の電圧を所望の電圧に制御する。
The operation of the boost switch S13 in the present embodiment will be described. The step-up switch S13 controls the voltage of the first recovery capacitor C1 to be a desired voltage at the start of mode III. The on / off operation of the boost switch element S13 is different from the second embodiment in that it may be in any period of mode IV, mode I, and mode II. Further, the number of on / off operations, the waveform, the period, the on time, and the off time are not limited to those shown in FIG. Since the first recovery capacitor C1 is only charged from the
次に、本実施の形態における制御回路55について説明する。制御回路55は、第二の回収コンデンサC3の電圧が、モードIの開始時点で所望の電圧となるように制御する。実施の形態2と異なり、回収コンデンサが独立して構成されているので、制御回路55の動作はモードII、モードIII、モードIVのいずれの期間でもよい。また、オンオフ動作の回数や波形、周期、オン時間、オフ時間については、図8に示した態様に制限されるものではない。制御回路55の具体的な回路構成は、図7(a)〜(d)に示されるような回路であり、あるいは、これらを組み合わせた回路であってもよい。
Next, the
制御回路55は、いずれもスイッチ素子S15を備えており、スイッチ素子S15がオンオフ動作することで、制御回路55の動作が決まる。すなわち、上述したモードの期間の範囲以内で、スイッチ素子S15がオンオフする。
Each of the
図7(a)の回路は、第三のインダクタL4、ダイオードD6、およびスイッチ素子S15により構成された降圧回路であり、この降圧回路は、第二の回収コンデンサC3の電圧が所望の電圧よりも低い場合に電圧源V6から電力を第二の回収コンデンサC3に供給するために用いる。図7(b)の回路は、図7(a)の降圧回路を簡略化した場合の構成である。図7(c)の回路は、昇圧回路であり、この昇圧回路は、第二の回収コンデンサC3の電圧が所望の電圧よりも高い場合に第二の回収コンデンサC3から電圧源V6へ電力を供給するために用いる。図7(d)の回路は、スイッチ素子S15と抵抗R1により構成されたレギュレータ回路であり、第二の回収コンデンサC3の電圧が所望の電圧よりも高い場合に用いる。 The circuit of FIG. 7A is a step-down circuit composed of a third inductor L4, a diode D6, and a switch element S15. In this step-down circuit, the voltage of the second recovery capacitor C3 is higher than a desired voltage. When it is low, it is used to supply power from the voltage source V6 to the second recovery capacitor C3. The circuit in FIG. 7B has a configuration in which the step-down circuit in FIG. 7A is simplified. The circuit shown in FIG. 7C is a booster circuit. The booster circuit supplies power from the second recovery capacitor C3 to the voltage source V6 when the voltage of the second recovery capacitor C3 is higher than a desired voltage. Used to do. The circuit shown in FIG. 7D is a regulator circuit including a switch element S15 and a resistor R1, and is used when the voltage of the second recovery capacitor C3 is higher than a desired voltage.
図7(a)〜(d)のいずれの回路においても、電圧源V6の出力電圧は、第二の回収コンデンサC3の電圧の最大値よりも高い電圧であればよい。例えば、維持電圧Vsusを供給する電圧源V1でもよいし、データ電極駆動回路の電圧Vdを供給する電圧源であってもよい。なお、電圧源V5は、実施の形態2で説明したものと同様である。なお、第一の回収コンデンサC1ならびに第二の回収コンデンサC3の所望の電圧値は実施形態3と同様である。 In any of the circuits of FIGS. 7A to 7D, the output voltage of the voltage source V6 may be a voltage higher than the maximum value of the voltage of the second recovery capacitor C3. For example, the voltage source V1 that supplies the sustain voltage Vsus or the voltage source that supplies the voltage Vd of the data electrode driving circuit may be used. The voltage source V5 is the same as that described in the second embodiment. The desired voltage values of the first recovery capacitor C1 and the second recovery capacitor C3 are the same as those in the third embodiment.
本実施の形態に示すような回路を用いることで、ハイサイド側の回収動作とローサイド側の回収動作の回収動作開始時点での回収コンデンサの電圧を、独立に制御することができる。特にハイサイド側回収回路に接続される回収コンデンサの電圧を制御することで、回収動作中に放電開始電圧に到達しないようにすることができる。その場合、共振時間よりも短い時間で必ず、ハイサイド維持スイッチ素子S5を強制的にオンにすることなくハイサイド維持スイッチ素子S5をオンにすることで、モードIの期間では確実に放電開始電圧を超えず、モードIIの期間において始めて放電開始電圧を超えるように設定することができる。すなわち、ハイサイド側回収回路に接続される回収コンデンサの電圧を低く制御することで、共振時間とほぼ同じ時間を経過した後にハイサイド維持スイッチ素子S5をオンにしても、モードIの期間で放電開始電圧に到達しない。
それにより、より自由度の高いプラズマディスプレイパネル駆動を提供することができる。併せて発光効率の高いプラズマディスプレイ装置を提供することができる。
By using a circuit as shown in this embodiment, the voltage of the recovery capacitor at the start of the recovery operation of the high-side recovery operation and the low-side recovery operation can be controlled independently. In particular, by controlling the voltage of the recovery capacitor connected to the high-side recovery circuit, it is possible to prevent the discharge start voltage from being reached during the recovery operation. In that case, by always turning on the high-side sustain switch element S5 without forcibly turning on the high-side sustain switch element S5 in a time shorter than the resonance time, the discharge start voltage is reliably ensured in the mode I period. The discharge start voltage can be set to be exceeded for the first time in the mode II period. That is, by controlling the voltage of the recovery capacitor connected to the high-side recovery circuit to be low, even if the high-side sustain switch element S5 is turned on after a time substantially equal to the resonance time has elapsed, the discharge is performed in the mode I period. The starting voltage is not reached.
Thereby, it is possible to provide plasma display panel driving with a higher degree of freedom. In addition, a plasma display device with high luminous efficiency can be provided.
(実施の形態5)
本発明の実施の形態5におけるプラズマディスプレイ装置は、実施形態1〜4において説明したいずれかのPDP駆動回路を用いて構成される。プラズマディスプレイパネルそのものが下記のような特徴を有する場合に、実施形態1〜4のいずれかのPDP駆動回路を用いることで、高い発光効率を得ることができる。以下、プラズマディスプレイパネルそのものの特徴を列挙しつつ、上述のPDP駆動回路を用いることの利点について説明する。
(Embodiment 5)
The plasma display device according to the fifth embodiment of the present invention is configured using any of the PDP drive circuits described in the first to fourth embodiments. When the plasma display panel itself has the following characteristics, high luminous efficiency can be obtained by using any of the PDP drive circuits of
維持放電期間中の維持電圧Vsusの設定について述べる。一般にPDPにおいては、m×n個の放電セルの放電開始電圧や放電終了電圧はばらついている。すべてのセルが消灯している状態から印加電圧を上昇させていくと、はじめに1個の放電セルが点灯する。さらに印加電圧を上昇させていくと多くの放電セルが点灯し、最終的に全セルが点灯する。はじめの1個が放電を開始する時に印加する電圧をVf1、全セルが点灯する時に印加する電圧をVfnと呼ぶ。また、すべてのセルが点灯している状態から印加する電圧を下降させていくと、はじめに1個の放電セルが消灯する。さらに印加電圧を下降させていくと多くの放電セルが消灯し、最終的に全セルが消灯する。はじめの1個が消灯する時の印加電圧をVsmn、全セルが消灯する時の印加電圧をVsm1と呼ぶ。維持放電期間中に印加する電圧Vsusは、一般的にはVsmnより大きくVf1よりも小さい値に設定する。また、Vsm1<Vsmn<Vf1<Vfnの関係がある。 The setting of the sustain voltage Vsus during the sustain discharge period will be described. In general, in a PDP, the discharge start voltage and the discharge end voltage of m × n discharge cells vary. When the applied voltage is increased from the state where all the cells are turned off, one discharge cell is turned on first. As the applied voltage is further increased, many discharge cells are lit and finally all cells are lit. The voltage applied when the first one starts discharging is called Vf1, and the voltage applied when all the cells are lit is called Vfn. In addition, when the applied voltage is lowered from the state where all the cells are turned on, one discharge cell is turned off first. When the applied voltage is further decreased, many discharge cells are extinguished and finally all cells are extinguished. The applied voltage when the first one is turned off is called Vsmn, and the applied voltage when all the cells are turned off is called Vsm1. The voltage Vsus applied during the sustain discharge period is generally set to a value larger than Vsmn and smaller than Vf1. Further, there is a relationship of Vsm1 <Vsmn <Vf1 <Vfn.
放電ガス中に含まれるキセノン分圧が大きいほど、Vf1とVfnの差は大きくなる傾向を有する。したがって、VsusはVf1に近い値に設定しなければならない。これは壁電圧とVsusの和がVfnを超えなければすべてのセルが正しく点灯しないためである。壁電圧はキセノン分圧が大きくなってもあまり大きくすることはできないため、キセノン分圧が大きくなればなるほど、VsusをVf1に近づける必要がある。そのため、キセノン分圧が大きい場合は実施の形態1で示した回収動作、すなわちモードIの後半でPDPに印加する電圧がVf1を超えやすくなり、放電が開始してしまい発光効率の低い動作となってしまう。したがって、本発明のPDP駆動回路は、キセノン分圧の大きいPDPを駆動する場合には顕著な効果を有する。例えば、キセノン分圧を大きくするために、キセノン濃度が15%を超えるような放電ガスを有するPDPを駆動する場合である。キセノン濃度は最大100%のPDPであってもよい。また、PDPは放電ガスの圧力が高くなるほど、VfnとVf1の差が大きくなるという傾向をも有するため、本発明のPDP駆動回路は、放電ガス圧力の大きいPDPを駆動する場合にも顕著な効果を有する。例えば、放電ガス圧力が300Torrを超えるような放電ガスを有するPDPを駆動する場合である。 The difference between Vf1 and Vfn tends to increase as the xenon partial pressure contained in the discharge gas increases. Therefore, Vsus must be set to a value close to Vf1. This is because all cells do not light properly unless the sum of the wall voltage and Vsus exceeds Vfn. Since the wall voltage cannot be increased too much even if the xenon partial pressure increases, it is necessary to bring Vsus closer to Vf1 as the xenon partial pressure increases. Therefore, when the xenon partial pressure is large, the recovery operation shown in the first embodiment, that is, the voltage applied to the PDP in the second half of mode I tends to exceed Vf1, and the discharge starts, resulting in an operation with low luminous efficiency. End up. Therefore, the PDP drive circuit of the present invention has a remarkable effect when driving a PDP having a large xenon partial pressure. For example, in order to increase the xenon partial pressure, a PDP having a discharge gas whose xenon concentration exceeds 15% is driven. The xenon concentration may be up to 100% PDP. Further, since the PDP has a tendency that the difference between Vfn and Vf1 increases as the pressure of the discharge gas increases, the PDP drive circuit of the present invention has a remarkable effect even when driving a PDP having a high discharge gas pressure. Have For example, this is a case where a PDP having a discharge gas whose discharge gas pressure exceeds 300 Torr is driven.
なお、放電ガス圧力が高すぎると、維持期間に印加する電圧Vsusの値を大きくしなければ発光しなくなるため、大気圧程度までとするのが一般的である。本発明者らの検討によれば、600Torrを超える圧力では、維持電圧Vsusを高くしなければならないことによる回路損失が増大していき、結果的には600Torrを超えるPDPでは発光効率が低下する傾向を示した。したがって、PDPの放電ガス圧力は600Torr以下であることが望ましい。 Note that if the discharge gas pressure is too high, light emission will not occur unless the value of the voltage Vsus applied during the sustain period is increased, so it is generally set to about atmospheric pressure. According to the study by the present inventors, at a pressure exceeding 600 Torr, circuit loss due to the need to increase the sustain voltage Vsus increases, and as a result, the luminous efficiency tends to decrease at a PDP exceeding 600 Torr. showed that. Accordingly, the discharge gas pressure of the PDP is desirably 600 Torr or less.
また、本実施の形態に基づき、放電電流が大きいほど発光効率が高いPDPを、実施の形態1〜4のいずれかのPDP駆動回路で駆動するプラズマディスプレイ装置を構成した場合にも、発光効率が高い特徴が得られる。すなわち、最大負荷で100アンペアを超えるピーク電流を要するPDPなどは、回収回路のインダクタから放電電流を供給しきれないために、従来の駆動回路では発光効率が低下することを余儀なくされていた。しかし、本実施の形態によれば、100アンペアを超える放電電流を要するPDPであっても、放電電流がPDP駆動回路によって制限されることはないので、高い発光効率が得られる。 Further, based on the present embodiment, even when a plasma display device is configured in which a PDP having higher luminous efficiency as the discharge current is larger is driven by any of the PDP driving circuits of the first to fourth embodiments, the luminous efficiency is also improved. High characteristics can be obtained. That is, a PDP that requires a peak current exceeding 100 amperes at the maximum load cannot completely supply the discharge current from the inductor of the recovery circuit, so that the light emission efficiency is inevitably lowered in the conventional drive circuit. However, according to the present embodiment, even in a PDP that requires a discharge current exceeding 100 amperes, the discharge current is not limited by the PDP drive circuit, so that high light emission efficiency can be obtained.
また、本実施の形態に基づき、走査電極と維持電極のバス電極幅が小さいPDPを、実施の形態1〜4のいずれかのPDP駆動回路で駆動するプラズマディスプレイ装置を構成した場合にも、発光効率が高い特徴が得られる。PDPの走査電極と維持電極に用いられる電極の幅が細くなればなるほど、放電強度が強くなるという傾向がある。特に200ミクロン以下のバス電極幅のPDPは、放電強度が強く、しかも放電電流が大きくなるにつれて発光効率が高まる性質を有する。本実施の形態のPDP駆動回路は、特に200ミクロン以下のバス電極幅を有するPDPを駆動する場合において、きわめて高い発光効率で駆動することができるので、高い発光効率を得るために効果が顕著である。一方、バス電極幅が細すぎると電極抵抗値が増大するため、結果的にパネルでの抵抗損失が増大する。本発明者らの検討によれば、バス電極幅が細くなるにつれて抵抗損失が増大していき、結果的には電極幅が100ミクロン以下のPDPでは発光効率が低下する傾向を示した。したがって、PDPの走査電極や維持電極に用いる電極幅は、100ミクロン以上200ミクロン以下とすることが望ましい。 Further, based on the present embodiment, even when a plasma display device that drives a PDP having a small bus electrode width of the scan electrode and the sustain electrode by the PDP drive circuit of any of the first to fourth embodiments is configured to emit light. Features with high efficiency are obtained. As the width of the electrodes used for the scan electrode and the sustain electrode of the PDP becomes narrower, the discharge intensity tends to increase. In particular, a PDP having a bus electrode width of 200 microns or less has a property that the discharge intensity is high and the light emission efficiency increases as the discharge current increases. The PDP drive circuit of the present embodiment can be driven with extremely high light emission efficiency, particularly when driving a PDP having a bus electrode width of 200 microns or less, so that the effect is remarkable for obtaining high light emission efficiency. is there. On the other hand, if the bus electrode width is too narrow, the electrode resistance value increases, resulting in an increase in resistance loss in the panel. According to the study by the present inventors, the resistance loss increases as the bus electrode width becomes narrower. As a result, the PDP having an electrode width of 100 microns or less tends to decrease the light emission efficiency. Accordingly, it is desirable that the electrode width used for the scan electrode and the sustain electrode of the PDP be 100 microns or more and 200 microns or less.
また、本実施の形態に基づき、静電容量が小さいPDPを、実施の形態1〜4のいずれかのPDP駆動回路で駆動するプラズマディスプレイ装置を構成した場合にも、発光効率が高い特徴が得られる。PDPの静電容量に蓄えられる電荷は、放電時にも利用される。したがって、PDPの静電容量が小さいパネルであればあるほど、静電容量から放電電流を賄える量が減少するため、放電電流を駆動回路から供給しなければならない。本実施の形態によれば、このように静電容量が小さいPDPを駆動する場合においても、放電電流を充分供給することができるので、PDPの放電電流を制限することがない。すなわち、本発明のPDP駆動回路は、静電容量が小さいPDPを駆動する場合にも顕著な効果を有する。
In addition, based on this embodiment, when a plasma display device that drives a PDP having a small capacitance with any of the PDP drive circuits of
上述の静電容量が小さいPDPとしては、例えば1マイクロファラッド以下の場合に特に有効である。なお、静電容量が小さすぎると、負荷依存性が大きくなる傾向を示す。すなわち、横一行の画素すべてを発光させるような場合、すなわち、図10におけるCi,1〜Ci,mのすべてのセルを点灯させるような場合、点灯率が低い他の行の発光輝度に比べて、i行の輝度が低下するという表示不具合が発生する。本発明者らの検討によれば、静電容量が小さくなるにつれて点灯率の低い行と点灯率の高い行とでの輝度差が増大していき、結果的には静電容量が0.001マイクロファラッド以下のPDPでは輝度差が目視でも認識できることが判明した。よって、PDPの静電容量は0.001マイクロファラッド以上であることが望ましい。 The above-described PDP having a small capacitance is particularly effective in the case of 1 microfarad or less, for example. If the capacitance is too small, the load dependency tends to increase. That is, when all the pixels in one horizontal row are caused to emit light, that is, when all the cells of Ci , 1 to Ci , m in FIG. Compared with this, a display defect occurs in which the luminance of the i row is lowered. According to the study by the present inventors, as the capacitance decreases, the luminance difference between a row with a low lighting rate and a row with a high lighting rate increases, resulting in a capacitance of 0.001. It was found that the brightness difference can be recognized visually with a PDP of microfarad or less. Therefore, it is desirable that the capacitance of the PDP is 0.001 microfarad or more.
以上説明したように、本発明のPDP駆動回路は、発光効率の高いプラズマディスプレイ装置を提供する観点からは、特に上記のような特性を持つプラズマディスプレイパネルを駆動する際に有用である。 As described above, the PDP drive circuit of the present invention is particularly useful when driving a plasma display panel having the above characteristics from the viewpoint of providing a plasma display device with high luminous efficiency.
なお、上述した実施の形態1から5のいずれにおいても、走査電極駆動回路の構成要素である初期化回路および書込み回路については、従来技術で示した構成に限定されない。本発明は、維持期間中の維持回路ならびに回収回路の動作および回路構成に特徴があるものであり、初期化回路および書込み回路の回路構成ならびに初期化期間、書込み期間の駆動波形には制限されないからである。 In any of the first to fifth embodiments described above, the initialization circuit and the write circuit that are components of the scan electrode driving circuit are not limited to the configurations shown in the prior art. The present invention is characterized in the operation and circuit configuration of the sustain circuit and the recovery circuit during the sustain period, and is not limited to the circuit configuration of the initialization circuit and the write circuit, and the drive waveform in the initialization period and the write period. It is.
また、上述した実施の形態1から5のいずれにおいても、回路構成はMOSFETを前提として説明しているが、IGBTなどのトランジスタを用いてもよいことはいうまでもない。また、SiCやGaNなどのSiとは異なる素材を用いたトランジスタを用いてもよく、電流を導通あるいは遮断する機能を有する素子であれば、種々のものを用いることが可能である。 In any of the first to fifth embodiments described above, the circuit configuration has been described on the assumption of a MOSFET, but it goes without saying that a transistor such as an IGBT may be used. Further, a transistor using a material different from Si, such as SiC or GaN, may be used, and various elements can be used as long as they have a function of conducting or blocking current.
本発明のPDP駆動回路およびプラズマディスプレイ装置は、発光効率が高く、かつ消費電力を削減する効果も得られるので、壁掛けテレビや大型モニターに好適である。 The PDP driving circuit and the plasma display device of the present invention are suitable for a wall-mounted television and a large monitor because they have high luminous efficiency and an effect of reducing power consumption.
1 A/Dコンバータ
2 映像信号処理回路
3 サブフィールド処理回路
4 データ電極駆動回路
5 走査電極駆動回路
6 維持電極駆動回路
10 PDP
20 前面板
21 フレキシブル配線板
22 走査電極
23 維持電極
24 誘電体層
25 保護層
26 シャーシ部材
30 背面板
31 フレキシブル配線板
32 データ電極
33 誘電体層
34 隔壁
35 蛍光体層
51、61 維持回路
52 初期化回路
53 書込み回路
54、54A、54B、54C、62 回収回路
55 制御回路
C1、C2 第一の回収コンデンサ
C3 第二の回収コンデンサ
D1、D3 第一のハイサイド回収ダイオード
D2、D4 第一のローサイド回収ダイオード
D5 昇圧ダイオード
D6 ダイオード
IC1 スキャンドライバ
L1、L2 第一のインダクタ
L3 第二のインダクタ
L4 第三のインダクタ
R1 抵抗
S1、S3 第一のハイサイド回収スイッチ素子
S2、S4 第一のローサイド回収スイッチ素子
S5、S7 第一のハイサイド維持スイッチ素子
S6、S8 第一のローサイド維持スイッチ素子
S9 第一の分離スイッチ素子
S10 第二の分離スイッチ素子
S11 ハイサイド初期化スイッチ素子
S12 ローサイド初期化スイッチ素子
S13 昇圧スイッチ素子
S14 第二の回収スイッチ素子
S15 スイッチ素子
DESCRIPTION OF SYMBOLS 1 A /
20 Front plate 21
Claims (16)
前記プラズマディスプレイパネルにおける前記表示放電を開始し維持するための電力を、維持電圧電源からスイッチ素子を介して前記表示電極対に供給する維持回路と、
前記表示放電に伴う電流により充放電が行われる回収コンデンサ、前記回収コンデンサと直列に接続された少なくとも1つのインダクタ、および前記回収コンデンサによる前記充放電を制御するためのスイッチ部を有する回収回路とを備えたプラズマディスプレイパネル駆動回路において、
前記回収回路が前記回収コンデンサの放電により前記表示電極に電力の供給を開始してから、前記スイッチ素子がオンすることにより前記維持回路から前記表示電極に対する放電のための電力の供給が開始されるまでの時間が、前記インダクタと前記プラズマディスプレイパネルの静電容量とで決定される共振時間の60%以下に制御されることを特徴とするプラズマディスプレイパネル駆動回路。 A display cell formed by applying a voltage to each electrode of a plasma display panel having a display electrode pair composed of a scan electrode and a sustain electrode and a data electrode orthogonal to the display electrode pair, and the display electrode pair and the data electrode Configured to cause display discharge in
A sustain circuit for supplying power for starting and maintaining the display discharge in the plasma display panel from a sustain voltage power source to the display electrode pair via a switch element;
A recovery capacitor that is charged and discharged by a current accompanying the display discharge, at least one inductor connected in series with the recovery capacitor, and a recovery circuit having a switch unit for controlling the charge and discharge by the recovery capacitor In the provided plasma display panel drive circuit,
After the recovery circuit starts supplying power to the display electrode by discharging the recovery capacitor, the switch element is turned on to start supplying power for discharging from the sustain circuit to the display electrode. The plasma display panel drive circuit is controlled to 60% or less of a resonance time determined by the inductor and the capacitance of the plasma display panel.
前記表示電極から電力を回収するための第一の回収コンデンサと、
前記表示電極に電力を供給するための第二の回収コンデンサとを含む請求項1または2に記載のプラズマディスプレイパネル駆動回路。 The recovery capacitor is
A first recovery capacitor for recovering power from the display electrode;
The plasma display panel drive circuit according to claim 1, further comprising a second recovery capacitor for supplying power to the display electrode.
前記プラズマディスプレイパネルを駆動するための、請求項1〜10のいずれか1項に記載のプラズマディスプレイパネル駆動回路とを備えたプラズマディスプレイ装置。 A plasma display panel having a display electrode pair composed of a scan electrode and a sustain electrode and a data electrode orthogonal to the display electrode pair, wherein a display cell is formed at each intersection of the display electrode pair and the data electrode;
The plasma display apparatus provided with the plasma display panel drive circuit of any one of Claims 1-10 for driving the said plasma display panel.
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