JP2007526673A

JP2007526673A - 高速下りリンクパケット接続通信システムにおけるデータを処理する装置及び方法

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Publication number: JP2007526673A
Application number: JP2006546825A
Authority: JP
Inventors: カン−ギュ・イ; スン−ウク・パク; サン−フン・チェ; ジン−ヨン・オー
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-12-22
Filing date: 2004-12-22
Publication date: 2007-09-13
Also published as: US7366122B2; WO2005062550A1; AU2004304543A1; RU2005130400A; RU2297104C2; AU2004304543B2; US20050135329A1; KR100520146B1; KR20050063187A; CN1765086A

Abstract

高速下りリンクパケット接続通信システムにおいて、ＰＨＹ階層を介して受信された少なくとも１つのプロトコルデータユニット（ＰＤＵ）をＭＡＣ階層へ送信する装置は、ＰＨＹ階層からＰＤＵが受信される第１の周期の間隔で、ＰＤＵをデコーディングして、第１のメモリに記憶するＨＳ−ＤＳＣＨデコーダと、ＰＤＵの位置及び個数情報を含む制御テーブルを記憶し、ＰＤＵの位置及び個数情報に基づいて、リオーダーリングキュー動作を遂行する第２のメモリと、第１のメモリからＰＤＵを読み出して第２のメモリに記憶し、第１の周期よりも長い第２の周期の間に、第２のメモリを監視して、第２のメモリに記憶されているＰＤＵの個数を更新した後、第２の周期の間隔でリオーダーリングキュー分配部へ割込み信号を送信するＨＳＤＰＡ制御部と、ＨＳＤＰＡ制御部から割込み信号を受信すると、制御テーブルからＰＤＵの位置及び個数情報を読み出して、第２のメモリに記憶されているＰＤＵを上位階層へ送信するリオーダーリングキュー分配部とを具備する。

Description

本発明は、高速下りリンクパケット接続方式を使用する通信システムに関し、特に、高速下りリンクパケット接続方式を使用する通信システムにおいて、ＭＡＣ−ｈｓ（Medium Access Control-high speed）ＰＤＵ（Protocol Data Unit）を処理する装置及び方法に関する。

一般に、高速下りリンクパケット接続（High Speed Downlink Packet Access；以下、“ＨＳＤＰＡ”と称する）方式は、Ｗ−ＣＤＭＡ通信システムにおいて、下りリンク高速パケット送信を支援するための下りリンクデータチャンネル（High Speed-Downlink Shared Channel、以下、“ＨＳ−ＤＳＣＨ”と称する）に関連した制御チャンネル、このための装置、システム、及び方法を総称する。上記ＨＳＤＰＡ方式を支援するために、ハイブリッド自動再送要求（Hybrid Automatic Retransmission Request；以下、“ＨＡＲＱ”と称する）が提案された。以下、図１を参照して、Ｗ−ＣＤＭＡ通信システムの詳細な構成及びＨＡＲＱ方式について説明する。

図１は、一般的なＷ−ＣＤＭＡ通信システムの構成を概略的に示すブロック図である。図１を参照すると、Ｗ−ＣＤＭＡ通信システムは、コアネットワーク（Core Network；ＣＮ）１００と、複数の無線ネットワークサブシステム（Radio Network Subsystem；以下、“ＲＮＳ”と称する）１１０及び１２０と、ユーザ端末機（User Equipment；以下、“ＵＥ”と称する）１３０とから構成される。第１のＲＮＳ１１０及び第２のＲＮＳ１２０は、無線網制御器（Radio Network Controller；以下、“ＲＮＣ”と称する）及び複数の基地局（ＮｏｄｅＢ）をそれぞれ含む。下記の説明において、説明の便宜上、各ＲＮＳは、ＲＮＣと称され、複数のＮｏｄｅＢは、セルと称される。例えば、ＲＮＳ１１０は、ＲＮＣ１１１と複数のＮｏｄｅＢ１１３及び１１５とから構成される。上記ＲＮＣは、その多様な目的に従って、サービングＲＮＣ（以下、“ＳＲＮＣ”と称する）、ドリフトＲＮＣ（以下、“ＤＲＮＣ”と称する）、及びコントローリングＲＮＣ（以下、“ＣＲＮＣ”と称する）に分類される。特に、上記ＲＮＣは、各々のＵＥに関連した機能に従ってＳＲＮＣ及びＤＲＮＣに分類される。ＵＥの情報を管理し、上記コアネットワークへデータを送信することができる特定のＲＮＣは、ＵＥのＳＲＮＣである。ＵＥのデータがＳＲＮＣではない他のＲＮＣを介してＳＲＮＣへ送信される場合、ＲＮＣは、ＵＥのＤＲＮＣである。ＣＲＮＣは、各々のＮｏｄｅＢを制御するＲＮＣを示す。例えば、図１に示すように、ＲＮＣ１１１がＵＥ１３０の情報を管理すると、ＲＮＣ１１１は、ＳＲＮＣである。ＵＥ１３０が他の位置に移動して、ＵＥ１３０のデータがＲＮＣ１１２を使用して送受信されると、ＲＮＣ１１２はＤＲＮＣである。そして、ＮｏｄｅＢ１１３を制御するＲＮＣ１１１は、ＮｏｄｅＢ１１３のＣＲＮＣである。

ＨＡＲＱ方式、特に、多チャンネル停止−待機混合自動再送（n-channel Stop And Wait Hybrid Automatic Retransmission Request；以下、“ｎ−ｃｈａｎｎｅｌＳＡＷＨＡＲＱ”と称する。）方式について説明する。通常の自動再送要求（Automatic Retransmission Request；以下、“ＡＲＱ”と称する）方式は、ＵＥと基地局制御器（Radio Network Controller；ＲＮＣ）との間で、認知（acknowledgement；以下、“ＡＣＫ”と称する）信号と再送信パケットデータとが交換されるようにできる。しかしながら、上記ＨＡＲＱ方式は、上記ＡＲＱ方式の送信の効率を増加させるために、前方向誤り訂正（Forward Error Correction；ＦＥＣ）が適用される。また、上記ＨＳＤＰＡ方式は、上記ＵＥと基地局のＭＡＣＨＳ−ＤＳＣＨの間で、ＡＣＫ信号と再送信パケットデータが交換される。また、上記ＨＳＤＰＡ方式は、Ｎ個の論理チャンネルを構成して、ＡＣＫ信号が存在しない状態であっても、複数のパケットデータエレメントを送信することができる上記ｎ−ｃｈａｎｎｅｌＳＡＷＨＡＲＱ方式を使用する。上記停止待機自動再送要求（Stop And Wait Automatic Retransmission Request；ＳＡＷＡＲＱ）方式は、以前のパケットデータに関連したＡＣＫ信号を受信した後、次のパケットデータのみを送信し、これによって、チャンネルの使用効率を低下させる、という短所がある。上記ｎ−ｃｈａｎｎｅｌＳＡＷＨＡＲＱ方式は、上記以前のパケットデータに関連したＡＣＫ信号を受信しない状態で、複数のパケットデータを異なるチャンネルを介して連続して送信し、これによって、チャンネルの使用効率を増加させることができる。すなわち、ＵＥとＮｏｄｅＢとの間でｎ個のチャンネルを設定し、特定の時間又は特定のチャンネル番号を使用して上記ｎ個のチャンネルの各々が識別可能であれば、上記パケットデータを受信するＵＥは、任意の時点で受信されたパケットデータをどんなチャンネルを介して送信されたパケットデータであるかを認知することができ、データが受信されるべき順にパケットデータを再構成するか、又は、該当パケットデータをコンバイニング（combining）する、などの必要な動作を遂行することができる。

ここで、上記ｎ−ｃｈａｎｎｅｌＳＡＷＨＡＲＱ方式の動作について、図１を参照して具体的に説明する。まず、ＵＥ１３０とＮｏｄｅＢ１１３との間でｎ−ｃｈａｎｎｅｌＳＡＷＨＡＲＱ方式、特に、４−ｃｈａｎｎｅｌＳＡＷＨＡＲＱ方式が遂行される。上記４本のチャンネルの各々は、論理識別子（Identifier；ＩＤ）が割り当てられると仮定する。ＵＥ１３０とＮｏｄｅＢ１１３との間の媒体アクセス制御（Medium Access Control；ＭＡＣ）階層（layer）は、各チャンネルに対応するＨＡＲＱプロセッサーを備える。ＮｏｄｅＢ１１３は、最初データ送信のために使用されるコーディング部にチャンネルＩＤ“１”を送信する。ここで、上記チャンネルＩＤは、コーディング部に明示的に割り当てられる。チャンネルＩＤ“１”によってコーディング部にエラーが発生した場合、ＵＥ１３０は、上記チャンネルＩＤ“１”に対応するＨＡＲＱプロセッサー、すなわち、ＨＡＲＱプロセッサー１へ上記コーディングブロックに関連した否定認知信号（Negative Acknowledgement；以下、“ＮＡＣＫ”と称する）をＮｏｄｅＢ１１３を介して送信する。このとき、ＮｏｄｅＢ１１３は、チャンネル１のコーディングブロックに関連したＡＣＫ到着情報に関係なしに、後続コーディングブロックを所定のチャンネル２を介して送信することができる。チャンネル１のコーディングブロックに対するＮＡＣＫ信号をＵＥ１３０から受信すると、ＮｏｄｅＢ１１３は、チャンネル１を介して該当コーディングブロックを再送信する。従って、ＵＥ１３０は、チャンネル１を介して以前に送信されたコーディングブロックが再送信された上記コーディングブロックのチャンネルＩＤを使用して再送信されることを感知し、上記再送信コーディングブロックをＨＡＲＱプロセッサー１へ送信する。上記再送信コーディングブロックを受信したＨＡＲＱプロセッサー１は、あらかじめ保存されている最初送信コーディングブロックと上記再送信コーディングブロックとをコンバイニングする。ｎ−ｃｈａｎｎｅｌＳＡＷＨＡＲＱ方式は、チャンネルＩＤをＨＡＲＱプロセッサーに一対一に接続させ、ＡＣＫ信号が受信される時まで、ユーザデータの送信実行時間を遅延させることなく、最初送信データを再送信データと適切に対応させることができる。

上記ＨＳＤＰＡ方式を使用するＷ−ＣＤＭＡシステムの階層構成は、ＨＡＲＱ機能をＭＡＣ階層（Medium Access Control Layer）から追加的に要求するので、要求された上記ＨＡＲＱ機能に該当する新たな階層構成が既存の階層構成、すなわち、上記ＨＳＤＰＡ方式を使用しないＷ−ＣＤＭＡ通信システムの階層構成から変更する。上記ＨＳＤＰＡ方式を支援するために、従来のＷ−ＣＤＭＡ通信システムで使用するＭＡＣ階層構成で、ＭＡＣ−ｃ/ｓｈ（Medium Access Control-common/shared）及びＭＡＣ−ｄ（Medium Access Control-common/redrafted）個体に付加的にＭＡＣ−ｈｓ個体が実現される。

図２は、ＨＳＤＰＡ方式を使用する符号分割多元接続通信システムで使用するＵＥのＭＡＣ−ｈｓ階層の構成を示す図である。図２を参照すると、ＭＡＣ−ｈｓサブレイヤー１１５は、ＨＳＤＰＡ方式を支援するためのＨＳ−ＤＳＣＨチャンネル上のＨＡＲＱ機能を基本的な機能として使用する。ＭＡＣ−ｈｓサブレイヤー１１５は、無線チャンネルから受信されたデータブロック、すなわち、パケットデータに関連したエラーの発生が検出されないと、基地局へＡＣＫ信号を送信する。無線チャンネルから受信されたデータブロック（すなわち、パケットデータ）に関連したエラーの発生が検出されると、ＭＡＣ−ｈｓサブレイヤー１１５は、エラーが発生したデータブロックに対する再送信を要求するＮＡＣＫ信号を生成し、基地局へＮＡＣＫ信号を送信する機能を遂行する。ＭＡＣ−ｈｓサブレイヤー１１５は、ＲＲＣからあらかじめ定められた設定情報を受信する。

ＨＳ−ＤＳＣＨを介してＭＡＣ−ｈｓサブレイヤー１１５へ送信されたデータブロックは、ＨＡＲＱブロックに含まれた多くのＨＡＲＱプロセッサのうちのいずれか１つに記憶される。このとき、下りリンク制御信号に含まれたＨＡＲＱプロセスＩＤは、どんなＨＡＲＱプロセッサーが上記データブロックを貯蔵するかを示す。上記データブロックを貯蔵したＨＡＲＱプロセッサーは、データブロックに予想しないエラーが発生すると、ＵＴＲＡＮへＮＡＣＫ情報を送信し、従って、上記データブロックの再送信をＵＴＲＡＮから要求する。上記データブロックにエラーが存在しないと、ＨＡＲＱプロセッサーは、上記データブロックをリオーダーリング（Reordering）ブロックへ送信し、ＵＴＲＡＮへＡＣＫ情報を送信する。複数のリオーダーリング（Reordering）ブロックは、ＵＴＲＡＮの送信バッファと同様に、優先順位（Priority）別に存在する。ＨＡＲＱプロセスは、上記データブロックに含まれている優先順位識別子（Priority Class Identifier；ＰＣＩ）を介して、上記データブロックを該当リオーダーリングブロックへ送信する。上記リオーダーリングブロックのもっとも重要な特徴は、データの順次的な送信を支援することができる、という点である。上記データブロックは、送信一連番号（Transmission Sequence Number；ＴＳＮ）を基準にして順次的に上位階層へ送信される。該当データブロックの以前のデータブロックが受信されない場合には、該当データブロックは、まず、リオーダーリングバッファに記憶され、その後に、その以前のデータブロックのすべてが受信されるという条件で上位階層へ送信される。一般的に、複数のＨＡＲＱプロセスが同時に動作されるので、上記リオーダーリングブロックは、上記データブロックを非順次的に受信する。従って、上記リオーダーリングブロックは、上位階層へデータブロックを順次に送信するために、リオーダーリングバッファは必須的である。所定のＴＳＮのデータブロックが上記リオーダーリングバッファに維持され、上記リオーダーリングバッファに維持されたデータブロックのＴＳＮよりも低いＴＳＮに該当する少なくとも１つ以上のデータブロックが省略されるので、データブロックが上位階層へ送信されることができない場合には、ストール（stall）現象が発生する。

一方、ハードウェアデバイスの形態で構成されたＨＳＤＰＡＭＡＣ−ｈｓデコーディングチェーン（decoding chain）の出力信号を示すＭＡＣ−ｈｓＰＤＵでＣＲＣエラーが存在しない場合、ＨＳ−ＤＳＣＨＴＴＩ（２ｍｓ）の整数倍の間隔で、該当ＭＡＣ−ｈｓＰＤＵが上位ＭＡＣ階層へ送信されるが、ＨＳＤＰＡ技術を適用した３ＧＰＰ（３^rd Generation Partnership Project）Ｒｅｌｅａｓｅ５ＴＳ２５．３０６の内容に基づいて、ＨＳ−ＰＤＳＣＨカテゴリレベルが高いほど、送信間隔が短くなることができる。すなわち、“Ｉｎｔｅｒ−ＭｉｎｉｍｕｍＴＴＩｉｎｔｅｒｖａｌ（＝Ｎ）ｘＨＳ−ＤＳＣＨＴＴＩ（２ｍｓ）”で示されたあらかじめ定められた時間間隔で受信されたＭＡＣ−ｈｓＰＤＵは、“Ｉｎｔｅｒ−ｍｉｎｉｍｕｍＴＴＩｉｎｔｅｒｖａｌ”と呼ばれる新たな定義に基づいて上位ＭＡＣ階層へ送信される。従って、上位階層（ＭＡＣ）は、“ＮｘＨＳ−ＤＳＣＨＴＴＩ”で示されたあらかじめ定められた時間間隔で、最大２ｍｓごとに、ＨＳＤＰＡＭＡＣ−ｈｓ階層の出力データを読み出さなければならない。ハードウェアがバッファリング動作を遂行しないと仮定すると、制御部で一般的に動作するＭＡＣ階層は、最大２ｍｓの間隔で、ＭＡＣ−ｈｓＰＤＵ値を読み出さなければならない負担が発生する。しかしながら、ＵＥに幅広く使用された一般的なＯＳ（Operating System）上で、２ｍｓの間隔であらかじめ決定されたデータ処理機能を実行するための割込みハンドリング動作を遂行することが難しい、という短所があった。

上述したように、従来の３ＧＰＰシステムにおいて、ＨＳＤＰＡサービスを提供することができるＰＨＹとＭＡＣ階層との間で定義されたＰＨＹ−ＤＡＴＡ−ＩＮＤと呼ばれる特定のプリミティブを使用して、上位階層で受信されたＭＡＣＰＤＵを送信する装置及び方法は、標準の通信規格で定義されなければならない。

上記背景に鑑みて、本発明の目的は、ＨＳＤＰＡ通信システムにおいて、Ｎ−ｃｈａｎｎｅｌＳＡＷプロトコルのストール現象を防止するために提案されたリリースタイマー（release timer）に基づいて、さらに効率的なメモリインターフェースを提供するための装置及び方法を提供することにある。

このような目的を達成するために、本発明の第１の特徴によれば、高速下りリンクパケット接続通信システムにおいて、ＰＨＹ階層を介して受信された少なくとも１つのプロトコルデータユニット（ＰＤＵ）をＭＡＣ階層へ送信する装置は、上記ＰＨＹ階層からＰＤＵが受信される第１の周期の間隔で、上記ＰＤＵをデコーディングして、第１のメモリに記憶するＨＳ−ＤＳＣＨデコーダと、上記ＰＤＵの位置及び個数情報を含む制御テーブルを記憶し、上記ＰＤＵの位置及び個数情報に基づいて、リオーダーリングキュー動作を遂行する第２のメモリと、上記第１のメモリから上記ＰＤＵを読み出して上記第２のメモリに記憶し、上記第１の周期よりも長い第２の周期の間に、上記第２のメモリを監視して、上記第２のメモリに記憶されているＰＤＵの個数を更新した後、上記第２の周期の間隔でリオーダーリングキュー分配部へ割込み信号を送信するＨＳＤＰＡ制御部と、上記ＨＳＤＰＡ制御部から割込み信号を受信すると、上記制御テーブルから上記ＰＤＵの位置及び個数情報を読み出して、上記第２のメモリに記憶されている上記ＰＤＵを上位階層へ送信するリオーダーリングキュー分配部とを具備することを特徴とする。

本発明の第２の特徴によれば、高速下りリンクパケット接続通信システムにおいて、物理（ＰＨＹ）階層を介して受信されたプロトコルデータユニット（ＰＤＵ）をＭＡＣ階層へ送信する方法は、上記ＰＤＵの位置及び個数情報を含む制御テーブルを記憶する第２のメモリで、上記ＰＤＵの位置及び個数情報に基づいてリオーダーリングキュー動作を遂行する第１のステップと、上記ＰＨＹ階層から受信された上記ＰＤＵを第１の周期の間隔でデコーディングして、第１のメモリに記憶する第２のステップと、上記第１のメモリから上記ＰＤＵを読み出して、上記第２のメモリに記憶し、上記第１の周期よりも長い第２の周期の間の上記第２のメモリを監視して、上記第２のメモリに記憶されているＰＤＵの個数を更新した後、上記第２の周期の間隔でリオーダーリングキュー分配部へ割込み信号を送信する第３のステップと、上記割込み信号に従って、上記制御テーブル内のＰＤＵの位置及び個数情報を更新し、上記第２のメモリに記憶されている上記ＰＤＵを上位階層へ送信する第４のステップとを具備することを特徴とする。

本発明は、複数の受信ＭＡＣ−ｈｓＰＤＵｓをバッファリングするために外部メモリを使用するので、ハードウェアバッファリング動作を遂行しない。これによって、ゲートの数が増加することを防止することができる。外部メモリの使用によって、ＭＡＣ−ｈｓＰＤＵｓを記憶することができる相当に大きいメモリを割り当てることができる。また、ＨＳＤＰＡ制御部は、受信された上記ＭＡＣ−ｈｓＰＤＵを外部メモリにコピーする動作を遂行するので、ＣＰＵ上で動作する他の階層の命令を同時に遂行することができる。さらに、ＭＡＣ階層は、２ｍｓごとにＭＡＣ−ｈｓＰＤＵを処理する代わりに、１０ｍｓごとに受信されたＭＡＣ−ｈｓＰＤＵを同時に処理する。頻繁な割込み動作による不必要な負担が減少される。また、外部メモリによってバッファリングされた各々のＭＡＣ−ｈｓＰＤＵは、リオーダーリング制御テーブル処理結果によってリオーダーリング動作を遂行し、ＭＡＣとＲＬＣ階層内で共通に使用されるので、ＭＡＣとＲＬＣ階層との間の不必要なコピーアタッチ（copy attach）動作を減少させることによって、処理時間を短縮させることができる、という長所がある。

以下、本発明の望ましい実施形態を添付の図面を参照しつつ詳細に説明する。図面の説明において、同一の構成要素に対してはできるだけ同一の参照符号及び参照番号を付して説明する。また、本発明に関連した公知機能或いは構成に関する説明が本発明の要旨を不明にすると判断された場合に、その詳細な説明を省略する。

本発明は、ハードウェアデバイスの形態で構成されたＨＳＤＰＡＭＡＣ−ｈｓデコーディングチェーンが所定の時間の間にバッファリング動作を遂行することができると仮定すると、上位階層であるＭＡＣ階層がＭＡＣ−ｈｓＰＤＵを最大２ｍｓごとに読み出す必要はない。しかしながら、従来技術は、ハードウェアブロックに内部メモリ（Internal memory）、すなわち、第１のメモリの空間を増加させることによってバッファリング動作を遂行する作業が容易ではない。その理由は、ゲート数がメモリの増加分だけ多く増加するので、一般的に、このような実現方式は、望ましくないためである。従って、本発明は、ＭＡＣ−ｈｓＰＤＵｓをバッファリングするために、外部メモリ（External Memory）、すなわち、第２のメモリを含み、内部バッファリング動作を遂行しないので、ゲート数を増加させる必要がない。上記外部メモリを使用することによって、ＭＡＣ−ｈｓＰＤＵｓを貯蔵するためには、相当に大きなサイズのメモリを割り当てることができるようにする。また、ＭＡＣ階層は、２ｍｓごとにＭＡＣ−ｈｓＰＤＵｓを処理することなく、１０ｍｓごとに受信されたＭＡＣ−ｈｓＰＤＵｓを同時に処理するので、頻繁な割込み動作による不必要な負担を減少させる。

まず、図３を参照して、ＨＳＤＰＡ通信システムを使用して高速のデータをさらに効率的に処理するためのメモリインターフェースについて説明する。図３は、本発明の好ましい実施形態に従うプロトコルデータユニット（ＰＤＵ）を処理する装置を示すブロック図である。

図３を参照すると、ＨＳ−ＤＳＣＨデコーディング部３００と、内部メモリ３０２と、ＨＳＤＰＡ制御ブロック３０４と、外部メモリ３０６と、リオーダーリングキュー分配（Reordering Queue Distribution）ブロック３０８とを含む。本発明の好ましい実施形態に従って、内部メモリ及び外部メモリを区別して説明されるとしても、本発明において、上記メモリは、ＰＤＵそれ自体のための物理的な内部メモリ及び外部メモリに制限されない。本発明を説明する以前に、“Ｉｎｔｅｒ−ｍｉｎｉｍｕｍＴＴＩｉｎｔｅｒｖａｌ＝１”である場合を仮定し、受信されたＭＡＣ−ｈｓＰＤＵにＣＲＣエラーがない状況（すなわち、最大のデータ受信動作を遂行する状況）であると仮定して説明する。

まず、ＨＳ−ＤＳＣＨデコーディング部３００は、２ｍｓごとに、ＭＡＣ−ｈｓＰＤＵを内部メモリ３０２へ出力する。また、ＨＳＤＰＡ制御部３０４は、２ｍｓごとに、データが書き込まれる内部メモリ３０２からＭＡＣ−ｈｓＰＤＵを読み出し、読み出された上記ＭＡＣ−ｈｓＰＤＵを外部メモリ３０６にコピーする。このとき、コピーされた複数のインデックスのうち、最初にコピーされたインデックスの情報と１０ｍｓの所定の時間の間に受信されたＭＡＣ−ｈｓＰＤＵの個数とを更新する。この後、ＨＳＤＰＡ制御部３０４は、１０ｍｓの間隔で、外部メモリ３０６によって処理されなければならないＭＡＣ−ｈｓＰＤＵセット（例えば、最大５つのＭＡＣ−ｈｓＰＤＵセット）が存在することをリオーダーリングキュー分配部３０８へ通知する。外部メモリ３０６は、所定のサイズ（例えば、最大ＭＡＣ−ｈｓＰＤＵサイズ）をそれぞれ有する５１２個のエントリーを含む。また、外部メモリ３０６は、最近の１０ｍｓの間の外部メモリ３０６にコピーされた最初のＭＡＣ−ｈｓＰＤＵの位置及び情報個数を含む制御テーブルを備える。１０ｍｓの間隔でＨＳＤＰＡ制御部３０４から情報メッセージを受信すると、リオーダーリングキュー分配部３０８は、外部メモリ３０６の制御テーブルに含まれたＭＡＣ−ｈｓＰＤＵの位置及び情報の個数に基づいて、リオーダーリングキュー動作を遂行するためのリオーダーリング制御テーブルの情報を更新する。この場合、リオーダーリング制御テーブルの最大個数は、８つに設定される。この後、外部メモリ３０６にコピーされたＭＡＣ−ｈｓＰＤＵは、１０２４ｍｓ（６４ｘ８ｘ２）の所定の時間内に処理されてＲＬＣよりも高い上位階層へ送信される。

図３に示されたＨＳ−ＤＳＣＨデコーディング部３００と、ＨＳＤＰＡ制御ブロック３０４と、リオーダーリングキュー分配部３０８とを使用してデータを処理するそれぞれの方法について、図４乃至図６を参照して説明する。

まず、図４を参照して、ＨＳ−ＤＳＣＨデコーディング部３００を使用してデータを処理する方法について説明する。図４は、本発明の好ましい実施形態に従うＨＳ−ＤＳＣＨデコーディング部３００を使用してＰＤＵを処理する方法を示すフローチャートである。

ステップ４００で、ＨＳ−ＤＳＣＨデコーディング部３００は、待機モードを維持し、ステップ４０２で、ＨＳ−ＰＤＳＣＨチャンネルを介してデータが受信されるかどうかを判断する。ステップ４０２で、ＨＳ−ＰＤＳＣＨチャンネルを介してデータが受信されると、ＨＳ−ＤＳＣＨデコーディング部は、ステップ４０４で、上記データをデコーディングし、ステップ４０６で、ＣＲＣを確認する。

ＣＲＣの確認の結果、ステップ４０６で、ＣＲＣエラーがない場合には、ステップ４０８で、ＨＳ−ＤＳＣＨデコーディング部３００は、正常のデータ受信が遂行されると判断し、相手方にＡＣＫ信号を送信し、デコーディングされた上記データを内部メモリ３０２へ出力する。ステップ４０６で、ＣＲＣエラーが存在する場合には、ＨＳ−ＤＳＣＨデコーディング部３００は、ＮＡＣＫ信号を相手方に送信して、相手方から再送信を要求し、ＨＡＲＱタイプ情報に従って、受信された上記データを外部メモリ３０６に記憶するか、又は、削除する。

図５は、本発明の好ましい実施形態に従うＨＳＤＰＡ制御部３０４を使用してＰＤＵを処理する方法を示すフローチャートである。図５を参照すると、ＨＳＤＰＡ制御部３０４は、ステップ５００で、待機モードを維持し、ステップ５０２で、最初にデコーディングされたデータが存在するかどうかを判断する。ステップ５０２で、最初にデコーディングされたデータが存在すると、ＨＳＤＰＡ制御部３０４は、ステップ５０４で、内部メモリ３０２に記憶されているデコーディングされた上記データを外部メモリ３０６へ移動させる。この後、ＨＳＤＰＡ制御部３０４は、１０ｍｓごとに割込みカウント動作を遂行する。ステップ５０２で、最初にデコーディングされたデータが存在しない場合には、ステップ５０８で、内部メモリ３０２に記憶されているデコーディングされた上記データを外部メモリ３０６へ移動させる。この後、ＨＳＤＰＡ制御部３０４は、ステップ５１０で、１０ｍｓが経過したか否かを検査する。ステップ５１０で、１０ｍｓが経過した場合には、ＨＳＤＰＡ制御部３０４は、ステップ５１２で、“ＰＨＹ−ＨＳ−ＤＡＴＡ−ＩＮＤ”をＭＡＣ階層に含まれているリオーダーリングキュー分配部３０８へ送信する。すなわち、内部メモリ３０２に記憶されているデコーディングされた上記データを外部メモリ３０６へ移動させ、これによって、最大２ｍｓごとに更新された内部メモリ３０２がオーバーライト（overwrite）されることを防止することができる。また、ステップ５０２で、最初にデコーディングされた上記データが存在する場合、１０ｍｓごとに割込み動作を遂行する。この後、ＨＳＤＰＡ制御部３０４は、１０ｍｓごとに、“ＰＨＹ−ＨＳ−ＤＡＴＡ−ＩＮＤ”メッセージをＭＡＣ階層のリオーダーリングキュー分配部３０８へ送信する。

図６は、本発明の好ましい実施形態に従うリオーダーリングキュー分配部３０８を使用してＰＤＵを処理する方法を示すフローチャートである。

図６を参照すると、ＨＳＤＰＡ制御部３０４から“ＰＨＹ−ＨＳ−ＤＡＴＡ−ＩＮＤ”メッセージを受信すると、リオーダーリングキュー分配部３０８は、最近１０ｍｓの間、外部メモリ３０６に新たに記憶されている複数のＭＡＣ−ｈｓＰＤＵｓを処理して、最大８個のリオーダーリングキュー機能を遂行するリオーダーリング制御テーブルを更新する。

上述したように、本発明は、受信ＭＡＣ−ｈｓＰＤＵｓをバッファリングするために、外部メモリ、すなわち、第２のメモリを使用することによって、上位階層であるＭＡＣ階層が、ＭＡＣ−ｈｓＰＤＵｓを１０ｍｓの間隔で処理することができるようにする。

以上、本発明の詳細について具体的な実施形態に基づき説明してきたが、本発明の範囲を逸脱しない限り、各種の変形が可能なのは明らかである。従って、本発明の範囲は、上記実施形態に限定されるものではなく、特許請求の範囲の記載及び該記載と同等なものにより定められるべきである。

一般的なＵＭＴＳ通信システムの構成を概略的に示すブロック図である。ＨＳＤＰＡ方式を使用するＣＤＭＡ通信システムにおけるＵＥのＭＡＣ−ｈｓ階層構成を示す図である。本発明の好適な実施形態に従うプロトコルデータユニット（ＰＤＵ）を処理する装置の構成を示すブロック図である。本発明の好適な実施形態に従うＨＳ−ＤＳＣＨデコーダでのＰＤＵを処理する方法を示すフローチャートである。本発明の好適な実施形態に従うＨＳＤＰＡ制御部でのＰＤＵを処理する方法を示すフローチャートである。本発明の好適な実施形態に従うリオーダーリングキュー分配部でのＰＤＵを処理する方法を示すフローチャートである。

符号の説明

３００ＨＳ−ＤＳＣＨデコーディング部
３０２内部メモリ
３０４ＨＳＤＰＡ制御ブロック
３０６外部メモリ
３０８リオーダーリングキュー分配ブロック

Claims

高速下りリンクパケット接続通信システムにおいて、物理階層を介して受信された少なくとも１つのプロトコルデータユニットをＭＡＣ階層へ送信する装置であって、
前記物理階層からプロトコルデータユニットが受信される第１の周期の間隔で、前記プロトコルデータユニットをデコーディングして、第１のメモリに記憶するＨＳ−ＤＳＣＨデコーダと、
前記プロトコルデータユニットの位置及び個数情報を含む制御テーブルを記憶し、前記プロトコルデータユニットの位置及び個数情報に基づいて、リオーダーリングキュー動作を遂行する第２のメモリと、
前記第１のメモリから前記プロトコルデータユニットを読み出して前記第２のメモリに記憶し、前記第１の周期よりも長い第２の周期の間、前記第２のメモリを監視して、前記第２のメモリに記憶されているプロトコルデータユニットの個数を更新した後、前記第２の周期の間隔でリオーダーリングキュー分配部へ割込み信号を送信するＨＳＤＰＡ制御部と、
前記ＨＳＤＰＡ制御部から割込み信号を受信すると、前記制御テーブルから前記プロトコルデータユニットの位置及び個数情報を読み出して、前記第２のメモリに記憶されている前記プロトコルデータユニットを上位階層へ送信するリオーダーリングキュー分配部と
を具備することを特徴とする装置。
前記第２の周期は、１０ｍｓ又は前記１０ｍｓの整数倍であることを特徴とする請求項１記載の装置。
前記ＨＳＤＰＡ制御部は、
初期にデコーディングされたプロトコルデータユニットが存在すると、前記第１のメモリに記憶されているデコーディングされた前記プロトコルデータユニットを前記第２のメモリへ移動させることを特徴とする請求項１記載の装置。
前記ＨＳＤＰＡ制御部は、
前記第１のメモリに記憶されているデコーディングされた前記プロトコルデータユニットを前記第２のメモリへ送信する中に前記第２の周期となると、前記上位階層の前記リオーダーリングキュー分配部へ前記第２の周期となったことを通知するプリミティブ情報を送信することを特徴とする請求項１記載の装置。
前記リオーダーリングキュー分配部は、前記ＨＳＤＰＡ制御部から前記プリミティブ情報を受信すると、最近の第２の周期の間に、前記第２のメモリに新たに付加されたプロトコルデータユニットを検査して、リオーダーリングキュー機能を遂行する前記制御テーブルを更新することを特徴とする請求項４記載の装置。
高速下りリンクパケット接続通信システムにおいて、物理階層を介して受信されたプロトコルデータユニットをＭＡＣ階層へ送信する方法であって、
前記プロトコルデータユニットの位置及び個数情報を含む制御テーブルを記憶する第２のメモリで、前記プロトコルデータユニットの位置及び個数情報に基づいてリオーダーリングキュー動作を遂行する第１のステップと、
前記物理階層から受信された前記プロトコルデータユニットを第１の周期の間隔でデコーディングして、第１のメモリに記憶する第２のステップと、
前記第１のメモリから前記プロトコルデータユニットを読み出して、前記第２のメモリに記憶し、前記第１の周期よりも長い第２の周期の間、前記第２のメモリを監視して、前記第２のメモリに記憶されているプロトコルデータユニットの個数を更新した後、前記第２の周期の間隔でリオーダーリングキュー分配部へ割込み信号を送信する第３のステップと、
前記割込み信号に従って、前記制御テーブル内のプロトコルデータユニットの位置及び個数情報を更新し、前記第２のメモリに記憶されている前記プロトコルデータユニットを上位階層へ送信する第４のステップと
を具備することを特徴とする方法。
前記第２の周期は、１０ｍｓ又は前記１０ｍｓの整数倍であることを特徴とする請求項６記載の方法。
前記第２のステップは、初期にデコーディングされたプロトコルデータユニットがあると、前記第１のメモリに記憶されている前記プロトコルデータユニットを前記第２のメモリへ移動させ、前記第２の周期をカウントするステップであることを特徴とする請求項６記載の方法。
前記第１のメモリに記憶されている前記プロトコルデータユニットを前記第２のメモリへ送信する中に前記第２の周期となると、前記上位階層へ前記第２の周期となったことを通知するプリミティブ情報を送信するステップをさらに備えることを特徴とする請求項８記載の方法。
前記プリミティブ情報は、ＰＨＹ−ＨＳ−ＤＡＴＡ−ＩＮＤであることを特徴とする請求項９記載の方法。
前記第３のステップは、前記プリミティブ情報を受信すると、最近の前記第２の周期の間に、前記第２のメモリに新たに付加されたプロトコルデータユニットを検査して、リオーダーリングキュー機能を遂行するために前記制御テーブルを更新するステップであることを特徴とする請求項６記載の方法。