JP2007335484A - Nitride semiconductor wafer - Google Patents
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Abstract
Description
本発明は、異種基板と、該異種基板上に成長した窒化物半導体結晶層と、からなる窒化物半導体ウェハに関し、特に、ラテラル成長により形成された高品質の窒化物半導体結晶を含む窒化物半導体ウェハに関する。 The present invention relates to a nitride semiconductor wafer comprising a heterogeneous substrate and a nitride semiconductor crystal layer grown on the heterogeneous substrate, and in particular, a nitride semiconductor including a high-quality nitride semiconductor crystal formed by lateral growth. Related to wafers.
窒化物半導体は、化学式ＡｌａＩｎｂＧａ１−ａ−ｂＮ（０≦ａ≦１、０≦ｂ≦１、０≦ａ＋ｂ≦１）で決定される３族窒化物からなる化合物半導体であって、例えば、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＮ、ＩｎＮなど、任意の組成のものが例示される。上記化学式において、３族元素の一部をＢ（ホウ素）、Ｔｌ（タリウム）などで置換したもの、また、Ｎ（窒素）の一部をＰ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）などで置換したものも、窒化物半導体に含まれる。 A nitride semiconductor is a compound semiconductor made of a group III nitride determined by the chemical formula Al a In b Ga 1-ab N (0 ≦ a ≦ 1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1). For example, those having an arbitrary composition such as GaN, InGaN, AlGaN, AlInGaN, AlN, and InN are exemplified. In the above chemical formula, a part of the group 3 element is substituted with B (boron), Tl (thallium), etc., and a part of N (nitrogen) is P (phosphorus), As (arsenic), Sb (antimony) Those substituted with Bi (bismuth) or the like are also included in the nitride semiconductor.
本明細書では、窒化物半導体以外の材料からなる単結晶基板を異種基板と呼ぶ。窒化物半導体結晶の成長に適した異種基板として、サファイア基板、ＳｉＣ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＰ基板、スピネル基板、ＺｎＯ基板、ＮＧＯ（ＮｄＧａＯ３）基板、ＬＧＯ（ＬｉＧａＯ２）基板、ＬＡＯ（ＬａＡｌＯ３）基板、ＺｒＢ２基板、ＴｉＢ２基板などが知られている。 In this specification, a single crystal substrate made of a material other than a nitride semiconductor is referred to as a heterogeneous substrate. As heterogeneous substrates suitable for the growth of nitride semiconductor crystals, sapphire substrates, SiC substrates, Si substrates, GaAs substrates, GaP substrates, spinel substrates, ZnO substrates, NGO (NdGaO 3 ) substrates, LGO (LiGaO 2 ) substrates, LAO (LAO) LaAlO 3 ) substrates, ZrB 2 substrates, TiB 2 substrates and the like are known.
本明細書では、異種基板上に窒化物半導体結晶層が積層されてなる半導体ウェハを総称して、窒化物半導体ウェハと呼ぶ。窒化物半導体ウェハは、その窒化物半導体結晶層中に光素子構造、電子素子構造等が形成されているものを含み、その中には、更に、光素子、電子素子等の製造工程で中間品として産生されるものを含む。また、窒化物半導体ウェハは、光素子、電子素子等の製造に用いられるテンプレート基板を含む。また、窒化物半導体ウェハは、ＧａＮ基板等の窒化物半導体基板の製造に用いられるテンプレート基板を含む。また、窒化物半導体ウェハは、ＧａＮ基板等の窒化物半導体基板の製造工程で中間品として産生される、異種基板と窒化物半導体結晶層との複合体を含む。 In this specification, semiconductor wafers in which nitride semiconductor crystal layers are stacked on different substrates are collectively referred to as nitride semiconductor wafers. Nitride semiconductor wafers include those in which an optical element structure, an electronic element structure, etc. are formed in the nitride semiconductor crystal layer, and further, intermediate products in the manufacturing process of optical elements, electronic elements, etc. Including those produced as The nitride semiconductor wafer includes a template substrate used for manufacturing optical elements, electronic elements, and the like. The nitride semiconductor wafer includes a template substrate used for manufacturing a nitride semiconductor substrate such as a GaN substrate. The nitride semiconductor wafer includes a composite of a heterogeneous substrate and a nitride semiconductor crystal layer, which is produced as an intermediate product in the manufacturing process of a nitride semiconductor substrate such as a GaN substrate.
ラテラル成長により形成された高品質の窒化物半導体結晶を含む窒化物半導体ウェハが公知である（特許文献１）。マスク層を用いたラテラル成長技術は、ＥＬＯ（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）などと呼ばれ、この分野ではよく知られている。この技術を用いると、マスク層の上部に、基板との格子不整合に起因する転位欠陥を含まない結晶を成長させることができる。 A nitride semiconductor wafer including a high-quality nitride semiconductor crystal formed by lateral growth is known (Patent Document 1). A lateral growth technique using a mask layer is called ELO (Epitaxial Lateral Overgrowth) or the like and is well known in this field. When this technique is used, a crystal free from dislocation defects caused by lattice mismatch with the substrate can be grown on the mask layer.
特許文献１に記載されているように、ラテラル成長技術を用いた窒化物半導体ウェハの製造において、窒化物半導体結晶のラテラル成長速度を大きくすることによって、マスク層上を覆うように形成する窒化物半導体結晶層の厚さを薄くすることが可能となるので、反りの無いウェハが得られる等の好ましい効果が得られる。 As described in Patent Document 1, in the manufacture of a nitride semiconductor wafer using a lateral growth technique, the nitride formed so as to cover the mask layer by increasing the lateral growth rate of the nitride semiconductor crystal. Since the thickness of the semiconductor crystal layer can be reduced, a preferable effect such as obtaining a wafer without warping can be obtained.
本発明は、かかる事情に鑑みなされたものであって、ラテラル成長技術を用いて製造される新規な窒化物半導体ウェハを提供することを目的とする。具体的には、特許文献１に開示された方法とは異なる方法によってラテラル成長を促進した窒化物半導体結晶を含む、窒化物半導体ウェハを提供することを目的とする。
本発明は、また、かかる新規な窒化物半導体ウェハにおける、窒化物半導体結晶層の品質の改善を目的とする。
本発明は、また、かかる新規な窒化物半導体ウェハにおける特有の問題を解決することを目的とする。
This invention is made | formed in view of this situation, Comprising: It aims at providing the novel nitride semiconductor wafer manufactured using a lateral growth technique. Specifically, an object is to provide a nitride semiconductor wafer including a nitride semiconductor crystal whose lateral growth is promoted by a method different from the method disclosed in Patent Document 1.
Another object of the present invention is to improve the quality of a nitride semiconductor crystal layer in such a novel nitride semiconductor wafer.
The present invention also aims to solve the problems peculiar to such novel nitride semiconductor wafers.
上記目的を達成するために、本発明は次の特徴を有する。
（１）異種基板と、該異種基板上に成長した窒化物半導体結晶層と、からなる窒化物半導体ウェハであって、前記窒化物半導体結晶層が、第１結晶層と、第１結晶層を下地層として成長した第２結晶層とを含んでおり、第２結晶層の少なくとも一部にはＭｇが添加されており、第１結晶層と第２結晶層との間にはマスク層が挟まれている窒化物半導体ウェハ。
（２）第１結晶層および第２結晶層がいずれもＧａＮ層である、前記（１）に記載の窒化物半導体ウェハ。
（３）第１結晶層が不純物無添加である前記（１）または（２）に記載の窒化物半導体ウェハ。
（４）第２結晶層が、第１結晶層の表面から厚さ方向に成長した結晶と、該結晶を種結晶としてラテラル成長した結晶を含み、該厚さ方向に成長した結晶が不純物無添加であり、該ラテラル成長した結晶にＭｇが添加されている、前記（３）に記載の窒化物半導体ウェハ。
（５）第２結晶層が、第１結晶層の表面から厚さ方向に成長した結晶と、該結晶を種結晶としてラテラル成長した結晶を含むとともに、第２結晶層の内部には、該厚さ方向に成長した結晶中を第１結晶層との界面から厚さ方向に伝播した後、ラテラル方向に曲げられた転位線が存在している、前記（１）〜（４）のいずれかに記載の窒化物半導体ウェハ。
（６）前記マスク層と第２結晶層との間に空間が存在している、前記（１）〜（５）のいずれかに記載の窒化物半導体ウェハ。
（７）前記マスク層が酸化マグネシウム層を含む、前記（１）〜（６）のいずれかに記載の窒化物半導体ウェハ。
（８）前記窒化物半導体結晶層が、更に、第２結晶層の上にＭｇ拡散防止層を含んでいる、前記（１）〜（７）のいずれかに記載の窒化物半導体ウェハ。
（９）前記Ｍｇ拡散防止層のＭｇ濃度が、第２結晶層から遠ざかるに従って単調に減少している、前記（８）に記載の窒化物半導体ウェハ。
（１０）前記Ｍｇ拡散防止層の内部に、または、前記Ｍｇ拡散防止層と第２結晶層との間に、少なくともひとつのヘテロ界面が存在する、前記（８）または（９）に記載の窒化物半導体ウェハ。
（１１）前記Ｍｇ拡散防止層が、ドナーの添加によりｎ型半導体とされた部分を含んでいる、前記（８）〜（１０）のいずれかに記載の窒化物半導体ウェハ。
In order to achieve the above object, the present invention has the following features.
(1) A nitride semiconductor wafer comprising a heterogeneous substrate and a nitride semiconductor crystal layer grown on the heterogeneous substrate, wherein the nitride semiconductor crystal layer comprises a first crystal layer and a first crystal layer. A second crystal layer grown as an underlayer, Mg is added to at least a part of the second crystal layer, and a mask layer is sandwiched between the first crystal layer and the second crystal layer. Nitride semiconductor wafer.
(2) The nitride semiconductor wafer according to (1), wherein each of the first crystal layer and the second crystal layer is a GaN layer.
(3) The nitride semiconductor wafer according to (1) or (2), wherein the first crystal layer is free of impurities.
(4) The second crystal layer includes a crystal grown in the thickness direction from the surface of the first crystal layer, and a crystal grown laterally using the crystal as a seed crystal, and the crystal grown in the thickness direction contains no impurities. The nitride semiconductor wafer according to (3), wherein Mg is added to the laterally grown crystal.
(5) The second crystal layer includes a crystal grown in the thickness direction from the surface of the first crystal layer, and a crystal laterally grown using the crystal as a seed crystal. In any one of the above (1) to (4), there exists a dislocation line bent in the lateral direction after propagating in the thickness direction from the interface with the first crystal layer in the crystal grown in the vertical direction. The nitride semiconductor wafer described.
(6) The nitride semiconductor wafer according to any one of (1) to (5), wherein a space exists between the mask layer and the second crystal layer.
(7) The nitride semiconductor wafer according to any one of (1) to (6), wherein the mask layer includes a magnesium oxide layer.
(8) The nitride semiconductor wafer according to any one of (1) to (7), wherein the nitride semiconductor crystal layer further includes an Mg diffusion prevention layer on the second crystal layer.
(9) The nitride semiconductor wafer according to (8), wherein the Mg concentration of the Mg diffusion preventing layer monotonously decreases as the distance from the second crystal layer increases.
(10) The nitridation according to (8) or (9), wherein at least one heterointerface exists in the Mg diffusion prevention layer or between the Mg diffusion prevention layer and the second crystal layer. Semiconductor wafer.
(11) The nitride semiconductor wafer according to any one of (8) to (10), wherein the Mg diffusion preventing layer includes a portion that is made an n-type semiconductor by adding a donor.
本発明の窒化物半導体ウェハは、Ｍｇの添加によってラテラル成長を促進した窒化物半導体結晶を含むことから、より短い時間で製造することができ、製造効率が良い。 The nitride semiconductor wafer of the present invention includes a nitride semiconductor crystal whose lateral growth has been promoted by the addition of Mg. Therefore, the nitride semiconductor wafer can be manufactured in a shorter time and the manufacturing efficiency is good.
また、本発明の窒化物半導体ウェハは、Ｍｇの添加によって窒化物半導体結晶のラテラル成長を促進するので、薄い窒化物半導体結晶でマスク層上が覆われたものとすることができる。マスク層上を覆う窒化物半導体結晶を薄くすることで、該結晶にクラックが入り難くなるため、歩留りが良くなる。また、ウェハに生じる反りも低減される。 In addition, since the nitride semiconductor wafer of the present invention promotes lateral growth of nitride semiconductor crystals by adding Mg, the mask layer can be covered with a thin nitride semiconductor crystal. By reducing the thickness of the nitride semiconductor crystal that covers the mask layer, cracks are less likely to occur in the crystal, and the yield is improved. Further, the warpage generated in the wafer is also reduced.
また、本発明の窒化物半導体ウェハでは、好ましくは、無添加の窒化物半導体結晶をラテラル成長のための種結晶とすることにより、Ｍｇの添加によってラテラル成長を促進した窒化物半導体結晶の結晶性を改善することができる。 In the nitride semiconductor wafer of the present invention, preferably, the crystallinity of the nitride semiconductor crystal in which the lateral growth is promoted by the addition of Mg by using an additive-free nitride semiconductor crystal as a seed crystal for lateral growth. Can be improved.
また、本発明の窒化物半導体ウェハでは、好ましくは、Ｍｇを添加してラテラル成長させた結晶を含む窒化物半導体結晶層の上に、Ｍｇ拡散防止層を設けることによって、ラテラル成長の促進に用いたＭｇが、Ｍｇの混入が望まれない他の窒化物半導体結晶層に向かって拡散することを防止できる。 In the nitride semiconductor wafer of the present invention, preferably, an Mg diffusion prevention layer is provided on the nitride semiconductor crystal layer containing crystals laterally grown by adding Mg, thereby promoting lateral growth. It is possible to prevent Mg which has been diffused toward other nitride semiconductor crystal layers where mixing of Mg is not desired.
以下、図面を参照して本発明の実施形態をより詳しく説明する。
図１は、本発明の一実施形態に係る窒化物半導体ウェハの断面構造を示す模式図である。図１において、１はサファイア基板、２はＧａＮバッファ層、３はＧａＮ結晶層、ＭはＳｉＯ２からなるマスク層である。ＧａＮ結晶層３は、バッファ層の直上に成長した下側ＧａＮ層３１と、その上にマスク層Ｍを挟んで成長した上側ＧａＮ層３２とから構成されている。上側ＧａＮ層３２は、ラテラル成長技術を用いて形成された結晶層であり、Ｍｇが添加されている。この窒化物半導体ウェハは、テンプレート基板として、光素子、電子素子等のデバイス製造や、ＧａＮ基板の製造などに用いることができる。
Hereinafter, embodiments of the present invention will be described in more detail with reference to the drawings.
FIG. 1 is a schematic diagram showing a cross-sectional structure of a nitride semiconductor wafer according to an embodiment of the present invention. In FIG. 1, 1 is a sapphire substrate, 2 is a GaN buffer layer, 3 is a GaN crystal layer, and M is a mask layer made of SiO 2 . The GaN crystal layer 3 includes a lower GaN layer 31 grown immediately above the buffer layer, and an upper GaN layer 32 grown with a mask layer M interposed therebetween. The upper GaN layer 32 is a crystal layer formed using a lateral growth technique, and added with Mg. This nitride semiconductor wafer can be used as a template substrate for manufacturing devices such as optical elements and electronic elements, and for manufacturing GaN substrates.
図２は、図１に示す窒化物半導体ウェハの製造工程の各段階における断面図である。図２（ａ）は、有機金属化合物気相成長法（ＭＯＶＰＥ法）、ハイドライド気相成長法（ＨＶＰＥ法）、分子ビームエピタキシー法（ＭＢＥ法）等、窒化物半導体結晶のエピタキシャル成長に通常使用される気相成長法を用いて、サファイア基板１上にＧａＮバッファ層２と下側ＧａＮ層３１を形成したところを示す。図２（ｂ）は、下側ＧａＮ層３１の表面に、該表面を部分的に覆うマスク層Ｍを形成したところを示す。マスク層Ｍの形成後、上側ＧａＮ層３２を気相成長法により再成長するが、このとき、まず、図２（ｃ）に示すように、下側ＧａＮ層３１の表面がマスク層Ｍに覆われていない領域に、厚さ方向に成長した結晶３２ａが形成される。そして、この結晶３２ａの厚さがマスク層Ｍの厚さを超えると、この結晶３２ａを種結晶として、ラテラル成長が発生する（図２（ｄ））。図２（ｄ）において、マスク層Ｍの上に成長している結晶３２ｂが、ラテラル成長した結晶である。この結晶３２ｂにＭｇ（マグネシウム）を添加すると、そのラテラル成長が促進される。具体的には、結晶３２ｂの成長時に、ガリウム原料と窒素原料に加えて、ビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）、ビスエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ２Ｍｇ）などの、Ｍｇ原料を供給する。やがて、隣り合う種結晶３２ａの表面からラテラル成長した結晶３２ｂ同士が合体して、マスク層上が上側ＧａＮ層３２に覆われる（図２（ｅ））。 FIG. 2 is a cross-sectional view at each stage of the manufacturing process of the nitride semiconductor wafer shown in FIG. FIG. 2A is generally used for epitaxial growth of nitride semiconductor crystals, such as metal organic compound vapor phase epitaxy (MOVPE), hydride vapor phase epitaxy (HVPE), molecular beam epitaxy (MBE), etc. A state in which the GaN buffer layer 2 and the lower GaN layer 31 are formed on the sapphire substrate 1 using the vapor phase growth method is shown. FIG. 2B shows that a mask layer M that partially covers the surface of the lower GaN layer 31 is formed. After the formation of the mask layer M, the upper GaN layer 32 is regrown by the vapor deposition method. At this time, first, the surface of the lower GaN layer 31 is covered with the mask layer M as shown in FIG. A crystal 32a grown in the thickness direction is formed in an unbroken region. When the thickness of the crystal 32a exceeds the thickness of the mask layer M, lateral growth occurs using the crystal 32a as a seed crystal (FIG. 2 (d)). In FIG. 2D, the crystal 32b grown on the mask layer M is a laterally grown crystal. When Mg (magnesium) is added to the crystal 32b, the lateral growth is promoted. Specifically, when the crystal 32b is grown, in addition to the gallium raw material and the nitrogen raw material, Mg raw materials such as biscyclopentadienyl magnesium (Cp 2 Mg) and bisethylcyclopentadienyl magnesium (EtCp 2 Mg) are used. Supply. Eventually, the crystals 32b laterally grown from the surfaces of the adjacent seed crystals 32a are united, and the upper GaN layer 32 is covered with the mask layer (FIG. 2E).
例えば、図１に示す例において、下側ＧａＮ層３１の上面がＣ面の場合、マスク層Ｍを下側ＧａＮ層３１におけるＧａＮ結晶の＜１−１００＞方向に平行なストライプ状のパターンに形成したうえで、ＭＯＶＰＥ法を用いてＭｇを添加しながらＧａＮを成長温度１１００℃で成長させると、ストライプ幅約１０μｍのマスク層Ｍを、該マスク層上における膜厚が２μｍ程度である上側ＧａＮ層３２で覆うことができる。Ｍｇの添加量は、成長後のＧａＮ結晶中のＭｇ濃度が１×１０１８ｃｍ−３以上となるように設定することが好ましく、特に、１×１０１９ｃｍ−３以上となるように設定することが好ましい。Ｍｇの添加量を多くし過ぎると結晶性の低下が問題となることから、この濃度は１×１０２１ｃｍ−３以下となるように設定することが好ましい。 For example, in the example shown in FIG. 1, when the upper surface of the lower GaN layer 31 is a C plane, the mask layer M is formed in a stripe pattern parallel to the <1-100> direction of the GaN crystal in the lower GaN layer 31. Then, when GaN is grown at a growth temperature of 1100 ° C. while adding Mg using the MOVPE method, a mask layer M having a stripe width of about 10 μm is formed on the upper GaN layer having a thickness of about 2 μm on the mask layer. 32. The addition amount of Mg is preferably set so that the Mg concentration in the grown GaN crystal is 1 × 10 18 cm −3 or more, and is particularly set to be 1 × 10 19 cm −3 or more. It is preferable. If the added amount of Mg is excessively increased, the crystallinity is deteriorated. Therefore, this concentration is preferably set to 1 × 10 21 cm −3 or less.
Ｍｇ添加による上側ＧａＮ層３２の結晶性の低下を抑制するには、下側ＧａＮ層３１を不純物無添加で形成することが好ましい。更に、上側ＧａＮ層３２を形成する際に、最初に成長する結晶（下側ＧａＮ層の表面から厚さ方向に成長する結晶）３２ａも、不純物無添加とすることが好ましい。この結晶の品質を良くすることによって、この結晶を種結晶としてラテラル成長する結晶の品質も良くなるからである。 In order to suppress a decrease in crystallinity of the upper GaN layer 32 due to the addition of Mg, it is preferable to form the lower GaN layer 31 without adding impurities. Further, when forming the upper GaN layer 32, it is preferable that the first crystal (crystal grown in the thickness direction from the surface of the lower GaN layer) 32a is also free of impurities. This is because by improving the quality of this crystal, the quality of the crystal that laterally grows using this crystal as a seed crystal is also improved.
Ｍｇ添加による上側ＧａＮ層３２の結晶性の低下を抑制するうえでは、また、図３（ａ）に示すように、上側ＧａＮ層３２を形成する際に最初に成長する結晶３２ａがファセット構造を呈するように、その成長条件を設定することが好ましい。ファセット構造とは、斜めファセットが表面として露出した結晶の構造である。ファセット構造を呈するように成長した結晶は、その成長過程で起こる転位のベンディングのために、表面近傍の転位密度が低減された結晶となるので、種結晶として好ましい。ファセット構造を呈する窒化物半導体結晶を形成するのに適したマスク層のパターンや、結晶成長条件については、特許文献２などを参照することができる。ファセット構造の結晶３２ａを成長させた後は、結晶のラテラル成長が促進されるように成長条件を変化させて、図３（ｂ）に示すように、マスク層上を結晶３２ｂで覆う。ラテラル成長を促進させるには、例えば、成長温度を上げたり、あるいは、雰囲気圧力を下げればよい。このような方法で上側ＧａＮ層３２を形成すると、結晶３２ａが成長する際に、下側ＧａＮ層３１との界面から上方（厚さ方向）に伝播して、斜めファセットの表面に達した転位線が、ラテラル成長が促進されるよう成長モードを変えたときにラテラル方向に曲げられる。よって、上側ＧａＮ層３２の上面に達する転位欠陥の密度を下げることができる。 In order to suppress the lowering of the crystallinity of the upper GaN layer 32 due to the addition of Mg, as shown in FIG. 3A, the crystal 32a that grows first when the upper GaN layer 32 is formed exhibits a facet structure. Thus, it is preferable to set the growth conditions. The facet structure is a crystal structure in which an oblique facet is exposed as a surface. A crystal grown so as to exhibit a facet structure is preferable as a seed crystal because a dislocation density in the vicinity of the surface is reduced due to dislocation bending occurring in the growth process. For a mask layer pattern suitable for forming a nitride semiconductor crystal having a facet structure and crystal growth conditions, Patent Document 2 and the like can be referred to. After the facet crystal 32a is grown, the growth conditions are changed so that the lateral growth of the crystal is promoted, and the mask layer is covered with the crystal 32b as shown in FIG. 3B. In order to promote the lateral growth, for example, the growth temperature may be increased or the atmospheric pressure may be decreased. When the upper GaN layer 32 is formed by such a method, when the crystal 32a grows, it propagates upward (in the thickness direction) from the interface with the lower GaN layer 31 and reaches the surface of the oblique facet. However, it is bent in the lateral direction when the growth mode is changed to promote lateral growth. Therefore, the density of dislocation defects reaching the upper surface of the upper GaN layer 32 can be reduced.
図４に示すように、下側ＧａＮ層３１の表面のうち、マスク層Ｍで覆う領域を、マスク層Ｍで覆わない領域に対して窪ませてもよい。このようにすると、マスク層Ｍと上側ＧａＮ層３２の間に空間が形成されるので、マスク層Ｍの分解生成物（ケイ素や酸素）が上側ＧａＮ層３２の内部に侵入することによる、上側ＧａＮ層３２の汚染を抑えることができる。また、結晶成長に寄与しなかった気相反応生成物がマスク層Ｍ上に堆積する場合があるが、マスク層Ｍと上側ＧａＮ層３２との間に空間があると、そのような堆積物が結晶３２ｂのラテラル成長を阻害することがない。 As shown in FIG. 4, the region covered with the mask layer M in the surface of the lower GaN layer 31 may be recessed with respect to the region not covered with the mask layer M. In this way, since a space is formed between the mask layer M and the upper GaN layer 32, the decomposition product (silicon or oxygen) of the mask layer M penetrates into the upper GaN layer 32, resulting in the upper GaN. Contamination of the layer 32 can be suppressed. In addition, a vapor phase reaction product that has not contributed to crystal growth may be deposited on the mask layer M. However, if there is a space between the mask layer M and the upper GaN layer 32, such a deposit is formed. The lateral growth of the crystal 32b is not inhibited.
上側ＧａＮ層３２に添加されるＭｇは原子半径が小さく（特に正イオンとなったとき）、拡散し易い性質を持っている。そこで、図５に示すように、上側ＧａＮ層３２の上に、更に、ＧａＮからなるＭｇ拡散防止層３３を設けてもよい。Ｍｇ拡散防止層３３の目的は、例えば、この窒化物半導体ウェハをテンプレート基板として使用したときに、上側ＧａＮ層３２に添加されたＭｇが、その上に新たに成長させる結晶の内部に拡散して、これを汚染するのを防止することである。従って、Ｍｇ拡散防止層３３は、含まれるＭｇの濃度が、少なくとも上側ＧａＮ層３２よりも低濃度でなくてはならない。Ｍｇ拡散防止層３３の表面近傍におけるＭｇ濃度は、好ましくは、１×１０１７ｃｍ−３未満である。Ｍｇは窒化物半導体中ではアクセプタとして働くことから、Ｍｇの意図しない侵入が問題となるのは、特に、ｎ型の窒化物半導体である。従って、Ｍｇ拡散防止層３３が顕著な効果を奏するのは、とりわけ、このウェハをｎ型の窒化物半導体結晶層の形成に用いる場合である。 Mg added to the upper GaN layer 32 has a small atomic radius (especially when it becomes positive ions) and has a property of being easily diffused. Therefore, as shown in FIG. 5, an Mg diffusion preventing layer 33 made of GaN may be further provided on the upper GaN layer 32. The purpose of the Mg diffusion preventing layer 33 is that, for example, when this nitride semiconductor wafer is used as a template substrate, Mg added to the upper GaN layer 32 diffuses into the crystal to be newly grown thereon. This is to prevent contamination. Therefore, the Mg diffusion preventing layer 33 must have a lower concentration of Mg contained than at least the upper GaN layer 32. The Mg concentration in the vicinity of the surface of the Mg diffusion preventing layer 33 is preferably less than 1 × 10 17 cm −3 . Since Mg works as an acceptor in a nitride semiconductor, the unintentional penetration of Mg becomes a problem particularly in an n-type nitride semiconductor. Therefore, the Mg diffusion preventing layer 33 has a remarkable effect particularly when this wafer is used for forming an n-type nitride semiconductor crystal layer.
ところで、上側ＧａＮ層３２を形成する際にＣｐ２ＭｇやＥｔＣｐ２Ｍｇのような低蒸気圧のＭｇ原料を用いると、Ｍｇ原料が気相成長装置の成長炉や配管の壁面等に付着して成長系内に残留するために、続けてＭｇ拡散防止層３３を成長させたとき、Ｍｇ原料を意図的に供給しないにもかかわらず、Ｍｇ拡散防止層３３にＭｇが高濃度に入り込む場合がある。この現象はメモリー効果などと呼ばれている。このようなメモリー効果の度合いが著しいと、Ｍｇ拡散防止層３３の形成が困難となるが、この問題を解決する好ましい方法として、上側ＧａＮ層３２の形成後、ウェハを一旦、気相成長装置から取出して、該装置の成長系内をクリーニングした後、再びウェハを該装置内に戻して、Ｍｇ拡散防止層３３を形成する方法が挙げられる。このようにして、メモリー効果によるＭｇの混入を防止したＭｇ拡散防止層３３は、その内部に含まれるＭｇが、実質的に上側ＧａＮ層３２から拡散したもののみとなるので、該Ｍｇ拡散防止層３３の内部におけるＭｇ濃度は、上側ＧａＮ層３２から離れるに従って単調に減少することになる。 By the way, when the upper GaN layer 32 is formed, if a low vapor pressure Mg raw material such as Cp 2 Mg or EtCp 2 Mg is used, the Mg raw material adheres to the growth furnace of the vapor phase growth apparatus, the wall surface of the pipe, or the like. In order to remain in the growth system, when the Mg diffusion prevention layer 33 is continuously grown, Mg may enter the Mg diffusion prevention layer 33 at a high concentration even though the Mg raw material is not intentionally supplied. . This phenomenon is called the memory effect. When the degree of such a memory effect is remarkable, it becomes difficult to form the Mg diffusion preventing layer 33. As a preferable method for solving this problem, after the upper GaN layer 32 is formed, the wafer is once removed from the vapor phase growth apparatus. There is a method in which the Mg diffusion preventing layer 33 is formed by removing the wafer and cleaning the inside of the growth system of the device and then returning the wafer to the device again. In this way, the Mg diffusion prevention layer 33 that prevents the mixing of Mg due to the memory effect is only that the Mg contained therein is substantially diffused from the upper GaN layer 32. Therefore, the Mg diffusion prevention layer The Mg concentration inside 33 monotonously decreases as the distance from upper GaN layer 32 increases.
なお、図５の例では、Ｍｇ拡散防止層３３が上側ＧａＮ層３２と同じ結晶組成のＧａＮで形成されているが、この層を、ＡｌＧａＮ、ＩｎＧａＮ等、上側ＧａＮ層３２とは結晶組成の異なる窒化物半導体で形成してもよい。このようにすると、上側ＧａＮ層３２とＭｇ拡散防止層３３との間にヘテロ界面が形成されるので、上側ＧａＮ層３２からＭｇ拡散防止層３３へのＭｇの拡散が抑制される。この効果は、ヘテロ界面に発生する電荷によって、イオン化されたＭｇが該界面に吸着されることにより生じるものと思われる。よって、Ｍｇ拡散防止層３３を、ヘテロ界面を含む多層構造とすることも好ましく、特に、多数のヘテロ界面を含む超格子層とすることが好ましい。好ましい超格子層としては、Ａｌａ１Ｇａ１−ａ１Ｎ（０≦ａ１＜１）／Ａｌａ２Ｇａ１−ａ２Ｎ（ａ１＜ａ２≦１）超格子層が挙げられる。 In the example of FIG. 5, the Mg diffusion preventing layer 33 is formed of GaN having the same crystal composition as that of the upper GaN layer 32, but this layer has a crystal composition different from that of the upper GaN layer 32 such as AlGaN and InGaN. You may form with a nitride semiconductor. In this way, since a hetero interface is formed between the upper GaN layer 32 and the Mg diffusion preventing layer 33, diffusion of Mg from the upper GaN layer 32 to the Mg diffusion preventing layer 33 is suppressed. This effect seems to be caused by the ionized Mg being adsorbed on the interface by the charge generated at the heterointerface. Therefore, it is also preferable that the Mg diffusion preventing layer 33 has a multilayer structure including a hetero interface, and particularly a superlattice layer including a large number of hetero interfaces. Preferable superlattice layers include Al a1 Ga 1-a1 N (0 ≦ a1 <1) / Al a2 Ga 1-a2 N (a1 <a2 ≦ 1) superlattice layers.
Ｓｉ等のドナーの添加も、Ｍｇ拡散防止層３３のＭｇ拡散防止効果を高める働きがある。ドナーの添加によりＭｇ拡散防止層３３はｎ型半導体となるが、これに対して、上側ＧａＮ層３２はアクセプター性を有するＭｇの添加によってｐ型半導体性を示す。そのために、上側ＧａＮ層３２とドナーを添加したＭｇ拡散防止層３３との間に電位障壁が形成され、イオン化したＭｇの拡散が抑制されるものと思われる。 Addition of a donor such as Si also serves to enhance the Mg diffusion preventing effect of the Mg diffusion preventing layer 33. The Mg diffusion prevention layer 33 becomes an n-type semiconductor by the addition of the donor, whereas the upper GaN layer 32 exhibits the p-type semiconductor property by the addition of Mg having acceptor properties. Therefore, it is considered that a potential barrier is formed between the upper GaN layer 32 and the Mg diffusion preventing layer 33 to which donors are added, and diffusion of ionized Mg is suppressed.
次に、図１に示す窒化物半導体ウェハの製造方法の一例を示す。
まず、直径２インチのＣ面サファイア基板１を準備する。これをＭＯＶＰＥ装置の成長炉内に装着し、水素雰囲気下で１１００℃まで昇温し、表面のクリーニングを行う。次に、基板温度を４００℃まで下げ、原料としてトリメチルガリウム（ＴＭＧ）、アンモニアを供給し、ＧａＮバッファ層２を形成する。次に、基板温度を１０００℃まで上げ、原料としてＴＭＧ、アンモニアを供給して、下側ＧａＮ層３１を２μｍの膜厚に形成して、一次ウェハを作製する。
Next, an example of the manufacturing method of the nitride semiconductor wafer shown in FIG. 1 is shown.
First, a C-plane sapphire substrate 1 having a diameter of 2 inches is prepared. This is mounted in a growth furnace of a MOVPE apparatus, heated to 1100 ° C. in a hydrogen atmosphere, and the surface is cleaned. Next, the substrate temperature is lowered to 400 ° C., and trimethylgallium (TMG) and ammonia are supplied as raw materials to form the GaN buffer layer 2. Next, the substrate temperature is raised to 1000 ° C., TMG and ammonia are supplied as raw materials, and the lower GaN layer 31 is formed to a thickness of 2 μm to produce a primary wafer.
ＭＯＶＰＥ装置から取出した一次ウェハの、下側ＧａＮ層３１の表面に、ＳｉＯ２からなるマスク層Ｍを、該下側ＧａＮ層３１を構成するＧａＮ結晶の＜１−１００＞方向に平行なストライプ状のパターンに形成する。マスク層Ｍの厚さは、０．０１μｍ〜２μｍとすることができる。ストライプ状のマスク層の幅および、隣接するマスク層の間隔は、１μｍ〜３０μｍとすることができる。 On the surface of the lower GaN layer 31 of the primary wafer taken out from the MOVPE apparatus, a mask layer M made of SiO 2 is striped parallel to the <1-100> direction of the GaN crystal constituting the lower GaN layer 31. To form a pattern. The thickness of the mask layer M can be 0.01 μm to 2 μm. The width of the stripe-shaped mask layer and the interval between adjacent mask layers can be 1 μm to 30 μm.
次に、マスク層Ｍを形成した一次ウェハを再びＭＯＶＰＥ装置に戻し、基板温度を１１００℃に上げ、上側ＧａＮ結晶層３２を成長させる。このとき、最初は、原料としてＴＭＧとアンモニアを供給して、下側ＧａＮ層３１の表面がマスク層Ｍに覆われていない領域に、無添加のＧａＮ結晶３２ａを成長させる。そして、このＧａＮ結晶３２ａの膜厚がマスク層Ｍの膜厚と略同じとなったところで、更に、Ｃｐ２Ｍｇを供給して、ＧａＮ結晶３２ｂをマスク層Ｍの上にラテラル成長させる。ＧａＮ結晶３２ｂの成長は、上側ＧａＮ層３２がマスク層Ｍを覆い、所定の膜厚に達するまで継続する。なお、Ｃｐ２Ｍｇの供給（意図的な供給）は途中で停止してもよい。 Next, the primary wafer on which the mask layer M is formed is returned to the MOVPE apparatus, the substrate temperature is raised to 1100 ° C., and the upper GaN crystal layer 32 is grown. At this time, initially, TMG and ammonia are supplied as raw materials, and an additive-free GaN crystal 32a is grown in a region where the surface of the lower GaN layer 31 is not covered with the mask layer M. When the film thickness of the GaN crystal 32a becomes substantially the same as the film thickness of the mask layer M, Cp 2 Mg is further supplied to laterally grow the GaN crystal 32b on the mask layer M. The growth of the GaN crystal 32b continues until the upper GaN layer 32 covers the mask layer M and reaches a predetermined film thickness. The supply of Cp 2 Mg (intentional supply) may be stopped halfway.
図１、図３（ｂ）、図４および図５に例示した窒化物半導体ウェハをテンプレート基板として用いて、ＬＥＤ（発光ダイオード）、ＬＤ（レーザダイオード）等の発光素子を製造する場合は、例えば、ＧａＮ層３の上に、更に、ｎ型コンタクト層と発光層とｐ型コンタクト層をこの順に含む窒化物半導体結晶層を成長させ、ｎ型コンタクト層とｐ型コンタクト層に電極を形成した後、ウェハを分断してチップ化する。サファイア基板１を含まない発光素子も製造可能であり、その場合は、チップ化する前に、窒化物半導体結晶層を別途準備した支持基板に接合したうえで、サファイア基板１をレーザリフトオフ等の方法で除去する。 When manufacturing a light emitting element such as an LED (light emitting diode) or an LD (laser diode) using the nitride semiconductor wafer illustrated in FIGS. 1, 3B, 4 and 5 as a template substrate, for example, After growing a nitride semiconductor crystal layer including an n-type contact layer, a light emitting layer, and a p-type contact layer in this order on the GaN layer 3, and forming electrodes on the n-type contact layer and the p-type contact layer Then, the wafer is divided into chips. A light-emitting element that does not include the sapphire substrate 1 can also be manufactured. In that case, a nitride semiconductor crystal layer is bonded to a separately prepared support substrate before forming a chip, and then the sapphire substrate 1 is laser lifted off or the like. Remove with.
図１、図３（ｂ）、図４および図５に例示した窒化物半導体ウェハをテンプレート基板として用いて、ＧａＮ基板を製造する場合、ＧａＮ層３の上に、更に、ＨＶＰＥ法、ＭＯＶＰＥ法等の気相法、または液相法を用いて、ＧａＮ結晶を数１００μｍの厚さに成長させ、その後、レーザリフトオフ等の方法でサファイア基板１を除去する。更に、サファイア基板の除去後、研削、研磨、エッチング等の方法により、テンプレート基板に由来するＧａＮ層の一部または全部を除去してもよい。テンプレート基板に由来するＧａＮ層のうち、特に、成長時にＭｇが添加された上側ＧａＮ層３２や、Ｍｇ拡散防止層３３を除去することによって、ＧａＮ基板に含まれる不要なＭｇの含有量を減らすことができる。なお、図１、図３（ｂ）、図４および図５に例示した窒化物半導体ウェハのＧａＮ層３の上に、更に厚いＧａＮ結晶層を成長させた窒化物半導体ウェハは、サファイア基板１を除去しないで、そのままテンプレート基板として使用することもできる。 When a GaN substrate is manufactured using the nitride semiconductor wafer illustrated in FIGS. 1, 3 (b), 4, and 5 as a template substrate, an HVPE method, an MOVPE method, or the like is further formed on the GaN layer 3. The vapor phase method or the liquid phase method is used to grow a GaN crystal to a thickness of several hundred μm, and then the sapphire substrate 1 is removed by a method such as laser lift-off. Furthermore, after removing the sapphire substrate, a part or all of the GaN layer derived from the template substrate may be removed by a method such as grinding, polishing, or etching. Among the GaN layers derived from the template substrate, in particular, by removing the upper GaN layer 32 to which Mg is added during growth and the Mg diffusion prevention layer 33, the content of unnecessary Mg contained in the GaN substrate is reduced. Can do. A nitride semiconductor wafer in which a thicker GaN crystal layer is grown on the GaN layer 3 of the nitride semiconductor wafer illustrated in FIG. 1, FIG. 3B, FIG. 4 and FIG. Without being removed, it can be used as a template substrate as it is.
（その他の実施形態）
本発明の窒化物半導体ウェハは上記説明したものに限定されない。
本発明の窒化物半導体ウェハには、異種基板として、サファイア基板の他に、ＳｉＣ基板、Ｓｉ基板、ＧａＡｓ基板、ＧａＰ基板、スピネル基板、ＺｎＯ基板、ＮＧＯ（ＮｄＧａＯ３）基板、ＬＧＯ（ＬｉＧａＯ２）基板、ＬＡＯ（ＬａＡｌＯ３）基板、ＺｒＢ２基板、ＴｉＢ２基板などを好適に用いることができる。
(Other embodiments)
The nitride semiconductor wafer of the present invention is not limited to the one described above.
In the nitride semiconductor wafer of the present invention, in addition to a sapphire substrate, as a heterogeneous substrate, a SiC substrate, Si substrate, GaAs substrate, GaP substrate, spinel substrate, ZnO substrate, NGO (NdGaO 3 ) substrate, LGO (LiGaO 2 ) A substrate, an LAO (LaAlO 3 ) substrate, a ZrB 2 substrate, a TiB 2 substrate, or the like can be suitably used.
本発明の窒化物半導体ウェハにおいて、異種基板と窒化物半導体結晶層との間にバッファ層を介在させることは必須ではないが、成長面の平坦性の高い窒化物半導体結晶層を形成するには、バッファ層を用いることが好ましい。バッファ層には、当該分野における公知のバッファ層を任意に用いることができる。好ましいバッファ層としては、単結晶成長温度よりも低温で成膜した、窒化物半導体からなるバッファ層（いわゆる「低温バッファ層」）が挙げられる。 In the nitride semiconductor wafer of the present invention, it is not essential to interpose a buffer layer between the heterogeneous substrate and the nitride semiconductor crystal layer, but in order to form a nitride semiconductor crystal layer having a high growth surface flatness. It is preferable to use a buffer layer. As the buffer layer, a buffer layer known in the art can be arbitrarily used. As a preferable buffer layer, a buffer layer made of a nitride semiconductor (so-called “low temperature buffer layer”) formed at a temperature lower than the single crystal growth temperature can be given.
本発明の窒化物半導体ウェハにおいて、窒化物半導体結晶層を構成する結晶はＧａＮに限定されるものではない。ただし、マスク層を設けた結晶層の上に再成長させる結晶層は、ラテラル成長により形成することから、ＧａＮ層とすることが好ましい。ＧａＮは、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮよりも、ラテラル成長の速度を大きくすることができるからである。この再成長させる結晶層をＧａＮ層とする場合、格子不整合に起因する欠陥の発生を防止する観点から、その下地層（マスク層を設ける結晶層）もＧａＮ層とすることが好ましい。ＧａＮは二元結晶であるため、これらの層の結晶組成を合わせることが、三元以上の結晶と比べて遥かに容易である。 In the nitride semiconductor wafer of the present invention, the crystal constituting the nitride semiconductor crystal layer is not limited to GaN. However, the crystal layer to be regrown on the crystal layer provided with the mask layer is preferably formed as a GaN layer because it is formed by lateral growth. This is because GaN can increase the lateral growth rate more than AlGaN, InGaN, and AlInGaN. When the crystal layer to be regrown is a GaN layer, it is preferable that the underlying layer (crystal layer provided with a mask layer) is also a GaN layer from the viewpoint of preventing generation of defects due to lattice mismatch. Since GaN is a binary crystal, it is much easier to match the crystal composition of these layers than a ternary or higher crystal.
本発明の窒化物半導体ウェハにおいて、マスク層のパターンはストライプ状に限定されるものではなく、周知のＥＬＯで用いられるパターンを任意に採用し得る。例えば、三角形、四角形（平行四辺形、方形）、六角形、円形、楕円形等の上面形状を有するマスク層が、規則的かつ周期的に分散配置されたパターンや、あるいは、窒化物半導体結晶層の表面を覆うマスク層の中に、三角形、四角形（平行四辺形、方形）、六角形、円形、楕円形等の上面形状を有する開口部（窒化物半導体層の表面が露出した部分）が、規則的かつ周期的に分散配置されたパターンが公知である。好ましいパターンは、窒化物半導体結晶層の表面における、マスク層で覆われた領域（以下「マスク領域」ともいう。）と、窒化物半導体結晶が露出した領域（以下「露出領域」ともいう。）との境界が、どの部分においても、該窒化物半導体結晶層の＜１−１００＞方向に平行となるパターンである。 In the nitride semiconductor wafer of the present invention, the pattern of the mask layer is not limited to a stripe shape, and a pattern used in a well-known ELO can be arbitrarily adopted. For example, a pattern in which a mask layer having a top surface such as a triangle, quadrangle (parallelogram, square), hexagon, circle, ellipse, etc. is regularly and periodically distributed, or a nitride semiconductor crystal layer In the mask layer covering the surface, an opening having a top shape such as a triangle, a quadrangle (parallelogram, square), a hexagon, a circle, an ellipse (a portion where the surface of the nitride semiconductor layer is exposed), Regularly and periodically distributed patterns are known. A preferable pattern is a region covered with a mask layer (hereinafter also referred to as “mask region”) and a region where the nitride semiconductor crystal is exposed (hereinafter also referred to as “exposed region”) on the surface of the nitride semiconductor crystal layer. Is a pattern that is parallel to the <1-100> direction of the nitride semiconductor crystal layer at any part.
マスク領域と露出領域との面積比は任意に設定できるが、ラテラル成長により形成される結晶の割合を多くするためには、［マスク領域の面積］／［露出領域の面積］を、６０／４０〜９５／５とすることが好ましく、７０／３０〜９０／１０とすることがより好ましく、７５／２５〜９０／１０とすることが特に好ましい。マスク領域の面積の、露出領域の面積に対する比を７０／３０以上に大きくする場合には、図５に示す実施形態のように、マスク領域を露出領域に対して窪ませることが好ましい。マスク領域を露出領域に対して窪ませるには、まず、マスク層を設けようとする窒化物半導体結晶層上にエッチングマスクを形成し、フォトリソグラフィ技法を用いてこれを露出領域の形状にパターニングする。次に、該エッチングマスクの上からドライエッチングを行ってマスク領域とすべき領域に窪み（凹部）を形成する。次に、該エッチングマスクを残したままでマスク層の形成を行い、最後に、該エッチングマスクをリフトオフする。このようにして、窪みの表面にのみマスク層が存在する状態（マスク領域のみが窪んだ状態）を得ることができる。なお、図５に示す例では、窪みが窒化物半導体結晶層（下側ＧａＮ層３１）の範囲内に形成されているが、基板に達する窪みを形成しても構わない。 The area ratio between the mask region and the exposed region can be arbitrarily set, but in order to increase the ratio of crystals formed by lateral growth, [area of mask region] / [area of exposed region] is set to 60/40. It is preferable to set it to -95/5, It is more preferable to set it as 70 / 30-90 / 10, It is especially preferable to set it as 75 / 25-90 / 10. When the ratio of the area of the mask region to the area of the exposed region is increased to 70/30 or more, the mask region is preferably recessed with respect to the exposed region as in the embodiment shown in FIG. In order to make the mask region recessed with respect to the exposed region, first, an etching mask is formed on the nitride semiconductor crystal layer on which the mask layer is to be provided, and this is patterned into the shape of the exposed region using a photolithography technique. . Next, dry etching is performed on the etching mask to form a depression (recess) in a region to be a mask region. Next, a mask layer is formed while leaving the etching mask, and finally the etching mask is lifted off. In this way, it is possible to obtain a state where the mask layer exists only on the surface of the recess (a state where only the mask region is recessed). In the example shown in FIG. 5, the depression is formed within the range of the nitride semiconductor crystal layer (lower GaN layer 31), but a depression reaching the substrate may be formed.
露出領域は、該露出領域上における窒化物半導体結晶の成長が正常に生じるようにするには、少なくとも、対向する２辺間の距離が１μｍである正六角形が包含される大きさとすることが望ましい。 In order for the nitride semiconductor crystal to grow normally on the exposed region, it is desirable that the exposed region has a size including at least a regular hexagon whose distance between two opposing sides is 1 μm. .
マスク層はＳｉＯ２からなるものに限定されず、周知のＥＬＯで一般に用いられているマスク層を任意に採用することができる。具体的には、窒化ケイ素、酸化ケイ素、窒化チタン、酸化チタン、酸化ジルコニウム、酸化アルミニウム、窒化アルミニウム、酸化イットリウム、タングステンなどからなる非晶質薄膜が挙げられる。ＭＯＶＰＥ法において顕著であるが、窒化物半導体結晶の成長温度は高温であり、また、アンモニア、水素などの反応性の高いガスが用いられることから、結晶成長時にはマスク層の劣化が発生し易い。そこで、本発明者等は好ましいマスク層の材料として、Ｍｇ化合物を提案する。Ｍｇ化合物からなるマスクが劣化し分解すると、Ｍｇが放出されるが、Ｍｇは窒化物半導体結晶のラテラル成長を促進する物質であるため、マスク層の分解に伴うラテラル成長の阻害が生じないからである。特に好ましいＭｇ化合物としては、熱安定性の高い酸化マグネシウムが例示される。酸化マグネシウムからなるマスク層は、単層の酸化マグネシウム層であってもよいし、酸化マグネシウム層と、他の材料からなる層とを積層したものであってもよい。積層体とする場合、表層が酸化マグネシウム層となるようにすることが望ましい。 The mask layer is not limited to the one made of SiO 2, and a mask layer generally used in known ELO can be arbitrarily adopted. Specific examples include amorphous thin films made of silicon nitride, silicon oxide, titanium nitride, titanium oxide, zirconium oxide, aluminum oxide, aluminum nitride, yttrium oxide, tungsten, and the like. Although remarkable in the MOVPE method, the growth temperature of the nitride semiconductor crystal is high, and a highly reactive gas such as ammonia or hydrogen is used. Therefore, the mask layer is likely to be deteriorated during crystal growth. Therefore, the present inventors propose an Mg compound as a preferable mask layer material. When a mask made of Mg compound deteriorates and decomposes, Mg is released, but since Mg is a substance that promotes lateral growth of nitride semiconductor crystals, it does not inhibit lateral growth associated with decomposition of the mask layer. is there. A particularly preferable Mg compound is exemplified by magnesium oxide having high thermal stability. The mask layer made of magnesium oxide may be a single magnesium oxide layer or may be a laminate of a magnesium oxide layer and a layer made of another material. When a laminate is used, it is desirable that the surface layer be a magnesium oxide layer.
本発明の窒化物半導体ウェハを製造する際、不純物無添加の窒化物半導体結晶層の直上にＭｇを添加した結晶を成長させるにあたっては、異常成長の発生を防ぐために、Ｍｇの供給量をゼロから一気に大きくしないで、徐々に（連続的または段階的に）大きくすることが好ましい。このことは、不純物無添加の種結晶の表面から、Ｍｇを添加した結晶をラテラル成長させる場合にもいえる。 In producing the nitride semiconductor wafer of the present invention, when growing a crystal added with Mg just above the impurity-free nitride semiconductor crystal layer, in order to prevent the occurrence of abnormal growth, the supply amount of Mg is reduced from zero. It is preferable to increase gradually (continuously or stepwise) without increasing it at once. This is also true when a crystal to which Mg is added is laterally grown from the surface of a seed crystal to which no impurities are added.
１ サファイア基板
２ ＧａＮバッファ層
３ ＧａＮ結晶層
３１ 下側ＧａＮ層
３２ 上側ＧａＮ層
３３ Ｍｇ拡散防止層
Ｍ マスク層
DESCRIPTION OF SYMBOLS 1 Sapphire substrate 2 GaN buffer layer 3 GaN crystal layer 31 Lower GaN layer 32 Upper GaN layer 33 Mg diffusion prevention layer M Mask layer
Claims (11)
前記窒化物半導体結晶層が、第１結晶層と、第１結晶層を下地層として成長した第２結晶層とを含んでおり、
第２結晶層の少なくとも一部にはＭｇが添加されており、
第１結晶層と第２結晶層との間にはマスク層が挟まれている窒化物半導体ウェハ。 A nitride semiconductor wafer comprising a heterogeneous substrate and a nitride semiconductor crystal layer grown on the heterogeneous substrate,
The nitride semiconductor crystal layer includes a first crystal layer and a second crystal layer grown using the first crystal layer as a base layer;
Mg is added to at least a part of the second crystal layer,
A nitride semiconductor wafer in which a mask layer is sandwiched between a first crystal layer and a second crystal layer.
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| Application Number | Priority Date | Filing Date | Title |
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ID=38934697
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Country Status (1)
| Country | Link |
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