JP2007328829A

JP2007328829A - Defect detector

Info

Publication number: JP2007328829A
Application number: JP2006156872A
Authority: JP
Inventors: Takatomi Sakakibara; 貴富榊原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-06-06
Filing date: 2006-06-06
Publication date: 2007-12-20

Abstract

<P>PROBLEM TO BE SOLVED: To detect defects on an optical disk more accurately. <P>SOLUTION: The output (envelope signal EM1) of a high-speed envelope detection circuit 102 for detecting BDO for obtaining an envelope signal from a gain amplifier output signal AP is held by a detection output hold circuit 110 and is inputted to a slice level circuit 106 for detecting BDO and a comparator 108 for detecting BDO while a defect detection signal WDO is indicating that defects have been detected, thus preventing the output of the high-speed envelope detection circuit 102 for detecting BDO from crossing that of the slice level circuit 106 for detecting BDO (namely preventing the level relationship from being inverted). <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、光ディスク装置等において用いられ、光ディスク上の欠陥（書き込みや読み出しが正常にできない部分）を検出するディフェクト検出装置に関するものである。 The present invention relates to a defect detection device that is used in an optical disc device or the like and detects a defect (a portion where writing or reading cannot be performed normally) on an optical disc.

近年、コンピュータシステムにおいては、情報量の大幅な増加に伴って、情報データの記録再生装置として、大容量で高速且つランダムアクセスが可能な光ディスク装置が広く使用されるようになってきている。このような装置は、例えばＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ／ＲＷ、ＤＶＤ−ＲＡＭ、ＢＬＵ−ＲＡＹ等の光ディスクを記録媒体として用いている。 2. Description of the Related Art In recent years, with a large increase in the amount of information, an optical disk apparatus capable of high-capacity, high-speed and random access has been widely used as a recording / reproducing apparatus for information data in a computer system. Such an apparatus uses, for example, an optical disc such as a CD-R, CD-RW, DVD-R / RW, DVD-RAM, BLU-RAY as a recording medium.

このようなディスク装置内には、光ディスク上の欠陥（例えば、書き込みや読み出しが正常にできない傷や指紋など。以下、このような欠陥をディフェクトと呼ぶ。）等を検出するために、ディフェクト検出装置が設けられている。 In such a disk device, a defect detection device is used to detect defects on the optical disk (for example, scratches or fingerprints that cannot be written or read normally, such defects are hereinafter referred to as defects). Is provided.

ディフェクト検出装置としては、反射信号（光ディスクに光ビームを収束照射して、光ディスクから反射された反射光の強さに応じた信号）のエンベロープ変化を検出することによって光ディスク上のディフェクトを検出し、ディフェクトの有無を示すディフェクト検出信号を出力するものがある。一例として、互いの時定数の異なる２つの検波回路（ダイオードとコンデンサから成る）と一方の検波回路の出力を分圧する分圧手段（直列の抵抗器）を設け、分圧手段で分圧された電圧と、他方の検波回路の出力電圧とを比較器で比較することによって、エンベロープ変化を検出するように構成されたものがある（例えば特許文献１を参照）。 As the defect detection device, the defect on the optical disc is detected by detecting the envelope change of the reflected signal (the signal corresponding to the intensity of the reflected light reflected from the optical disc by converging the optical beam on the optical disc), Some output a defect detection signal indicating the presence or absence of a defect. As an example, two detection circuits (consisting of a diode and a capacitor) having different time constants and a voltage dividing means (series resistor) for dividing the output of one detection circuit are provided, and the voltage is divided by the voltage dividing means. There is one configured to detect an envelope change by comparing a voltage and an output voltage of the other detection circuit with a comparator (see, for example, Patent Document 1).

上記のディフェクト検出信号は、光ディスクに対するトラッキング及びフォーカスサーボを制御するサーボ回路によって、ホールド用の信号として利用されたり、光ディスク装置に各種制御用として組み込まれたＣＰＵを用いて、光ディスクの記録不可領域を判断するための抽出信号を得るために利用されたりする。
特開平１０−２６９５７４号公報 The defect detection signal is used as a hold signal by a servo circuit that controls tracking and focus servo for the optical disk, or a non-recordable area of the optical disk is detected using a CPU incorporated for various controls in the optical disk apparatus. It may be used to obtain an extracted signal for judgment.
Japanese Patent Laid-Open No. 10-269574

しかしながら、上記のディフェクト検出装置は、分圧手段の分圧比の設定や、ディフェクト検出信号が出力されている期間の長さによっては、ディフェクト部分を通過してディフェクト検出信号が遷移する際に、分圧手段の出力と、他方の検波回路の出力とが交差（すなわちレベルの関係が逆転）してしまい、誤ったディフェクト検出信号を出力する可能性が考えられる。 However, depending on the setting of the voltage dividing ratio of the voltage dividing means and the length of the period during which the defect detection signal is output, the defect detection device described above may be divided when the defect detection signal transits through the defect portion. There is a possibility that the output of the pressure means and the output of the other detection circuit intersect (that is, the level relationship is reversed) and an erroneous defect detection signal is output.

本発明は上記の問題に着目してなされたものであり、光ディスク上のディフェクトをより正確に検出できるディフェクト検出装置を提供することを目的としている。 The present invention has been made paying attention to the above-described problem, and an object thereof is to provide a defect detection apparatus that can detect a defect on an optical disk more accurately.

前記の課題を解決するため、本発明の第１の態様は、
入力された信号のエンベロープを求めて出力するＢＤＯ検出用高速エンベロープ検波回路及びＷＤＯ検出用高速エンベロープ検波回路と、
前記ＢＤＯ検出用高速エンベロープ検波回路の出力を積分して出力するＢＤＯ検出用積分回路と、
前記ＷＤＯ検出用高速エンベロープ検波回路の出力を積分して出力するＷＤＯ検出用積分回路と、
前記ＢＤＯ検出用積分回路の出力を基準レベルにして、その基準レベルよりも下側の電位に、前記ＢＤＯ検出用積分回路の出力をスライスするＢＤＯ検出用スライスレベル回路と、
前記ＷＤＯ検出用積分回路の出力を基準レベルにして、その基準レベルよりも上側の電位に、前記ＷＤＯ検出用積分回路の出力をスライスするＷＤＯ検出用スライスレベル回路と、
前記ＢＤＯ検出用高速エンベロープ検波回路の出力と前記ＢＤＯ検出用スライスレベル回路の出力とを比較して、ディフェクトの有無を示すディフェクト検出信号ＢＤＯとして、比較結果を出力するＢＤＯ検出用コンパレータと、
前記ＷＤＯ検出用高速エンベロープ検波回路の出力と前記ＷＤＯ検出用スライスレベル回路の出力とを比較して、ディフェクトの有無を示すディフェクト検出信号ＷＤＯとして、比較結果を出力するＷＤＯ検出用コンパレータと、
前記ディフェクト検出信号に応じ、前記ＢＤＯ検出用高速エンベロープ検波回路の出力をホールドする検波出力ホールド回路と、
を備えたことを特徴とする。 In order to solve the above problems, the first aspect of the present invention is:
A high-speed envelope detection circuit for BDO detection and a high-speed envelope detection circuit for WDO detection for obtaining and outputting an envelope of an input signal;
A BDO detection integration circuit that integrates and outputs the output of the BDO detection high-speed envelope detection circuit;
An integration circuit for WDO detection that integrates and outputs the output of the high-speed envelope detection circuit for WDO detection;
A BDO detection slice level circuit that sets the output of the BDO detection integration circuit to a reference level and slices the output of the BDO detection integration circuit to a potential lower than the reference level;
A WDO detection slice level circuit that sets the output of the WDO detection integration circuit to a reference level and slices the output of the WDO detection integration circuit to a potential higher than the reference level;
A BDO detection comparator that compares the output of the BDO detection high-speed envelope detection circuit with the output of the BDO detection slice level circuit and outputs a comparison result as a defect detection signal BDO indicating the presence or absence of a defect;
A WDO detection comparator that compares the output of the WDO detection high-speed envelope detection circuit with the output of the WDO detection slice level circuit and outputs a comparison result as a defect detection signal WDO indicating the presence or absence of a defect;
A detection output hold circuit for holding the output of the BDO detection high-speed envelope detection circuit in response to the defect detection signal;
It is provided with.

これにより、ディフェクト検出信号ＷＤＯに応じて、ＢＤＯ検出用高速エンベロープ検波回路の出力がホールドされるので、その間は、ＢＤＯ検出用スライスレベル回路のスライスレベルやディフェクト検出信号ＷＤＯが出力されている期間の長さの影響によって、ＢＤＯ検出用高速エンベロープ検波回路の出力とＢＤＯ検出用スライスレベル回路の出力とが交差（すなわちレベルの関係が逆転）しないようにできる。 As a result, the output of the BDO detection high-speed envelope detection circuit is held in accordance with the defect detection signal WDO. During this period, the slice level of the BDO detection slice level circuit and the defect detection signal WDO are output. Due to the influence of the length, the output of the BDO detection high-speed envelope detection circuit and the output of the BDO detection slice level circuit can be prevented from crossing (that is, the level relationship is reversed).

また、本発明の第２の態様は、
第１の態様のディフェクト検出装置であって、
前記ＢＤＯ検出用積分回路と前記検波出力ホールド回路とに代えて、
前記ＢＤＯ検出用高速エンベロープ検波回路の出力を積分した結果、及び前記ＢＤＯ検出用高速エンベロープ検波回路の出力のうちの何れかを、前記ＷＤＯ検出用コンパレータの出力に応じて選択出力する比較信号生成部を備えたことを特徴とする。 In addition, the second aspect of the present invention includes
A defect detection apparatus according to a first aspect,
Instead of the BDO detection integration circuit and the detection output hold circuit,
A comparison signal generation unit that selectively outputs one of the result of integrating the output of the BDO detection high-speed envelope detection circuit and the output of the BDO detection high-speed envelope detection circuit according to the output of the WDO detection comparator It is provided with.

これにより、ＢＤＯ検出用高速エンベロープ検波回路の出力が、ＢＤＯ検出用スライスレベル回路に入力されている際には、ＢＤＯ検出用スライスレベル回路の出力を、ＢＤＯ検出用高速エンベロープ検波回路の出力よりも必ず低い電位にできるので、例えばディフェクト検出信号ＷＤＯが立ち下がった際に、ＢＤＯ検出用高速エンベロープ検波回路の出力をＢＤＯ検出用スライスレベル回路に入力すれば、ＢＤＯ検出用高速エンベロープ検波回路の出力とＢＤＯ検出用スライスレベル回路の出力とが交差（すなわちレベルの関係が逆転）しないようにできる。 Thus, when the output of the BDO detection high-speed envelope detection circuit is input to the BDO detection slice level circuit, the output of the BDO detection slice level circuit is more than the output of the BDO detection high-speed envelope detection circuit. For example, when the output of the BDO detection high-speed envelope detection circuit is input to the BDO detection slice level circuit when the defect detection signal WDO falls, for example, the output of the BDO detection high-speed envelope detection circuit It is possible to prevent the output of the BDO detection slice level circuit from crossing (that is, the level relationship is reversed).

また、本発明の第３の態様は、
第１の態様のディフェクト検出装置であって、
前記ＷＤＯ検出用積分回路と前記検波出力ホールド回路とに代えて、
前記ＷＤＯ検出用高速エンベロープ検波回路の出力を積分した結果、及び前記ＷＤＯ検出用高速エンベロープ検波回路の出力のうちの何れかを、前記ＢＤＯ検出用コンパレータの出力に応じて選択出力する比較信号生成部を備えたことを特徴とする。 The third aspect of the present invention is as follows.
A defect detection apparatus according to a first aspect,
Instead of the WDO detection integration circuit and the detection output hold circuit,
A comparison signal generation unit that selectively outputs one of the result of integrating the output of the WDO detection high-speed envelope detection circuit and the output of the WDO detection high-speed envelope detection circuit according to the output of the BDO detection comparator It is provided with.

これにより、ＷＤＯ検出用高速エンベロープ検波回路の出力が、ＷＤＯ検出用スライスレベル回路に入力されている際には、ＷＤＯ検出用スライスレベル回路の出力を、ＷＤＯ検出用高速エンベロープ検波回路の出力よりも必ず高い電位にできるので、例えばディフェクト検出信号ＢＤＯが立ち下がった際に、ＷＤＯ検出用高速エンベロープ検波回路の出力をＷＤＯ検出用スライスレベル回路に入力すれば、ＷＤＯ検出用高速エンベロープ検波回路の出力とＷＤＯ検出用スライスレベル回路の出力とが交差（すなわちレベルの関係が逆転）しないようにできる。 Thus, when the output of the WDO detection high-speed envelope detection circuit is input to the WDO detection slice level circuit, the output of the WDO detection slice level circuit is more than the output of the WDO detection high-speed envelope detection circuit. For example, when the output of the WDO detection high-speed envelope detection circuit is input to the WDO detection slice level circuit when the defect detection signal BDO falls, for example, the output of the WDO detection high-speed envelope detection circuit It is possible to prevent the output of the slice level circuit for WDO detection from crossing (that is, the level relationship is reversed).

また、本発明の第４の態様は、
第１の態様のディフェクト検出装置であって、
前記ＢＤＯ検出用積分回路と前記検波出力ホールド回路とに代えて、
前記ＢＤＯ検出用高速エンベロープ検波回路の出力を積分する比較信号生成部を備え、
前記比較信号生成部は、時定数が可変であり、前記ＷＤＯ検出用コンパレータの出力に応じ、所定の期間、出力を所定の基準電圧にショートさせた後、所定の期間、時定数を小さくするように構成されていることを特徴とする。 The fourth aspect of the present invention is
A defect detection apparatus according to a first aspect,
Instead of the BDO detection integration circuit and the detection output hold circuit,
A comparison signal generator for integrating the output of the BDO detection high-speed envelope detection circuit;
The comparison signal generation unit has a variable time constant, and after the output is short-circuited to a predetermined reference voltage for a predetermined period according to the output of the WDO detection comparator, the time constant is decreased for a predetermined period. It is comprised by these.

これにより、ディフェクト検出信号ＷＤＯに応じて、ＢＤＯ検出用積分回路出力が所定の基準電圧に設定された後、時定数が変更されるので、ＢＤＯ検出用スライスレベル回路の出力を、ＢＤＯ検出用高速エンベロープ検波回路の出力よりも必ず低い電位にできる。 As a result, the time constant is changed after the BDO detection integration circuit output is set to a predetermined reference voltage in accordance with the defect detection signal WDO, so the output of the BDO detection slice level circuit is changed to the BDO detection high-speed output. The potential can always be lower than the output of the envelope detection circuit.

また、本発明の第５の態様は、
第１の態様のディフェクト検出装置であって、
前記ＷＤＯ検出用積分回路と前記検波出力ホールド回路とに代えて、
前記ＷＤＯ検出用高速エンベロープ検波回路の出力を積分する比較信号生成部を備え、
前記比較信号生成部は、時定数が可変であり、前記ＢＤＯ検出用コンパレータの出力に応じ、所定の期間、出力を所定の基準電圧にショートさせた後、所定の期間、時定数を小さくするように構成されていることを特徴とする。 The fifth aspect of the present invention is
A defect detection apparatus according to a first aspect,
Instead of the WDO detection integration circuit and the detection output hold circuit,
A comparison signal generator for integrating the output of the WDO detection high-speed envelope detection circuit;
The comparison signal generating unit has a variable time constant, and after the output is short-circuited to a predetermined reference voltage for a predetermined period according to the output of the BDO detection comparator, the time constant is decreased for a predetermined period. It is comprised by these.

これにより、ディフェクト検出信号ＢＤＯに応じて、ＷＤＯ検出用積分回路出力が所定の基準電圧に設定された後、時定数が変更されるので、ＷＤＯ検出用スライスレベル回路の出力を、ＷＤＯ検出用高速エンベロープ検波回路の出力よりも必ず高い電位にできる。 As a result, the time constant is changed after the WDO detection integration circuit output is set to a predetermined reference voltage in accordance with the defect detection signal BDO, so that the output of the WDO detection slice level circuit is changed to the WDO detection high-speed output. The potential can always be higher than the output of the envelope detection circuit.

本発明によれば、ディフェクト検出信号が遷移する際に、反射信号から求めたエンベロープ信号と、エンベロープ変化を検出するために比較対象とされる信号とが交差（すなわちレベルの関係が逆転）しないようにできるので、誤ったディフェクト検出信号の出力を防止できる。 According to the present invention, when the defect detection signal transitions, the envelope signal obtained from the reflected signal and the signal to be compared for detecting the envelope change do not cross (that is, the level relationship is reversed). Therefore, it is possible to prevent the output of an erroneous defect detection signal.

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description of each embodiment, components having the same functions as those described once are given the same reference numerals and description thereof is omitted.

《発明の実施形態１》
図１は、本発明の実施形態１に係るディフェクト検出装置１００の構成を示すブロック図である。ディフェクト検出装置１００は、光ディスク装置に用いられる。一般的に光ディスク装置では、光ディスクに光ビームが収束照射され、照射された光ビームは、光ディスクによって反射されて、複数の受光素子（図示せず）により、その強さに応じた電気信号に変換されて出力される。ディフェクト検出装置１００には、これらの受光素子の出力が加算されて得られた全加算信号（反射信号ＡＳ）が入力されている。一般的に、光ディスク装置において、光ディスクに照射される光ビームのパワーが大きく明るいほど、反射信号ＡＳのレベルが大きくなる。 Embodiment 1 of the Invention
FIG. 1 is a block diagram showing a configuration of a defect detection apparatus 100 according to Embodiment 1 of the present invention. The defect detection apparatus 100 is used for an optical disc apparatus. In general, in an optical disk apparatus, a light beam is converged and irradiated on an optical disk, and the irradiated light beam is reflected by the optical disk and converted into an electrical signal corresponding to its intensity by a plurality of light receiving elements (not shown). Is output. The defect detection apparatus 100 receives a full addition signal (reflection signal AS) obtained by adding the outputs of these light receiving elements. In general, in the optical disk apparatus, the level of the reflected signal AS increases as the power of the light beam applied to the optical disk increases.

ディフェクト検出装置１００は、反射信号ＡＳに基づいて、ディフェクト検出信号ＢＤＯとディフェクト検出信号ＷＤＯを出力する。ディフェクト検出信号ＢＤＯは、光ディスクに記録された情報を再生する際に、光ディスク上の未記録領域における反射信号や、光ディスク上の欠陥（例えば、書き込みや読み出しが正常にできない傷や指紋など）により、光ディスクからの反射される光量が減衰し、ＲＦ信号振幅のボトム側である暗側レベルに反射振幅が落ち込む現象（ＢｌａｃｋＤｏｔＯｕｔまたはＢｌａｃｋＤｒｏｐＯｕｔ。以下、ＢＤＯと示す）が起こったことを示す信号である。また、ディフェクト検出信号ＷＤＯは、例えば、光ディスク不良が要因で、ディスク記録層に空気や気泡が含まれたり、ピンホールが生じ金属層が露出したりすることが原因で、光ディスクからの反射光量が増大して、明側レベルの電位が一時的に飛び抜ける現象（ＷｈｉｔｅＤｏｔＯｕｔまたはＷｈｉｔｅＤｒｏｐＯｕｔ。以下、ＷＤＯと示す）が起こったことを示す信号である。本実施形態では、ディフェクト検出信号ＢＤＯ及びディフェクト検出信号ＷＤＯは、光ディスクに欠陥などがある場合には、“Ｈ”となり、光ディスクに欠陥などがなく正常な場合には、“Ｌ”となる。なお、“Ｈ”及び“Ｌ”は、それぞれ高論理状態及び低論理状態を示している。 The defect detection apparatus 100 outputs a defect detection signal BDO and a defect detection signal WDO based on the reflected signal AS. When reproducing the information recorded on the optical disc, the defect detection signal BDO is caused by a reflection signal in an unrecorded area on the optical disc or a defect on the optical disc (for example, a scratch or a fingerprint that cannot be normally written or read). A signal indicating that a phenomenon (Black Dot Out or Black Drop Out; hereinafter referred to as BDO) has occurred in which the amount of light reflected from the optical disc is attenuated and the reflection amplitude drops to the dark side level, which is the bottom side of the RF signal amplitude. It is. In addition, the defect detection signal WDO is caused by the amount of light reflected from the optical disk, for example, due to an optical disk defect, the disk recording layer containing air or bubbles, or a pinhole is generated and the metal layer is exposed. This is a signal indicating that a phenomenon (White Dot Out or White Drop Out, hereinafter referred to as WDO) has occurred in which the potential at the bright side level temporarily jumps out. In the present embodiment, the defect detection signal BDO and the defect detection signal WDO are “H” when the optical disk has a defect or the like, and “L” when the optical disk is normal and has no defect. Note that “H” and “L” indicate a high logic state and a low logic state, respectively.

（ディフェクト検出装置１００の構成）
ディフェクト検出装置１００は、図１に示すように、可変ゲインアンプ１０１、ＢＤＯ検出用高速エンベロープ検波回路１０２、ＷＤＯ検出用高速エンベロープ検波回路１０３、ＢＤＯ検出用積分回路１０４、ＷＤＯ検出用積分回路１０５、ＢＤＯ検出用スライスレベル回路１０６、ＷＤＯ検出用スライスレベル回路１０７、ＢＤＯ検出用コンパレータ１０８、ＷＤＯ検出用コンパレータ１０９、及び検波出力ホールド回路１１０を備えている。 (Configuration of defect detection apparatus 100)
As shown in FIG. 1, the defect detection apparatus 100 includes a variable gain amplifier 101, a BDO detection high-speed envelope detection circuit 102, a WDO detection high-speed envelope detection circuit 103, a BDO detection integration circuit 104, a WDO detection integration circuit 105, A BDO detection slice level circuit 106, a WDO detection slice level circuit 107, a BDO detection comparator 108, a WDO detection comparator 109, and a detection output hold circuit 110 are provided.

可変ゲインアンプ１０１は、反射信号ＡＳを増幅して、ＢＤＯ検出用高速エンベロープ検波回路１０２とＷＤＯ検出用高速エンベロープ検波回路１０３とに出力するようになっている。 The variable gain amplifier 101 amplifies the reflected signal AS and outputs it to the BDO detection high-speed envelope detection circuit 102 and the WDO detection high-speed envelope detection circuit 103.

ＢＤＯ検出用高速エンベロープ検波回路１０２とＷＤＯ検出用高速エンベロープ検波回路１０３とは、どちらも一般的な検波回路であり、可変ゲインアンプ１０１の出力（ゲインアンプ出力信号ＡＰ）の上側（明側レベル）エンベロープを求めて出力するようになっている。ＢＤＯ検出用高速エンベロープ検波回路１０２とＷＤＯ検出用高速エンベロープ検波回路１０３の出力（それぞれエンベロープ信号ＥＭ１、ＥＭ２と呼ぶ）は、それぞれＢＤＯ検出用積分回路１０４、及びＷＤＯ検出用積分回路１０５に出力される。 The BDO detection high-speed envelope detection circuit 102 and the WDO detection high-speed envelope detection circuit 103 are both general detection circuits, and are above the output (gain amplifier output signal AP) of the variable gain amplifier 101 (bright side level). The envelope is calculated and output. The outputs of the BDO detection high-speed envelope detection circuit 102 and the WDO detection high-speed envelope detection circuit 103 (referred to as envelope signals EM1 and EM2, respectively) are output to the BDO detection integration circuit 104 and the WDO detection integration circuit 105, respectively. .

ＢＤＯ検出用積分回路１０４は、エンベロープ信号ＥＭ１を積分して出力するようになっている。具体的にＢＤＯ検出用積分回路１０４は、一般的な一次のパッシブフィルタであって、その時定数がＢＤＯ検出用高速エンベロープ検波回路１０２に比べて遅く設定されている。そのため、ＢＤＯ検出用積分回路１０４は、エンベロープ信号ＥＭ１のレベル下降に追従せず、エンベロープ信号ＥＭ１のレベルが下降する期間において、ほとんどレベルが変化しない。 The BDO detection integration circuit 104 integrates and outputs the envelope signal EM1. Specifically, the BDO detection integration circuit 104 is a general primary passive filter, and its time constant is set later than that of the BDO detection high-speed envelope detection circuit 102. For this reason, the BDO detection integrating circuit 104 does not follow the level decrease of the envelope signal EM1, and the level hardly changes during the period in which the level of the envelope signal EM1 decreases.

ＷＤＯ検出用積分回路１０５は、エンベロープ信号ＥＭ２を積分して出力するようになっている。具体的にはＷＤＯ検出用積分回路１０５も、一般的な一次のパッシブフィルタであって、その時定数がＷＤＯ検出用高速エンベロープ検波回路１０３に比べて遅く設定されている。そのため、ＷＤＯ検出用積分回路１０５は、エンベロープ信号ＥＭ２のレベル下降に追従せず、エンベロープ信号ＥＭ２のレベルが下降する期間において、ほとんどレベルが変化しない。 The WDO detection integration circuit 105 integrates and outputs the envelope signal EM2. Specifically, the WDO detection integration circuit 105 is also a general first-order passive filter, and its time constant is set later than that of the WDO detection high-speed envelope detection circuit 103. Therefore, the WDO detection integrating circuit 105 does not follow the level drop of the envelope signal EM2, and the level hardly changes during the period in which the level of the envelope signal EM2 falls.

ＢＤＯ検出用スライスレベル回路１０６は、ＢＤＯ検出用積分回路１０４の出力（出力信号ＩＳ１）を、出力信号ＩＳ１を基準レベルにして、その基準レベルよりも下側の電位にスライスして出力するようになっている。 The BDO detection slice level circuit 106 outputs the output (output signal IS1) of the BDO detection integration circuit 104 by slicing the output signal IS1 to a potential lower than the reference level using the output signal IS1 as a reference level. It has become.

また、ＷＤＯ検出用スライスレベル回路１０７は、ＷＤＯ検出用積分回路１０５の出力（出力信号ＩＳ２）を、出力信号ＩＳ２を基準レベルにして、その基準レベルよりも上側の電位にスライスして出力するようになっている。 Further, the WDO detection slice level circuit 107 outputs the output (output signal IS2) of the WDO detection integration circuit 105 by slicing the output signal IS2 to a potential higher than the reference level with the output signal IS2 as the reference level. It has become.

ＢＤＯ検出用コンパレータ１０８は、エンベロープ信号ＥＭ１が下降して、ＢＤＯ検出用スライスレベル回路１０６の出力（出力信号ＢＳＬ）を下回った時に、ＢＤＯを検出したことを示すディフェクト検出信号ＢＤＯとして、パルス信号を出力するようになっている。 When the envelope signal EM1 falls and falls below the output (output signal BSL) of the BDO detection slice level circuit 106, the BDO detection comparator 108 outputs a pulse signal as a defect detection signal BDO indicating that BDO has been detected. It is designed to output.

ＷＤＯ検出用コンパレータ１０９は、エンベロープ信号ＥＭ２が上昇して、ＷＤＯ検出用スライスレベル回路１０７の出力（出力信号ＷＳＬ）を上回った時に、ＷＤＯを検出したことを示すディフェクト検出信号ＷＤＯとして、パルス信号を出力するようになっている。 When the envelope signal EM2 rises and exceeds the output (output signal WSL) of the WDO detection slice level circuit 107, the WDO detection comparator 109 outputs a pulse signal as a defect detection signal WDO indicating that WDO has been detected. It is designed to output.

検波出力ホールド回路１１０は、ディフェクト検出信号ＷＤＯのレベルが“Ｈ”の期間、ＢＤＯ検出用高速エンベロープ検波回路１０２が出力するエンベロープ信号ＥＭ１をホールドするようになっている。 The detection output hold circuit 110 holds the envelope signal EM1 output from the BDO detection high-speed envelope detection circuit 102 while the level of the defect detection signal WDO is “H”.

なお、ＢＤＯ検出用高速エンベロープ検波回路１０２と、ＢＤＯ検出用積分回路１０４と、ＢＤＯ検出用スライスレベル回路１０６と、ＢＤＯ検出用コンパレータ１０８と、検波出力ホールド回路１１０とを合わせてＢＤＯ検出系と呼び、ＷＤＯ検出用高速エンベロープ検波回路１０３、ＷＤＯ検出用積分回路１０５、ＷＤＯ検出用スライスレベル回路１０７、ＷＤＯ検出用コンパレータ１０９とを合わせてＷＤＯ検出系と呼ぶ。 The BDO detection high-speed envelope detection circuit 102, the BDO detection integration circuit 104, the BDO detection slice level circuit 106, the BDO detection comparator 108, and the detection output hold circuit 110 are collectively referred to as a BDO detection system. The WDO detection high-speed envelope detection circuit 103, the WDO detection integration circuit 105, the WDO detection slice level circuit 107, and the WDO detection comparator 109 are collectively referred to as a WDO detection system.

（ディフェクト検出装置１００の動作）
次にディフェクト検出装置１００の動作を、図２を参照しつつ説明する。図２は、ディフェクト検出装置１００における信号の波形を示す図である。 (Operation of Defect Detection Device 100)
Next, the operation of the defect detection apparatus 100 will be described with reference to FIG. FIG. 2 is a diagram illustrating signal waveforms in the defect detection apparatus 100.

光ディスクの再生中にＢＤＯが起こった場合には、反射された光が弱くなるので、通常は反射信号ＡＳ及びゲインアンプ出力信号ＡＰのレベルが下降する。ＢＤＯ検出系では、この際、ＢＤＯ検出用高速エンベロープ検波回路１０２は、レベルが下降するゲインアンプ出力信号ＡＰに追従し、この信号とほぼ同じレベルのエンベロープ信号ＥＭ１をＢＤＯ検出用積分回路１０４とＢＤＯ検出用コンパレータ１０８とに出力する。ＢＤＯ検出用積分回路１０４は、その時定数がＢＤＯ検出用高速エンベロープ検波回路１０２に比べて遅いので、エンベロープ信号ＥＭ１のレベル下降に追従せず、エンベロープ信号ＥＭ１のレベルが下降する期間において、ほとんどレベルが変化しない。従って、ＢＤＯが起こると、エンベロープ信号ＥＭ１が下降して、ＢＤＯ検出用スライスレベル回路１０６が出力する出力信号ＢＳＬを下回った時に、ＢＤＯ検出用コンパレータ１０８は、“Ｈ”のディフェクト検出信号ＢＤＯを出力する（図２を参照）。 When BDO occurs during reproduction of the optical disk, the reflected light becomes weak, and the levels of the reflected signal AS and the gain amplifier output signal AP are usually lowered. In this case, in the BDO detection system, the BDO detection high-speed envelope detection circuit 102 follows the gain amplifier output signal AP whose level decreases, and uses the BDO detection integration circuit 104 and the BDO for the envelope signal EM1 having almost the same level as this signal. Output to the comparator 108 for detection. Since the time constant of the BDO detection integration circuit 104 is slower than that of the BDO detection high-speed envelope detection circuit 102, the BDO detection integration circuit 104 does not follow the level decrease of the envelope signal EM1, and the level is almost in the period during which the level of the envelope signal EM1 decreases. It does not change. Therefore, when BDO occurs, when the envelope signal EM1 falls and falls below the output signal BSL output from the BDO detection slice level circuit 106, the BDO detection comparator 108 outputs the defect detection signal BDO of "H". (See FIG. 2).

また、光ディスクの再生中にＷＤＯが起こった場合には、反射された光が強くなるので、通常は反射信号ＡＳ及びゲインアンプ出力信号ＡＰのレベルが上昇する。この際、ＷＤＯ検出系では、ＷＤＯ検出用高速エンベロープ検波回路１０３は、レベルが上昇するゲインアンプ出力信号ＡＰに追従し、この信号とほぼ同じレベルのエンベロープ信号ＥＭ２をＷＤＯ検出用積分回路１０５とＷＤＯ検出用コンパレータ１０９とに出力する。ＷＤＯ検出用積分回路１０５は、その時定数がＷＤＯ検出用高速エンベロープ検波回路１０３に比べて遅いので、エンベロープ信号ＥＭ２のレベル上昇に追従せず、エンベロープ信号ＥＭ２のレベルが上昇する期間において、ほとんどレベルが変化しない。従って、ＷＤＯが起こると、エンベロープ信号ＥＭ２が上昇し、ＷＤＯ検出用スライスレベル回路１０７が出力する出力信号ＷＳＬを上回った時に、ＷＤＯ検出用コンパレータ１０９は、Ｈ”のディフェクト検出信号ＷＤＯを出力する（図２参照）。 In addition, when WDO occurs during reproduction of the optical disk, the reflected light becomes strong, so that the levels of the reflected signal AS and the gain amplifier output signal AP usually increase. At this time, in the WDO detection system, the WDO detection high-speed envelope detection circuit 103 follows the gain amplifier output signal AP whose level increases, and uses the WDO detection integration circuit 105 and the WDO for the envelope signal EM2 having almost the same level as this signal. Output to the comparator 109 for detection. Since the time constant of the WDO detection integration circuit 105 is slower than that of the WDO detection high-speed envelope detection circuit 103, the WDO detection integration circuit 105 does not follow the level increase of the envelope signal EM2, and the level is almost in the period during which the level of the envelope signal EM2 increases. It does not change. Therefore, when WDO occurs, when the envelope signal EM2 rises and exceeds the output signal WSL output by the WDO detection slice level circuit 107, the WDO detection comparator 109 outputs the defect detection signal WDO of H ″ ( (See FIG. 2).

ＷＤＯが起こった箇所を通過する間は、ディフェクト検出信号ＷＤＯが“Ｈ”なので、検波出力ホールド回路１１０は、ＢＤＯ検出用高速エンベロープ検波回路１０２が出力したエンベロープ信号ＥＭ１をホールドする。 Since the defect detection signal WDO is “H” while passing through the location where the WDO has occurred, the detection output hold circuit 110 holds the envelope signal EM1 output from the BDO detection high-speed envelope detection circuit 102.

これにより、ＢＤＯ検出用積分回路１０４が出力した出力信号ＩＳ１は、ディフェクト検出信号ＷＤＯが通過する区間（ディフェクト検出信号ＷＤＯが“Ｈ”の区間）では、レベル変化のないエンベロープ信号ＥＭ１と同じ波形になり、ＢＤＯ検出用スライスレベル回路１０６が出力する出力信号ＢＳＬは、エンベロープ信号ＥＭ１よりも低い電位（暗側レベル）になる。 As a result, the output signal IS1 output from the BDO detection integration circuit 104 has the same waveform as that of the envelope signal EM1 that does not change in level in a section in which the defect detection signal WDO passes (a section in which the defect detection signal WDO is “H”). Thus, the output signal BSL output from the BDO detection slice level circuit 106 is at a lower potential (dark side level) than the envelope signal EM1.

上記のように、本実施形態によれば、ディフェクト検出信号ＷＤＯが“Ｈ”の区間ではエンベロープ信号ＥＭ１が変化しないので、ＢＤＯ検出用スライスレベル回路１０６のスライスレベルやディフェクト検出信号ＷＤＯが出力されている期間の長さの影響によって、エンベロープ信号ＥＭ１と出力信号ＢＳＬとが交差（すなわちレベルの関係が逆転）することがなく、誤ったディフェクト検出信号ＢＤＯの出力を防止できる。すなわち、本実施形態は、光ディスク上のディフェクトをより正確に検出することが可能になる。 As described above, according to the present embodiment, since the envelope signal EM1 does not change in a section where the defect detection signal WDO is “H”, the slice level of the BDO detection slice level circuit 106 and the defect detection signal WDO are output. Due to the influence of the length of a certain period, the envelope signal EM1 and the output signal BSL do not intersect (that is, the level relationship is reversed), and the output of the erroneous defect detection signal BDO can be prevented. That is, this embodiment can more accurately detect defects on the optical disc.

《発明の実施形態２》
図３は、本発明の実施形態２に係るディフェクト検出装置２００の構成を示すブロック図である。ディフェクト検出装置２００は、図３に示すように、可変ゲインアンプ１０１、ＢＤＯ検出用高速エンベロープ検波回路１０２、ＷＤＯ検出用高速エンベロープ検波回路１０３、ＢＤＯ検出用積分回路１０４、ＷＤＯ検出用積分回路１０５、ＢＤＯ検出用スライスレベル回路１０６、ＷＤＯ検出用スライスレベル回路１０７、ＢＤＯ検出用コンパレータ１０８、ＷＤＯ検出用コンパレータ１０９、エッジ検出回路２０１、モノマルチ回路２０２、及びスイッチ２０３を備えている。 << Embodiment 2 of the Invention >>
FIG. 3 is a block diagram showing the configuration of the defect detection apparatus 200 according to Embodiment 2 of the present invention. As shown in FIG. 3, the defect detection apparatus 200 includes a variable gain amplifier 101, a BDO detection high-speed envelope detection circuit 102, a WDO detection high-speed envelope detection circuit 103, a BDO detection integration circuit 104, a WDO detection integration circuit 105, A BDO detection slice level circuit 106, a WDO detection slice level circuit 107, a BDO detection comparator 108, a WDO detection comparator 109, an edge detection circuit 201, a mono-multi circuit 202, and a switch 203 are provided.

エッジ検出回路２０１は、入力された信号レベルが“Ｈ”から“Ｌ”への変化、つまり立ち下がりエッジを検出した際に、パルスをモノマルチ回路２０２に出力するようになっている。本実施形態では、エッジ検出回路２０１には、ディフェクト検出信号ＷＤＯが入力されている。 The edge detection circuit 201 outputs a pulse to the mono-multi circuit 202 when the input signal level is changed from “H” to “L”, that is, when a falling edge is detected. In the present embodiment, the defect detection signal WDO is input to the edge detection circuit 201.

モノマルチ回路２０２は、単安定マルチバイブレータであり、エッジ検出回路２０１からパルスを受け取ると、所定の時間（ｔ２とする）の間“Ｈ”となるパルスを生成して出力するようになっている。ここでの所定の時間ｔ２とは、ＷＤＯ検出用高速エンベロープ検波回路１０３の検波容量Ｃと検波部のドループ電流（ディスチャージ電流）Ｉとの比である時定数と、ＷＤＯが起こった時の反射信号ＡＳの最大電位とから決まる応答時間の長さのことである。 The mono-multi circuit 202 is a monostable multi-vibrator. When receiving a pulse from the edge detection circuit 201, the mono-multi circuit 202 generates and outputs a pulse that is “H” for a predetermined time (t2). . Here, the predetermined time t2 is a time constant which is a ratio between the detection capacitance C of the WDO detection high-speed envelope detection circuit 103 and the droop current (discharge current) I of the detection unit, and the reflected signal when WDO occurs It is the length of response time determined from the maximum potential of AS.

スイッチ２０３は、モノマルチ回路２０２の出力（出力信号ＭＭ１）に応じ、ＢＤＯ検出用積分回路１０４を迂回してエンベロープ信号ＥＭ１をＢＤＯ検出用スライスレベル回路１０６に直接入力するか、ＢＤＯ検出用積分回路１０４を通過したエンベロープ信号ＥＭ１（すなわち出力信号ＩＳ１）をＢＤＯ検出用スライスレベル回路１０６に入力するかを切り替えるようになっている。より詳しくは、本実施形態では、出力信号ＭＭ１が“Ｈ”の場合には、エンベロープ信号ＥＭ１を入力し、“Ｌ”の場合には、出力信号ＩＳ１を入力するようになっている。 The switch 203 bypasses the BDO detection integration circuit 104 and directly inputs the envelope signal EM1 to the BDO detection slice level circuit 106 according to the output of the mono-multi circuit 202 (output signal MM1), or the BDO detection integration circuit Whether the envelope signal EM1 (that is, the output signal IS1) that has passed through 104 is input to the BDO detection slice level circuit 106 is switched. More specifically, in the present embodiment, when the output signal MM1 is “H”, the envelope signal EM1 is input, and when it is “L”, the output signal IS1 is input.

なお、本実施形態では、ＢＤＯ検出用積分回路１０４と、エッジ検出回路２０１と、モノマルチ回路２０２と、スイッチ２０３とを合わせて、比較信号生成部と呼ぶ。 In the present embodiment, the BDO detection integration circuit 104, the edge detection circuit 201, the mono-multi circuit 202, and the switch 203 are collectively referred to as a comparison signal generation unit.

次にディフェクト検出装置２００の動作を、図４を参照しつつ説明する。図４は、ディフェクト検出装置２００における信号の波形を示す図である。 Next, the operation of the defect detection apparatus 200 will be described with reference to FIG. FIG. 4 is a diagram illustrating a waveform of a signal in the defect detection apparatus 200.

ディフェクト検出装置２００において、ディフェクト検出信号ＷＤＯが“Ｈ”から“Ｌ”立ち下がると、エッジ検出回路２０１は、パルスをモノマルチ回路２０２に出力する。これによりモノマルチ回路２０２は、時間ｔ２の間“Ｈ”となるパルスをスイッチ２０３に出力する。スイッチ２０３は、“Ｈ”のパルスが入力されると、エンベロープ信号ＥＭ１をＢＤＯ検出用スライスレベル回路１０６に入力する。これにより、ＢＤＯ検出用スライスレベル回路１０６が出力する出力信号ＢＳＬは、時間ｔ２の間は、図４に示すように、エンベロープ信号ＥＭ１よりも必ず低い電位（暗側レベル）になる。 In the defect detection device 200, when the defect detection signal WDO falls from “H” to “L”, the edge detection circuit 201 outputs a pulse to the mono-multi circuit 202. As a result, the mono-multi circuit 202 outputs a pulse that becomes “H” to the switch 203 during the time t2. When an “H” pulse is input, the switch 203 inputs the envelope signal EM 1 to the BDO detection slice level circuit 106. As a result, the output signal BSL output from the BDO detection slice level circuit 106 is always at a lower potential (dark side level) than the envelope signal EM1, as shown in FIG. 4, during the time t2.

以上のように、本実施形態においても、ＢＤＯ検出用スライスレベル回路１０６のスライスレベルやディフェクト検出信号ＷＤＯが出力されている期間の長さの影響によって、エンベロープ信号ＥＭ１と出力信号ＢＳＬとが交差することがなく、誤ったディフェクト検出信号ＢＤＯの出力を防止できる。したがって、本実施形態は、光ディスク上のディフェクトをより正確に検出することが可能になる。 As described above, also in this embodiment, the envelope signal EM1 and the output signal BSL intersect due to the influence of the slice level of the BDO detection slice level circuit 106 and the length of the period during which the defect detection signal WDO is output. Therefore, it is possible to prevent erroneous output of the defect detection signal BDO. Therefore, this embodiment can more accurately detect defects on the optical disc.

なお、出力信号ＭＭ１によって、ＢＤＯ検出用スライスレベル回路１０６に入力される信号を切り替える代わりに、出力信号ＭＭ１が“Ｈ”区間、ＢＤＯ検出用積分回路１０４の時定数が小さくなるようにＢＤＯ検出用積分回路１０４を構成し、ＢＤＯ検出用積分回路１０４の出力をＢＤＯ検出用スライスレベル回路１０６に入力するようにしてもよい。これにより、ＢＤＯ検出用積分回路１０４は、エンベロープ信号ＥＭ１に、十分に追従した応答が可能になり、出力信号ＩＳ１は、エンベロープ信号ＥＭ１と同等の波形になる。したがって、この場合も出力信号ＭＭ１が“Ｈ”の間は、出力信号ＢＳＬは、エンベロープ信号ＥＭ１よりも必ず低い電位になる。 Instead of switching the signal input to the BDO detection slice level circuit 106 by the output signal MM1, the output signal MM1 is in the “H” section, and the time constant of the BDO detection integration circuit 104 is reduced so that the time constant of the BDO detection integration circuit 104 is reduced. The integration circuit 104 may be configured, and the output of the BDO detection integration circuit 104 may be input to the BDO detection slice level circuit 106. As a result, the BDO detection integration circuit 104 can respond sufficiently to the envelope signal EM1, and the output signal IS1 has a waveform equivalent to that of the envelope signal EM1. Accordingly, also in this case, while the output signal MM1 is “H”, the output signal BSL is always at a lower potential than the envelope signal EM1.

《発明の実施形態３》
図５は、本発明の実施形態３に係るディフェクト検出装置３００の構成を示すブロック図である。ディフェクト検出装置３００は、ディフェクト検出信号ＢＤＯに応じて、ＷＤＯ検出系（具体的にはＷＤＯ検出用スライスレベル回路）を制御する例である。 << Embodiment 3 of the Invention >>
FIG. 5 is a block diagram showing a configuration of the defect detection apparatus 300 according to Embodiment 3 of the present invention. The defect detection apparatus 300 is an example of controlling a WDO detection system (specifically, a slice level circuit for WDO detection) in accordance with the defect detection signal BDO.

ディフェクト検出装置３００は、ディフェクト検出装置２００と比べると、図５に示すように、スイッチ２０３の代わりにスイッチ３０１が設けられ、エッジ検出回路２０１にはディフェクト検出信号ＷＤＯに代えてディフェクト検出信号ＢＤＯが入力され、モノマルチ回路２０２が出力した出力信号ＭＭ１によってスイッチ３０１が制御されるように構成されている点が相異している。 Compared with the defect detection apparatus 200, the defect detection apparatus 300 is provided with a switch 301 instead of the switch 203 as shown in FIG. 5, and the edge detection circuit 201 receives the defect detection signal BDO instead of the defect detection signal WDO. The difference is that the switch 301 is controlled by the output signal MM1 input and output from the mono-multi circuit 202.

スイッチ３０１は、詳しくは、出力信号ＭＭ１が“Ｈ”の場合に、エンベロープ信号ＥＭ２を選択してＷＤＯ検出用スライスレベル回路１０７に入力し、“Ｌ”の場合に、出力信号ＩＳ２を選択してＷＤＯ検出用スライスレベル回路１０７に入力するようになっている。 Specifically, the switch 301 selects the envelope signal EM2 when the output signal MM1 is “H” and inputs it to the slice level circuit 107 for WDO detection, and selects the output signal IS2 when it is “L”. The signal is input to the WDO detection slice level circuit 107.

また、本実施形態では、モノマルチ回路２０２は、エッジ検出回路２０１からパルスを受け取ると、所定の時間ｔ３の間“Ｈ”となるパルスを生成して出力するよう構成されている。ここでの所定の時間ｔ３とはＢＤＯ検出用高速エンベロープ検波回路１０２の検波容量Ｃと検波部のアタック電流（チャージ電流）Ｉとの比である時定数と、ＢＤＯ時の入力ＡＳの最小電位とから決まる応答時間の長さのことである。 In the present embodiment, the mono-multi circuit 202 is configured to generate and output a pulse that becomes “H” for a predetermined time t3 upon receiving a pulse from the edge detection circuit 201. Here, the predetermined time t3 is a time constant which is a ratio between the detection capacitance C of the BDO detection high-speed envelope detection circuit 102 and the attack current (charge current) I of the detection unit, and the minimum potential of the input AS during BDO. It is the length of response time determined by

なお、本実施形態では、ＷＤＯ検出用積分回路１０５と、エッジ検出回路２０１と、モノマルチ回路２０２と、スイッチ３０１とを合わせて、比較信号生成部と呼ぶ。 In the present embodiment, the WDO detection integration circuit 105, the edge detection circuit 201, the mono-multi circuit 202, and the switch 301 are collectively referred to as a comparison signal generation unit.

次にディフェクト検出装置３００の動作を、図６を参照しつつ説明する。図６は、ディフェクト検出装置３００における信号の波形を示す図である。 Next, the operation of the defect detection apparatus 300 will be described with reference to FIG. FIG. 6 is a diagram illustrating a waveform of a signal in the defect detection apparatus 300.

例えば、ディフェクト検出装置３００では、ディフェクト検出信号ＢＤＯが“Ｈ”から“Ｌ”に立ち下がると、エッジ検出回路２０１は、パルスをモノマルチ回路２０２に出力する。これにより、モノマルチ回路２０２は、時間ｔ３の間（図６を参照）“Ｈ”の出力信号ＭＭ１を出力する。スイッチ３０１は、“Ｈ”のパルスが入力されると、エンベロープ信号ＥＭ２をＷＤＯ検出用スライスレベル回路１０７に入力する。このようにして、ＷＤＯ検出用スライスレベル回路１０７が出力する出力信号ＷＳＬは、時間ｔ３の間は、図６に示すように、エンベロープ信号ＥＭ２よりも必ず高い電位になる。 For example, in the defect detection device 300, when the defect detection signal BDO falls from “H” to “L”, the edge detection circuit 201 outputs a pulse to the mono-multi circuit 202. As a result, the mono-multi circuit 202 outputs the output signal MM1 of “H” during the time t3 (see FIG. 6). When an “H” pulse is input, the switch 301 inputs the envelope signal EM2 to the WDO detection slice level circuit 107. In this way, the output signal WSL output from the WDO detection slice level circuit 107 is always at a higher potential than the envelope signal EM2 during the time t3, as shown in FIG.

以上のように、本実施形態においては、ＷＤＯ検出用スライスレベル回路１０７のスライスレベルやディフェクト検出信号ＢＤＯが出力されている期間の長さの影響によって、エンベロープ信号ＥＭ２と出力信号ＷＳＬとが交差することがなく、誤ったディフェクト検出信号ＷＤＯの出力を防止できる。したがって、本実施形態は、光ディスク上のディフェクトをより正確に検出することが可能になる。 As described above, in the present embodiment, the envelope signal EM2 and the output signal WSL intersect due to the influence of the slice level of the WDO detection slice level circuit 107 and the length of the period during which the defect detection signal BDO is output. Therefore, it is possible to prevent erroneous output of the defect detection signal WDO. Therefore, this embodiment can more accurately detect defects on the optical disc.

なお、本実施形態においても、出力信号ＭＭ１によって、ＷＤＯ検出用スライスレベル回路１０７に入力される信号を切り替える代わりに、出力信号ＭＭ１が“Ｈ”区間、ＷＤＯ検出用積分回路１０５の時定数が小さくなるように、ＷＤＯ検出用積分回路１０５を構成し、ＷＤＯ検出用積分回路１０５の出力をＷＤＯ検出用スライスレベル回路１０７に入力するようにしてもよい。これにより、ＷＤＯ検出用積分回路１０５は、エンベロープ信号ＥＭ２に、十分に追従した応答が可能になり、出力信号ＩＳ２は、エンベロープ信号ＥＭ２と同等の波形になる。したがって、この場合も出力信号ＷＳＬは、エンベロープ信号ＥＭ２よりも必ず高い電位になる。 Also in this embodiment, instead of switching the signal input to the WDO detection slice level circuit 107 by the output signal MM1, the output signal MM1 is in the “H” section, and the time constant of the WDO detection integration circuit 105 is small. As described above, the WDO detection integration circuit 105 may be configured, and the output of the WDO detection integration circuit 105 may be input to the WDO detection slice level circuit 107. As a result, the WDO detection integration circuit 105 can respond sufficiently to the envelope signal EM2, and the output signal IS2 has a waveform equivalent to that of the envelope signal EM2. Therefore, also in this case, the output signal WSL is always at a higher potential than the envelope signal EM2.

《発明の実施形態４》
図７は、本発明の実施形態４に係るディフェクト検出装置４００の構成を示すブロック図である。ディフェクト検出装置４００は、図７に示すように、可変ゲインアンプ１０１、ＢＤＯ検出用高速エンベロープ検波回路１０２、ＷＤＯ検出用高速エンベロープ検波回路１０３、ＷＤＯ検出用積分回路１０５、ＢＤＯ検出用スライスレベル回路１０６、ＷＤＯ検出用スライスレベル回路１０７、ＢＤＯ検出用コンパレータ１０８、ＷＤＯ検出用コンパレータ１０９、エッジ検出回路２０１、第１のモノマルチ回路４０１、第２のモノマルチ回路４０２、及びＢＤＯ検出用積分回路４０３を備えている。 << Embodiment 4 of the Invention >>
FIG. 7 is a block diagram showing the configuration of the defect detection apparatus 400 according to Embodiment 4 of the present invention. As shown in FIG. 7, the defect detection apparatus 400 includes a variable gain amplifier 101, a BDO detection high-speed envelope detection circuit 102, a WDO detection high-speed envelope detection circuit 103, a WDO detection integration circuit 105, and a BDO detection slice level circuit 106. WDO detection slice level circuit 107, BDO detection comparator 108, WDO detection comparator 109, edge detection circuit 201, first mono multi circuit 401, second mono multi circuit 402, and BDO detection integration circuit 403. I have.

第１のモノマルチ回路４０１は、モノマルチ回路２０２と同様の単安定マルチバイブレータであり、エッジ検出回路２０１からパルスを受け取ると、所定の時間（ｔ４とする）の間“Ｈ”となるパルスを生成して出力するようになっている。 The first mono-multi circuit 401 is a monostable multi-vibrator similar to the mono-multi circuit 202. When a pulse is received from the edge detection circuit 201, the first mono-multi circuit 401 generates a pulse that is “H” for a predetermined time (t4). Generate and output.

第２のモノマルチ回路４０２は、第１のモノマルチ回路４０１の出力（出力信号ＭＭ１とする）の立ち下がりエッジをトリガにして、所定の時間（ｔ５とする）の間“Ｈ”となるパルスを生成して出力するようになっている。 The second mono-multi circuit 402 is triggered by the falling edge of the output of the first mono-multi circuit 401 (referred to as the output signal MM1) as a trigger, and becomes a pulse that becomes “H” for a predetermined time (referred to as t5). Is generated and output.

ＢＤＯ検出用積分回路４０３は、抵抗４０３ａ、容量４０３ｂ、スイッチ４０３ｃ、及びスイッチ４０３ｄを備え、抵抗４０３ａと容量４０３ｂとによって、積分回路が構成されている。 The BDO detection integrating circuit 403 includes a resistor 403a, a capacitor 403b, a switch 403c, and a switch 403d, and the resistor 403a and the capacitor 403b constitute an integrating circuit.

抵抗４０３ａは、一端にエンベロープ信号ＥＭ１が入力され、他端から、出力信号ＩＳ１として信号を出力するようになっている。 The resistor 403a receives an envelope signal EM1 at one end, and outputs a signal as an output signal IS1 from the other end.

容量４０３ｂは、一端が抵抗４０３ａの一方の端子（出力信号ＩＳ１出力側）に接続され、他端が接地されている。 One end of the capacitor 403b is connected to one terminal (output signal IS1 output side) of the resistor 403a, and the other end is grounded.

スイッチ４０３ｃは、容量４０３ｂの一端（抵抗４０３ａと接続された側）に接続され、他端が基準電位ＢＤＯＶＲＥＦに接続され、出力信号ＭＭ１に応じてオンオフが制御されるようになっている。詳しくは、スイッチ４０３ｃは、出力信号ＭＭ１が“Ｈ”の場合に、容量４０３ｂの電位を、基準電位ＢＤＯＶＲＥＦにショートさせる。なお、ここでの基準電位ＢＤＯＶＲＥＦは、エンベロープ信号ＥＭ１のレベルよりも、低い電位（暗側レベル）である。 The switch 403c is connected to one end (the side connected to the resistor 403a) of the capacitor 403b, the other end is connected to the reference potential BDOVREF, and ON / OFF is controlled according to the output signal MM1. Specifically, the switch 403c shorts the potential of the capacitor 403b to the reference potential BDOVREF when the output signal MM1 is “H”. The reference potential BDOVREF here is a potential (dark side level) lower than the level of the envelope signal EM1.

スイッチ４０３ｄは、抵抗４０３ａの両端に接続され、出力信号ＭＭ２に応じてオンオフが制御されるようになっている。詳しくは、スイッチ４０３ｄは、出力信号ＭＭ２が“Ｈ”の場合に、抵抗４０３ａをショートさせて、積分回路の時定数を小さくする。 The switch 403d is connected to both ends of the resistor 403a so that on / off is controlled according to the output signal MM2. Specifically, the switch 403d shortens the time constant of the integration circuit by short-circuiting the resistor 403a when the output signal MM2 is “H”.

なお、本実施形態では、エッジ検出回路２０１と、第１のモノマルチ回路４０１と、第２のモノマルチ回路４０２と、ＢＤＯ検出用積分回路４０３とを合わせて、比較信号生成部と呼ぶ。 In the present embodiment, the edge detection circuit 201, the first mono-multi circuit 401, the second mono-multi circuit 402, and the BDO detection integration circuit 403 are collectively referred to as a comparison signal generation unit.

次にディフェクト検出装置４００の動作を、図８を参照しつつ説明する。図８は、ディフェクト検出装置４００における信号の波形を示す図である。 Next, the operation of the defect detection apparatus 400 will be described with reference to FIG. FIG. 8 is a diagram illustrating a waveform of a signal in the defect detection apparatus 400.

上記の構成によりディフェクト検出装置４００は、第１のモノマルチ回路４０１の出力である出力信号ＭＭ１が、“Ｈ”となる区間と、第２のモノマルチ回路４０２の出力である出力信号ＭＭ２が、“Ｈ”となる区間とにおいて、ＢＤＯ検出用積分回路４０３の出力である出力信号ＩＳ１を制御することができる。 With the above configuration, the defect detection apparatus 400 is configured such that the output signal MM1 that is the output of the first mono-multi circuit 401 is “H” and the output signal MM2 that is the output of the second mono-multi circuit 402 is The output signal IS1, which is the output of the BDO detection integration circuit 403, can be controlled in the “H” period.

例えば、ディフェクト検出信号ＷＤＯが“Ｈ”から“Ｌ”へ変化すると、エッジ検出回路２０１は、ディフェクト検出信号ＷＤＯの立ち下がりエッジを検出し、“Ｈ”のパルスを第１のモノマルチ回路４０１に出力する。第１のモノマルチ回路４０１は、エッジ検出回路２０１からパルスを受け取ると、時間ｔ４の間“Ｈ”となるパルスを生成して、第２のモノマルチ回路４０２とスイッチ４０３ｃに出力する。スイッチ４０３ｃは、“Ｈ”のパルスが入力されると、容量４０３ｂの電位を基準電位ＢＤＯＶＲＥＦにショートさせる。 For example, when the defect detection signal WDO changes from “H” to “L”, the edge detection circuit 201 detects the falling edge of the defect detection signal WDO and sends a pulse of “H” to the first mono-multi circuit 401. Output. When the first mono-multi circuit 401 receives the pulse from the edge detection circuit 201, the first mono-multi circuit 401 generates a pulse that is “H” for a time t4 and outputs the pulse to the second mono-multi circuit 402 and the switch 403c. When the “H” pulse is input, the switch 403 c shorts the potential of the capacitor 403 b to the reference potential BDOVREF.

第２のモノマルチ回路４０２は、第１のモノマルチ回路４０１からパルスを受け取ると、時間ｔ５の間“Ｈ”となる出力信号ＭＭ２を生成して、スイッチ４０３ｄに出力する。スイッチ４０３ｄは、“Ｈ”のパルスが入力されると、抵抗４０３ａをショートさせて、積分回路の時定数を小さくする。積分回路の時定数が小さくなると、出力信号ＩＳ１は、エンベロープ信号ＥＭ１により早く近づき、出力信号ＢＳＬは、エンベロープ信号ＥＭ１よりも、必ず低い電位（暗側レベル）になる。 When the second mono-multi circuit 402 receives the pulse from the first mono-multi circuit 401, the second mono-multi circuit 402 generates an output signal MM2 that is “H” for a time t5 and outputs the output signal MM2 to the switch 403d. When the “H” pulse is input to the switch 403d, the resistor 403a is short-circuited to reduce the time constant of the integrating circuit. When the time constant of the integrating circuit is reduced, the output signal IS1 approaches the envelope signal EM1 earlier, and the output signal BSL is always at a lower potential (dark side level) than the envelope signal EM1.

すなわち、本実施形態においても、ＢＤＯ検出用スライスレベル回路１０６のスライスレベルやディフェクト検出信号ＷＤＯが出力されている期間の長さの影響によって、エンベロープ信号ＥＭ１と出力信号ＢＳＬとが交差（すなわちレベルの関係が逆転）することがなく、誤ったディフェクト検出信号ＢＤＯの出力を防止できる。 That is, also in this embodiment, the envelope signal EM1 and the output signal BSL intersect (that is, the level of the level) due to the influence of the slice level of the BDO detection slice level circuit 106 and the length of the period during which the defect detection signal WDO is output. The relationship is not reversed), and output of an erroneous defect detection signal BDO can be prevented.

《発明の実施形態５》
図９は、本発明の実施形態５に係るディフェクト検出装置５００の構成を示すブロック図である。ディフェクト検出装置５００は、ディフェクト検出信号ＢＤＯに応じて、ＷＤＯ検出系（具体的にはＷＤＯ検出用スライスレベル回路）を制御する例である。 << Embodiment 5 of the Invention >>
FIG. 9 is a block diagram showing a configuration of a defect detection apparatus 500 according to Embodiment 5 of the present invention. The defect detection apparatus 500 is an example of controlling a WDO detection system (specifically, a WDO detection slice level circuit) in accordance with the defect detection signal BDO.

ディフェクト検出装置５００は、ディフェクト検出装置４００と比べると、図９に示すように、ＢＤＯ検出用積分回路４０３の代わりにＢＤＯ検出用積分回路１０４が用いられている点、ＷＤＯ検出用積分回路１０５の代わりにＷＤＯ検出用積分回路５０１が用いられている点、及び出力信号ＭＭ１と出力信号ＭＭ２がＷＤＯ検出用積分回路５０１に入力されている点が相異している。 Compared with the defect detection apparatus 400, the defect detection apparatus 500 uses a BDO detection integration circuit 104 instead of the BDO detection integration circuit 403, as shown in FIG. Instead, the difference is that the WDO detection integration circuit 501 is used, and that the output signal MM1 and the output signal MM2 are input to the WDO detection integration circuit 501.

ＷＤＯ検出用積分回路５０１は、抵抗５０１ａ、容量５０１ｂ、スイッチ５０１ｃ、及びスイッチ５０１ｄを備え、抵抗５０１ａと容量５０１ｂとによって、積分回路が構成されている。 The WDO detection integrating circuit 501 includes a resistor 501a, a capacitor 501b, a switch 501c, and a switch 501d, and the resistor 501a and the capacitor 501b constitute an integrating circuit.

抵抗５０１ａは、一端にエンベロープ信号ＥＭ２が入力され、他端から、出力信号ＩＳ２として信号を出力するようになっている。 The resistor 501a is configured such that the envelope signal EM2 is input to one end and a signal is output from the other end as the output signal IS2.

容量５０１ｂは、一端が抵抗５０１ａの一方の端子（出力信号ＩＳ２出力側）に接続され、他端が接地されている。 One end of the capacitor 501b is connected to one terminal (output signal IS2 output side) of the resistor 501a, and the other end is grounded.

スイッチ５０１ｃは、容量５０１ｂの一端（抵抗５０１ａと接続された側）に接続され、他端が基準電位ＷＤＯＶＲＥＦに接続され、出力信号ＭＭ１に応じてオンオフが制御されるようになっている。詳しくは、スイッチ５０１ｃは、出力信号ＭＭ１が“Ｈ”の場合に、容量５０１ｂの電位を、基準電位ＷＤＯＶＲＥＦにショートさせる。なお、ここでの基準電位ＷＤＯＶＲＥＦは、エンベロープ信号ＥＭ２のレベルよりも、高い電位（明側レベル）である。 The switch 501c is connected to one end (the side connected to the resistor 501a) of the capacitor 501b, the other end is connected to the reference potential WDOVREF, and ON / OFF is controlled according to the output signal MM1. Specifically, the switch 501c shorts the potential of the capacitor 501b to the reference potential WDOVREF when the output signal MM1 is “H”. Note that the reference potential WDOVREF here is a potential (bright side level) higher than the level of the envelope signal EM2.

スイッチ５０１ｄは、抵抗５０１ａの両端に接続され、出力信号ＭＭ２に応じてオンオフが制御されるようになっている。詳しくは、スイッチ５０１ｄは、出力信号ＭＭ２が“Ｈ”の場合に、抵抗５０１ａをショートさせて、積分回路の時定数を小さくする。 The switch 501d is connected to both ends of the resistor 501a, and on / off is controlled according to the output signal MM2. Specifically, the switch 501d shortens the time constant of the integrating circuit by short-circuiting the resistor 501a when the output signal MM2 is “H”.

なお、本実施形態では、エッジ検出回路２０１と、第１のモノマルチ回路４０１と、第２のモノマルチ回路４０２と、ＷＤＯ検出用積分回路５０１とを合わせて、比較信号生成部と呼ぶ。 In the present embodiment, the edge detection circuit 201, the first mono-multi circuit 401, the second mono-multi circuit 402, and the WDO detection integration circuit 501 are collectively referred to as a comparison signal generation unit.

次にディフェクト検出装置５００の動作を、図１０を参照しつつ説明する。図１０は、ディフェクト検出装置５００における信号の波形を示す図である。 Next, the operation of the defect detection apparatus 500 will be described with reference to FIG. FIG. 10 is a diagram illustrating a waveform of a signal in the defect detection apparatus 500.

なお、本実施形態では、第１のモノマルチ回路４０１は、エッジ検出回路２０１からパルスを受け取ると、ｔ６の間“Ｈ”となるパルスを生成して出力するように構成され、また第２のモノマルチ回路４０２は、出力信号ＭＭ１の立ち下がりエッジをトリガにして、ｔ７の間“Ｈ”となるパルスを生成して出力するように構成されているものとする。 In the present embodiment, when the first mono-multi circuit 401 receives a pulse from the edge detection circuit 201, the first mono-multi circuit 401 is configured to generate and output a pulse that is “H” for t6, and the second It is assumed that the mono-multi circuit 402 is configured to generate and output a pulse that becomes “H” during t7 with the falling edge of the output signal MM1 as a trigger.

上記の構成によりディフェクト検出装置５００は、第１のモノマルチ回路４０１の出力である出力信号ＭＭ１が、“Ｈ”となる区間と、第２のモノマルチ回路４０２の出力である出力信号ＭＭ２が、“Ｈ”となる区間とにおいて、ＷＤＯ検出用積分回路５０１の出力である出力信号ＩＳ２を制御することができる。 With the above configuration, the defect detection apparatus 500 is configured such that the output signal MM1 that is the output of the first mono-multi circuit 401 is “H” and the output signal MM2 that is the output of the second mono-multi circuit 402 is The output signal IS2 that is the output of the WDO detection integration circuit 501 can be controlled in the “H” period.

例えば、ディフェクト検出信号ＢＤＯが“Ｈ”から“Ｌ”へ変化すると、エッジ検出回路２０１は、ディフェクト検出信号ＢＤＯの立ち下がりエッジを検出し、“Ｈ”のパルスを第１のモノマルチ回路４０１に出力する。それにより、第１のモノマルチ回路４０１は、時間ｔ６の間“Ｈ”となるパルスを生成して、第２のモノマルチ回路４０２とスイッチ５０１ｃに出力する。スイッチ５０１ｃは、“Ｈ”のパルスが入力されると、容量５０１ｂの電位を基準電位ＷＤＯＶＲＥＦにショートさせる。 For example, when the defect detection signal BDO changes from “H” to “L”, the edge detection circuit 201 detects the falling edge of the defect detection signal BDO and sends the “H” pulse to the first mono-multi circuit 401. Output. Thereby, the first mono-multi circuit 401 generates a pulse that becomes “H” for a time t6 and outputs the pulse to the second mono-multi circuit 402 and the switch 501c. When the “H” pulse is input, the switch 501c short-circuits the potential of the capacitor 501b to the reference potential WDOVREF.

第２のモノマルチ回路４０２は、第１のモノマルチ回路４０１からパルスを受け取ると、時間ｔ７の間“Ｈ”となる出力信号ＭＭ２を生成して、スイッチ５０１ｄに出力する。それにより、スイッチ５０１ｄは、抵抗５０１ａをショートさせて、積分回路の時定数を小さくする。積分回路の時定数が小さくなると、出力信号ＩＳ２は、エンベロープ信号ＥＭ２により早く近づき、出力信号ＷＳＬは、エンベロープ信号ＥＭ２よりも、高い電位（明側レベル）になる。 When the second mono-multi circuit 402 receives the pulse from the first mono-multi circuit 401, the second mono-multi circuit 402 generates an output signal MM2 that becomes “H” for a time t7 and outputs the output signal MM2 to the switch 501d. Thereby, the switch 501d shorts the resistor 501a to reduce the time constant of the integrating circuit. When the time constant of the integrating circuit becomes small, the output signal IS2 approaches the envelope signal EM2 earlier, and the output signal WSL becomes a higher potential (bright side level) than the envelope signal EM2.

したがって、本実施形態によれば、ＷＤＯ検出用スライスレベル回路１０７のスライスレベルやディフェクト検出信号ＢＤＯが出力されている期間の長さの影響によって、エンベロープ信号ＥＭ２と出力信号ＷＳＬとが交差（すなわちレベルの関係が逆転）することがなく、誤ったディフェクト検出信号ＷＤＯの出力を防止できる。 Therefore, according to the present embodiment, the envelope signal EM2 and the output signal WSL intersect (that is, the level) due to the influence of the slice level of the WDO detection slice level circuit 107 and the length of the period during which the defect detection signal BDO is output. This prevents the output of the erroneous defect detection signal WDO from being reversed.

本発明に係るディフェクト検出装置は、ディフェクト検出信号が遷移する際に、反射信号から求めたエンベロープ信号と、エンベロープ変化を検出するために比較対象とされる信号とが交差（すなわちレベルの関係が逆転）しないようにできるので、誤ったディフェクト検出信号の出力を防止できるという効果を有し、光ディスク装置等において用いられ、光ディスク上の欠陥（書き込みや読み出しが正常にできない部分）を検出するディフェクト検出装置等として有用である。 In the defect detection apparatus according to the present invention, when the defect detection signal transitions, the envelope signal obtained from the reflected signal and the signal to be compared to detect the envelope change intersect (that is, the level relationship is reversed). The defect detection device has an effect of preventing the output of an erroneous defect detection signal, and is used in an optical disc device or the like, and detects a defect on the optical disc (part where writing or reading cannot be performed normally). Useful as such.

本発明の実施形態１に係るディフェクト検出装置の構成を示すブロック図である。It is a block diagram which shows the structure of the defect detection apparatus which concerns on Embodiment 1 of this invention. 実施形態１に係るディフェクト検出装置における信号の波形を示す図である。It is a figure which shows the waveform of the signal in the defect detection apparatus which concerns on Embodiment 1. FIG. 本発明の実施形態２に係るディフェクト検出装置の構成を示すブロック図である。It is a block diagram which shows the structure of the defect detection apparatus which concerns on Embodiment 2 of this invention. 実施形態２に係るディフェクト検出装置における信号の波形を示す図である。It is a figure which shows the waveform of the signal in the defect detection apparatus which concerns on Embodiment 2. FIG. 本発明の実施形態３に係るディフェクト検出装置の構成を示すブロック図である。It is a block diagram which shows the structure of the defect detection apparatus which concerns on Embodiment 3 of this invention. 実施形態３に係るディフェクト検出装置における信号の波形を示す図である。It is a figure which shows the waveform of the signal in the defect detection apparatus which concerns on Embodiment 3. FIG. 本発明の実施形態４に係るディフェクト検出装置の構成を示すブロック図である。It is a block diagram which shows the structure of the defect detection apparatus which concerns on Embodiment 4 of this invention. 実施形態４に係るディフェクト検出装置における信号の波形を示す図である。It is a figure which shows the waveform of the signal in the defect detection apparatus which concerns on Embodiment 4. FIG. 本発明の実施形態５に係るディフェクト検出装置の構成を示すブロック図である。It is a block diagram which shows the structure of the defect detection apparatus which concerns on Embodiment 5 of this invention. 実施形態５に係るディフェクト検出装置における信号の波形を示す図である。It is a figure which shows the waveform of the signal in the defect detection apparatus which concerns on Embodiment 5. FIG.

Explanation of symbols

１００ディフェクト検出装置
１０１可変ゲインアンプ
１０２ＢＤＯ検出用高速エンベロープ検波回路
１０３ＷＤＯ検出用高速エンベロープ検波回路
１０４ＢＤＯ検出用積分回路
１０５ＷＤＯ検出用積分回路
１０６ＢＤＯ検出用スライスレベル回路
１０７ＷＤＯ検出用スライスレベル回路
１０８ＢＤＯ検出用コンパレータ
１０９ＷＤＯ検出用コンパレータ
１１０検波出力ホールド回路
２００ディフェクト検出装置
２０１エッジ検出回路
２０２モノマルチ回路
２０３スイッチ
３００ディフェクト検出装置
３０１スイッチ
４００ディフェクト検出装置
４０１第１のモノマルチ回路
４０２第２のモノマルチ回路
４０３ＢＤＯ検出用積分回路
４０３ａ抵抗
４０３ｂ容量
４０３ｃスイッチ
４０３ｄスイッチ
５００ディフェクト検出装置
５０１ＷＤＯ検出用積分回路
５０１ａ抵抗
５０１ｂ容量
５０１ｃスイッチ
５０１ｄスイッチ
DESCRIPTION OF SYMBOLS 100 Defect detection apparatus 101 Variable gain amplifier 102 BDO detection high-speed envelope detection circuit 103 WDO detection high-speed envelope detection circuit 104 BDO detection integration circuit 105 WDO detection integration circuit 106 BDO detection slice level circuit 107 WDO detection slice level circuit 108 BDO detection comparator 109 WDO detection comparator 110 Detection output hold circuit 200 Defect detection device 201 Edge detection circuit 202 Mono-multi circuit 203 Switch 300 Defect detection device 301 Switch 400 Defect detection device 401 First mono-multi circuit 402 Second Mono-multi circuit 403 BDO detection integration circuit 403a Resistor 403b Capacitance 403c Switch 403d Switch 500 -Object detecting unit 501 WDO detection integration circuit 501a resistor 501b capacitor 501c switch 501d switches

Claims

A high-speed envelope detection circuit for BDO detection and a high-speed envelope detection circuit for WDO detection for obtaining and outputting an envelope of an input signal;
A BDO detection integration circuit that integrates and outputs the output of the BDO detection high-speed envelope detection circuit;
An integration circuit for WDO detection that integrates and outputs the output of the high-speed envelope detection circuit for WDO detection;
A BDO detection slice level circuit that sets the output of the BDO detection integration circuit to a reference level and slices the output of the BDO detection integration circuit to a potential lower than the reference level;
A WDO detection slice level circuit that sets the output of the WDO detection integration circuit to a reference level and slices the output of the WDO detection integration circuit to a potential higher than the reference level;
A BDO detection comparator that compares the output of the BDO detection high-speed envelope detection circuit with the output of the BDO detection slice level circuit and outputs a comparison result as a defect detection signal BDO indicating the presence or absence of a defect;
A WDO detection comparator that compares the output of the WDO detection high-speed envelope detection circuit with the output of the WDO detection slice level circuit and outputs a comparison result as a defect detection signal WDO indicating the presence or absence of a defect;
A detection output hold circuit for holding the output of the BDO detection high-speed envelope detection circuit in response to the defect detection signal;
A defect detection apparatus comprising:

The defect detection apparatus according to claim 1,
Instead of the BDO detection integration circuit and the detection output hold circuit,
A comparison signal generation unit that selectively outputs one of the result of integrating the output of the BDO detection high-speed envelope detection circuit and the output of the BDO detection high-speed envelope detection circuit according to the output of the WDO detection comparator A defect detection apparatus comprising:

The defect detection apparatus according to claim 1,
Instead of the WDO detection integration circuit and the detection output hold circuit,
A comparison signal generation unit that selectively outputs one of the result of integrating the output of the WDO detection high-speed envelope detection circuit and the output of the WDO detection high-speed envelope detection circuit according to the output of the BDO detection comparator A defect detection apparatus comprising:

The defect detection apparatus according to claim 1,
Instead of the BDO detection integration circuit and the detection output hold circuit,
A comparison signal generator for integrating the output of the BDO detection high-speed envelope detection circuit;
The comparison signal generation unit has a variable time constant, and after the output is short-circuited to a predetermined reference voltage for a predetermined period according to the output of the WDO detection comparator, the time constant is decreased for a predetermined period. It is comprised in the defect detection apparatus characterized by the above-mentioned.

The defect detection apparatus according to claim 1,
Instead of the WDO detection integration circuit and the detection output hold circuit,
A comparison signal generator for integrating the output of the WDO detection high-speed envelope detection circuit;
The comparison signal generating unit has a variable time constant, and after the output is short-circuited to a predetermined reference voltage for a predetermined period according to the output of the BDO detection comparator, the time constant is decreased for a predetermined period. It is comprised in the defect detection apparatus characterized by the above-mentioned.