JP2007316431A - Display driver, electrooptical device, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、表示ドライバ、電気光学装置及び電子機器に関する。 The present invention relates to a display driver, an electro-optical device, and an electronic apparatus.
従来より、携帯電話機等の電子機器に用いられる液晶表示(Liquid Crystal Display:LCD)パネル(広義には、表示パネル。更に広義には電気光学装置)として、単純マトリクス方式のLCDパネルと、薄膜トランジスタ(Thin Film Transistor:以下、TFTと略す)等のスイッチ素子を用いたアクティブマトリクス方式のLCDパネルとが知られている。 Conventionally, as a liquid crystal display (LCD) panel (display panel in a broad sense, an electro-optical device in a broad sense) used for an electronic device such as a cellular phone, a simple matrix type LCD panel and a thin film transistor ( 2. Description of the Related Art An active matrix type LCD panel using a switching element such as a thin film transistor (hereinafter abbreviated as TFT) is known.
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が困難である。 The simple matrix method is easier to reduce power consumption than the active matrix method, but it is difficult to increase the number of colors and display a moving image. On the other hand, the active matrix method is suitable for multicolor and moving image display, but it is difficult to reduce power consumption.
単純マトリクス方式のLCDパネルやアクティブマトリクス方式のLCDパネルでは、画素を構成する液晶(広義には電気光学物質)への印加電圧が交流となるように駆動される。このような交流駆動の手法として、ライン反転駆動やフィールド反転駆動(フレーム反転駆動)が知られている。ライン反転駆動では、1又は複数走査ライン毎に、液晶の印加電圧の極性が反転するように駆動される。フィールド反転駆動では、フィールド毎(フレーム毎)に液晶の印加電圧の極性が反転するように駆動される。 In a simple matrix type LCD panel and an active matrix type LCD panel, driving is performed so that an applied voltage to liquid crystal (electro-optical material in a broad sense) constituting a pixel is an alternating current. As such AC driving methods, line inversion driving and field inversion driving (frame inversion driving) are known. In line inversion driving, driving is performed so that the polarity of the voltage applied to the liquid crystal is inverted every one or more scanning lines. In the field inversion driving, driving is performed so that the polarity of the voltage applied to the liquid crystal is inverted for each field (each frame).
その際、画素を構成する画素電極と対向する対向電極(コモン電極)に供給する対向電極電圧(コモン電圧)を、反転駆動タイミングに合わせて変化させることで、画素電極に印加する電圧レベルを低下させることができる。 At that time, the voltage level applied to the pixel electrode is lowered by changing the counter electrode voltage (common voltage) supplied to the counter electrode (common electrode) facing the pixel electrode constituting the pixel in accordance with the inversion drive timing. Can be made.
このような交流駆動を行う場合、液晶の充放電に伴う消費電力の増大を招く。そこで例えば特許文献1には、反転駆動時に、液晶を挟持する2つの電極を短絡することにより液晶に蓄積される電荷を初期化し、電極の短絡前の電圧の中間電圧まで遷移させることで低消費化を図る技術が開示されている。また特許文献2には、画素電極への書き込み期間前の第1プリチャージ期間と対向電極電圧の切換前の第2のプリチャージ期間とにおいて、ソース線にプリチャージ電位を与えることで、対向電極電圧の切換時のソース線の電位変動を抑えて低消費電力化を図る技術が開示されている。
しかしながら、特許文献1及び特許文献2に開示されている技術では、消費電力の削減効果がソース線に与える電圧に依存してしまうという問題がある。そのため、極性が反転する対向電極を充放電する電荷量の削減効果が、それほど期待できない。また、特許文献1に開示された技術では、ソース線に与える電圧と対向電極電圧の極性との関係によっては、液晶を挟持する2つの電極を短絡することで、充放電すべき電荷量が却って増加してしまい、低消費電力化の効果が薄れてしまう場合があるという問題がある。
However, the techniques disclosed in
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、簡素な構成で確実に消費電力を削減しながら、ソース線、対向電極を駆動できる表示ドライバ、電気光学装置及び電子機器を提供することにある。 The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a display driver capable of driving a source line and a counter electrode while reliably reducing power consumption with a simple configuration. To provide an electro-optical device and an electronic apparatus.
上記課題を解決するために本発明は、
電気光学装置を駆動するための表示ドライバであって、
前記電気光学装置の画素電極に対向する対向電極に印加される対向電極電圧を生成する対向電極電圧生成回路と、
第1の容量素子の一端が接続される第1の容量素子接続ノードと電気光学物質を介して前記対向電極電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチとを含み、
前記対向電極電圧を変化させる際に、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給する表示ドライバに関係する。
In order to solve the above problems, the present invention
A display driver for driving an electro-optical device,
A counter electrode voltage generating circuit that generates a counter electrode voltage applied to a counter electrode facing the pixel electrode of the electro-optical device;
A common electrode charge storage switch provided between a first capacitive element connection node to which one end of the first capacitive element is connected and a common electrode voltage output node to which the common electrode voltage is supplied via an electro-optic material Including
When the counter electrode voltage is changed, the counter electrode voltage output node and the first capacitor element connection node are once electrically connected by the counter electrode charge storage switch, and then are connected to the counter electrode voltage output node. The present invention relates to a display driver that supplies the counter electrode voltage.
本発明においては、対向電極電荷蓄積用スイッチを介して、対向電極電圧出力ノードと第1の容量素子接続ノードとが一旦電気的に接続された後に、対向電極電圧出力ノードに対向電極が供給される。このとき、第1の容量素子の一端と対向電極とが同電位となり、対向電極の寄生容量に蓄積された電荷が第1の容量素子の一端に電荷を補充したり、或いは第1の容量素子に蓄積された電荷が対向電極の寄生容量に補充されたりする。そのため、外部電源からの電荷の補充を一切行うことなく、対向電極の電位を変化させることができる。従って、その後は、上述のように変化した電位を基準に対向電極に電荷の補充等を行えばよいため、消費電力を削減することができる。また、対向電極は高電位側電圧又は低電位側電圧のいずれかに設定されるため、表示データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。 In the present invention, the counter electrode voltage output node and the first capacitor element connection node are once electrically connected via the counter electrode charge storage switch, and then the counter electrode is supplied to the counter electrode voltage output node. The At this time, one end of the first capacitor element and the counter electrode have the same potential, and the charge accumulated in the parasitic capacitance of the counter electrode supplements one end of the first capacitor element, or the first capacitor element The charge accumulated in the capacitor is supplemented to the parasitic capacitance of the counter electrode. Therefore, it is possible to change the potential of the counter electrode without replenishing charges from the external power supply at all. Therefore, after that, it is only necessary to replenish charges to the counter electrode based on the potential changed as described above, so that power consumption can be reduced. Further, since the counter electrode is set to either the high potential side voltage or the low potential side voltage, the power consumption can be reliably reduced with a simple configuration without depending on the display data. The effect of low power consumption by use is remarkable.
また本発明に係る表示ドライバでは、
前記電気光学装置の第1のソース線への出力電圧が供給される第1のソース出力ノードと所与のソース電圧出力ノードとの間に設けられる第1のソース短絡スイッチと、
第2の容量素子の一端が接続される第2の容量素子接続ノードと前記ソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチとを含み、
前記第1のソース短絡スイッチ及びソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを一旦電気的に接続した後に、前記第1のソース短絡スイッチ又はソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記第1のソース出力ノードに表示データに対応した電圧を供給し、前記第1のソース線を駆動することができる。
In the display driver according to the present invention,
A first source short circuit switch provided between a first source output node to which an output voltage to the first source line of the electro-optical device is supplied and a given source voltage output node;
A source charge storage switch provided between a second capacitor element connection node to which one end of the second capacitor element is connected and the source voltage output node;
After the first source output node and the second capacitor element connection node are electrically connected once by the first source short circuit switch and the source charge storage switch, the first source short circuit switch or the source charge A voltage corresponding to display data is supplied to the first source output node while the first source output node and the second capacitor element connection node are electrically cut off by a storage switch, One source line can be driven.
本発明においては、第1のソース短絡スイッチ及びソース電荷蓄積用スイッチを介して、第1のソース出力ノードと第2の容量素子接続ノードとが一旦電気的に接続された後に、第1のソース出力ノードに表示データに対応した電圧が供給される。このとき、第2の容量素子の一端と第1のソース出力ノードとが同電位となり、第1のソース出力ノード若しくは該第1のソース出力ノードに接続されるソース線の寄生容量に蓄積された電荷が第2の容量素子の一端に電荷を補充したり、或いは第2の容量素子に蓄積された電荷が第1のソース出力ノード等の寄生容量に補充されたりする。そのため、外部電源からの電荷の補充を一切行うことなく、第1のソース出力ノード等の電位を変化させることができる。従って、その後は、上述のように変化した電位を基準に第1のソース出力ノードに電荷の補充等を行えばよいため、消費電力を削減することができる。 In the present invention, after the first source output node and the second capacitor element connection node are electrically connected via the first source short-circuit switch and the source charge storage switch, the first source A voltage corresponding to the display data is supplied to the output node. At this time, one end of the second capacitor element and the first source output node are at the same potential, and accumulated in the parasitic capacitance of the first source output node or the source line connected to the first source output node. The charge is supplemented to one end of the second capacitor element, or the charge accumulated in the second capacitor element is supplemented to a parasitic capacitor such as the first source output node. Therefore, the potential of the first source output node or the like can be changed without replenishing charges from the external power supply at all. Therefore, after that, it is only necessary to charge the first source output node with reference to the potential changed as described above, so that power consumption can be reduced.
また本発明は、
電気光学装置を駆動するための表示ドライバであって、
第1の容量素子の一端が接続される第1の容量素子接続ノードと電気光学物質を介して前記電気光学装置の画素電極に対向する対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
前記電気光学装置の第1のソース線への出力電圧が供給される第1のソース出力ノードと所与のソース電圧出力ノードとの間に設けられる第1のソース短絡スイッチと、
第2の容量素子の一端が接続される第2の容量素子接続ノードと前記ソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチとを含み、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動し、
前記第1のソース短絡スイッチ及びソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを一旦電気的に接続した後に、前記第1のソース短絡スイッチ又はソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記第1のソース出力ノードに表示データに対応した電圧を供給し、前記第1のソース線を駆動する表示ドライバに関係する。
The present invention also provides
A display driver for driving an electro-optical device,
A first capacitor element connection node to which one end of the first capacitor element is connected and a counter electrode voltage output node to which a voltage of a counter electrode facing the pixel electrode of the electro-optical device is supplied via an electro-optical material. A counter electrode charge storage switch provided therebetween;
A first source short circuit switch provided between a first source output node to which an output voltage to the first source line of the electro-optical device is supplied and a given source voltage output node;
A source charge storage switch provided between a second capacitor element connection node to which one end of the second capacitor element is connected and the source voltage output node;
After the counter electrode voltage output node and the first capacitor element connection node are electrically connected once by the counter electrode charge storage switch, the counter electrode voltage is supplied to the counter electrode voltage output node and the counter Drive the electrodes,
After the first source output node and the second capacitor element connection node are electrically connected once by the first source short circuit switch and the source charge storage switch, the first source short circuit switch or the source charge A voltage corresponding to display data is supplied to the first source output node while the first source output node and the second capacitor element connection node are electrically cut off by a storage switch, The present invention relates to a display driver that drives one source line.
また本発明に係る表示ドライバでは、
前記ソース電圧出力ノードと前記第2の容量素子接続ノードとを電気的に接続させる期間と、前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続させる期間とが、重複していてもよい。
In the display driver according to the present invention,
A period for electrically connecting the source voltage output node and the second capacitor element connection node, and a period for electrically connecting the counter electrode voltage output node and the first capacitor element connection node, It may be duplicated.
本発明によれば、ソース出力を変化させる場合と対向電極電圧を変化させる場合とで外部から供給すべき電荷量を削減できるので、より一層の低消費電力化を図ることができる。 According to the present invention, the amount of charge to be supplied from the outside can be reduced when the source output is changed and when the counter electrode voltage is changed, so that further reduction in power consumption can be achieved.
また本発明に係る表示ドライバでは、
前記ソース電圧出力ノードと電気的に接続されると共に、その一端が前記ソース電荷蓄積用スイッチと電気的に接続される共用ラインと、
前記電気光学装置の第2のソース線への出力電圧が供給される第2のソース出力ノードと前記共用ラインとの間に設けられる第2のソース短絡スイッチと、
前記共用ラインに接続される放電用トランジスタとを含み、
前記第1及び第2のソース短絡スイッチが、
前記第1及び第2のソース出力ノードと前記共用ラインとの間に設けられ、
前記放電用トランジスタが、
前記第1及び第2のソース線の放電に共用されてもよい。
In the display driver according to the present invention,
A common line electrically connected to the source voltage output node and having one end electrically connected to the source charge storage switch;
A second source short-circuit switch provided between the second source output node to which an output voltage to the second source line of the electro-optical device is supplied and the shared line;
A discharge transistor connected to the common line,
The first and second source short-circuit switches are
Provided between the first and second source output nodes and the shared line;
The discharging transistor is
It may be shared by the discharge of the first and second source lines.
本発明によれば、簡素な構成で、複数のソース線を放電し、画素の劣化を防止できるようになる。 According to the present invention, it is possible to discharge a plurality of source lines with a simple configuration and prevent deterioration of a pixel.
また本発明に係る表示ドライバでは、
前記電気光学装置の画素電極の選択期間において、第1及び第2のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第1及び第2のソース線を放電することができる。
In the display driver according to the present invention,
In the selection period of the pixel electrode of the electro-optical device, the first and second source lines can be discharged by the discharge transistor in a state where the first and second source short-circuit switches are set in a conductive state. .
本発明によれば、簡素な構成で、所定のオフ電圧を与えることなく表示オフ制御を行うことができるようになる。 According to the present invention, display off control can be performed with a simple configuration without applying a predetermined off voltage.
また本発明に係る表示ドライバでは、
前記対向電極電荷蓄積用スイッチが第1の導電型の第1のトランジスタを有し、前記放電用トランジスタが第1の導電型トランジスタである場合に、
前記第1のトランジスタの基板電位を、前記放電用トランジスタの基板電位と異ならせることができる。
In the display driver according to the present invention,
When the counter electrode charge storage switch has a first transistor of the first conductivity type, and the discharge transistor is a first conductivity type transistor,
The substrate potential of the first transistor can be different from the substrate potential of the discharging transistor.
また本発明に係る表示ドライバでは、
前記ソース電荷蓄積用スイッチが第1の導電型の第2のトランジスタを有し、前記対向電極電荷蓄積用スイッチが第1の導電型の第1のトランジスタを有する場合に、
前記第2のトランジスタの基板電位を、前記第1のトランジスタの基板電位と異ならせることができる。
In the display driver according to the present invention,
When the source charge storage switch has a second transistor of the first conductivity type, and the counter electrode charge storage switch has a first transistor of the first conductivity type,
The substrate potential of the second transistor can be different from the substrate potential of the first transistor.
また本発明に係る表示ドライバでは、
前記第1のソース短絡スイッチが第1の導電型の第3のトランジスタを有し、前記対向電極電荷蓄積用スイッチが第1の導電型の第1のトランジスタを有する場合に、
前記第3のトランジスタの基板電位を、前記第1のトランジスタの基板電位と異ならせることができる。
In the display driver according to the present invention,
When the first source short-circuit switch has a third transistor of the first conductivity type, and the counter electrode charge storage switch has a first transistor of the first conductivity type,
The substrate potential of the third transistor can be different from the substrate potential of the first transistor.
上記のいずれかの発明によれば、表示ドライバのチップの面積の増大を最小限に抑えることができるようになる。 According to any one of the above inventions, an increase in the area of the display driver chip can be minimized.
また本発明に係る表示ドライバでは、
表示データに基づいて前記電気光学装置の第1又は第2のソース線を駆動するためのソース線駆動回路を含み、
前記ソース線駆動回路の出力をハイインピーダンス状態に設定した状態で、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に接続した後に、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線駆動回路が、前記第1又は第2のソース線に表示データに対応した電圧を供給し、
前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定した状態で、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続した後、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することができる。
In the display driver according to the present invention,
A source line driving circuit for driving the first or second source line of the electro-optical device based on display data;
The first or second source output node and the second capacitor element connection node are electrically connected in a state where the output of the source line driving circuit is set to a high impedance state, and then the first or second source output node is electrically connected. The source line driving circuit supplies a voltage corresponding to display data to the first or second source line in a state where the two source output nodes and the second capacitor element connection node are electrically cut off. ,
With the output of the common electrode voltage generation circuit set to a high impedance state, the common electrode voltage output node and the first capacitor element connection node are electrically connected by the common electrode charge storage switch, The counter electrode voltage generation circuit may supply the counter electrode voltage to the counter electrode.
また本発明に係る表示ドライバでは、
前記第1の容量素子接続ノードが電気的に接続される第1の容量素子接続用パッドと、
前記対向電極電圧出力ノードと電気的に接続される対向電極接続用パッドとを含み、
前記対向電極接続用パッド及び第1の容量素子接続用パッドが第1の方向に隣接して配置され、
前記対向電極電荷蓄積用スイッチが、前記第1の方向と交差する第2の方向に前記第1の容量素子接続用パッドと隣接して配置されてもよい。
In the display driver according to the present invention,
A first capacitor element connection pad to which the first capacitor element connection node is electrically connected;
A counter electrode connection pad electrically connected to the counter electrode voltage output node,
The counter electrode connection pad and the first capacitor element connection pad are disposed adjacent to each other in the first direction;
The counter electrode charge storage switch may be disposed adjacent to the first capacitor element connection pad in a second direction intersecting the first direction.
また本発明に係る表示ドライバでは、
前記第1の容量素子接続ノードが電気的に接続される第1の容量素子接続用パッドと、
前記対向電極電圧出力ノードと電気的に接続される対向電極接続用パッドとを含み、
前記対向電極接続用パッド及び第1の容量素子接続用パッドが隣接して配置され、
前記対向電極電荷蓄積用スイッチが、前記第1の容量素子接続用パッドの下層に配置されてもよい。
In the display driver according to the present invention,
A first capacitor element connection pad to which the first capacitor element connection node is electrically connected;
A counter electrode connection pad electrically connected to the counter electrode voltage output node,
The counter electrode connection pad and the first capacitor element connection pad are disposed adjacent to each other,
The counter electrode charge storage switch may be disposed below the first capacitor element connection pad.
上記のいずれかの発明においては、第2の容量素子を用いた電荷再利用の効果が表示データに依存する一方、対向電極電圧を印加する際に電荷が再利用される第1の容量素子を用いた電荷再利用の効果は著しく高い。従って、第1の容量素子接続用パッドの近傍又はその下層に対向電極電荷蓄積用スイッチを配置することで、チップ面積の削減と電荷再利用の効果を最大限に得ることができる。 In any one of the above inventions, the effect of charge reuse using the second capacitor element depends on the display data, while the first capacitor element in which charge is reused when the counter electrode voltage is applied. The charge recycling effect used is remarkably high. Therefore, by disposing the counter electrode charge storage switch in the vicinity of the first capacitor element connection pad or in the lower layer thereof, the effect of reducing the chip area and reusing the charge can be maximized.
また本発明に係る表示ドライバでは、
制御データが設定される制御レジスタを含み、
前記対向電極電荷蓄積用スイッチ、前記ソース電荷蓄積用スイッチ、前記第1のソース短絡スイッチ又は前記第2のソース短絡スイッチが、
前記制御データに基づいてスイッチ制御されてもよい。
In the display driver according to the present invention,
Including a control register in which control data is set;
The counter electrode charge accumulation switch, the source charge accumulation switch, the first source short circuit switch, or the second source short circuit switch,
Switch control may be performed based on the control data.
また本発明に係る表示ドライバでは、
外部設定端子を含み、
前記対向電極電荷蓄積用スイッチ、前記ソース電荷蓄積用スイッチ、前記第1のソース短絡スイッチ又は前記第2のソース短絡スイッチが、
前記外部設定端子に供給される信号状態に応じてスイッチ制御されてもよい。
In the display driver according to the present invention,
Including external setting terminals,
The counter electrode charge accumulation switch, the source charge accumulation switch, the first source short circuit switch, or the second source short circuit switch,
Switch control may be performed according to a signal state supplied to the external setting terminal.
また本発明に係る表示ドライバでは、
各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
前記複数の出力電圧の各出力電圧を、前記電気光学装置の各ソース線に供給することができる。
In the display driver according to the present invention,
A demultiplexer for separating the time-divided voltage at each source output node into a plurality of output voltages;
Each output voltage of the plurality of output voltages can be supplied to each source line of the electro-optical device.
本発明によれば、データ信号が時分割多重されるタイプの電気光学装置の駆動に適用することができる。 The present invention can be applied to driving an electro-optical device of a type in which data signals are time-division multiplexed.
また本発明は、
複数のソース線と、
複数のゲート線と、
各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極と、
前記複数の画素電極と対向する対向電極と、
第1の容量素子の一端が接続される第1の容量素子接続ノードと前記対向電極に印加される対向電極電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
第2の容量素子の一端が接続される第2の容量素子接続ノードと電気的に接続される共用ラインと、
前記複数のソース線のうちの第1のソース線への出力電圧が供給される第1のソース出力ノードと前記共用ラインとの間に設けられる第1のソース短絡スイッチと、
前記複数のソース線のうちの第2のソース線への出力電圧が供給される第2のソース出力ノードと前記共用ラインとの間に設けられる第2のソース短絡スイッチと、
前記共用ラインと前記第2の容量素子接続ノードとの間に設けられるソース電荷蓄積用スイッチとを含み、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとが一旦電気的に接続された後に、前記対向電極電圧出力ノードに前記対向電極電圧が供給されて前記対向電極が駆動され、
前記ソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとが一旦電気的に接続された後に、前記第1のソース出力ノードに表示データに対応した電圧が供給され、前記第1のソース線が駆動される電気光学装置に関係する。
The present invention also provides
Multiple source lines,
Multiple gate lines,
A plurality of pixel electrodes in which each pixel electrode is specified by each gate line and each source line;
A counter electrode facing the plurality of pixel electrodes;
A common electrode charge storage switch provided between a first capacitive element connection node to which one end of the first capacitive element is connected and a common electrode voltage output node to which a common electrode voltage applied to the common electrode is supplied When,
A common line electrically connected to a second capacitor element connection node to which one end of the second capacitor element is connected;
A first source short circuit switch provided between a first source output node to which an output voltage to the first source line of the plurality of source lines is supplied and the shared line;
A second source short-circuit switch provided between a second source output node to which an output voltage to a second source line of the plurality of source lines is supplied and the shared line;
A source charge storage switch provided between the shared line and the second capacitor element connection node,
After the common electrode voltage output node and the first capacitor element connection node are electrically connected once by the common electrode charge storage switch, the common electrode voltage is supplied to the common electrode voltage output node, and The counter electrode is driven,
After the first source output node and the second capacitor element connection node are electrically connected once by the source charge storage switch, a voltage corresponding to display data is supplied to the first source output node. And the electro-optical device in which the first source line is driven.
また本発明に係る電気光学装置では、
前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続させる期間と、前記第1のソース出力ノードと前記第2の容量素子接続ノードとを電気的に接続させる期間とが、重複していてもよい。
In the electro-optical device according to the invention,
A period for electrically connecting the common electrode voltage output node and the first capacitor element connection node; a period for electrically connecting the first source output node and the second capacitor element connection node; However, they may overlap.
また本発明に係る電気光学装置では、
前記共用ラインに接続される放電用トランジスタとを含み、
前記放電用トランジスタが、
前記第1及び第2のソース線の放電に共用されてもよい。
In the electro-optical device according to the invention,
A discharge transistor connected to the common line,
The discharging transistor is
It may be shared by the discharge of the first and second source lines.
また本発明に係る電気光学装置では、
前記画素電極の選択期間において、第1及び第2のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第1及び第2のソース線が放電されてもよい。
In the electro-optical device according to the invention,
In the selection period of the pixel electrode, the first and second source lines may be discharged by the discharging transistor in a state where the first and second source short-circuit switches are set in a conductive state.
また本発明に係る電気光学装置では、
各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
前記複数の出力電圧の各出力電圧が、前記電気光学装置の各ソース線に供給されてもよい。
In the electro-optical device according to the invention,
A demultiplexer for separating the time-divided voltage at each source output node into a plurality of output voltages;
Each output voltage of the plurality of output voltages may be supplied to each source line of the electro-optical device.
また本発明に係る電気光学装置では、
表示データに基づいて前記第1又は第2のソース線を駆動するためのソース線駆動回路と、
前記対向電極に対向電極電圧を供給するための対向電極電圧生成回路とを含み、
前記ソース線駆動回路の出力をハイインピーダンス状態に設定した状態で、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に接続した後に、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線駆動回路が、前記第1又は第2のソース線に表示データに対応した電圧を供給し、
前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定した状態で、前記ソース電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続した後、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することができる。
In the electro-optical device according to the invention,
A source line driving circuit for driving the first or second source line based on display data;
A counter electrode voltage generation circuit for supplying a counter electrode voltage to the counter electrode,
The first or second source output node and the second capacitor element connection node are electrically connected in a state where the output of the source line driving circuit is set to a high impedance state, and then the first or second source output node is electrically connected. The source line driving circuit supplies a voltage corresponding to display data to the first or second source line in a state where the two source output nodes and the second capacitor element connection node are electrically cut off. ,
With the output of the counter electrode voltage generation circuit set to a high impedance state, the counter electrode voltage output node and the first capacitor element connection node are electrically connected by the source charge storage switch, A common electrode voltage generation circuit can supply the common electrode voltage to the common electrode.
また本発明は、
上記のいずれか記載の表示ドライバを含む電気光学装置に関係する。
The present invention also provides
The present invention relates to an electro-optical device including any one of the display drivers described above.
上記のいずれかの発明によれば、簡素な構成で確実に消費電力を削減しながら、ソース線、対向電極が駆動される電気光学装置を提供できる。 According to any one of the above-described inventions, it is possible to provide an electro-optical device in which the source line and the counter electrode are driven while reliably reducing power consumption with a simple configuration.
また本発明は、
上記のいずれか記載の電気光学装置を含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic apparatus including any of the electro-optical devices described above.
本発明によれば、簡素な構成で確実に消費電力を削減しながら、ソース線、対向電極が駆動される電気光学装置を含む電子機器を提供できる。 According to the present invention, it is possible to provide an electronic apparatus including an electro-optical device in which a source line and a counter electrode are driven while reliably reducing power consumption with a simple configuration.
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.
1. 液晶装置
図1に、本実施形態の液晶装置のブロック図の例を示す。
1. Liquid Crystal Device FIG. 1 shows an example of a block diagram of a liquid crystal device of this embodiment.
液晶装置10(液晶表示装置。広義には表示装置)は、表示パネル12(狭義にはLCD(Liquid Crystal Display)パネル)、ソース線駆動回路20(狭義にはソースドライバ)、ゲート線駆動回路30(狭義にはゲートドライバ)、表示コントローラ40、電源回路50を含む。なお、液晶装置10にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
The liquid crystal device 10 (liquid crystal display device; display device in a broad sense) includes a display panel 12 (LCD (Liquid Crystal Display) panel in a narrow sense), a source line drive circuit 20 (a source driver in a narrow sense), and a gate
ここで表示パネル12(広義には電気光学装置)は、複数のゲート線(走査線)と、複数のソース線(データ線)と、各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極を含む。この場合、ソース線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。 Here, in the display panel 12 (electro-optical device in a broad sense), a plurality of gate lines (scanning lines), a plurality of source lines (data lines), and each pixel electrode are specified by each gate line and each source line. A plurality of pixel electrodes are included. In this case, an active matrix liquid crystal device can be configured by connecting a thin film transistor TFT (Thin Film Transistor, switching element in a broad sense) to a source line and connecting a pixel electrode to the TFT.
より具体的には、表示パネル12はアクティブマトリクス基板(例えばガラス基板)に形成される。このアクティブマトリクス基板には、図1のY方向に複数配列されそれぞれX方向に伸びるゲート線G1〜GM(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるソース線S1〜SN(Nは2以上の自然数)とが配置されている。また、ゲート線GK(1≦K≦M、Kは自然数)とソース線SL(1≦L≦N、Lは自然数)との交差点に対応する位置に、薄膜トランジスタTFTKL(広義にはスイッチング素子)が設けられている。
More specifically, the
TFTKLのゲート電極はゲート線GKに接続され、TFTKLのソース電極はソース線SLに接続され、TFTKLのドレイン電極は画素電極PEKLに接続されている。この画素電極PEKLと、画素電極PEKLと液晶(広義には電気光学物質)を挟んで対向する対向電極CE(共通電極、コモン電極)との間には、液晶容量CLKL(液晶素子)及び補助容量CSKLが形成されている。そして、TFTKL、画素電極PEKL等が形成されるアクティブマトリクス基板と対向電極CEが形成される対向基板との間に液晶が封入されるように形成され、画素電極PEKLと対向電極CEとの間の印加電圧に応じて画素の透過率が変化するようになっている。 The gate electrode of the thin film transistor TFT KL is connected with the gate line G K, a source electrode of the thin film transistor TFT KL is connected with the source line S L, the drain electrode of the thin film transistor TFT KL is connected with a pixel electrode PE KL. A liquid crystal capacitor CL KL (liquid crystal element) is disposed between the pixel electrode PE KL and the counter electrode CE (common electrode, common electrode) opposed to the pixel electrode PE KL with the liquid crystal (electro-optical material in a broad sense) interposed therebetween. In addition, an auxiliary capacitor CS KL is formed. Then, liquid crystal is formed between the active matrix substrate on which the TFT KL , the pixel electrode PE KL, and the like are formed and the counter substrate on which the counter electrode CE is formed, and the pixel electrode PE KL , the counter electrode CE, The transmittance of the pixel is changed in accordance with the applied voltage between.
なお、対向電極CEに与えられる対向電極電圧VCOMの電圧レベル(高電位側電圧VCOMH、低電位側電圧VCOML)は、電源回路50に含まれる対向電極電圧生成回路より生成される。また、対向電極CEを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
Note that the voltage level (high potential side voltage VCOMH, low potential side voltage VCOML) of the counter electrode voltage VCOM applied to the counter electrode CE is generated by a counter electrode voltage generation circuit included in the
ソース線駆動回路20は、表示データに基づいて表示パネル12のソース線S1〜SNを駆動する。一方、ゲート線駆動回路30は、表示パネル12のゲート線G1〜GMを走査(順次駆動)する。
The source
表示コントローラ40は、図示しない中央演算処理装置(Central Processing Unit:CPU)等のホストにより設定された内容に従って、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50を制御する。より具体的には、表示コントローラ40は、ソース線駆動回路20及びゲート線駆動回路30に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路50に対しては、対向電極CEに印加する対向電極電圧VCOMの電圧レベルの極性反転タイミングの制御を行う。
The
電源回路50は、外部から供給される基準電圧に基づいて、表示パネル12の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。
The
このような構成の液晶装置10は、表示コントローラ40の制御の下、外部から供給される表示データに基づいて、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50が協調して表示パネル12を駆動する。
In the
また図1において、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50を集積化して、半導体装置(集積回路、IC)として表示ドライバ60を構成することができる。なお、図1の表示ドライバ60は、ゲート線駆動回路30が省略された構成であってもよい。また、図1において、本実施形態における表示ドライバ60は、ソース線駆動回路20と電源回路50の対向電極電圧生成回路とを含む構成であればよい。
In FIG. 1, the
このような表示ドライバ60は、更に、各ソース出力切替回路がソース線と該ソース線を駆動する出力バッファとの間に設けられた複数のソース出力切替回路SSW1〜SSWNを含む。各ソース出力切替回路の第1の端子には、各出力バッファの出力が接続される。各ソース出力切替回路の第2の端子には、各ソース線が接続される。各ソース出力切替回路の第3の端子には、共用ラインCOLの一端が接続される。複数のソース出力切替回路SSW1〜SSWNは、図示しない共通制御信号により一斉にオンオフ制御される。
Such a
表示ドライバ60は、ソース電荷蓄積用の第2の容量素子接続用端子TL2と、ソース電荷蓄積用スイッチCSWとを含む。ソース電荷蓄積用スイッチCSWは、共用ラインCOLの他端と第2の容量素子接続用端子TL2との間に設けられる。ソース電荷蓄積用スイッチCSWが導通状態に設定されるとき、ソース出力切替回路SSW1〜SSWNのそれぞれは、ソース線S1〜SNと共用ラインCOLとを電気的に接続する。
The
共用ラインCOLは、第2の容量素子接続ノードを含むということができる。第2の容量素子接続用端子TL2には、第2の容量素子CCSの一端が電気的に接続される。第2の容量素子CCSの他端には、所定の電源電圧(例えばシステム接地電源電圧VSS)が供給される。図1において、第2の容量素子CCSは、表示ドライバ60の外部に設けられているが、第2の容量素子CCSが表示ドライバ60に内蔵されていてもよい。
It can be said that the shared line COL includes a second capacitor element connection node. One end of the second capacitor element CCS is electrically connected to the second capacitor element connection terminal TL2. A predetermined power supply voltage (for example, the system ground power supply voltage VSS) is supplied to the other end of the second capacitor element CCS. In FIG. 1, the second capacitor element CCS is provided outside the
また、表示ドライバ60は、更に、第1の容量素子接続用端子TL1と、対向電極電荷蓄積用スイッチVSWとを含むことができる。対向電極電荷蓄積用スイッチVSWは、電源回路50の対向電極電圧生成回路の出力(対向電極電圧VCOMが供給される対向電極電圧出力ノード)と、第1の容量素子接続用端子TL1との間に設けられる。第1の容量素子接続用端子TL1には、第1の容量素子CCVの一端が電気的に接続される。第1の容量素子CCVの他端には、所定の電源電圧(例えばシステム接地電源電圧VSS)が供給される。図1において、第1の容量素子CCVは、表示ドライバ60の外部に設けられているが、第1の容量素子CCVが表示ドライバ60に内蔵されていてもよい。
The
対向電極電荷蓄積用スイッチVSWが導通状態に設定されるとき、電源回路50の対向電極電圧生成回路の出力がハイインピーダンス状態に設定される。
When the common electrode charge storage switch VSW is set to the conductive state, the output of the common electrode voltage generation circuit of the
なお、図1では、液晶装置10が表示コントローラ40を含む構成になっているが、表示コントローラ40を液晶装置10の外部に設けてもよい。或いは、表示コントローラ40と共にホストを液晶装置10に含めるようにしてもよい。また、ソース線駆動回路20、ゲート線駆動回路30、表示コントローラ40、電源回路50の一部又は全部を表示パネル12上に形成してもよい。
In FIG. 1, the
図2に、本実施形態における液晶装置の他の構成例のブロック図を示す。 FIG. 2 is a block diagram showing another configuration example of the liquid crystal device according to this embodiment.
図2では、表示パネル12上(パネル基板上)に、ソース線駆動回路20、ゲート線駆動回路30及び電源回路50を含む表示ドライバ60が形成されている。このように表示パネル12は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とにより特定される複数の画素(画素電極)と、複数のソース線を駆動するソース線駆動回路と、複数のゲート線を走査するゲート線駆動回路とを含むように構成することができる。表示パネル12の画素形成領域44に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたTFTと、該TFTのドレインに接続された画素電極とを含むことができる。
In FIG. 2, a
なお図2では、表示パネル12上においてゲート線駆動回路30及び電源回路50のうち少なくとも1つが省略された構成であってもよい。
In FIG. 2, at least one of the gate
また図1又は図2において、表示ドライバ60が、表示コントローラ40を内蔵してもよい。或いは図1又は図2において、表示ドライバ60が、ソース線駆動回路20及びゲート線駆動回路30のいずれか一方と、電源回路50とを集積化した半導体装置であってもよい。
In FIG. 1 or FIG. 2, the
2. 表示ドライバ
次に、図1又は図2の表示ドライバ60の構成要部について説明する。
2. Display Driver Next, the main components of the
図3に、図1又は図2のソース線駆動回路20の構成例のブロック図を示す。
FIG. 3 is a block diagram showing a configuration example of the source
ソース線駆動回路20は、シフトレジスタ22、ラインラッチ24、26、DAC28(Digital-to-Analog Converter)(広義にはデータ電圧生成回路)、出力バッファ29を含む。
The source
シフトレジスタ22は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ22は、クロック信号CLKに同期してイネーブル入出力信号EIOを保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。
The
ラインラッチ24には、表示コントローラ40から例えば18ビット(6ビット(表示データ)×3(RGB各色))単位で表示データ(DIO)が入力される。ラインラッチ24は、この表示データ(DIO)を、シフトレジスタ22の各フリップフロップで順次シフトされたイネーブル入出力信号EIOに同期してラッチする。
For example, display data (DIO) is input to the
ラインラッチ26は、表示コントローラ40から供給される水平同期信号LPに同期して、ラインラッチ24でラッチされた1水平走査単位の表示データをラッチする。
The
基準電圧発生回路27は、64種類の基準電圧を生成する。基準電圧発生回路27によって生成された64種類の基準電圧は、DAC28に供給される。
The reference
DAC(データ電圧生成回路)28は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはDAC28は、ラインラッチ26からのデジタルの表示データに基づいて、基準電圧発生回路27からの基準電圧のいずれかを選択し、デジタルの表示データに対応するアナログのデータ電圧を出力する。
A DAC (data voltage generation circuit) 28 generates an analog data voltage to be supplied to each source line. Specifically, the
出力バッファ29は、DAC28からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、出力バッファ29は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅回路を含む演算増幅回路ブロックOPC1〜OPCNを含み、これらの各演算増幅回路ブロックが、DAC28からのデータ電圧をインピーダンス変換して、各ソース線に出力する。
The
なお、図3では、デジタルの表示データをデジタル・アナログ変換して、出力バッファ29を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、出力バッファ29を介してソース線に出力する構成を採用することもできる。
In FIG. 3, a configuration is adopted in which digital display data is converted from digital to analog and output to the source line via the
図4に、図3の基準電圧発生回路27、DAC28及び出力バッファ29の構成例を示す。図4において、表示データが6ビットのデータD0〜D5であり、各ビットのデータの反転データをXD0〜XD5と示している。また図4において、図3と同一部分には同一符号を付し、適宜説明を省略する。
FIG. 4 shows a configuration example of the reference
基準電圧発生回路27は、電源回路50によって生成される両端の電圧VDDH、VSSHを抵抗分割して64種類の基準電圧を生成する。各基準電圧は、6ビットの表示データにより表される各階調値に対応している。各基準電圧は、ソース線S1〜SNの各ソース線に共通に供給される。
The reference
DAC28は、ソース線毎に設けられたデコーダを含み、各デコーダは、表示データに対応した基準電圧を演算増幅回路ブロックOPC1〜OPCNに出力する。
The
図3及び図4では、表示データが1ラインずつ供給される場合の構成例を示したが、表示ドライバ60が、少なくとも1画面分の表示データを記憶する表示メモリを内蔵してもよい。
3 and 4 show the configuration example in the case where the display data is supplied line by line, the
図5に、図1又は図2のゲート線駆動回路30の構成例を示す。
FIG. 5 shows a configuration example of the gate
ゲート線駆動回路30は、シフトレジスタ32、レベルシフタ34、出力バッファ36を含む。
The gate
シフトレジスタ32は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ32は、クロック信号CLKに同期してイネーブル入出力信号EIOをフリップフロップに保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。ここで入力されるイネーブル入出力信号EIOは、表示コントローラ40から供給される垂直同期信号である。
The
レベルシフタ34は、シフトレジスタ32からの電圧レベルを、表示パネル12の液晶素子とTFTのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
The
出力バッファ36は、レベルシフタ34によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
The
図6に、図1又は図2の電源回路50の構成例を示す。
FIG. 6 shows a configuration example of the
電源回路50は、正方向2倍昇圧回路52、走査電圧生成回路54、対向電極電圧生成回路56を含む。この電源回路50には、システム接地電源電圧VSS及びシステム電源電圧VDDが供給される。
The
正方向2倍昇圧回路52には、システム接地電源電圧VSS及びシステム電源電圧VDDが供給される。そして正方向2倍昇圧回路52は、システム接地電源電圧VSSを基準に、システム電源電圧VDDを正方向に2倍に昇圧した電源電圧VDDHSを生成する。即ち正方向2倍昇圧回路52は、システム接地電源電圧VSSとシステム電源電圧VDDとの間の電圧差を2倍に昇圧する。このような正方向2倍昇圧回路52は、公知のチャージポンプ回路により構成できる。電源電圧VDDHSは、ソース線駆動回路20、走査電圧生成回路54や対向電極電圧生成回路56に供給される。なお正方向2倍昇圧回路52は、2倍以上の昇圧倍率で昇圧後にレギュレータで電圧レベルを調整して、システム電源電圧VDDを正方向に2倍に昇圧した電源電圧VDDHSを出力することが望ましい。
The system ground power supply voltage VSS and the system power supply voltage VDD are supplied to the positive direction
走査電圧生成回路54には、システム接地電源電圧VSS及び電源電圧VDDHSが供給される。そして走査電圧生成回路54は、走査電圧を生成する。走査電圧は、ゲート線駆動回路30によって選択されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はVDDHGであり、低電位側電圧はVEEである。
The scan
対向電極電圧生成回路56は、対向電極電圧VCOMを生成する。対向電極電圧生成回路56は、極性反転信号POLに基づいて、高電位側電圧VCOMH又は低電位側電圧VCOMLを、対向電極電圧VCOMとして出力する。極性反転信号POLは、極性反転タイミングに合わせて表示コントローラ40によって生成される。
The counter electrode
図7に、図1又は図2の表示パネル12の駆動波形の一例を示す。
FIG. 7 shows an example of the drive waveform of the
ソース線には、表示データの階調値に応じた階調電圧DLVが印加される。図7では、システム接地電源電圧VSS(=0V)を基準に、5Vの振幅の階調電圧DLVが印加されている。 A gradation voltage DLV corresponding to the gradation value of the display data is applied to the source line. In FIG. 7, a gradation voltage DLV having an amplitude of 5 V is applied with respect to the system ground power supply voltage VSS (= 0 V).
ゲート線には、非選択時において低電位側電圧VEE(=−10V)、選択時において高電位側電圧VDDHG(=15V)の走査電圧GLVが印加される。 A scanning voltage GLV of a low potential side voltage VEE (= −10 V) when not selected and a high potential side voltage VDDHG (= 15 V) when selected is applied to the gate line.
対向電極CEには、高電位側電圧VCOMH(=3V)、低電位側電圧VCOML(=−2V)の対向電極電圧VCOMが印加される。そして所与の電圧を基準とした対向電極電圧VCOMの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図7では、いわゆる走査ライン反転駆動時の対向電極電圧VCOMの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧DLVもまた、所与の電圧を基準に、その極性が反転している。 The counter electrode CE is applied with the counter electrode voltage VCOM of the high potential side voltage VCOMH (= 3 V) and the low potential side voltage VCOML (= −2 V). The polarity of the voltage level of the counter electrode voltage VCOM with respect to a given voltage is inverted in accordance with the polarity inversion timing. FIG. 7 shows the waveform of the counter electrode voltage VCOM during so-called scanning line inversion driving. In accordance with the polarity inversion timing, the polarity of the grayscale voltage DLV of the source line is also inverted with reference to a given voltage.
ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査(ゲート)ライン反転駆動、データ(ソース)ライン反転駆動、ドット反転駆動等がある。 By the way, the liquid crystal element has a property that it deteriorates when a DC voltage is applied for a long time. For this reason, a driving method is required in which the polarity of the voltage applied to the liquid crystal element is inverted every predetermined period. Such driving methods include frame inversion driving, scanning (gate) line inversion driving, data (source) line inversion driving, dot inversion driving, and the like.
このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。 Among these, the frame inversion drive has a disadvantage that the image quality is not so good although the power consumption is low. Data line inversion driving and dot inversion driving have good image quality, but have the disadvantage that a high voltage is required to drive the display panel.
本実施形態では、例えば走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎(ゲート線毎)に極性反転される。例えば、第1の走査期間(ゲート線)では正極性の電圧が液晶素子に印加され、第2の走査期間では負極性の電圧が印加され、第3の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第1の走査期間では負極性の電圧が液晶素子に印加され、第2の走査期間では正極性の電圧が印加され、第3の走査期間では負極性の電圧が印加されるようになる。 In this embodiment, for example, scanning line inversion driving is employed. In this scanning line inversion drive, the polarity of the voltage applied to the liquid crystal element is inverted every scanning period (every gate line). For example, a positive voltage is applied to the liquid crystal element in the first scanning period (gate line), a negative voltage is applied in the second scanning period, and a positive voltage is applied in the third scanning period. The On the other hand, in the next frame, a negative voltage is applied to the liquid crystal element in the first scanning period, a positive voltage is applied in the second scanning period, and a negative voltage is applied in the third scanning period. Voltage is applied.
そして、この走査ライン反転駆動では、対向電極CEの対向電極電圧VCOMの電圧レベルが走査期間毎に極性反転される。 In this scan line inversion drive, the voltage level of the counter electrode voltage VCOM of the counter electrode CE is inverted every scan period.
より具体的には図8に示すように、正極の期間T1(第1の期間)では対向電極電圧VCOMの電圧レベルは低電位側電圧VCOMLになり、負極の期間T2(第2の期間)では高電位側電圧VCOMHになる。そして、このタイミングに合わせてソース線に印加される階調電圧も、その極性が反転する。なお、低電位側電圧VCOMLは、所与の電圧レベルを基準として高電位側電圧VCOMHの極性を反転した電圧レベルである。 More specifically, as shown in FIG. 8, the voltage level of the common electrode voltage VCOM becomes the low potential side voltage VCOML in the positive period T1 (first period), and in the negative period T2 (second period). The high potential side voltage VCOMH is obtained. The polarity of the gradation voltage applied to the source line in accordance with this timing is also reversed. The low potential side voltage VCOML is a voltage level obtained by inverting the polarity of the high potential side voltage VCOMH with reference to a given voltage level.
ここで、正極の期間T1は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極CEの電圧レベルよりも高くなる期間である。この期間T1では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間T2は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極CEの電圧レベルよりも低くなる期間である。この期間T2では液晶素子に負極性の電圧が印加されることになる。 Here, the positive period T1 is a period in which the voltage level of the pixel electrode to which the grayscale voltage of the source line is supplied is higher than the voltage level of the counter electrode CE. In this period T1, a positive voltage is applied to the liquid crystal element. On the other hand, the negative period T2 is a period in which the voltage level of the pixel electrode to which the grayscale voltage of the source line is supplied is lower than the voltage level of the counter electrode CE. In this period T2, a negative voltage is applied to the liquid crystal element.
このように対向電極電圧VCOMを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。 Thus, by reversing the polarity of the counter electrode voltage VCOM, the voltage necessary for driving the display panel can be lowered. As a result, the withstand voltage of the drive circuit can be lowered, and the manufacturing process of the drive circuit can be simplified and the cost can be reduced.
図9に、本実施形態の液晶装置10の原理的構成図を示す。
FIG. 9 shows a principle configuration diagram of the
図9において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。図9では、ゲート線GK及びソース線SLの交差位置に設けられる画素の電気的な等価回路と、ゲート線GK+1及びソース線SL+1の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図9では、ソース線駆動回路20のソース出力切替回路、ソース電荷蓄積用スイッチCSW及び対向電極電荷蓄積用スイッチVSWのみを示している。
In FIG. 9, the same parts as those in FIG. 1 or FIG. In Figure 9, the gate lines G K and the electrical equivalent circuit of a pixel provided at the intersection of the source line S L, the gate line G K + 1 and the source line S L + 1 of the electrical equivalent circuit of a pixel provided at the intersection The same applies to the electrical equivalent circuits of other pixels. FIG. 9 shows only the source output switching circuit of the source
図10に、図9の液晶装置10の動作例の波形図を示す。
FIG. 10 shows a waveform diagram of an operation example of the
図10では、ゲート線GK、GK+1、ソース線SL及び対向電極CEの電位の変化を示しているが、他のゲート線、ソース線も同様である。図10において、ゲート線GKに接続される画素の選択期間である1水平走査期間(1H)内に、ゲート線GKに走査電圧が印加され、ゲート線GK+1に接続される画素の選択期間である1水平走査期間内に、ゲート線GK+1に走査電圧が印加される。そして、各水平走査期間は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、ソース出力切替回路SSWL、SSWL+1、対向電極電荷蓄積用スイッチVSW及びソース電荷蓄積用スイッチCSWの切替制御が行われる。 FIG. 10 shows changes in the potentials of the gate lines G K , G K + 1 , the source line SL, and the counter electrode CE, but the same applies to other gate lines and source lines. 10, a selection period of the pixel that is connected with the gate line G K within one horizontal scanning period (1H), the scan voltage is applied to the gate line G K, the selection of pixels is connected with the gate line G K + 1 A scanning voltage is applied to the gate line GK + 1 within one horizontal scanning period. Each horizontal scanning period includes a charge recycling period provided in the first half part and a driving period provided in the second half part. The source output switching circuits SSW L , SSW L + 1 , the counter electrode charge storage switch VSW and the source charge storage switch CSW when transitioning from the charge recycle period to the drive period and when transitioning from the drive period to the charge recycle period Switching control is performed.
電荷再利用期間(TT1)では、ソース出力切替回路SSWL、SSWL+1において、ソース線SL、SL+1が、第2の容量素子接続ノードを含む共用ラインCOLにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチCSWが導通状態となり、共用ラインCOLは、第2の容量素子接続用端子TL2を介して第2の容量素子CCSの一端と電気的に接続される。そのため、電荷再利用期間では、第2の容量素子CCSの一端とソース線SL、SL+1とが同電位となり、電荷保存の法則に従って、ソース線の寄生容量に蓄積された電荷が第2の容量素子CCSの一端に電荷を補充したり、或いは第2の容量素子CCSに蓄積された電荷がソース線SL、SL+1の寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路50からの電荷の補充を一切行うことなく、ソース線の電位を変化させる。
In the charge recycle period (TT1), in the source output switching circuits SSW L and SSW L + 1 , the source lines S L and S L + 1 are electrically connected to the shared line COL including the second capacitor element connection node, respectively. Further, the source charge storage switch CSW becomes conductive, and the shared line COL is electrically connected to one end of the second capacitor element CCS via the second capacitor element connection terminal TL2. Therefore, in the charge recycle period, one end of the second capacitor element CCS and the source lines S L and S L + 1 have the same potential, and the charge accumulated in the parasitic capacitance of the source line is in accordance with the law of charge conservation. The charge is replenished to one end of the capacitive element CCS, or the charge accumulated in the second capacitive element CCS is supplemented to the parasitic capacitances of the source lines S L and S L + 1 . That is, in the charge recycle period, the potential of the source line is changed without replenishing charges from the
同様に、電荷再利用期間では、図示しない対向電極電圧生成回路の出力がハイインピーダンス状態に設定され、且つ対向電極電荷蓄積用スイッチVSWが導通状態に設定されるため、対向電極CEが、第1の容量素子接続用端子TL1を介して第1の容量素子CCVの一端と電気的に接続される。そのため、電荷再利用期間では、第1の容量素子CCVの一端と対向電極CEとが同電位となり、対向電極CEの寄生容量に蓄積された電荷が第1の容量素子CCVの一端に電荷を補充したり、或いは第1の容量素子CCVに蓄積された電荷が対向電極CEの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路50からの電荷の補充を一切行うことなく、対向電極CEの電位を変化させる。
Similarly, in the charge recycle period, the output of the counter electrode voltage generation circuit (not shown) is set to a high impedance state, and the counter electrode charge storage switch VSW is set to a conductive state. Is electrically connected to one end of the first capacitor element CCV via the capacitor element connection terminal TL1. Therefore, in the charge recycle period, one end of the first capacitive element CCV and the counter electrode CE have the same potential, and the charge accumulated in the parasitic capacitance of the counter electrode CE supplements one end of the first capacitor element CCV. Or charge accumulated in the first capacitor element CCV is supplemented to the parasitic capacitance of the counter electrode CE. That is, in the charge recycling period, the potential of the counter electrode CE is changed without replenishing charges from the
次に、電荷再利用期間後の駆動期間(TT2)では、ソース出力切替回路SSWL、SSWL+1において、ソース線SL、SL+1が、ソース線駆動回路20の出力バッファの出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチCSWは、非導通状態に設定される。そのため、駆動期間では、ソース線SL、SL+1がソース線駆動回路20の出力バッファにより駆動される。このとき、電荷再利用期間TT1における変化後の電位を基準に、各ソース線が各表示データに対応した電位になるまで、ソース線駆動回路20の出力バッファがソース線の電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、ソース線駆動回路20の出力バッファが変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間(ゲート線GK−1に接続される画素の選択期間)のソース線の電位を基準に、そのまま当該水平走査期間(ゲート線GKに接続される画素の選択期間)のソース線の電位を設定しようとすると、図10に示すようにΔVs1だけソース線駆動回路20の出力バッファがソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図10に示すようにΔVs2(ΔVs2<ΔVs1)だけソース線駆動回路20の出力バッファがソース線の電荷を充放電すればよい。
Next, in the drive period (TT2) after the charge recycle period, in the source output switching circuits SSW L and SSW L + 1 , the source lines S L and S L + 1 are electrically connected to the output of the output buffer of the source
同様に、電荷再利用期間後の駆動期間(TT2)では、対向電極電荷蓄積用スイッチVSWが非導通状態に設定され、対向電極CEが、電源回路50の対向電極電圧生成回路56の出力と電気的に接続される。そのため、駆動期間では、対向電極CEに、対向電極電圧生成回路56に対向電極電圧VCOMが供給される。このとき、電荷再利用期間TT1における変化後の電位を基準に、高電位側電圧VCOMHになるまで、対向電極電圧生成回路56が対向電極CEの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路56が変化させるべき対向電極CEの電圧が低くて済む。即ち、直前の水平走査期間(ゲート線GK−1に接続される画素の選択期間)の対向電極CEの電位を基準に、そのまま当該水平走査期間(ゲート線GKに接続される画素の選択期間)の対向電極CEの電位を設定しようとすると、図10に示すようにΔVc1だけ対向電極電圧生成回路56が対向電極CEの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図10に示すようにΔVc2(ΔVc2<ΔVc1)だけ対向電極電圧生成回路56が対向電極CEの電荷を充放電すればよい。
Similarly, in the driving period (TT2) after the charge recycling period, the common electrode charge storage switch VSW is set in a non-conductive state, and the common electrode CE is electrically connected to the output of the common electrode
そして、次の水平走査期間でも、電荷再利用期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。電荷再利用期間におけるソース線の駆動に伴う電力消費は、駆動期間においてソース線駆動回路20が設定すべき電圧(即ち、表示データ)に依存するため、電荷の再利用による低消費電力化の効果が薄れてしまう。ところが、対向電極CEは高電位側電圧VCOMH又は低電位側電圧VCOMLのいずれかに設定されるため、表示データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。
In the next horizontal scanning period, a charge recycling period and a driving period are provided, and the same is performed in each period. Since the power consumption accompanying the drive of the source line in the charge reuse period depends on the voltage (that is, display data) to be set by the source
2.1 具体的な構成例
2.1.1 ソース線の電荷再利用
図11に、図4の演算増幅回路ブロック及び共用ラインCOLの構成例を示す。
2.1 Specific Configuration Example 2.1.1 Source Line Charge Reuse FIG. 11 shows a configuration example of the operational amplifier circuit block and the shared line COL of FIG.
演算増幅回路ブロックOPC1〜OPCNの各ブロックの構成は同じであり、以下では演算増幅回路ブロックOPC1について説明する。 The configuration of each of the operational amplifier circuit blocks OPC 1 to OPC N is the same, and the operational amplifier circuit block OPC 1 will be described below.
演算増幅回路ブロックOPC1は、ボルテージフォロワ接続された演算増幅器VOP1と、ソース出力切替回路SSW1とを含む。ソース出力切替回路SSW1は、第1のソース出力スイッチSS1と、第1のソース短絡スイッチC2SW1とを含む。第1のソース出力スイッチSS1は、制御信号c1、xc1(共通制御信号。以下同様)によりオンオフ制御される。制御信号xc1は、制御信号c1の反転信号である。第1のソース短絡スイッチC2SW1は、制御信号cc、xccによりオンオフ制御される。制御信号xccは、制御信号ccの反転信号である。演算増幅器VOP1の出力は、第1のソース出力スイッチSS1を介して、第1のソース出力ノードSND1と接続される。第1のソース出力ノードSND1は、第1のソース短絡スイッチCS2SW1を介して所与のソース電圧出力ノードSVNDと接続される。ソース電圧出力ノードSVNDは、ソース電荷蓄積用スイッチCSWを介して第2の容量素子接続ノードC2NDと接続される。ソース電荷蓄積用スイッチCSWは、制御信号cs、xcsによりオンオフ制御される。制御信号xcsは、制御信号csの反転信号である。 The operational amplifier circuit block OPC 1 includes a voltage follower-connected operational amplifier VOP 1 and a source output switching circuit SSW 1 . The source output switching circuit SSW 1 includes a first source output switch SS 1 and a first source short-circuit switch C 2 SW 1 . The first source output switch SS 1 is on-off controlled by a control signal c1, xc1 (common control signal. Hereinafter the same). The control signal xc1 is an inverted signal of the control signal c1. The first source short circuit switch C2SW 1 is ON / OFF controlled by control signals cc and xcc. The control signal xcc is an inverted signal of the control signal cc. The output of the operational amplifier VOP 1 is connected to the first source output node SND 1 via the first source output switch SS 1 . The first source output node SND 1 is connected to a given source voltage output node SVND via a first source short circuit switch CS2SW 1 . The source voltage output node SVND is connected to the second capacitor element connection node C2ND via the source charge storage switch CSW. The source charge storage switch CSW is on / off controlled by control signals cs and xcs. The control signal xcs is an inverted signal of the control signal cs.
このように、第1のソース短絡スイッチCS2SW1は、ソース電圧出力ノードSVNDと第1のソース出力ノードSND1との間に設けられる。また、ソース電荷蓄積用スイッチCSWは、ソース電圧出力ノードSVNDと第2の容量素子CCSの一端が接続される第2の容量素子接続ノードC2NDとの間に設けられる。そして、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1と第2の容量素子接続ノードC2NDとが、一旦電気的に接続される。その後、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1と第2の容量素子接続ノードC2NDとを電気的に遮断した状態で、第1のソース出力ノードSND1に表示データに対応した電圧が供給される。
Thus, the first source short-circuit switch CS2SW 1 is provided between the source voltage output node SVND and the first source output node SND 1 . The source charge storage switch CSW is provided between the source voltage output node SVND and the second capacitor element connection node C2ND to which one end of the second capacitor element CCS is connected. Then, the first source output node SND 1 and the second capacitor element connection node C2ND are temporarily electrically connected by the first source short circuit switch C2SW 1 and the source charge storage switch CSW. Thereafter, the first source output node SND 1 and the second capacitor element
より具体的には、第1のソース出力スイッチSS1により演算増幅器VOP1(ソース線駆動回路)の出力をハイインピーダンス状態に設定した状態で、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1、ソース電圧出力ノードSVND及び第2の容量素子接続ノードC2NDが電気的に接続される。その後、第1のソース短絡スイッチC2SW1及びソース電荷蓄積用スイッチCSWにより第1のソース出力ノードSND1と第2の容量素子接続ノードC2NDとを電気的に遮断した状態で、演算増幅器VOP1が、第1のソース出力スイッチSS1により、第1のソース出力ノードSND1(ソース線S1)に表示データに対応した電圧を供給する。
More specifically, the first source short-circuit switch C2SW 1 and the source charge storage are used in a state where the output of the operational amplifier VOP 1 (source line drive circuit) is set to the high impedance state by the first source output switch SS 1 . The first source output node SND 1 , the source voltage output node SVND, and the second capacitor element
ところで、ソース電圧出力ノードSVNDを含む共用ラインCOLは、同様にして各演算増幅回路ブロックのソース短絡スイッチと接続される。 By the way, the common line COL including the source voltage output node SVND is similarly connected to the source short circuit switch of each operational amplifier circuit block.
即ち、表示ドライバ60は、ソース電圧出力ノードSVNDと電気的に接続されると共に、その一端がソース電荷蓄積用スイッチCSWと電気的に接続される共用ラインCOLと、第2のソース線S2への出力電圧が供給される第2のソース出力ノードSND2と共用ラインCOLとの間に設けられる第2のソース短絡スイッチC2SW2とを含むことができる。そして、第1のソース短絡スイッチC2SW1が、第1のソース出力ノードSND1と共用ラインCOLとの間に設けられる。また、第2のソース短絡スイッチC2SW2が、第2のソース出力ノードSND2と共用ラインCOLとの間に設けられる。
That is, the
更に、表示ドライバ60は、放電用トランジスタDisTrを含むことができる。放電用トランジスタDisTrのゲートには、制御信号disが供給される。放電用トランジスタDisTrのソースには放電用電圧(例えばシステム接地電源電圧VSS)が供給され、放電用トランジスタDisTrのドレインは共用ラインCOLと電気的に接続される。そして、この制御信号disにより、共用ラインCOLの電圧が放電用電圧に設定される。このような放電用トランジスタDisTrは、第1及び第2のソース線の放電に共用される。
Further, the
なお、表示パネル12の画素電極の選択期間において、第1及び第2のソース短絡スイッチC2SW1、C2SW2を導通状態に設定した状態で、放電用トランジスタDisTrをオンすることで、第1及び第2のソース線S1、S2を放電することができる。こうすることで、非常に簡素な構成で、いわゆるオフ書き込みを行うことができる。ここで、オフ書き込みは、表示オフ状態に移行するためにソース線に所与のオフ電圧を与えることを意味する。
Note that, during the pixel electrode selection period of the
また、演算増幅回路ブロックOPC1は、更に第1のバイパススイッチBSW1を含むことができる。第1のバイパススイッチBSW1は、制御信号c2、xc2によりオンオフ制御される。制御信号xc2は、制御信号c2の反転信号である。演算増幅回路ブロックOPC1では、画素の選択期間としての1水平走査期間の前半に上述のような電荷再利用が行われた後に、該水平走査期間の後半の駆動期間において、第1のソース出力スイッチSS1及び第1のバイパススイッチBSW1によりソース線S1の駆動制御が行われる。 In addition, the operational amplifier circuit block OPC 1 can further include a first bypass switch BSW 1 . The first bypass switch BSW 1 is on / off controlled by control signals c2 and xc2. The control signal xc2 is an inverted signal of the control signal c2. In the operational amplifier circuit block OPC 1 , after the charge recycling as described above is performed in the first half of one horizontal scanning period as a pixel selection period, the first source output is performed in the second driving period of the horizontal scanning period. The drive control of the source line S 1 is performed by the switch SS 1 and the first bypass switch BSW 1 .
即ち、駆動期間の前半部分では、第1のソース出力スイッチSS1を導通状態、第1のバイパススイッチBSW1を非導通状態に設定した状態で、演算増幅器VOP1により第1のソース出力ノードSND1を駆動する。その後、駆動期間の後半部分では、第1のソース出力スイッチSS1を非導通状態、第1のバイパススイッチBSW1を導通状態に設定した状態で、第1のソース出力ノードSND1に、演算増幅器VOP1の入力電圧を供給する。こうすることで、第1のソース出力ノードSND1に設定される電圧を、高速かつ高精度に設定することができる。 That is, in the first half of the driving period, the first source output switch SS 1 is set in the conductive state and the first bypass switch BSW 1 is set in the non-conductive state, and the operational amplifier VOP 1 sets the first source output node SND. 1 is driven. Thereafter, in the second half of the driving period, the operational amplifier is connected to the first source output node SND 1 with the first source output switch SS 1 set in a non-conductive state and the first bypass switch BSW 1 set in a conductive state. It provides an input voltage of VOP 1. Thus, the voltage set at the first source output node SND 1 can be set at high speed and with high accuracy.
図12に、図11の演算増幅回路ブロックOPC1の制御例のタイミング図を示す。 FIG. 12 shows a timing chart of a control example of the operational amplifier circuit block OPC 1 in FIG.
図12では、図11の制御信号c1、c2、cc、cs、disがHレベルのときに、各スイッチをオン(導通状態)に設定するものとする。図12の例では、制御信号disは、常にLレベルであるものとする。なお、図12では、演算増幅回路ブロックOPC1の制御例のみを説明するが、演算増幅回路ブロックOPC2〜OPCNも、演算増幅回路ブロックOPC1と同じ制御信号により制御される。 In FIG. 12, when the control signals c1, c2, cc, cs, and dis in FIG. 11 are at the H level, each switch is set to ON (conductive state). In the example of FIG. 12, the control signal dis is always at the L level. In FIG. 12, only a control example of the operational amplifier circuit block OPC 1 will be described, but the operational amplifier circuit blocks OPC 2 to OPC N are also controlled by the same control signal as the operational amplifier circuit block OPC 1 .
1水平走査期間内の前半部分である電荷再利用期間では、制御信号cc、csがHレベル、制御信号c1、c2がLレベルに設定される。これにより、ソース電荷蓄積用スイッチCSWが導通状態に設定される。そして、第1のソース出力ノードSND1と第2の容量素子接続用端子TL2に接続される第2の容量素子CCSの一端とが同電位に設定される。これにより、第2の容量素子CCSの電荷が再利用され、第1のソース出力ノードSND1の電位が変動する。 In the charge recycling period, which is the first half of one horizontal scanning period, the control signals cc and cs are set to the H level, and the control signals c1 and c2 are set to the L level. As a result, the source charge storage switch CSW is set in a conductive state. Then, the first source output node SND 1 and one end of the second capacitor element CCS connected to the second capacitor element connection terminal TL2 are set to the same potential. As a result, the charge of the second capacitor element CCS is reused, and the potential of the first source output node SND 1 varies.
この後の駆動期間のプリバッファ駆動期間では、制御信号cc、csがLレベルとなり、制御信号c1がHレベルとなる。なお、駆動期間内では、ソース電荷蓄積用スイッチCSWは、オフ(非導通状態)に設定される。これにより、電荷再利用期間内で電位が変動した第1のソース出力ノードSND1は、演算増幅器VOP1により駆動される。この演算増幅器VOP1には、DAC28によって選択されたデータ電圧が供給される。演算増幅器VOP1は、動作電流を消費するが、高い駆動能力で第1のソース出力ノードSND1の電位を高速に変動させることができる。
In the pre-buffer driving period of the subsequent driving period, the control signals cc and cs are at the L level, and the control signal c1 is at the H level. Note that, within the driving period, the source charge storage switch CSW is set to OFF (non-conducting state). As a result, the first source output node SND 1 whose potential has changed within the charge recycling period is driven by the operational amplifier VOP 1 . The operational amplifier VOP 1 is supplied with the data voltage selected by the
次に、当該駆動期間のDAC駆動期間では、制御信号c1がLレベルとなり、制御信号c2がHレベルとなる。これにより、第1のソース出力ノードSND1は、演算増幅器VOP1の出力と電気的に遮断されると共に、DAC28からのデータ電圧が直接供給される。これにより、第1のソース出力ノードSND1の電圧を、DAC28からの高精度なデータ電圧に設定することができる。DAC駆動期間では、演算増幅器VOP1の動作を停止させることができるので、低消費電力化を図ることができる。
Next, in the DAC driving period of the driving period, the control signal c1 becomes L level and the control signal c2 becomes H level. Thus, the first source output node SND 1 is electrically disconnected from the output of the operational amplifier VOP 1 and the data voltage from the
図13に、図11の演算増幅回路ブロックOPC1の他の制御例のタイミング図を示す。 FIG. 13 shows a timing chart of another control example of the operational amplifier circuit block OPC 1 of FIG.
図13では、いわゆるオフ書き込みの制御例のタイミング図を示している。電荷再利用期間の制御、ソース電荷蓄積用スイッチCSWのスイッチ制御は、図12と同様である。 FIG. 13 shows a timing chart of a so-called off write control example. Control of the charge recycle period and switch control of the source charge storage switch CSW are the same as in FIG.
駆動期間のプリバッファ期間及びDAC駆動期間では、制御信号ccがHレベル、制御信号disがHレベルとなる。これにより、共用ラインCOLが放電用トランジスタDisTrにより、システム接地電源電圧VSSに設定される。そして、導通状態に設定された第1のソース短絡スイッチC2SW1を介して、電荷再利用期間内で電位が変動した第1のソース出力ノードSND1は、システム接地電源電圧VSSに設定される。この第1のソース出力ノードSND1の電圧が、第1のソース線S1に供給されて、いわゆるオフ書き込み制御が行われる。こうすることで、表示パネル12では、ソース線に供給された第1のソース出力ノードSND1の電圧を、通常の表示動作と同様に画素電極に書き込むだけでよい。
In the pre-buffer period and the DAC driving period of the driving period, the control signal cc is at the H level and the control signal dis is at the H level. As a result, the common line COL is set to the system ground power supply voltage VSS by the discharging transistor DisTr. Then, the first source output node SND 1 whose potential has fluctuated within the charge reuse period is set to the system ground power supply voltage VSS via the first source short-circuit switch C2SW 1 set to the conductive state. The first voltage source output node SND 1 is supplied to the first source line S 1, so-called off-writing control is performed. Thus, in the
以上のようなオフ書き込み制御は、演算増幅回路ブロックOPC2〜OPCNでも同様に行われる。こうすることで、所定のオフ電圧をDACから供給することなく、非常に簡素な構成で表示オフ制御を行うことができるようになる。 The off-write control as described above is similarly performed in the operational amplifier circuit blocks OPC 2 to OPC N. In this way, display off control can be performed with a very simple configuration without supplying a predetermined off voltage from the DAC.
2.1.2 対向電極の電荷再利用
図14に、図6の対向電極電圧生成回路56の構成例の図を示す。
2.1.2 Charge Reuse of Counter Electrode FIG. 14 shows a diagram of a configuration example of the counter electrode
対向電極電圧生成回路56は、表示パネル(電気光学装置)12の画素電極と液晶素子(電気光学物質)を挟んで対向する対向電極CEに印加される対向電極電圧VCOMを生成する。この対向電極電圧生成回路56は、ボルテージフォロワ接続された演算増幅器である第1及び第2の演算増幅器OP1、OP2と、切替回路SELとを含む。第1の演算増幅器OP1は、対向電極電圧VCOMの高電位側電圧VCOMHを出力する。第2の演算増幅器OP2は、対向電極電圧VCOMの低電位側電圧VCOMLを出力する。切替回路SELは、液晶素子(電気光学物質)に印加される電圧の極性を反転させる極性反転タイミングに応じて、高電位側電圧VCOMH及び低電位側電圧VCOMLの1つを対向電極電圧VCOMとして出力する。なお第1及び第2の演算増幅器OP1、OP2を、レギュレータとして動作させてもよい。
The counter electrode
切替回路SELは、P型(第1導電型)の金属酸化膜半導体(Metal Oxide Semiconductor:MOS)トランジスタ(以下、単にトランジスタ)PTrと、N型(第2導電型)のトランジスタNTrとを含むことができる。トランジスタPTrのソースは、第1の演算増幅器OP1の出力に接続される。トランジスタPTrのドレインは、対向電極CEに電気的に接続される。トランジスタPTrのゲートには、制御信号XPOLcが供給される。トランジスタNTrのソースは、第2の演算増幅器OP2の出力に接続される。トランジスタNTrのドレインは、対向電極CEに電気的に接続される。トランジスタNTrのゲートには、制御信号POLcが供給される。 The switching circuit SEL includes a P-type (first conductivity type) metal oxide semiconductor (MOS) transistor (hereinafter simply referred to as a transistor) PTr and an N-type (second conductivity type) transistor NTr. Can do. The source of the transistor PTr is connected to the output of the first operational amplifier OP1. The drain of the transistor PTr is electrically connected to the counter electrode CE. A control signal XPOLc is supplied to the gate of the transistor PTr. The source of the transistor NTr is connected to the output of the second operational amplifier OP2. The drain of the transistor NTr is electrically connected to the counter electrode CE. A control signal POLc is supplied to the gate of the transistor NTr.
制御信号XPOLc、POLcは、極性反転タイミングを規定する極性反転信号POLに基づいて生成される。切替回路SELは、制御信号XPOLc、POLcに基づいて、高電位側電圧VCOMH又は低電位側電圧VCOMLを出力することができる。また切替回路SELは、制御信号XPOLc、POLcに基づいて、その出力をハイインピーダンス状態に設定することができる。 The control signals XPOLc and POLc are generated based on the polarity inversion signal POL that defines the polarity inversion timing. The switching circuit SEL can output the high potential side voltage VCOMH or the low potential side voltage VCOML based on the control signals XPOLc and POLc. The switching circuit SEL can set its output to a high impedance state based on the control signals XPOLc and POLc.
このような対向電極電圧生成回路56は、VCOMH生成回路(対向電極高電位側電圧生成回路)62と、VCOML生成回路(対向電極低電位側電圧生成回路)64とを含むことができる。VCOMH生成回路62は、例えばシステム接地電源電圧VSSと電源電圧VDDHSとに基づいて、公知のチャージポンプ動作により電圧VCOMH0を生成することができるようになっている。電圧VCOMH0は、第1の演算増幅器OP1の入力に供給される。VCOML生成回路64は、例えばシステム接地電源電圧VSSと電源電圧VDDHSとに基づいて、公知のチャージポンプ動作により電圧VCOML0を生成することができるようになっている。電圧VCOML0は、第2の演算増幅器OP2の入力に供給される。
Such a counter electrode
そして、対向電極電圧生成回路56は、切替回路SELにより高電位側電圧VCOMHを対向電極電圧VCOMとして出力するときには、図示しない制御信号により第2の演算増幅器OP2の動作電流を停止又は制限する制御を行う。また対向電極電圧生成回路56は、切替回路SELにより低電位側電圧VCOMLを対向電極電圧VCOMとして出力するときには、図示しない制御信号により第1の演算増幅器OP1の動作電流を停止又は制限する制御を行う。
When the switching circuit SEL outputs the high potential side voltage VCOMH as the common electrode voltage VCOM, the common electrode
こうすることで、対向電極電圧VCOMの高電位側電圧VCOMH及び低電位側電圧VCOMLの一方を対向電極CEに印加するとき、高電位側電圧VCOMH及び低電位側電圧VCOMLの他方を出力する演算増幅器の動作電流を停止又は制限することができるので、対向電極電圧VCOMの生成に不要な消費電流を削減できるようになる。 Thus, when one of the high potential side voltage VCOMH and the low potential side voltage VCOML of the common electrode voltage VCOM is applied to the common electrode CE, an operational amplifier that outputs the other of the high potential side voltage VCOMH and the low potential side voltage VCOML. Therefore, it is possible to reduce current consumption unnecessary for generating the common electrode voltage VCOM.
切替回路SELの出力は、対向電極電圧出力ノードVNDと電気的に接続される。対向電極電圧出力ノードVNDは、第1の容量素子の一端が接続される第1の容量素子接続ノードC1NDと電気的に接続される。第1の容量素子接続ノードC1NDは、対向電極電圧出力端子TL3を介して表示パネル12の対向電極CEと電気的に接続される。
The output of the switching circuit SEL is electrically connected to the common electrode voltage output node VND. The common electrode voltage output node VND is electrically connected to the first capacitor element connection node C1ND to which one end of the first capacitor element is connected. The first capacitor element connection node C1ND is electrically connected to the counter electrode CE of the
対向電極電荷蓄積用スイッチVSWは、第1の容量素子接続ノードC1NDと電気光学物質を介して対向電極電圧出力ノードVNDとの間に設けられる。対向電極電荷蓄積用スイッチVSWは、制御信号cv、xcvによりオンオフ制御される。制御信号xcvは、制御信号cvの反転信号である。 The common electrode charge storage switch VSW is provided between the first capacitor element connection node C1ND and the common electrode voltage output node VND via the electro-optic material. The common electrode charge storage switch VSW is on / off controlled by control signals cv and xcv. The control signal xcv is an inverted signal of the control signal cv.
そして、対向電極電圧VCOMを変化させる際に、対向電極電荷蓄積用スイッチVSWにより対向電極電圧出力ノードVNDと第1の容量素子接続ノードC1NDとを一旦電気的に接続した後に、対向電極電圧出力ノードVNDに対向電極電圧VCOMを供給する。より具体的には、対向電極電圧生成回路56(切替回路SEL)の出力をハイインピーダンス状態に設定した状態で、対向電極電荷蓄積用スイッチVSWにより対向電極電圧出力ノードVNDと第1の容量素子接続ノードC1NDとを電気的に接続した後、対向電極電圧生成回路56(切替回路SEL)が、対向電極CEに対向電極電圧VCOMを供給する。 When the common electrode voltage VCOM is changed, the common electrode voltage output node VND and the first capacitor element connection node C1ND are once electrically connected by the common electrode charge storage switch VSW and then the common electrode voltage output node. The counter electrode voltage VCOM is supplied to VND. More specifically, with the output of the common electrode voltage generation circuit 56 (switching circuit SEL) set to a high impedance state, the common electrode voltage output node VND is connected to the first capacitor element by the common electrode charge storage switch VSW. After electrically connecting the node C1ND, the common electrode voltage generation circuit 56 (switching circuit SEL) supplies the common electrode voltage VCOM to the common electrode CE.
制御信号cvは、図11の制御信号ccと同様のタイミングと同様である。従って、ソース電圧出力ノードSVNDと第2の容量素子接続ノードC2NDとを電気的に接続させる期間と、対向電極電圧出力ノードVNDと第1の容量素子接続ノードC1NDとを電気的に接続させる期間とが、重複している。 The control signal cv has the same timing as the control signal cc in FIG. Therefore, a period for electrically connecting the source voltage output node SVND and the second capacitor element connection node C2ND, and a period for electrically connecting the counter electrode voltage output node VND and the first capacitor element connection node C1ND. But there are duplicates.
2.1.3 制御信号の生成
上記の制御信号は、表示ドライバ60の図示しない制御回路によって生成される。
2.1.3 Generation of Control Signal The above control signal is generated by a control circuit (not shown) of the
図15に、表示ドライバ60の図示しない制御回路の構成の要部を示す。
FIG. 15 shows a main part of the configuration of a control circuit (not shown) of the
図15において、制御回路は、制御レジスタ部80、タイミング生成部110を含む。制御レジスタ部80は、複数の制御レジスタを含み、各制御レジスタの設定値はホスト又は表示コントローラ40によって設定される。
In FIG. 15, the control circuit includes a
タイミング生成部110は、極性反転信号POLにより規定される液晶素子の印加電圧の極性に応じて、制御レジスタ部80の各レジスタに設定された設定値に対応した基準クロックOSCのクロック数に基づいて各種の制御信号を出力する。なお基準クロックOSCは、表示ドライバ60内の図示しない発振回路において生成される。
The
図16に、図15の制御レジスタ部80の構成の概要を示す。
FIG. 16 shows an outline of the configuration of the
制御レジスタ部80は、対向電極電荷蓄積用スイッチオンタイミング設定レジスタ82、対向電極電荷蓄積用スイッチオフタイミング設定レジスタ84、ソース電荷蓄積用スイッチオンタイミング設定レジスタ86、ソース電荷蓄積用スイッチオフタイミング設定レジスタ88、プリバッファ駆動開始タイミング設定レジスタ90、プリバッファ駆動終了タイミング設定レジスタ92、DAC駆動開始タイミング設定レジスタ94、DAC駆動終了タイミング設定レジスタ96、ソース短絡スイッチオンタイミング設定レジスタ98、ソース短絡スイッチオフタイミング設定レジスタ100を含む。
The
対向電極電荷蓄積用スイッチオンタイミング設定レジスタ82には、水平走査期間(広義には走査期間)の開始タイミングを基準に、対向電極電荷蓄積用スイッチVSWのオンタイミングに対応した基準クロックOSCのクロック数Vconが設定される。対向電極電荷蓄積用スイッチオフタイミング設定レジスタ84には、水平走査期間の開始タイミングを基準に、対向電極電荷蓄積用スイッチVSWのオフタイミングに対応した基準クロックOSCのクロック数Vcoffが設定される。タイミング生成部110は、クロック数Vcon、Vcoffに基づいて制御信号cv、xcvを生成する。
The counter electrode charge storage switch on
ソース電荷蓄積用スイッチオンタイミング設定レジスタ86には、水平走査期間の開始タイミングを基準に、ソース電荷蓄積用スイッチCSWのオンタイミングに対応した基準クロックOSCのクロック数Sconが設定される。ソース電荷蓄積用スイッチオフタイミング設定レジスタ88には、水平走査期間の開始タイミングを基準に、ソース電荷蓄積用スイッチCSWのオフタイミングに対応した基準クロックOSCのクロック数Scoffが設定される。タイミング生成部110は、クロック数Scon、Scoffに基づいて制御信号cs、xcsを生成する。
In the source charge storage switch on
プリバッファ駆動開始タイミング設定レジスタ90には、水平走査期間の開始タイミングを基準に、第1〜第Nのソース出力スイッチSS1〜SSNのオンタイミングに対応した基準クロックOSCのクロック数PBonが設定される。プリバッファ駆動終了タイミング設定レジスタ92には、水平走査期間の開始タイミングを基準に、第1〜第Nのソース出力スイッチSS1〜SSNのオフタイミングに対応した基準クロックOSCのクロック数PBoffが設定される。タイミング生成部110は、クロック数PBon、PBoffに基づいて制御信号c1、xc1を生成する。
The pre-buffer driving start timing setting
DAC駆動開始タイミング設定レジスタ94には、水平走査期間の開始タイミングを基準に、第1〜第NのバイパススイッチBSW1〜BSWNのオンタイミングに対応した基準クロックOSCのクロック数DDonが設定される。DAC駆動終了タイミング設定レジスタ96には、水平走査期間の開始タイミングを基準に、第1〜第NのバイパススイッチBSW1〜BSWNのオフタイミングに対応した基準クロックOSCのクロック数DDoffが設定される。タイミング生成部110は、クロック数DDon、DDoffに基づいて制御信号c2、xc2を生成する。
The DAC drive start timing setting
ソース短絡スイッチオンタイミング設定レジスタ98には、水平走査期間の開始タイミングを基準に、第1〜第Nのソース短絡スイッチC2SW1〜C2SWNのオンタイミングに対応した基準クロックOSCのクロック数SBonが設定される。ソース短絡スイッチオフタイミング設定レジスタ100には、水平走査期間の開始タイミングを基準に、第1〜第Nのソース短絡スイッチC2SW1〜C2SWNのオフタイミングに対応した基準クロックOSCのクロック数SBoffが設定される。タイミング生成部110は、クロック数SBon、SBoffに基づいて制御信号cc、xccを生成する。
In the source short circuit switch on
図17に、タイミング生成部110において制御信号cv、xcvを生成する回路の一例を示す。
FIG. 17 illustrates an example of a circuit that generates the control signals cv and xcv in the
タイミング生成部110は、カウンタ112、コンパレータ114、116、セットリセットフリップフロップ118を含む。
The
カウンタ112は、極性反転信号POLの変化点を基準に、基準クロックOSCに同期してカウントアップを行う。コンパレータ114は、カウンタ112のカウント値と、対向電極電荷蓄積用スイッチオンタイミング設定レジスタ82の設定値であるクロック数Vconとを比較し、一致したときパルスを出力する。コンパレータ116は、カウンタ112のカウント値と、対向電極電荷蓄積用スイッチオフタイミング設定レジスタ84の設定値であるクロック数Vcoffとを比較し、一致したときパルスを出力する。セットリセットフリップフロップ118は、コンパレータ114からのパルスによりセットされ、コンパレータ116からのパルスによりリセットされる。セットリセットフリップフロップ118のデータ出力信号は制御信号cvとして出力され、セットリセットフリップフロップ118の反転データ出力信号は制御信号xcvとして出力される。
The
なお、図17では制御信号cv、xcvについて説明したが、制御信号c1、xc1、c2、xc2、cc、xcc、cs、xcsも同様に生成できる。 Although the control signals cv and xcv have been described with reference to FIG. 17, the control signals c1, xc1, c2, xc2, cc, xcc, cs, and xcs can be similarly generated.
図18に、本実施形態における制御信号cc、cs、cvと共用ラインCOL、対向電極CE、第1のソース線S1のタイミング図の一例を示す。 18, the control signal cc in the present embodiment, cs, cv shared line COL, the counter electrode CE, an example of a first timing diagram of a source lines S 1 shown.
上記のように制御レジスタを用いて、制御信号cc、cs、cvをほぼ同一タイミングで変化するように制御することで、いわゆる電荷再利用期間を設けることができる。このとき、制御信号disはLレベルに設定される。 By using the control register as described above and controlling the control signals cc, cs, and cv so as to change at substantially the same timing, a so-called charge recycling period can be provided. At this time, the control signal dis is set to L level.
こうすることで、共用ラインCOLは、第2の容量素子CCSとの間で電荷の補充が行われて、電源回路からの電荷補充を行うことなく共用ラインCOLの電位を変化させると共に、第1のソース線S1の電位を変化させることができる。同様に、対向電極電圧出力ノードVNDは、第1の容量素子CCVとの間で電荷の補充が行われて、電源回路からの電荷補充を行うことなく対向電極電圧出力ノードVNDの電位を変化させることができる。 As a result, the common line COL is replenished with the second capacitor element CCS, and the potential of the common line COL is changed without replenishing the charge from the power supply circuit. it is possible to change the potential of the source line S 1. Similarly, the common electrode voltage output node VND is replenished with the first capacitive element CCV and changes the potential of the common electrode voltage output node VND without replenishing the charge from the power supply circuit. be able to.
その後は、制御信号cc、cs、cvがLレベルに設定されて、駆動期間が開始されることになる。 Thereafter, the control signals cc, cs, cv are set to the L level, and the driving period is started.
図19に、本実施形態における表示ドライバ60の動作例のタイミング図を示す。
FIG. 19 shows a timing chart of an operation example of the
本実施形態では、基準クロックOSCをドットクロックして用いることができる。ドットクロック単位で、1画素又は1ドット分の表示データが、表示コントローラ40から表示ドライバ60に供給される。
In the present embodiment, the reference clock OSC can be used as a dot clock. Display data for one pixel or one dot is supplied from the
例えば図1のカウンタ112のカウント値が、図19に示すタイミングでカウントアップが開始される。そして、図15の制御レジスタ部80の制御レジスタに設定した値に対応したカウント値で、例えば制御信号cs、cvが変化する。
For example, the count value of the
そして、これまで説明したようにソース出力が変化するようになっている。ここで、DAC駆動期間と電荷再利用期間、電荷再利用期間とプリバッファ駆動期間との間に、それぞれハイインピーダンス状態となる期間を設けている。これにより、期間の移行時に貫通電流の発生を抑えることができるようになる。 Then, as described above, the source output changes. Here, a period in which a high impedance state is set is provided between the DAC drive period and the charge recycle period, and between the charge recycle period and the prebuffer drive period. Thereby, generation | occurrence | production of a through current can be suppressed at the time of the transition of a period.
なお、ゲート出力のタイミングも、上記と同様に制御レジスタの設定値で変更できるようになっている。 Note that the gate output timing can be changed by the set value of the control register in the same manner as described above.
以上のように、表示ドライバ60は、制御データが設定される制御レジスタを含むことができる。そして、対向電極電荷蓄積用スイッチVSW、ソース電荷蓄積用スイッチCSW、第1のソース短絡スイッチC2SW1又は第2のソース短絡スイッチC2SW2が、制御データに基づいてスイッチ制御されるということができる。
As described above, the
なお、上記では、制御レジスタに設定される制御データに基づいて、各スイッチがスイッチ制御されるものとして説明したが、これに限定されるものではない。例えば、表示ドライバ60が、外部設定端子を含み、対向電極電荷蓄積用スイッチVSW、ソース電荷蓄積用スイッチCSW、第1のソース短絡スイッチC2SW1又は第2のソース短絡スイッチC2SW2が、外部設定端子に供給される信号状態に応じてスイッチ制御されてもよい。即ち、各スイッチの制御信号が、外部設定端子から供給されたり、外部設定端子に入力された信号に基づいて生成されたりしてもよい。
In the above description, each switch is controlled based on the control data set in the control register. However, the present invention is not limited to this. For example, the
3. スイッチのトランジスタ構造
本実施形態では、対向電極電荷蓄積用スイッチVSW、ソース電荷蓄積用スイッチCSW、第1〜第Nのソース短絡スイッチC2SW1〜C2SWN、第1〜第NのバイパススイッチBSW1〜BSWN、第1〜第Nのソース出力スイッチSS1〜SSNの各スイッチを構成するトランジスタ、放電用トランジスタDisTrの構造を異ならせている。より具体的には、上記のスイッチを構成するトランジスタ又は放電用トランジスタDisTrの構造を、以下のように異ならせることで、表示ドライバ60のチップ面積を最小化し、製造コストを低下させることができる。
3. Transistor structure of the switch In the present embodiment, the common electrode charge storage switch VSW, the source charge storage switch CSW, the first to Nth source short circuit switches C2SW 1 to C2SW N , and the first to Nth bypass switches BSW 1 to BSW N, and first to transistors constituting the respective switches of the
即ち、対向電極電荷蓄積用スイッチVSWを構成するトランジスタを、いわゆるトリプルウェル構造で形成する。その一方、ソース電荷蓄積用スイッチCSW、第1〜第Nのソース短絡スイッチC2SW1〜C2SWN、第1〜第NのバイパススイッチBSW1〜BSWN、第1〜第Nのソース出力スイッチSS1〜SSNの各スイッチを構成するトランジスタと放電用トランジスタDisTrとを、いわゆるツインウェル構造で形成する。
That is, the transistors constituting the counter electrode charge storage switch VSW are formed in a so-called triple well structure. Meanwhile, the source charge storage switch CSW, first to N-th source short-circuit switch C2SW 1 ~C2SW N of the
ソース電荷蓄積用スイッチCSWは、P型のトランジスタとN型のトランジスタとを含むトランスファーゲートにより実現される。 The source charge storage switch CSW is realized by a transfer gate including a P-type transistor and an N-type transistor.
図20(A)、図20(B)に、ソース電荷蓄積用スイッチCSWを構成するツインウェル構造のトランジスタの断面図を模式的に示す。図20(A)は、N型のトランジスタの断面図であり、図20(B)は、P型のトランジスタの断面図である。図20(A)、図20(B)では、P型半導体基板に形成されるトランジスタの断面図を示したが、N型半導体基板に形成してもよいことは当然である。 20A and 20B schematically show cross-sectional views of a twin well structure transistor constituting the source charge storage switch CSW. 20A is a cross-sectional view of an N-type transistor, and FIG. 20B is a cross-sectional view of a P-type transistor. 20A and 20B show cross-sectional views of a transistor formed over a P-type semiconductor substrate, it is a matter of course that the transistor may be formed over an N-type semiconductor substrate.
図20(A)では、P型半導体基板130に、N型の不純物を含む高濃度の不純物拡散層132、134がそれぞれドレイン領域及びソース領域として形成されると共に、P型の不純物を含む高濃度の不純物拡散層136が形成される。そして、不純物拡散層132、134に挟まれるP型半導体基板130の領域の上に、ゲート絶縁膜を介してゲート電極138が設けられる。不純物拡散層136には、基板電位としてソース線駆動回路20の最低電位であるシステム接地電源電圧VSSが供給されている。そして、不純物拡散層132にソース電圧出力ノードSVNDの電圧が供給され、不純物拡散層134に第2の容量素子接続ノードC2NDの電圧が供給されている状態で、ゲート電極138に制御信号csを与えることで、チャネル領域が形成される。
In FIG. 20A, high-concentration impurity diffusion layers 132 and 134 containing N-type impurities are formed in a P-
図20(B)では、P型半導体基板130に、N型の不純物を含むN型ウェル(低濃度の不純物層。以下同様)140が形成される。そして、このN型ウェル140に、P型の不純物を含む高濃度の不純物拡散層142、144がそれぞれドレイン領域及びソース領域として形成されると共に、N型の不純物を含む高濃度の不純物拡散層146が形成される。そして、不純物拡散層142、144に挟まれるN型ウェル140の領域の上に、ゲート絶縁膜を介してゲート電極148が設けられる。不純物拡散層146には、ソース線駆動回路20の最高電位である電源電圧VDDHSが供給されている。そして、不純物拡散層142に第2の容量素子接続ノードC2NDの電圧が供給され、不純物拡散層144にソース電圧出力ノードSVNDの電圧が供給されている状態で、ゲート電極148に制御信号xcsを与えることで、チャネル領域が形成される。
In FIG. 20B, an N-type well (low-concentration impurity layer; the same applies hereinafter) 140 containing an N-type impurity is formed in a P-
他のスイッチを構成する、ツインウェル構造を有するトランジスタも、図20(A)、図20(B)と同様に形成される。 Transistors having a twin well structure that constitute other switches are formed in the same manner as in FIGS. 20A and 20B.
一方、対向電極電荷蓄積用スイッチVSWは、P型のトランジスタとN型のトランジスタとを含むトランスファーゲートにより実現される。 On the other hand, the common electrode charge storage switch VSW is realized by a transfer gate including a P-type transistor and an N-type transistor.
図21に、対向電極電荷蓄積用スイッチVSWを構成するトリプルウェル構造のN型のトランジスタの断面図を模式的に示す。 FIG. 21 schematically shows a cross-sectional view of an N-type transistor having a triple well structure constituting the counter electrode charge storage switch VSW.
なお図21において、図20(A)と同一部分には同一符号を付し、適宜説明を省略する。 Note that in FIG. 21, the same portions as those in FIG. 20A are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
トリプルウェル構造の場合、P型半導体基板130に、N型の不純物を含むN型ウェル150が形成される。そして、このN型ウェル150に、P型の不純物を含むP型ウェル152が形成される。このP型ウェル152に、N型の不純物を含む高濃度の不純物拡散層154、156がそれぞれドレイン領域及びソース領域として形成されると共に、P型の不純物を含む高濃度の不純物拡散層158が形成される。そして、不純物拡散層154、156に挟まれるP型ウェル152の領域の上に、ゲート絶縁膜を介してゲート電極160が設けられる。不純物拡散層158に、基板電位として低電位側電圧VCOMLが供給されている。そして、不純物拡散層154に第1の容量素子接続ノードC1NDの電圧が供給され、不純物拡散層156に対向電極電圧出力ノードVNDの電圧が供給されている状態で、ゲート電極160に制御信号cvを与えることで、チャネル領域が形成される。即ち、チャネル領域が形成される不純物層に、低電位側電圧VCOMLが供給される。
In the case of the triple well structure, an N-type well 150 containing an N-type impurity is formed in the P-
このとき、N型ウェル150には、N型の不純物を含む高濃度の不純物拡散層162を介して、ウェル電圧VNW1が供給される。またP型半導体基板130には、P型の不純物を含む高濃度の不純物拡散層164を介して、システム接地電源電圧VSSが供給される。ウェル電圧VNW1は、システム接地電源電圧VSS及び低電位側電圧VCOMLより高電位の電圧であればよく、例えば高電位側電源の電圧VDDとすることができる。
At this time, the well voltage VNW1 is supplied to the N-type well 150 via the high-concentration
なお、トリプルウェル構造のP型のトランジスタの場合には、チャネル領域が形成される不純物層に、基板電位として高電位側電圧VCOMHが供給される。 Note that in the case of a P-type transistor having a triple well structure, a high potential side voltage VCOMH is supplied as a substrate potential to an impurity layer in which a channel region is formed.
即ち、上述のように、対向電極電荷蓄積用スイッチVSWが例えばN型の第1のトランジスタ(第1の導電型の第1のトランジスタ)を有し、放電用トランジスタDisTrがN型のトランジスタである場合に、第1のトランジスタの基板電位を、放電用トランジスタDisTrの基板電位と異ならせている。また、ソース電荷蓄積用スイッチCSWが例えばN型の第2のトランジスタを有し、対向電極電荷蓄積用スイッチVSWがN型の第1のトランジスタを有する場合に、第2のトランジスタの基板電位を、第1のトランジスタの基板電位と異ならせている。更に、第1のソース短絡スイッチC2SW1がN型の第3のトランジスタを有し、対向電極電荷蓄積用スイッチVSWがN型の第1のトランジスタを有する場合に、第3のトランジスタの基板電位を、第1のトランジスタの基板電位とを異ならせている。 That is, as described above, the counter electrode charge storage switch VSW includes, for example, an N-type first transistor (first conductivity type first transistor), and the discharge transistor DisTr is an N-type transistor. In this case, the substrate potential of the first transistor is made different from the substrate potential of the discharging transistor DisTr. Further, when the source charge storage switch CSW has, for example, an N-type second transistor and the counter electrode charge storage switch VSW has an N-type first transistor, the substrate potential of the second transistor is This is different from the substrate potential of the first transistor. Further, when the first source short-circuit switch C2SW 1 has an N-type third transistor and the counter electrode charge storage switch VSW has an N-type first transistor, the substrate potential of the third transistor is set to The substrate potential of the first transistor is made different.
トリプルウェル構造のトランジスタは、ツインウェル構造のトランジスタと比較してレイアウト面積が大きくなるため、上記のように対向電極電荷蓄積用スイッチVSWのみをトリプルウェル構造のトランジスタとすることで、表示ドライバ60のチップ面積の最小化を図ることができる。その一方、対向電極電荷蓄積用スイッチVSWは、いわゆる負電位を扱うことができる。 Since the triple-well structure transistor has a larger layout area than the twin-well structure transistor, only the counter electrode charge storage switch VSW is used as the triple-well structure transistor as described above. The chip area can be minimized. On the other hand, the counter electrode charge storage switch VSW can handle a so-called negative potential.
3.1 スイッチを構成するトランジスタの配置
本実施形態では、表示ドライバ60が表示パネル12の一辺に沿って配置される点を考慮して、表示パネル12と表示ドライバ60の実装面積を最小化するために、表示ドライバ60の各部が、細長のチップに形成されている。そのため、通常は回路ブロック内に配置されるべき素子についても、表示パネル12への信号出力側に設けられる出力側I/F領域などのパッド配置領域に配置している。この場合、ソース線駆動回路20を構成するトランジスタをパッド配置領域に配置できれば、チップの小面積化を期待できる。
3.1 Arrangement of Transistors Constituting Switches In this embodiment, the mounting area of the
しかしながら、一般的に、ソース線駆動回路20の出力線の本数は非常に多い。従って、ソース線駆動回路20が含む演算増幅器を構成するトランジスタ等をパッド配置領域に配置すると、多数の信号線をパッド配置領域において引き回さなければならなくなり、その配線領域の面積が増え、結局、チップのD2方向での幅を小さくできない。
However, in general, the number of output lines of the source
そこで本実施形態では、ソース線駆動回路20を構成するトランジスタのうち、ソース線駆動回路20において共通の制御信号で制御されるスイッチを構成するトランジスタをパッド配置領域に配置する手法を採用している。
Therefore, in the present embodiment, a method is adopted in which transistors constituting a switch controlled by a common control signal in the source
図22に、本実施形態における表示ドライバ60が形成されるチップのレイアウトイメージ図を示す。
FIG. 22 shows a layout image diagram of a chip on which the
表示ドライバ60のソース線駆動回路20は、ソース線S1、S2、・・・、SN−1、SNを駆動するためのソースドライバブロックDBを含む。また表示ドライバ60のソース線駆動回路20は、複数の制御トランジスタTC1〜TCNと、パッド配置領域(出力側I/F領域)を含む。
The source
ここで制御トランジスタTC1〜TCNの各制御トランジスタは、ソースドライバブロックDBの出力線QL1〜QLNのそれぞれに対応して設けられ、各制御トランジスタは、共通制御信号線上の制御信号により。なお制御トランジスタはN型(広義には第1の導電型)のトランジスタでもよいし、P型(広義には第2の導電型)のトランジスタでもよい。或いはN型トランジスタとP型トランジスタを組み合わせた回路、例えばトランスファーゲートのトランジスタであってもよい。 Here, each control transistor of the control transistors TC1 to TCN is provided corresponding to each of the output lines QL1 to QLN of the source driver block DB, and each control transistor is based on a control signal on the common control signal line. Note that the control transistor may be an N-type (first conductivity type in a broad sense) transistor or a P-type (second conductivity type in a broad sense) transistor. Alternatively, a circuit in which an N-type transistor and a P-type transistor are combined, for example, a transfer gate transistor may be used.
パッド配置領域には、表示パネルのソース線とソースドライバブロックDBの出力線QL1、QL2、QL3、QL4・・・とを電気的に接続するためのソースドライバ用パッド(パッドメタル)が配置される。なおパッド配置領域にソースドライバ用パッド以外のパッドを配置したり、ダミーのパッドを配置したりしてもよい。或いは後述する静電気保護素子や電源間保護回路を配置してもよい。またパッド配置領域は例えば回路ブロックの辺(境界、縁)と表示ドライバ60のチップの長辺との間の領域であり、例えば出力側I/F領域である。パッドは少なくともその中心位置(パッドセンタ)がパッド配置領域に配置されていればよい。
In the pad arrangement region, source driver pads (pad metal) for electrically connecting the source lines of the display panel and the output lines QL1, QL2, QL3, QL4,... Of the source driver block DB are arranged. . Note that pads other than the source driver pads may be arranged in the pad arrangement area, or dummy pads may be arranged. Or you may arrange | position the electrostatic protection element mentioned later and the protection circuit between power supplies. The pad arrangement area is, for example, an area between the side (boundary, edge) of the circuit block and the long side of the
そして本実施形態では図22に示すように、制御トランジスタTC1、TC2、TC3・・・をパッド配置領域に配置している。即ちデータドライバの演算増幅器の差動部や駆動部を構成するトランジスタについては、パッド配置領域に敢えて配置せずに、図22に示すような制御トランジスタTC1、TC2、TC3・・・をパッド配置領域に配置している。 In this embodiment, as shown in FIG. 22, control transistors TC1, TC2, TC3... Are arranged in the pad arrangement region. That is, the transistors constituting the differential section and the drive section of the operational amplifier of the data driver are not arranged in the pad arrangement area, but control transistors TC1, TC2, TC3... As shown in FIG. Is arranged.
例えば演算増幅器の駆動部を構成する出力トランジスタは、そのゲートにソース出力毎に異なる入力信号が入力されて制御される。従って、このような出力トランジスタをパッド配置領域に配置すると、これらの入力信号の配線領域が原因となって、表示ドライバ60のチップのD2方向での幅が増加してしまう可能性がある。
For example, an output transistor that constitutes a driving unit of an operational amplifier is controlled by inputting a different input signal to the gate for each source output. Therefore, when such an output transistor is arranged in the pad arrangement region, the width of the chip of the
この点、制御トランジスタTC1、TC2、TC3・・・は、ソース出力毎に異なる信号ではなく、ソース出力間に共通の制御信号線上の制御信号で制御される。従って、制御トランジスタTC1、TC2、TC3・・・をパッド配置領域に配置しても、配線領域の面積はそれほど増加しないため、表示ドライバ60のチップのD2方向での幅を小さくできる。
In this respect, the control transistors TC1, TC2, TC3,... Are controlled by a control signal on a common control signal line between the source outputs, not by a signal different for each source output. Therefore, even if the control transistors TC1, TC2, TC3,... Are arranged in the pad arrangement region, the area of the wiring region does not increase so much, so that the width of the
図23に、ソース線駆動回路20の演算増幅回路ブロックOPC1、OPC2の構成例を示す。
FIG. 23 shows a configuration example of the operational amplifier circuit blocks OPC 1 and OPC 2 of the source
図23において図11と同一部分には同一符号を付し、適宜説明を省略する。パッドP1に対応して設けられた演算増幅回路ブロックOPC1の演算増幅器VOP1は、ソース線に出力されるデータ信号のインピーダンス変換を行うものである。即ち、前段のDACからの出力信号のインピーダンス変換を行ってソース線にデータ信号を出力し、ソース線を駆動する。 In FIG. 23, the same parts as those in FIG. The operational amplifier VOP 1 of the operational amplifier circuit block OPC 1 provided corresponding to the pad P1 performs impedance conversion of the data signal output to the source line. That is, impedance conversion of the output signal from the DAC in the previous stage is performed to output a data signal to the source line, and the source line is driven.
図23において、パッド配置領域において、共用ラインCOLが、制御信号線と同じ方向(D1方向、D3方向)に配置されている。また制御トランジスタTC1として、図11の第1のソース短絡スイッチC2SW1が採用される。制御信号線上の制御信号cc、xccがアクティブになった場合に、出力線QL1と共用ラインとが電気的に接続される。また制御トランジスタTC2として、図11の第2のソース短絡スイッチC2SW2が採用される。制御信号線上の制御信号cc、xccがアクティブになった場合に、出力線QL2と共用ラインとが電気的に接続される。他のソース短絡スイッチも同様である。 In FIG. 23, in the pad arrangement region, the common line COL is arranged in the same direction (D1 direction, D3 direction) as the control signal line. Further, as the control transistor TC1, the first source short circuit switch C2SW 1 of FIG. 11 is employed. When the control signals cc and xcc on the control signal line become active, the output line QL1 and the shared line are electrically connected. As a control transistor TC2, the second source short-circuit switch C2SW 2 of Figure 11 is employed. When the control signals cc and xcc on the control signal line become active, the output line QL2 and the shared line are electrically connected. The same applies to other source short-circuit switches.
本実施形態では図23に示すような制御トランジスタTC1、TC2をパッド配置領域に配置している。具体的には、制御トランジスタTC1、TC2は、その少なくとも一部(一部又は全部)が、パッド(パッドメタル)P1、P2に平面視においてオーバーラップするように、パッドP1、P2の下層(下方)に配置される。別の言い方をすれば、制御トランジスタTC1、TC2の一部又は全部に、平面視においてオーバーラップするように、TC1、TC2の上層にパッドP1、P2(ソースドライバ用パッド)が配置される。 In this embodiment, control transistors TC1 and TC2 as shown in FIG. 23 are arranged in the pad arrangement region. Specifically, the control transistors TC1 and TC2 have at least a part (a part or all) of the control transistors TC1 and TC2 so as to overlap the pads (pad metal) P1 and P2 in a plan view (below the pads P1 and P2) ). In other words, pads P1 and P2 (pads for source driver) are arranged on the upper layer of TC1 and TC2 so as to overlap part or all of the control transistors TC1 and TC2 in plan view.
パッドの下層にトランジスタを配置すると、ボンディングワイヤの接着時やバンプ実装時にパッドに加わった応力が原因となって、トランジスタのしきい値電圧が変動してしまう可能性がある。またトランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。このためウェハ上でのトランジスタの特性が、実装時の特性とは異なるものになる不具合が生じるおそれがある。従って演算増幅器VOP1、VOP2の差動部(差動段)及び駆動部(駆動段)を構成するアナログ回路としてのトランジスタのように、アナログ電圧を出力するためのトランジスタについては、敢えてパッドの下層に配置せずに、ソースドライバブロック内に配置する。 When a transistor is disposed below the pad, the threshold voltage of the transistor may fluctuate due to stress applied to the pad during bonding wire bonding or bump mounting. In addition, the capacitance of the interlayer film of the transistor may vary as compared with the designed capacitance. For this reason, there is a concern that the transistor characteristics on the wafer may be different from the characteristics at the time of mounting. Therefore, a transistor for outputting an analog voltage, such as a transistor as an analog circuit constituting the differential section (differential stage) and the driving section (driving stage) of the operational amplifiers VOP 1 and VOP 2 , dares to Place in the source driver block, not in the lower layer.
一方、制御トランジスタTC1、TC2のように、デジタルスイッチとして機能し、デジタル電圧を出力するトランジスタについては、パッドの下層に配置する。こうすることで、上記の不具合の発生を回避できると共に、表示ドライバ60のチップのレイアウト面積を削減でき、表示ドライバ60のチップのD2方向での幅をより一層小さくできる。例えばソースドライバの出力線の本数は非常に多いため、面積削減の効果は顕著である。
On the other hand, transistors that function as digital switches and output digital voltages, such as the control transistors TC1 and TC2, are arranged below the pads. By doing so, the occurrence of the above-mentioned problems can be avoided, the chip layout area of the
また、演算増幅器VOP1、VOP2の駆動部を構成する出力トランジスタのゲートは、演算増幅回路ブロックOPC1、OPC2において、別のゲート制御信号により制御される。従って、これらの出力トランジスタをパッド配置領域に配置しようとすると、ソース線と同じ本数の多数のゲート制御信号をパッド配置領域に配線する必要があり、配線領域の面積が増加する。 Further, the gates of the output transistors constituting the driving units of the operational amplifiers VOP 1 and VOP 2 are controlled by another gate control signal in the operational amplifier circuit blocks OPC 1 and OPC 2 . Therefore, when these output transistors are arranged in the pad arrangement region, it is necessary to wire a large number of gate control signals in the same number as the source lines in the pad arrangement region, and the area of the wiring region increases.
これに対して図23の制御トランジスタTC1、TC2は、共通制御信号線上の制御信号により制御される。従って制御トランジスタTC1、TC2をパッド配置領域に配置した場合に、パッド配置領域には共通制御信号線を配線すれば済む。また出力線QL1、QL2は接続線によりパッドP1、P2に接続されるため、この接続線の下方に制御トランジスタTC1、TC2を配置し、TC1、TC2のドレインを接続線に接続すれば、配線領域の面積はほとんど増加しない。従って、制御トランジスタTC1、TC2を配置したことによる配線領域の面積増加は最小限となる。 In contrast, the control transistors TC1 and TC2 in FIG. 23 are controlled by a control signal on the common control signal line. Therefore, when the control transistors TC1 and TC2 are arranged in the pad arrangement area, a common control signal line may be wired in the pad arrangement area. Further, since the output lines QL1 and QL2 are connected to the pads P1 and P2 by connection lines, if the control transistors TC1 and TC2 are disposed below the connection lines and the drains of TC1 and TC2 are connected to the connection lines, the wiring region The area of is hardly increased. Accordingly, an increase in the area of the wiring region due to the arrangement of the control transistors TC1 and TC2 is minimized.
図24では、パッドP1に対応して第1の静電気保護素子ESD1が設けられ、パッドP2に対応して第2の静電気保護素子ESD2が設けられる。ここで第1の静電気保護素子ESD1は、高電位側電源(VDDHS)とソースドライバブロックの出力線QL1との間に設けられる第1のダイオードDI1と、低電位側電源(VSS)と出力線QL1との間に設けられる第2のダイオードDI2を含む。また第2の静電気保護素子ESD2は、高電位側電源とソースドライバブロックの出力線QL2との間に設けられる第3のダイオードDI3と、低電位側電源と出力線QL2との間に設けられる第4のダイオードDI4を含む。これらのダイオードDI1〜DI4は、拡散領域とウェル領域等との境界に形成されるツェナダイオードであってもよいし、トランジスタのソースとゲートを接続することで構成されるGCDトランジスタのダイオードであってもよい。 In FIG. 24, the first electrostatic protection element ESD1 is provided corresponding to the pad P1, and the second electrostatic protection element ESD2 is provided corresponding to the pad P2. Here, the first electrostatic protection element ESD1 includes a first diode DI1 provided between the high potential side power supply (VDDHS) and the output line QL1 of the source driver block, a low potential side power supply (VSS), and the output line QL1. Includes a second diode DI2. The second electrostatic protection element ESD2 includes a third diode DI3 provided between the high-potential-side power supply and the output line QL2 of the source driver block, and a second diode DI3 provided between the low-potential-side power supply and the output line QL2. 4 diodes DI4. These diodes DI1 to DI4 may be Zener diodes formed at the boundary between the diffusion region and the well region or the like, or GCD transistor diodes configured by connecting the source and gate of the transistor. Also good.
本実施形態では、このような静電気保護素子ESD1、ESD2についてもパッド配置領域に配置している。具体的には、静電気保護素子ESD1、ESD2は、その少なくとも一部が、パッドP1、P2にオーバーラップするように、パッドP1、P2の下層に配置される。こうすることで、表示ドライバ60のチップのD2方向での幅をより一層小さくできる。
In the present embodiment, such electrostatic protection elements ESD1 and ESD2 are also arranged in the pad arrangement region. Specifically, the electrostatic protection elements ESD1 and ESD2 are arranged below the pads P1 and P2 so that at least a part thereof overlaps the pads P1 and P2. By so doing, the width of the
3.2 パッド配置領域のレイアウト
図25にパッド配置領域のレイアウト例を示す。また図26(A)に電源VDDHS、VSS間に設けられる静電気保護素子等の例を示す。図26(A)では、パッドP1(P2)に接続される出力線QL1(QL2)と電源VDDHSとの間にダイオードDI1(DI3)が設けられる。また出力線QL1(QL2)と電源VSSとの間にダイオードDI2(DI4)が設けられる。これらのダイオードDI1、DI2を設ければ、パッドP1に静電気電圧が印加された場合にも、電荷をVDD2側又はVSS側に逃がすことができ、トランジスタTRQ1、TRQ2(例えば演算増幅器の駆動部の出力トランジスタ)を静電気から保護できる。
3.2 Layout of Pad Placement Area FIG. 25 shows a layout example of the pad placement area. FIG. 26A shows an example of an electrostatic protection element or the like provided between the power supplies VDDHS and VSS. In FIG. 26A, a diode DI1 (DI3) is provided between the output line QL1 (QL2) connected to the pad P1 (P2) and the power supply VDDHS. A diode DI2 (DI4) is provided between the output line QL1 (QL2) and the power supply VSS. If these diodes DI1 and DI2 are provided, even when an electrostatic voltage is applied to the pad P1, the charge can be released to the VDD2 side or the VSS side. Transistor) can be protected from static electricity.
なお図26(A)では、高電位側電源VDDHSと低電位側電源VSSの間に電源間保護回路210が設けられる。この電源間保護回路210は、VDDHS、VSS間に所与の電圧以上の高い電圧が印加された場合に、一定電圧値で電圧をクランプする電圧クランプ回路として機能する。この電源間保護回路210としては、SCR(シリコン制御整流器)、バイポーラトランジスタ、或いは逆方向接続で直列接続された複数個のダイオードなどを用いることができる。
In FIG. 26A, an inter-power
図26(B)に、図25のパッドP1、P2と、静電気保護素子ESD1、ESD2を構成するダイオードDI1〜DI4と、制御トランジスタTC1、TC2の接続関係を示す。図26(B)に示すように、静電気保護素子ESD1を構成するダイオードDI1、DI2と、制御トランジスタTC1は、パッドP1に接続される。また静電気保護素子ESD2を構成するダイオードDI3、DI4と、制御トランジスタTC2、TCN2、TCP2は、パッドP2に接続される。またダイオードDI1、DI3は第1のウェル領域に形成され、ダイオードDI2、DI4は、第1のウェル領域とは分離形成された第2のウェル領域に形成される。 FIG. 26B shows a connection relationship between the pads P1 and P2 of FIG. 25, the diodes DI1 to DI4 constituting the electrostatic protection elements ESD1 and ESD2, and the control transistors TC1 and TC2. As shown in FIG. 26B, the diodes DI1 and DI2 and the control transistor TC1 constituting the electrostatic protection element ESD1 are connected to the pad P1. The diodes DI3 and DI4 and the control transistors TC2, TCN2, and TCP2 constituting the electrostatic protection element ESD2 are connected to the pad P2. The diodes DI1 and DI3 are formed in the first well region, and the diodes DI2 and DI4 are formed in the second well region formed separately from the first well region.
さて図25では、表示パネルのソース線(出力線)の並ぶ方向がD1方向となっており、D1方向に直交する方向がD2方向となっている。そして図25に示すように、図24で説明した制御トランジスタTC1、TC2は、ソースドライバブロックのD2方向に配置される。そして静電気保護素子ESD1(ダイオードDI1、DI2)、ESD2(ダイオードDI3、DI4)は、制御トランジスタTC1、TC2のD2方向側に配置される。即ち、制御トランジスタTC1、TC2は、ソースドライバブロックと静電気保護素子ESD1、ESD2の間に配置される。また図25では、これらの制御トランジスタTC1、TC2、静電気保護素子ESD1、ESD2は、その一部がパッドP1、P2に平面視においてオーバーラップするように、パッドP1、P2の下層(下方)に配置される。 In FIG. 25, the direction in which the source lines (output lines) of the display panel are arranged is the D1 direction, and the direction orthogonal to the D1 direction is the D2 direction. As shown in FIG. 25, the control transistors TC1 and TC2 described in FIG. 24 are arranged in the direction D2 of the source driver block. The electrostatic protection elements ESD1 (diodes DI1, DI2) and ESD2 (diodes DI3, DI4) are arranged on the D2 direction side of the control transistors TC1, TC2. That is, the control transistors TC1 and TC2 are disposed between the source driver block and the electrostatic protection elements ESD1 and ESD2. In FIG. 25, the control transistors TC1 and TC2 and the electrostatic protection elements ESD1 and ESD2 are arranged in the lower layer (below) of the pads P1 and P2 so that a part thereof overlaps the pads P1 and P2 in plan view. Is done.
このような配置によれば、制御トランジスタTC1、TC2がソースドライバブロックの直近に配置されるようになるため、ソースドライバブロックからの出力線をショートパスで制御トランジスタTC1、TC2に接続でき、レイアウト効率、配線効率を向上できる。またこの配置によれば、静電気保護素子ESD1、ESD2の方が制御トランジスタTC1、TC2よりもパッドP1、P2の近くに配置されるようになる。従って、パッドP1、P2に静電気電圧が印加された場合に、静電気が静電気保護素子ESD1、ESD2で放電された後、時間的に遅れて制御トランジスタTC1、TC2に印加されるようになる。これにより、制御トランジスタTC1、TC2が静電気破壊される事態を防止できる。 According to such an arrangement, the control transistors TC1 and TC2 are arranged in the immediate vicinity of the source driver block, so that the output line from the source driver block can be connected to the control transistors TC1 and TC2 through a short path, and the layout efficiency Wiring efficiency can be improved. Further, according to this arrangement, the electrostatic protection elements ESD1 and ESD2 are arranged closer to the pads P1 and P2 than the control transistors TC1 and TC2. Therefore, when an electrostatic voltage is applied to the pads P1 and P2, static electricity is discharged to the control transistors TC1 and TC2 with a time delay after being discharged by the electrostatic protection elements ESD1 and ESD2. This can prevent the control transistors TC1 and TC2 from being electrostatically destroyed.
この場合、制御トランジスタTC1、TC2のドレイン面積を大きくすることで、静電耐圧を高める手法もあるが、この手法を採用するとパッド配置領域のD2方向での幅が大きくなり、集積回路装置のD2方向での幅も大きくなってしまう。 In this case, there is a technique for increasing the electrostatic withstand voltage by increasing the drain areas of the control transistors TC1 and TC2. However, if this technique is employed, the width of the pad arrangement region in the direction D2 increases, and the integrated circuit device D2 increases. The width in the direction will also increase.
この点、図25の配置によれば、制御トランジスタTC1、TC2のドレイン面積をそれほど大きくしなくても、静電耐圧を高めることができるため、集積回路装置のD2方向での幅をより一層小さくできる。 In this regard, according to the arrangement shown in FIG. 25, since the electrostatic withstand voltage can be increased without increasing the drain areas of the control transistors TC1 and TC2, the width of the integrated circuit device in the D2 direction can be further reduced. it can.
また図25では、パッド配置領域が、D3方向に沿って並ぶ複数の配置エリアAR1、AR2、AR3・・・を有する。そして配置エリアAR1(各配置エリア)には、D2方向に並ぶ2個(広義にはK個。Kは2以上の整数)のソースドライバ用のパッドP1、P2(パッドの中心位置)が配置される。また、その各々がパッドP1、P2の各々に接続される2個(K個)の静電気保護素子ESD1、ESD2が配置される。更に制御トランジスタTC1、TC2も配置される。 25, the pad arrangement area has a plurality of arrangement areas AR1, AR2, AR3... Arranged along the D3 direction. In the arrangement area AR1 (each arrangement area), two source driver pads P1 and P2 (pad center positions) arranged in the direction D2 (K in a broad sense; K is an integer of 2 or more) are arranged. The Further, two (K) electrostatic protection elements ESD1 and ESD2 are arranged, each of which is connected to each of the pads P1 and P2. Furthermore, control transistors TC1 and TC2 are also arranged.
また図25では各配置エリアにおいて2個のパッドが千鳥配置されている。例えばD2方向に沿って並ぶパッドP1、P2は、D3方向においてその中心位置がずれて配置される。即ちD3方向をX軸とした場合に、パッドP1とP2は、そのX座標が異なっている。 In FIG. 25, two pads are staggered in each placement area. For example, the pads P1 and P2 arranged along the direction D2 are arranged with their center positions shifted in the direction D3. That is, when the D3 direction is the X axis, the pads P1 and P2 have different X coordinates.
このようにパッドP1、P2を千鳥配置にすれば、D3方向(D1方向)に沿って多くのパッドを配置できるようになり、ソースドライバブロックからの多数のデータ信号を、パッドを介してソース線に出力できるようになる。 If the pads P1 and P2 are arranged in a staggered manner in this way, many pads can be arranged along the D3 direction (D1 direction), and a large number of data signals from the source driver block can be sent to the source line via the pads. Can be output.
また、このようにパッドを千鳥配置にして、パッドピッチが小さくなると、配置エリアAR1のD3方向(D1方向)での幅が狭くなってしまう。この点、図25では、複数個のパッドP1、P2を一組として配置エリアAR1を形成している。従って、配置エリアAR1のD3方向(D1方向)での幅をある程度の大きさに確保できる。これにより、この配置エリアAR1に静電気保護素子ESD1、ESD2、制御トランジスタTC1、TC2を配置できる。 Further, when the pads are arranged in a staggered manner in this way and the pad pitch is reduced, the width of the arrangement area AR1 in the D3 direction (D1 direction) becomes narrow. In this regard, in FIG. 25, the arrangement area AR1 is formed by combining a plurality of pads P1 and P2. Therefore, it is possible to secure the width of the arrangement area AR1 in the D3 direction (D1 direction) to a certain extent. Thereby, the electrostatic protection elements ESD1 and ESD2 and the control transistors TC1 and TC2 can be arranged in the arrangement area AR1.
また図25では、配置エリアAR1に配置される2個(K個)の静電気保護素子のうちの第1の静電気保護素子ESD1は、第1、第2のダイオードDI1、DI2を含み、第2の静電気保護素子ESD2は、第3、第4のダイオードDI3、DI4を含む。そしてこれらのダイオードDI1、DI2、DI3、DI4は、配置エリアAR1においてD2方向に沿って配置される。このようにダイオードDI1〜DI4をD2方向に沿ってスタック配置すれば、配置エリアAR1のD1方向での幅を小さくできる。 In FIG. 25, the first electrostatic protection element ESD1 of the two (K) electrostatic protection elements arranged in the arrangement area AR1 includes the first and second diodes DI1 and DI2, and the second The electrostatic protection element ESD2 includes third and fourth diodes DI3 and DI4. These diodes DI1, DI2, DI3, and DI4 are arranged along the direction D2 in the arrangement area AR1. Thus, if the diodes DI1 to DI4 are stacked in the D2 direction, the width of the arrangement area AR1 in the D1 direction can be reduced.
即ち比較例の手法として、ダイオードDI1、DI2をD1方向に沿ってスタック配置し、その上側にダイオードDI3、DI4をD1方向に沿ってスタック配置する手法も考えられる。しかしながら、この手法によると、ダイオードがD3方向(D1方向)にスタック配置されると共にP型ウェル領域、N型ウェル領域がD1方向に並んで形成されるため、配置エリアAR1のD1方向での幅が広がってしまう。 That is, as a method of the comparative example, a method in which the diodes DI1 and DI2 are stacked along the direction D1 and the diodes DI3 and DI4 are stacked above the direction D1 can be considered. However, according to this method, since the diodes are stacked in the D3 direction (D1 direction) and the P-type well region and the N-type well region are formed side by side in the D1 direction, the width in the D1 direction of the placement area AR1 Will spread.
この点、図25では、ダイオードDI1〜DI4がD2方向にスタック配置されると共にP型ウェル領域、N型ウェル領域もD2方向に沿って形成される。即ちダイオードDI1、DI3が形成される第1のウェル領域(N型)と、ダイオードDI2、DI4が形成される第2のウェル領域(P型)が、D2方向で分離形成される。従って、配置エリアAR1のD1方向での幅を小さくでき、狭いパッドピッチに対応できる。 In this regard, in FIG. 25, the diodes DI1 to DI4 are stacked in the D2 direction, and the P-type well region and the N-type well region are also formed along the D2 direction. That is, the first well region (N type) in which the diodes DI1 and DI3 are formed and the second well region (P type) in which the diodes DI2 and DI4 are formed are separately formed in the D2 direction. Therefore, the width of the arrangement area AR1 in the D1 direction can be reduced, and a narrow pad pitch can be handled.
また図25では、高電位側電源と低電位側電源の間に設けられる電源間保護回路210を、静電気保護素子ESD1、ESD2のD2方向側に配置している。即ち電源間保護回路210は、高電圧印加時に即座に電圧をクランプして回路ブロック内のトランジスタを保護する必要があるため、その回路規模が大きい場合が多い。一方、電源間保護回路210は、静電気保護素子ESD1、ESD2のようにソースドライバの各出力パッドに対して1対1に設ける必要はない。
In FIG. 25, the inter-power
そこで図25では、静電気保護素子ESD1、ESD2のD2方向側に、表示ドライバ60のチップの外周に沿って電源間保護回路210を形成している。このようにすれば、パッドの下層の領域を有効活用して、その各々が複数のパッド毎に配置される複数の電源間保護回路210を形成できる。従って表示ドライバ60のチップの面積増加を最小限に抑えながら、静電耐圧を向上できる。
Therefore, in FIG. 25, the inter-power
また本実施形態では、以下に述べるように、対向電極電荷蓄積用スイッチCVWを、第1の容量素子接続用端子TL1としての第1の容量素子接続用パッドPD1の近傍領域に配置してもよい。 In the present embodiment, as described below, the counter electrode charge storage switch CVW may be arranged in the vicinity of the first capacitor element connection pad PD1 as the first capacitor element connection terminal TL1. .
図27に、第1の容量素子接続用パッドPD1の近傍領域に形成される対向電極電荷蓄積用スイッチCVWのレイアウト配置例を示す。 FIG. 27 shows a layout arrangement example of the common electrode charge storage switch CVW formed in the vicinity of the first capacitor element connection pad PD1.
図27では、図の理解を容易にする目的で、配線層の図示を省略し、アクティブ領域とゲート電極と、パッドを構成するパッドメタルのみを示している。表示ドライバ60のチップの長辺の端部SDに設けられたパッド配置領域に、第1の容量素子接続ノードが電気的に接続される第1の容量素子接続用パッドPD1と、対向電極電圧出力ノードと電気的に接続される対向電極接続用パッドPD2とが配置されている。対向電極接続用パッドPD2及び第1の容量素子接続用パッドPD1が第1の方向に隣接して配置される。そして、対向電極電荷蓄積用スイッチVSWが、第1の方向と交差する第2の方向に第1の容量素子接続用パッドPD1と隣接して配置される。第1の容量素子接続用パッドPD1は、対向電極電荷蓄積用スイッチVSWを構成するN型トランジスタとP型トランジスタと、図示しない配線層を介して電気的に接続される。
In FIG. 27, for the purpose of facilitating understanding of the drawing, the illustration of the wiring layer is omitted, and only the active region, the gate electrode, and the pad metal constituting the pad are shown. The first capacitor element connection pad PD1, in which the first capacitor element connection node is electrically connected to the pad arrangement region provided at the long side end portion SD of the chip of the
図27において、対向電極電荷蓄積用スイッチVSWを構成するN型トランジスタは、アクティブ領域ACT1上にゲート電極(図27においてGで表す)が配置される領域に形成される。図27において、対向電極電荷蓄積用スイッチVSWを構成するP型トランジスタは、アクティブ領域ACT2上にゲート電極(図27においてGで表す)が配置される領域に形成される。 In FIG. 27, the N-type transistor constituting the counter electrode charge storage switch VSW is formed in a region where a gate electrode (indicated by G in FIG. 27) is disposed on the active region ACT1. In FIG. 27, the P-type transistor constituting the counter electrode charge storage switch VSW is formed in a region where a gate electrode (indicated by G in FIG. 27) is disposed on the active region ACT2.
また、対向電極電荷蓄積用スイッチVSWの形成領域が、平面視において第1の容量素子接続用パッドPD1(パッドメタル)の少なくとも一部がオーバーラップするように形成されていてもよい。 Further, the formation region of the counter electrode charge storage switch VSW may be formed so that at least a part of the first capacitor element connection pad PD1 (pad metal) overlaps in plan view.
図28に、第1の容量素子接続用パッドPD1の近傍領域に形成される対向電極電荷蓄積用スイッチCVWのレイアウト配置の他の例を示す。 FIG. 28 shows another example of the layout arrangement of the counter electrode charge storage switch CVW formed in the vicinity of the first capacitor element connection pad PD1.
図28において、図27と同一部分には同一符号を付し、適宜説明を省略する。図28においても、対向電極接続用パッドPD2及び第1の容量素子接続用パッドPD1が隣接して配置される。そして、対向電極電荷蓄積用スイッチVSWが、第1の容量素子接続用パッドPD1(或いは対向電極電荷接続用パッドPD2)の下層に配置される。 In FIG. 28, the same parts as those in FIG. 27 are denoted by the same reference numerals, and description thereof will be omitted as appropriate. Also in FIG. 28, the counter electrode connection pad PD2 and the first capacitor element connection pad PD1 are arranged adjacent to each other. The counter electrode charge storage switch VSW is disposed below the first capacitor element connection pad PD1 (or the counter electrode charge connection pad PD2).
図27又は図28のように配置することで、第1の容量素子接続用パッドPD1と対向電極電荷蓄積用スイッチCVWとの接続線の長さを短くすることができる。その結果、容量が大きい第1の容量素子CCVから充放電される電荷に基づく電流消費を削減できる。また、対向電極電荷蓄積用スイッチCVWを構成するトランジスタのサイズを大きくしても表示ドライバ60のチップ面積の増大を抑えることができるので、対向電極電荷蓄積用スイッチCVWのオン抵抗を低くして、第1の容量素子CCVから充放電される電荷に基づく電流消費をより一層低くすることができる。
By arranging as shown in FIG. 27 or FIG. 28, the length of the connection line between the first capacitor element connection pad PD1 and the counter electrode charge storage switch CVW can be shortened. As a result, current consumption based on charges charged / discharged from the first capacitor element CCV having a large capacity can be reduced. Further, since the increase in the chip area of the
上述のように第2の容量素子CCSを用いた電荷再利用の効果が表示データに依存する一方、高電位側電圧VCOMH又は低電位側電圧VCOMLを印加する際に電荷が再利用される第1の容量素子CCVを用いた電荷再利用の効果は著しく高い。従って、第1の容量素子接続用端子TL1としての第1の容量素子接続用パッドPD1の近傍又はその下層に対向電極電荷蓄積用スイッチCVWを配置することで、チップ面積の削減と電荷再利用の効果を最大限に得ることができる。 As described above, while the effect of charge reuse using the second capacitor element CCS depends on the display data, the charge is reused when the high potential side voltage VCOMH or the low potential side voltage VCOML is applied. The effect of charge recycling using the capacitive element CCV is extremely high. Therefore, by disposing the counter electrode charge storage switch CVW in the vicinity of or below the first capacitor element connection pad PD1 as the first capacitor element connection terminal TL1, the chip area can be reduced and the charge can be reused. You can get the maximum effect.
4. 変形例
本実施形態では、図1又は図2に示す表示パネル12を駆動する表示ドライバ60について説明したが、これに限定されるものではない。
4). Modification In the present embodiment, the
図29に、表示パネルの他の構成例の概要を示す。 FIG. 29 shows an outline of another configuration example of the display panel.
図29において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。図29の表示パネル200は、表示ドライバによって駆動されるソース出力毎にデマルチプレクサを含む。即ち、ソース線SLに対応してデマルチプレクサDMUXL、ソース線SL+1に対応してデマルチプレクサDMUXL+1を含む。デマルチプレクサDMUXは、各ソース出力を3つの色成分用ソース線に分割する。表示パネル200では、各色成分用ソース線にTFTのソースが接続される。従って、各ソース出力に、3ドット分の表示データに対応したデータ電圧を時分割で出力することで、デマルチプレクサDMUXが時分割多重されたデータ電圧を分離して、各色成分用ソース線に出力させることができる。
In FIG. 29, the same parts as those in FIG. 1 or FIG. The
図30に、図29の表示パネルを駆動する表示ドライバの構成要部を示す。 FIG. 30 shows a configuration main part of a display driver that drives the display panel of FIG.
図30において、図11と同一部分には同一符号を付し、適宜説明を省略する。図30の表示ドライバでは、各演算増幅器ブロックに、予め3ドット分のデータ電圧が時分割多重されて入力される。そして、その時分割多重タイミング信号を、表示パネル200に供給することで、デマルチプレクサDMUX1〜DMUXNのそれぞれは、各ソース出力を分離することができる。
In FIG. 30, the same parts as those of FIG. In the display driver of FIG. 30, the data voltage for 3 dots is time-division multiplexed in advance and input to each operational amplifier block. Then, by supplying the time division multiplex timing signal to the
なお、図29のデマルチプレクサDMUX1〜DMUXNを、図31に示すように表示ドライバ側に設けてもよい。即ち、表示ドライバ202は、各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、複数の出力電圧の各出力電圧を、表示パネルの各ソース線に供給する。この場合、データ電圧の時分割多重タイミング信号を表示パネルに供給する必要がなくなるので、実装面積をより小さくすることができるようになる。
Note that the demultiplexers DMUX 1 to DMUX N of FIG. 29 may be provided on the display driver side as shown in FIG. That is, the
5. 電子機器
図32に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
5). Electronic Device FIG. 32 is a block diagram showing a configuration example of an electronic device according to this embodiment. Here, a block diagram of a configuration example of a mobile phone is shown as an electronic device.
携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ540に供給する。表示コントローラ540は、図1又は図2の表示コントローラ40の機能を有する。
The
携帯電話機900は、表示パネル512を含む。表示パネル512は、ソースドライバ520及びゲートドライバ530によって駆動される。表示パネル512は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル512は、図1又は図2の表示パネル12の機能を有する。
The
表示コントローラ540は、ソースドライバ520及びゲートドライバ530に接続され、ソースドライバ520に対してRGBフォーマットの階調データを供給する。
The
電源回路542は、ソースドライバ520及びゲートドライバ530に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路542は、図1又は図2の電源回路50の機能を有する。表示ドライバ544としてソースドライバ520、ゲートドライバ530及び電源回路542を含み、該表示ドライバ544が表示パネル512を駆動できる。
The
ホスト940は、表示コントローラ540に接続される。ホスト940は、表示コントローラ540を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ540に供給できる。表示コントローラ540は、この階調データに基づき、ソースドライバ520及びゲートドライバ530により表示パネル512に表示させる。ソースドライバ520は、図1又は図2のソース線駆動回路20の機能を有する。ゲートドライバ530は、図1又は図2のゲート線駆動回路30の機能を有する。
The
ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。
The
ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、表示パネル512の表示処理を行う。
The
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。 The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention is not limited to being applied to driving the above-described liquid crystal display panel, but can be applied to driving electroluminescence and plasma display devices.
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。 In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.
10 液晶装置、 20 ソース線駆動回路、 30 ゲート線駆動回路、
40 表示コントローラ、 50 電源回路、 60 表示ドライバ、
BSW1〜BSWN 第1〜第Nのバイパススイッチ、
C1ND 第1の容量素子接続ノード、
c1、xc1、c2、xc2、cc、xcc、cs、xcs、cv、xcv、dis、POLc、XPOLc 制御信号、 C2ND 第2の容量素子接続ノード、
C2SW1〜C2SWN 第1〜第Nのソース短絡スイッチ、
CCS 第2の容量素子、 CCV 第1の容量素子、 CE 対向電極、
COL 共用ライン、 CSW ソース電荷蓄積用スイッチ、
DisTr 放電用トランジスタ、 G1〜GM ゲート線、
OP1、OP2 演算増幅器、 OPC1〜OPCN 演算増幅回路ブロック、
S1〜SN ソース線、 SEL 切替回路、 SND1 第1のソース出力ノード、
SS1〜SSN 第1〜第Nのソース出力スイッチ、
SSW1〜SSWN 第1〜第Nのソース出力切替回路、
SVND ソース電圧出力ノード、 TL1 第1の容量素子接続用端子、
TL2 第2の容量素子接続用端子、 TL3 対向電極電圧出力端子
VCOM 対向電極電圧、 VND 対向電極電圧出力ノード、
VOP1〜VOPN ボルテージフォロワ接続された演算増幅器、
VSS システム接地電源電圧、 VSW 対向電極電荷蓄積用スイッチ
10 liquid crystal device, 20 source line driving circuit, 30 gate line driving circuit,
40 display controller, 50 power supply circuit, 60 display driver,
BSW 1 to BSW N 1st to Nth bypass switches,
C1ND first capacitor element connection node;
c1, xc1, c2, xc2, cc, xcc, cs, xcs, cv, xcv, dis, POLc, XPOLc control signal, C2ND second capacitor element connection node,
C2SW 1 to C2SW N 1st to Nth source short-circuit switches,
CCS second capacitor element, CCV first capacitor element, CE counter electrode,
COL common line, CSW source charge storage switch,
DisTr discharge transistor, G 1 ~G M gate lines,
OP1, OP2 operational amplifier, OPC 1 to OPC N operational amplifier circuit block,
S 1 to S N source line, SEL switch circuit, SND 1 first source output node,
SS 1 to SS N first to Nth source output switches,
SSW 1 to SSW N first to Nth source output switching circuits,
SVND source voltage output node, TL1 first capacitor element connection terminal,
TL2 Second capacitor element connection terminal, TL3 Counter electrode voltage output terminal VCOM Counter electrode voltage, VND Counter electrode voltage output node,
Operational amplifiers connected to VOP 1 to VOP N voltage followers,
VSS System ground power supply voltage, VSW Counter electrode charge storage switch
Claims (23)
前記電気光学装置の画素電極に対向する対向電極に印加される対向電極電圧を生成する対向電極電圧生成回路と、
第1の容量素子の一端が接続される第1の容量素子接続ノードと電気光学物質を介して前記対向電極電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチとを含み、
前記対向電極電圧を変化させる際に、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給することを特徴とする表示ドライバ。 A display driver for driving an electro-optical device,
A counter electrode voltage generating circuit that generates a counter electrode voltage applied to a counter electrode facing the pixel electrode of the electro-optical device;
A common electrode charge storage switch provided between a first capacitive element connection node to which one end of the first capacitive element is connected and a common electrode voltage output node to which the common electrode voltage is supplied via an electro-optic material Including
When the counter electrode voltage is changed, the counter electrode voltage output node and the first capacitor element connection node are once electrically connected by the counter electrode charge storage switch, and then are connected to the counter electrode voltage output node. A display driver that supplies the counter electrode voltage.
前記電気光学装置の第1のソース線への出力電圧が供給される第1のソース出力ノードと所与のソース電圧出力ノードとの間に設けられる第1のソース短絡スイッチと、
第2の容量素子の一端が接続される第2の容量素子接続ノードと前記ソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチとを含み、
前記第1のソース短絡スイッチ及びソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを一旦電気的に接続した後に、前記第1のソース短絡スイッチ又はソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記第1のソース出力ノードに表示データに対応した電圧を供給し、前記第1のソース線を駆動することを特徴とする表示ドライバ。 In claim 1,
A first source short circuit switch provided between a first source output node to which an output voltage to the first source line of the electro-optical device is supplied and a given source voltage output node;
A source charge storage switch provided between a second capacitor element connection node to which one end of the second capacitor element is connected and the source voltage output node;
After the first source output node and the second capacitor element connection node are electrically connected once by the first source short circuit switch and the source charge storage switch, the first source short circuit switch or the source charge A voltage corresponding to display data is supplied to the first source output node while the first source output node and the second capacitor element connection node are electrically cut off by a storage switch, A display driver that drives one source line.
第1の容量素子の一端が接続される第1の容量素子接続ノードと電気光学物質を介して前記電気光学装置の画素電極に対向する対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
前記電気光学装置の第1のソース線への出力電圧が供給される第1のソース出力ノードと所与のソース電圧出力ノードとの間に設けられる第1のソース短絡スイッチと、
第2の容量素子の一端が接続される第2の容量素子接続ノードと前記ソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチとを含み、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動し、
前記第1のソース短絡スイッチ及びソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを一旦電気的に接続した後に、前記第1のソース短絡スイッチ又はソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記第1のソース出力ノードに表示データに対応した電圧を供給し、前記第1のソース線を駆動することを特徴とする表示ドライバ。 A display driver for driving an electro-optical device,
A first capacitor element connection node to which one end of the first capacitor element is connected and a counter electrode voltage output node to which a voltage of a counter electrode facing the pixel electrode of the electro-optical device is supplied via an electro-optical material. A counter electrode charge storage switch provided therebetween;
A first source short circuit switch provided between a first source output node to which an output voltage to the first source line of the electro-optical device is supplied and a given source voltage output node;
A source charge storage switch provided between a second capacitor element connection node to which one end of the second capacitor element is connected and the source voltage output node;
After the counter electrode voltage output node and the first capacitor element connection node are electrically connected once by the counter electrode charge storage switch, the counter electrode voltage is supplied to the counter electrode voltage output node and the counter Drive the electrodes,
After the first source output node and the second capacitor element connection node are electrically connected once by the first source short circuit switch and the source charge storage switch, the first source short circuit switch or the source charge A voltage corresponding to display data is supplied to the first source output node while the first source output node and the second capacitor element connection node are electrically cut off by a storage switch, A display driver that drives one source line.
前記ソース電圧出力ノードと前記第2の容量素子接続ノードとを電気的に接続させる期間と、前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続させる期間とが、重複していることを特徴とする表示ドライバ。 In claim 2 or 3,
A period for electrically connecting the source voltage output node and the second capacitor element connection node, and a period for electrically connecting the counter electrode voltage output node and the first capacitor element connection node, A display driver characterized by duplication.
前記ソース電圧出力ノードと電気的に接続されると共に、その一端が前記ソース電荷蓄積用スイッチと電気的に接続される共用ラインと、
前記電気光学装置の第2のソース線への出力電圧が供給される第2のソース出力ノードと前記共用ラインとの間に設けられる第2のソース短絡スイッチと、
前記共用ラインに接続される放電用トランジスタとを含み、
前記第1及び第2のソース短絡スイッチが、
前記第1及び第2のソース出力ノードと前記共用ラインとの間に設けられ、
前記放電用トランジスタが、
前記第1及び第2のソース線の放電に共用されることを特徴とする表示ドライバ。 In any of claims 2 to 4,
A common line electrically connected to the source voltage output node and having one end electrically connected to the source charge storage switch;
A second source short-circuit switch provided between the second source output node to which an output voltage to the second source line of the electro-optical device is supplied and the shared line;
A discharge transistor connected to the common line,
The first and second source short-circuit switches are
Provided between the first and second source output nodes and the shared line;
The discharging transistor is
A display driver shared for discharging the first and second source lines.
前記電気光学装置の画素電極の選択期間において、第1及び第2のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第1及び第2のソース線を放電することを特徴とする表示ドライバ。 In claim 5,
In the selection period of the pixel electrode of the electro-optical device, the first and second source lines are discharged by the discharging transistor in a state where the first and second source short-circuit switches are set in a conductive state. Display driver.
前記対向電極電荷蓄積用スイッチが第1の導電型の第1のトランジスタを有し、前記放電用トランジスタが第1の導電型トランジスタである場合に、
前記第1のトランジスタの基板電位を、前記放電用トランジスタの基板電位と異ならせることを特徴とする表示ドライバ。 In claim 5 or 6,
When the counter electrode charge storage switch has a first transistor of the first conductivity type, and the discharge transistor is a first conductivity type transistor,
A display driver, wherein a substrate potential of the first transistor is different from a substrate potential of the discharge transistor.
前記ソース電荷蓄積用スイッチが第1の導電型の第2のトランジスタを有し、前記対向電極電荷蓄積用スイッチが第1の導電型の第1のトランジスタを有する場合に、
前記第2のトランジスタの基板電位を、前記第1のトランジスタの基板電位と異ならせることを特徴とする表示ドライバ。 In any one of Claims 2 thru | or 7,
When the source charge storage switch has a second transistor of the first conductivity type, and the counter electrode charge storage switch has a first transistor of the first conductivity type,
A display driver, wherein the substrate potential of the second transistor is different from the substrate potential of the first transistor.
前記第1のソース短絡スイッチが第1の導電型の第3のトランジスタを有し、前記対向電極電荷蓄積用スイッチが第1の導電型の第1のトランジスタを有する場合に、
前記第3のトランジスタの基板電位を、前記第1のトランジスタの基板電位と異ならせることを特徴とする表示ドライバ。 In any of claims 2 to 8,
When the first source short-circuit switch has a third transistor of the first conductivity type, and the counter electrode charge storage switch has a first transistor of the first conductivity type,
A display driver, wherein the substrate potential of the third transistor is different from the substrate potential of the first transistor.
表示データに基づいて前記電気光学装置の第1又は第2のソース線を駆動するためのソース線駆動回路を含み、
前記ソース線駆動回路の出力をハイインピーダンス状態に設定した状態で、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に接続した後に、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線駆動回路が、前記第1又は第2のソース線に表示データに対応した電圧を供給し、
前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定した状態で、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続した後、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することを特徴とする表示ドライバ。 In any one of Claims 2 thru | or 9.
A source line driving circuit for driving the first or second source line of the electro-optical device based on display data;
The first or second source output node and the second capacitor element connection node are electrically connected in a state where the output of the source line driving circuit is set to a high impedance state, and then the first or second source output node is electrically connected. The source line driving circuit supplies a voltage corresponding to display data to the first or second source line in a state where the two source output nodes and the second capacitor element connection node are electrically cut off. ,
With the output of the common electrode voltage generation circuit set to a high impedance state, the common electrode voltage output node and the first capacitor element connection node are electrically connected by the common electrode charge storage switch, The display driver, wherein the counter electrode voltage generation circuit supplies the counter electrode voltage to the counter electrode.
前記第1の容量素子接続ノードが電気的に接続される第1の容量素子接続用パッドと、
前記対向電極電圧出力ノードと電気的に接続される対向電極接続用パッドとを含み、
前記対向電極接続用パッド及び第1の容量素子接続用パッドが第1の方向に隣接して配置され、
前記対向電極電荷蓄積用スイッチが、前記第1の方向と交差する第2の方向に前記第1の容量素子接続用パッドと隣接して配置されることを特徴とする表示ドライバ。 In any of claims 2 to 10,
A first capacitor element connection pad to which the first capacitor element connection node is electrically connected;
A counter electrode connection pad electrically connected to the counter electrode voltage output node,
The counter electrode connection pad and the first capacitor element connection pad are disposed adjacent to each other in the first direction;
The display driver, wherein the counter electrode charge storage switch is disposed adjacent to the first capacitor element connection pad in a second direction intersecting the first direction.
前記第1の容量素子接続ノードが電気的に接続される第1の容量素子接続用パッドと、
前記対向電極電圧出力ノードと電気的に接続される対向電極接続用パッドとを含み、
前記対向電極接続用パッド及び第1の容量素子接続用パッドが隣接して配置され、
前記対向電極電荷蓄積用スイッチが、前記第1の容量素子接続用パッドの下層に配置されることを特徴とする表示ドライバ。 In any of claims 2 to 10,
A first capacitor element connection pad to which the first capacitor element connection node is electrically connected;
A counter electrode connection pad electrically connected to the counter electrode voltage output node,
The counter electrode connection pad and the first capacitor element connection pad are disposed adjacent to each other,
The display driver, wherein the counter electrode charge storage switch is disposed below the first capacitor element connection pad.
制御データが設定される制御レジスタを含み、
前記対向電極電荷蓄積用スイッチ、前記ソース電荷蓄積用スイッチ、前記第1のソース短絡スイッチ又は前記第2のソース短絡スイッチが、
前記制御データに基づいてスイッチ制御されることを特徴とする表示ドライバ。 In any one of Claims 1 to 12,
Including a control register in which control data is set;
The counter electrode charge accumulation switch, the source charge accumulation switch, the first source short circuit switch, or the second source short circuit switch,
A display driver that is switch-controlled based on the control data.
外部設定端子を含み、
前記対向電極電荷蓄積用スイッチ、前記ソース電荷蓄積用スイッチ、前記第1のソース短絡スイッチ又は前記第2のソース短絡スイッチが、
前記外部設定端子に供給される信号状態に応じてスイッチ制御されることを特徴とする表示ドライバ。 In any one of Claims 1 to 12,
Including external setting terminals,
The counter electrode charge accumulation switch, the source charge accumulation switch, the first source short circuit switch, or the second source short circuit switch,
A display driver, wherein the display driver is switch-controlled according to a signal state supplied to the external setting terminal.
各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
前記複数の出力電圧の各出力電圧を、前記電気光学装置の各ソース線に供給することを特徴とする表示ドライバ。 In any one of Claims 1 thru | or 14.
A demultiplexer for separating the time-divided voltage at each source output node into a plurality of output voltages;
A display driver, wherein each output voltage of the plurality of output voltages is supplied to each source line of the electro-optical device.
複数のゲート線と、
各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極と、
前記複数の画素電極と対向する対向電極と、
第1の容量素子の一端が接続される第1の容量素子接続ノードと前記対向電極に印加される対向電極電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
第2の容量素子の一端が接続される第2の容量素子接続ノードと電気的に接続される共用ラインと、
前記複数のソース線のうちの第1のソース線への出力電圧が供給される第1のソース出力ノードと前記共用ラインとの間に設けられる第1のソース短絡スイッチと、
前記複数のソース線のうちの第2のソース線への出力電圧が供給される第2のソース出力ノードと前記共用ラインとの間に設けられる第2のソース短絡スイッチと、
前記共用ラインと前記第2の容量素子接続ノードとの間に設けられるソース電荷蓄積用スイッチとを含み、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとが一旦電気的に接続された後に、前記対向電極電圧出力ノードに前記対向電極電圧が供給されて前記対向電極が駆動され、
前記ソース電荷蓄積用スイッチにより前記第1のソース出力ノードと前記第2の容量素子接続ノードとが一旦電気的に接続された後に、前記第1のソース出力ノードに表示データに対応した電圧が供給され、前記第1のソース線が駆動されることを特徴とする電気光学装置。 Multiple source lines,
Multiple gate lines,
A plurality of pixel electrodes in which each pixel electrode is specified by each gate line and each source line;
A counter electrode facing the plurality of pixel electrodes;
A common electrode charge storage switch provided between a first capacitive element connection node to which one end of the first capacitive element is connected and a common electrode voltage output node to which a common electrode voltage applied to the common electrode is supplied When,
A common line electrically connected to a second capacitor element connection node to which one end of the second capacitor element is connected;
A first source short circuit switch provided between a first source output node to which an output voltage to the first source line of the plurality of source lines is supplied and the shared line;
A second source short-circuit switch provided between a second source output node to which an output voltage to a second source line of the plurality of source lines is supplied and the shared line;
A source charge storage switch provided between the shared line and the second capacitor element connection node,
After the common electrode voltage output node and the first capacitor element connection node are electrically connected once by the common electrode charge storage switch, the common electrode voltage is supplied to the common electrode voltage output node, and The counter electrode is driven,
After the first source output node and the second capacitor element connection node are electrically connected once by the source charge storage switch, a voltage corresponding to display data is supplied to the first source output node. The electro-optical device is characterized in that the first source line is driven.
前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続させる期間と、前記第1のソース出力ノードと前記第2の容量素子接続ノードとを電気的に接続させる期間とが、重複していることを特徴とする電気光学装置。 In claim 16,
A period for electrically connecting the common electrode voltage output node and the first capacitor element connection node; a period for electrically connecting the first source output node and the second capacitor element connection node; Are overlapping, the electro-optical device.
前記共用ラインに接続される放電用トランジスタとを含み、
前記放電用トランジスタが、
前記第1及び第2のソース線の放電に共用されることを特徴とする電気光学装置。 In claim 16 or 17,
A discharge transistor connected to the common line,
The discharging transistor is
An electro-optical device that is commonly used for discharging the first and second source lines.
前記画素電極の選択期間において、第1及び第2のソース短絡スイッチを導通状態に設定した状態で、前記放電用トランジスタにより前記第1及び第2のソース線が放電されることを特徴とする電気光学装置。 In claim 18,
In the selection period of the pixel electrode, the first and second source lines are discharged by the discharging transistor in a state where the first and second source short-circuit switches are set in a conductive state. Optical device.
各ソース出力ノードの時分割された電圧を複数の出力電圧に分離するためのデマルチプレクサを含み、
前記複数の出力電圧の各出力電圧が、前記電気光学装置の各ソース線に供給されることを特徴とする電気光学装置。 In any of claims 16 to 19,
A demultiplexer for separating the time-divided voltage at each source output node into a plurality of output voltages;
The output voltage of the plurality of output voltages is supplied to each source line of the electro-optical device.
表示データに基づいて前記第1又は第2のソース線を駆動するためのソース線駆動回路と、
前記対向電極に対向電極電圧を供給するための対向電極電圧生成回路とを含み、
前記ソース線駆動回路の出力をハイインピーダンス状態に設定した状態で、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に接続した後に、前記第1又は第2のソース出力ノードと前記第2の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線駆動回路が、前記第1又は第2のソース線に表示データに対応した電圧を供給し、
前記対向電極電圧生成回路の出力をハイインピーダンス状態に設定した状態で、前記ソース電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第1の容量素子接続ノードとを電気的に接続した後、前記対向電極電圧生成回路が、前記対向電極に前記対向電極電圧を供給することを特徴とする電気光学装置。 In any of claims 16 to 20,
A source line driving circuit for driving the first or second source line based on display data;
A counter electrode voltage generation circuit for supplying a counter electrode voltage to the counter electrode,
The first or second source output node and the second capacitor element connection node are electrically connected in a state where the output of the source line driving circuit is set to a high impedance state, and then the first or second source output node is electrically connected. The source line driving circuit supplies a voltage corresponding to display data to the first or second source line in a state where the two source output nodes and the second capacitor element connection node are electrically cut off. ,
With the output of the counter electrode voltage generation circuit set to a high impedance state, the counter electrode voltage output node and the first capacitor element connection node are electrically connected by the source charge storage switch, An electro-optical device, wherein a common electrode voltage generation circuit supplies the common electrode voltage to the common electrode.
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