JP2007306012A

JP2007306012A - Dynamic random access memory and semiconductor storage device

Info

Publication number: JP2007306012A
Application number: JP2007159108A
Authority: JP
Inventors: Yasuhiko Tsukikawa; 靖彦月川
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-06-15
Filing date: 2007-06-15
Publication date: 2007-11-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a 2<SP>2N+1</SP>-bit semiconductor storage device which can be housed in a package of an aspect ratio 1:2 with a high effective ratio. <P>SOLUTION: The main surface of a semiconductor substrate 2 of the aspect ratio 1:2 is divided equally into nine regions of 3 lines and 3 columns, and 2<SP>2N-2</SP>-bit subarray parts 3 of an aspect ration of 1:2 are arranged on each region other than the central region of the main surface of the substrate 2. A control circuit 4 and a group of pads 5 are provided on the central region. A memory chip of the aspect ratio 1:2 can be formed on the substrate 2, and the chip can be housed in a package of the same aspect ratio 1:2 as that of a conventional package with a high effective ratio. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明はダイナミックランダムアクセスメモリおよび半導体記憶装置に関し、特に、２^２Ｎ＋１ビットの記憶容量を有するダイナミックランダムアクセスメモリおよび半導体記憶装置に関する。 The present invention relates to a dynamic random access memory and a semiconductor memory device, and more particularly to a dynamic random access memory and a semiconductor memory device having a storage capacity of ^{22N + 1} bits.

図７は、従来のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブロック図である。図７を参照して、このＤＲＡＭは、クロック発生回路３１、行および列アドレスバッファ３２、行デコーダ３３、列デコーダ３４、メモリマット３５、入力バッファ３８および出力バッファ３９を備え、メモリマット３５はメモリアレイ３６およびセンスアンプ＋入出力制御回路３７を含む。 FIG. 7 is a block diagram showing a configuration of a conventional dynamic random access memory (hereinafter referred to as DRAM). Referring to FIG. 7, this DRAM includes a clock generation circuit 31, a row and column address buffer 32, a row decoder 33, a column decoder 34, a memory mat 35, an input buffer 38 and an output buffer 39. The memory mat 35 is a memory. An array 36 and a sense amplifier + input / output control circuit 37 are included.

クロック発生回路３１は、外部から与えられる制御信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。 Clock generation circuit 31 selects a predetermined operation mode based on control signals / RAS, / CAS, / W given from the outside, and controls the entire DRAM.

行および列アドレスバッファ３２は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ３３および列デコーダ３４に与える。 Row and column address buffer 32 generates row address signals RA0 to RAi and column address signals CA0 to CAi based on externally applied address signals A0 to Ai (where i is an integer of 0 or more). Signals RA0-RAi and CA0-CAi are applied to row decoder 33 and column decoder 34, respectively.

メモリアレイ３６は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。 Memory array 36 includes a plurality of memory cells each storing 1-bit data. Each memory cell is arranged at a predetermined address determined by a row address and a column address.

行デコーダ３３は、行および列アドレスバッファ３２から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ３６の行アドレスを指定する。列デコーダ３４は、行および列アドレスバッファ３２から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ３６の列アドレスを指定する。 Row decoder 33 designates a row address of memory array 36 in response to row address signals RA0-RAi applied from row and column address buffer 32. Column decoder 34 designates a column address of memory array 36 in response to column address signals CA0-CAi applied from row and column address buffer 32.

センスアンプ＋入出力制御回路３７は、行デコーダ３３および列デコーダ３４によって指定されたアドレスのメモリセルをグローバルデータ入出力線対ＧＩＯの一端に接続する。グローバルデータ入出力線対ＧＩＯの他端は、入力バッファ３８および出力バッファ３９に接続される。入力バッファ３８は、書込モード時に、制御信号／Ｗに応答して、外部から入力されたデータＤｊ（ただし、ｊは０以上の整数である）をグローバルデータ入出力線対ＧＩＯを介して選択されたメモリセルに与える。出力バッファ３９は、読出モード時に、外部から入力される制御信号／ＯＥに応答して、選択されたメモリセルからの読出データＤａを外部に出力する。 The sense amplifier + input / output control circuit 37 connects the memory cell at the address specified by the row decoder 33 and the column decoder 34 to one end of the global data input / output line pair GIO. The other end of global data input / output line pair GIO is connected to input buffer 38 and output buffer 39. Input buffer 38 selects externally input data Dj (where j is an integer of 0 or more) via global data input / output line pair GIO in response to control signal / W in the write mode. Is applied to the selected memory cell. Output buffer 39 outputs read data Da from the selected memory cell to the outside in response to a control signal / OE input from the outside in the read mode.

図８は、図７に示したＤＲＡＭのチップレイアウトを示す図である。図８を参照して、メモリマット３５は、一般には長方形の領域に配置される。メモリアレイ３６は複数のメモリアレイブロックＭＡ０〜ＭＡｎ（ただし、ｎは０以上の整数である）に分割され、センスアンプ＋入出力制御回路３７は複数のセンスアンプ帯ＳＡ０〜ＳＡｎ＋１に分割して配置される。メモリアレイブロックＭＡ０〜ＭＡｎおよびセンスアンプ帯ＳＡ０〜ＳＡｎ＋１は長方形の領域の長辺方向に配列され、メモリアレイブロックＭＡ０〜ＭＡｎはそれぞれセンスアンプ帯ＳＡ０〜ＳＡｎ＋１の各間に配置される。 FIG. 8 shows a chip layout of the DRAM shown in FIG. Referring to FIG. 8, memory mat 35 is generally arranged in a rectangular area. Memory array 36 is divided into a plurality of memory array blocks MA0 to MAn (where n is an integer greater than or equal to 0), and sense amplifier + input / output control circuit 37 is divided into a plurality of sense amplifier bands SA0 to SAn + 1. Is done. Memory array blocks MA0 to MAn and sense amplifier bands SA0 to SAn + 1 are arranged in the long side direction of the rectangular area, and memory array blocks MA0 to MAn are arranged between sense amplifier bands SA0 to SAn + 1, respectively.

長方形のメモリマット３５の一方の長辺に沿って行デコーダ３３が配置され、メモリマット３５の一方の短辺に沿って列デコーダ３４が配置される。メモリマット３５、行デコーダ３３および列デコーダ３４は、アレイ部４０を構成する。アレイ部４０以外の制御回路すなわちクロック発生回路３１、行および列アドレスバッファ３２、入力バッファ３８および出力バッファ３９と、制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ，／ＯＥ、アドレス信号Ａ０〜Ａｉ、データ信号Ｄ０〜Ｄｊなどを入出力するためのパッドとは、アレイ部４０の周辺に配置される。 A row decoder 33 is arranged along one long side of the rectangular memory mat 35, and a column decoder 34 is arranged along one short side of the memory mat 35. The memory mat 35, the row decoder 33, and the column decoder 34 constitute an array unit 40. A control circuit other than the array unit 40, that is, a clock generation circuit 31, a row and column address buffer 32, an input buffer 38 and an output buffer 39, control signals / RAS, / CAS, / W, / OE, address signals A0 to Ai, data Pads for inputting and outputting signals D0 to Dj and the like are arranged around the array unit 40.

図９は、図８に示したメモリアレイブロックＭＡｎの一部を示す図である。図９を参照して、メモリアレイブロックＭＡｎは、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。１個のメモリセルＭＣは、２本のビット線ＢＬ，／ＢＬとこれに直交する１本のワード線ＷＬとの２交点のうちのいずれか一方の交点に配置される。 FIG. 9 is a diagram showing a part of memory array block MAn shown in FIG. Referring to FIG. 9, memory array block MAn includes a plurality of memory cells MC arranged in a matrix, word lines WL provided corresponding to each row, and bit lines provided corresponding to each column. The pair BL, / BL is included. One memory cell MC is arranged at one of two intersections of two bit lines BL, / BL and one word line WL orthogonal thereto.

各メモリセルＭＣは、図１０に示すように、アクセス用のＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む。ＮチャネルＭＯＳトランジスタＱおよびキャパシタＣは、対応のビット線ＢＬまたは／ＢＬとセル電位Ｖｃｐのラインとの間に直列接続され、ＮチャネルＭＯＳトランジスタＱのゲートは対応のワード線ＷＬに接続される。 Each memory cell MC includes an N channel MOS transistor Q for access and a capacitor C for information storage, as shown in FIG. N channel MOS transistor Q and capacitor C are connected in series between corresponding bit line BL or / BL and a cell potential Vcp line, and the gate of N channel MOS transistor Q is connected to corresponding word line WL.

センスアンプ帯ＳＡｎは、図１０に示すように、メモリアレイブロックＭＡｎの各奇数列に対応して設けられた転送ゲート４１，５７、列選択ゲート４４、センスアンプ４７、およびイコライザ５３を含む。メモリアレイブロックＭＡｎの各偶数列用の転送ゲート４１，５７、列選択ゲート４４、センスアンプ４７、およびイコライザ５３は、センスアンプ帯ＳＡｎ＋１に設けられる。 As shown in FIG. 10, sense amplifier band SAn includes transfer gates 41 and 57, column selection gate 44, sense amplifier 47, and equalizer 53 provided corresponding to each odd column of memory array block MAn. The transfer gates 41 and 57, the column selection gate 44, the sense amplifier 47, and the equalizer 53 for each even column of the memory array block MAn are provided in the sense amplifier band SAn + 1.

転送ゲート４１は、ＮチャネルＭＯＳトランジスタ４２，４３を含む。ＮチャネルＭＯＳトランジスタ４２，４３は、それぞれセンスアンプ４７の入出力ノードＮ１，Ｎ２とメモリアレイＭＡｎ−１の対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはブロック選択信号ＢＬＩＲを受ける。 Transfer gate 41 includes N channel MOS transistors 42 and 43. N channel MOS transistors 42 and 43 are connected between input / output nodes N1 and N2 of sense amplifier 47 and corresponding bit line pair BL and / BL of memory array MAn-1, respectively, and their gates are connected to block selection signal BLIR. Receive.

転送ゲート５７は、ＮチャネルＭＯＳトランジスタ５８，５９を含む。ＮチャネルＭＯＳトランジスタ５８，５９は、それぞれ入出力ノードＮ１，Ｎ２とメモリアレイＭＡｎの対応のビット線対ＢＬ，／ＢＬとの間に接続され、そのゲートはブロック選択信号ＢＬＩＬを受ける。 Transfer gate 57 includes N channel MOS transistors 58 and 59. N channel MOS transistors 58 and 59 are connected between input / output nodes N1 and N2 and corresponding bit line pair BL and / BL of memory array MAn, respectively, and have their gates receiving block select signal BLIL.

センスアンプ帯ＳＡｎ内の回路は、その両側の２つのメモリアレイブロックＭＡｎ−１，ＭＡｎで共用される。メモリアレイブロックＭＡｎ−１が選択された場合は、信号ＢＬＩＲが「Ｌ」レベルになって転送ゲート４１が遮断され、メモリアレイブロックＭＡｎが選択された場合は、信号ＢＬＩＬが「Ｌ」レベルになって転送ゲート５７が遮断される。 A circuit in the sense amplifier band SAn is shared by the two memory array blocks MAn-1 and MAn on both sides thereof. When memory array block MAn-1 is selected, signal BLIR is at "L" level and transfer gate 41 is shut off. When memory array block MAn is selected, signal BLIL is at "L" level. Thus, the transfer gate 57 is shut off.

列選択ゲート４４は、それぞれ入出力ノードＮ１，Ｎ２とデータ入出力線ＩＯ，／ＩＯとの間に接続されたＮチャネルＭＯＳトランジスタ４５，４６を含む。ＮチャネルＭＯＳトランジスタ４５，４６のゲートは、列選択線ＣＳＬを介して列デコーダ３４に接続される。列デコーダ３４によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ４５，４６が導通し、入出力ノードＮ１，Ｎ２すなわちメモリアレイブロックＭＡｎ−１またはＭＡｎのビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。データ入出力線対ＩＯ，／ＩＯの他端は図示しないブロック選択スイッチを介してグローバルデータ入出力線対ＧＩＯの一端に接続される。 Column select gate 44 includes N channel MOS transistors 45, 46 connected between input / output nodes N1, N2 and data input / output lines IO, / IO, respectively. The gates of N channel MOS transistors 45 and 46 are connected to column decoder 34 via column select line CSL. When column select line CSL is raised to the selected level “H” level by column decoder 34, N channel MOS transistors 45 and 46 are turned on, and input / output nodes N1 and N2, that is, bit lines of memory array block MAn-1 or MAn. Pair BL, / BL and data input / output line pair IO, / IO are coupled. The other end of the data input / output line pair IO, / IO is connected to one end of the global data input / output line pair GIO via a block selection switch (not shown).

センスアンプ４７は、それぞれ入出力ノードＮ１，Ｎ２とノードＮ３との間に接続されたＰチャネルＭＯＳトランジスタ４８，４９と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ４との間に接続されたＮチャネルＭＯＳトランジスタ５１，５２とを含む。ＭＯＳトランジスタ４８，５１のゲートはともにノードＮ２に接続され、ＭＯＳトランジスタ４９，５２のゲートはともにノードＮ１に接続される。ノードＮ３，Ｎ４は、それぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。センスアンプ４７は、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベル、「Ｌ」レベルになったことに応じて、ノードＮ１，Ｎ２間すなわちメモリアレイブロックＭＡｎ−１またはＭＡｎのビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅する。 Sense amplifier 47 includes P channel MOS transistors 48 and 49 connected between input / output nodes N1 and N2 and node N3, respectively, and N channel connected between input and output nodes N1 and N2 and node N4, respectively. MOS transistors 51 and 52 are included. The gates of MOS transistors 48 and 51 are both connected to node N2, and the gates of MOS transistors 49 and 52 are both connected to node N1. Nodes N3 and N4 receive sense amplifier activation signals SE and / SE, respectively. The sense amplifier 47 is connected between the nodes N1 and N2, that is, the bit line of the memory array block MAn-1 or MAn, in response to the sense amplifier activation signals SE and / SE becoming "H" level and "L" level, respectively. A minute potential difference between the pair BL and / BL is amplified to the power supply voltage Vcc.

イコライザ５３は、入出力ノードＮ１とＮ２の間に接続されたＮチャネルＭＯＳトランジスタ５４と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ６との間に接続されたＮチャネルＭＯＳトランジスタ５５，５６とを含む。ＮチャネルＭＯＳトランジスタ５４〜５６のゲートはともにノードＮ５に接続される。ノードＮ５はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ６はプリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）を受ける。イコライザ５３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ノードＮ１とＮ２の電位すなわちメモリアレイブロックＭＡｎ−１またはＭＡｎのビット線ＢＬと／ＢＬの電位をプリチャージ電位ＶＢＬにイコライズする。なお、信号ＢＬＩＲ，ＢＬＩＬ，ＳＥ，／ＳＥ，ＢＬＥＱおよびプリチャージ電位ＶＢＬは、図７のクロック発生回路３１から与えられる。 Equalizer 53 includes an N channel MOS transistor 54 connected between input / output nodes N1 and N2, and N channel MOS transistors 55 and 56 connected between input / output nodes N1, N2 and node N6, respectively. . The gates of N channel MOS transistors 54-56 are all connected to node N5. Node N5 receives bit line equalize signal BLEQ, and node N6 receives precharge potential VBL (= Vcc / 2). In response to the activation of the bit line equalize signal BLEQ to the “H” level, the equalizer 53 determines the potentials of the nodes N1 and N2, that is, the potentials of the bit lines BL and / BL of the memory array block MAn-1 or MAn. Is equalized to the precharge potential VBL. Signals BLIR, BLIL, SE, / SE, BLEQ and precharge potential VBL are applied from clock generation circuit 31 in FIG.

次に、図７〜図１０で示したＤＲＡＭの動作を簡単に説明する。スタンバイ時においては、信号ＢＬＩＲ，ＢＬＩＬ，ＢＬＥＱはともに「Ｈ」レベルとなり、信号ＳＥ，／ＳＥはともに中間レベル（Ｖｃｃ／２）となっており、ビット線ＢＬ，／ＢＬはプリチャージ電位ＶＢＬにイコライズされている。また、ワード線ＷＬおよび列選択線ＣＳＬは、非選択レベルの「Ｌ」レベルとなっている。 Next, the operation of the DRAM shown in FIGS. 7 to 10 will be briefly described. During standby, signals BLIR, BLIL, and BLEQ are all at “H” level, signals SE and / SE are both at an intermediate level (Vcc / 2), and bit lines BL and / BL are at precharge potential VBL. It is equalized. Further, the word line WL and the column selection line CSL are at the “L” level of the non-selection level.

書込モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、ビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ３３が、行アドレス信号に応答して、たとえばメモリアレイブロックＭＡｎを選択し、信号ＢＬＩＲ，ＢＬＩＬをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにしてメモリアレイブロックＭＡｎとセンスアンプ帯ＳＡｎ，ＳＡｎ＋１とを結合させる。また、行デコーダ３３は、行アドレス信号に応じた行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣのＮチャネルＭＯＳトランジスタＱを導通させる。 In the write mode, first, bit line equalize signal BLEQ is lowered to "L" level, and equalization of bit lines BL, / BL is stopped. Then, in response to the row address signal, row decoder 33 selects, for example, memory array block MAn and sets signals BLIR and BLIL to “L” level and “H” level, respectively, and memory array block MAn and sense amplifier band SAn. , SAn + 1. The row decoder 33 raises the word line WL of the row corresponding to the row address signal to the “H” level of the selection level, and makes the N-channel MOS transistor Q of the memory cell MC of that row conductive.

次いで、列デコーダ３４が、列アドレス信号に応じた列の列選択線ＣＳＬを活性化レベルの「Ｈ」レベルに立上げて列選択ゲート４４を導通させる。外部から与えられた書込データＤｊは、入力バッファ３８、グローバルデータ入出力線対ＧＩＯおよびデータ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与えられる。書込データＤｊは、ビット線ＢＬ，／ＢＬ間の電位差として与えられる。選択されたメモリセルＭＣのキャパシタＣには、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。 Next, the column decoder 34 raises the column selection line CSL of the column corresponding to the column address signal to the “H” level of the activation level, and makes the column selection gate 44 conductive. Write data Dj applied from the outside is applied to bit line pair BL, / BL of a selected column via input buffer 38, global data input / output line pair GIO and data input / output line pair IO, / IO. . Write data Dj is applied as a potential difference between bit lines BL and / BL. An amount of electric charge corresponding to the potential of the bit line BL or / BL is stored in the capacitor C of the selected memory cell MC.

読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、ビット線ＢＬ，／ＢＬのイコライズが停止される。行デコーダ３３が、書込モード時と同様にして、たとえばメモリアレイブロックＭＡｎを選択し、メモリアレイブロックＭＡｎとセンスアンプ帯ＳＡｎ，ＳＡｎ＋１を結合させるとともに、行アドレス信号に対応する行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタＣの電荷量に応じて微小量だけ変化する。 In the read mode, first, bit line equalize signal BLEQ is lowered to "L" level, and equalization of bit lines BL, / BL is stopped. In the same manner as in the write mode, row decoder 33 selects, for example, memory array block MAn, couples memory array block MAn and sense amplifier bands SAn, SAn + 1, and at the same time word line WL of the row corresponding to the row address signal. Is raised to the “H” level of the selection level. The potentials of the bit lines BL and / BL change by a minute amount according to the charge amount of the capacitor C of the activated memory cell MC.

次いで列デコーダ３４が、列アドレス信号に対応する列の列選択線ＣＳＬを選択レベルの「Ｈ」レベルに立上げて、その列の列選択ゲート４４を導通させる。選択された列のビット線対ＢＬ，／ＢＬのデータＤｊは、列選択ゲート４４およびデータ入出力線対ＩＯ，／ＩＯ、グローバルデータ入出力線対ＧＩＯおよび出力バッファ３９を介して外部に出力される。 Next, the column decoder 34 raises the column selection line CSL of the column corresponding to the column address signal to the “H” level of the selection level, and turns on the column selection gate 44 of that column. Data Dj of bit line pair BL, / BL of the selected column is output to the outside via column selection gate 44 and data input / output line pair IO, / IO, global data input / output line pair GIO and output buffer 39. The

さて、このようなＤＲＡＭの記憶容量は世代ごとに増大してきている。具体的には、ＤＲＡＭの記憶容量は、１６Ｋビット以来、６４Ｋ、２５６Ｋ、１Ｍ、４Ｍ、１６Ｍ、６４Ｍと、世代ごとに４倍ずつ増大してきた。ここで１Ｋ＝２^１０であるから、ＤＲＡＭの記憶容量は、１６Ｋ＝２^１４、６４Ｋ＝２^１６、２５６Ｋ＝２^１８、１Ｍ＝２^２０、４Ｍ＝２^２２、１６Ｍ＝２^２４、６４Ｍ＝２^２６、というように２^２Ｎビット（ただし、Ｎは自然数である）であった。 Now, the storage capacity of such DRAMs is increasing with each generation. Specifically, since 16K bits, the storage capacity of DRAM has increased by 64 times, every generation, to 64K, 256K, 1M, 4M, 16M, and 64M. Since 1K = 2 ¹⁰ here, the storage capacity of the DRAM is 16K = 2 ¹⁴ , 64K = 2 ¹⁶ , 256K = 2 ¹⁸ , 1M = 2 ²⁰ , 4M = 2 ²² , 16M = 2 ²⁴ , 64M = 2 ^26. , And so on, with ^2N bits (where N is a natural number).

一方ＤＲＡＭにおいては、図９で示したように、１個のメモリセルＭＣは、２本のビット線ＢＬ，／ＢＬとこれに直交する１本のワード線ＷＬとの２交点のうちの一方の交点に配置される。ビット線ＢＬ，／ＢＬのピッチとワード線ＷＬのピッチはほぼ同じであるから、メモリセルＭＣの基本単位は概ね縦横１：２のアスペクト比になっている。 On the other hand, in the DRAM, as shown in FIG. 9, one memory cell MC has one of two intersections of two bit lines BL, / BL and one word line WL orthogonal thereto. Arranged at the intersection. Since the pitch of the bit lines BL, / BL and the pitch of the word lines WL are substantially the same, the basic unit of the memory cell MC has an aspect ratio of 1: 2 in the vertical and horizontal directions.

このようにＤＲＡＭの記憶容量が２^２Ｎビットであり、メモリセル基本単位が縦横１：２のアスペクト比であるため、メモリセル基本単位の半分の正方形の面積をＳとすると、ＤＲＡＭ全体では２Ｓ×２^２Ｎ＝Ｓ×２^２Ｎ＋１の面積がメモリセルＭＣによって占められることになる。正方形を２^２Ｎ＋１個配置するためには、縦（または横）に２^Ｎ個、横（または縦）に２^Ｎ＋１個配置し、ＤＲＡＭチップ全体がほぼ２：１のアスペクト比となるように構成するのが従来の方法であった。このように配置するための方法としてさまざまな方法があった。 As described above, since the storage capacity of the DRAM is ^22N bits and the basic unit of the memory cell has an aspect ratio of 1: 2 in the vertical and horizontal directions, assuming that the square area half of the basic unit of the memory cell is S, the entire DRAM has 2S × The area of 2 ^2N = S × 2 ^{2N + 1} will be occupied by the memory cell MC. To ^{2 2N + 1} pieces arranged square, ^{2 N} pieces vertically (or horizontally) and a horizontal (or vertical) to ^{2 N + 1} pieces arranged, the entire DRAM chip is approximately 2: configuring such that 1 aspect ratio This was the conventional method. There were various methods for arranging in this way.

すなわち、図１１（ａ）に示すように、長方形の半導体基板６４の中央部に縦横２^Ｎ×２^Ｎ＋１個の面積Ｓの長方形からなるアレイ部４０を配置し、アレイ部４０の周囲に制御回路６１およびパッド６２群を分散配置する方法があった。 That is, as shown in FIG. 11A, an array unit 40 made up of 2 ^N × 2 ^{N + 1} rectangles S of area S in the center of a rectangular semiconductor substrate 64 is arranged, and a control circuit is provided around the array unit 40. There was a method in which 61 and the pad 62 group were dispersedly arranged.

なお、この方法について図８でも説明した。図８ではアレイ部４０は、メモリアレイブロックＭＡ０〜ＭＡｎの他、センスアンプ帯ＳＡ０〜ＳＡｎ＋１、行デコーダ３３および列デコーダ３４を含むが、アレイ部４０のほとんど面積はメモリアレイブロックＭＡ０〜ＭＡｎすなわちメモリセルＭＣ群で占められる。 This method has also been described with reference to FIG. In FIG. 8, array section 40 includes sense amplifier bands SA0 to SAn + 1, row decoder 33 and column decoder 34 in addition to memory array blocks MA0 to MAn. Almost all area of array section 40 is memory array blocks MA0 to MAn, ie, memory. It is occupied by the cell MC group.

また、図１１（ｂ）に示すように、アレイ部４０を各々が縦横２^Ｎ−１×２^Ｎ個の正方形からなる４つのサブアレイ部６３に等分割し、それらの４つのサブアレイ部６３を半導体基板６４の四隅にそれぞれ配置し、４つのサブアレイ部６３の間の十字型の領域に制御回路６１およびパッド６２群を分散配置する方法があった。なお、アレイ部４０を複数のサブアレイ部に分割することにより、動作速度の高速化、低消費電力化などを図ることができる。 Further, as shown in FIG. 11B, the array section 40 is equally divided into four subarray sections 63 each consisting of 2 ^N-1 × 2 ^N squares in the vertical and horizontal directions, and these four subarray sections 63 are divided into semiconductors. There is a method in which the control circuit 61 and the pads 62 are arranged in a distributed manner in a cross-shaped region between the four sub-array portions 63, which are arranged at the four corners of the substrate 64, respectively. Note that by dividing the array unit 40 into a plurality of sub-array units, it is possible to increase the operation speed, reduce the power consumption, and the like.

また、図１１（ｃ）に示すように、図１１（ｂ）で示した４つのサブアレイ部６３の各々を、さらに、各々が縦横２^Ｎ−２×２^Ｎ−１個の面積Ｓの正方形からなる４つのサブアレイ部６４に分割する方法があった。 Further, as shown in FIG. 11 (c), each of the four subarray units 63 shown in FIG. 11 (b) is further divided into 2 ^N−2 × 2 ^N−1 squares of area S. There was a method of dividing into four subarray sections 64.

また、図１１（ｄ）に示すように、図１１（ｂ）で示した４つのサブアレイ部６３の各々を、さらに、各々が縦横２^Ｎ−１×２^Ｎ−２個の面積Ｓの正方形からなる４つのサブアレイ部６５に分割する方法があった。 Further, as shown in FIG. 11 (d), each of the four subarray units 63 shown in FIG. 11 (b) is further divided into squares with an area S of 2 ^N−1 × 2 ^{N−2 in} length and width. There was a method of dividing into four subarray sections 65.

これらの方法は、いずれもアレイ部４０またはサブアレイ部６３〜６５を縦横に１または偶数個ずつ配置するものであった。 In any of these methods, one or an even number of array units 40 or subarray units 63 to 65 are arranged vertically and horizontally.

また、半導体基板６０の周辺部全域または半導体基板６４の中央部を縦横に横断する領域全域にパッド６２群および制御回路６１を分散配置していたので、ＤＲＡＭチップの縦サイズおよび横サイズは、アレイ部４０（またはサブアレイ部６３〜６５）のサイズとパッド６２群および制御回路６１のサイズとの和になっていた。 Further, since the pads 62 and the control circuit 61 are dispersedly arranged over the entire peripheral portion of the semiconductor substrate 60 or the entire region crossing the central portion of the semiconductor substrate 64 in the vertical and horizontal directions, the vertical size and horizontal size of the DRAM chip are This is the sum of the size of the portion 40 (or the subarray portions 63 to 65) and the size of the pads 62 and the control circuit 61.

ところで、ＤＲＡＭの記憶容量はこれまで２^２Ｎビットであったが、これに限定される特段の理由はないため、２^２Ｎ＋１ビットのＤＲＡＭが市場の要求に応じて供給されることがあり得る。この場合、メモリセル全体の面積はＳ×２^２Ｎ＋２となる。したがって、従来と同様にサブアレイ部を縦横に１または偶数個配置する方法では、図１２（ａ）〜（ｃ）に示すようにＤＲＡＭチップのアスペクト比は１：１または１：４となってしまい、１：２の比に収めることはできない。 By the way, although the storage capacity of the DRAM has been ^22N bits so far, there is no particular reason to be limited to this, and therefore, a ^{22N + 1} bit DRAM may be supplied according to market demand. In this case, the area of the entire memory cell is S × 2 ^{2N + 2} . Therefore, in the conventional method in which one or an even number of subarray portions are arranged vertically and horizontally, the aspect ratio of the DRAM chip becomes 1: 1 or 1: 4 as shown in FIGS. , Cannot be in the ratio of 1: 2.

すなわち、図１２（ａ）に示すように、各々が２^Ｎ＋１×２^Ｎ＋１個の面積Ｓの正方形からなる４つのサブアレイ部７１を半導体基板７０の四隅にそれぞれ配置し、４つのサブアレイ部７１の間に制御回路６１およびパッド６２群を分散配置すると、ＤＲＡＭチップのアスペクト比は１：１になる。 That is, as shown in FIG. 12A, four subarray portions 71 each of 2 ^{N + 1} × ^{2N + 1} squares with an area S are arranged at the four corners of the semiconductor substrate 70, respectively. If the control circuit 61 and the pad 62 group are dispersedly arranged, the aspect ratio of the DRAM chip becomes 1: 1.

また、図１２（ｂ）に示すように、４つのサブアレイ部７１の各々を、さらに、各々が２^Ｎ＋１×２^Ｎ個の正方形からなる２つのサブアレイ部７２に分割しても、ＤＲＡＭチップのアスペクト比は１：１になる。 Further, as shown in FIG. 12B, even if each of the four sub-array units 71 is further divided into two sub-array units 72 each composed of 2 ^{N + 1} × 2 ^N squares, the aspect of the DRAM chip The ratio is 1: 1.

また、図１２（ｃ）に示すように、図１２（ｂ）で示した８個のサブアレイ部７２を横１列に並べ、それらの周囲に制御回路６１およびパッド６２群を分散配置すると、ＤＲＡＭチップのアスペクト比は１：４となる。 As shown in FIG. 12C, when the eight subarray units 72 shown in FIG. 12B are arranged in a horizontal row, and the control circuit 61 and the group of pads 62 are distributed around them, the DRAM The aspect ratio of the chip is 1: 4.

一方、ＤＲＡＭチップは従来からアスペクト比がほぼ１：２の長方形のパッケージに封入されて製品化されているため、２^２Ｎ＋１ビットのＤＲＡＭチップを製品化する場合でも、アスペクト比がほぼ１：２の長方形のパッケージにチップを封入する必要がある。然るに、図１２（ａ）〜（ｃ）で示したような配置方法では、パッケージ面積に対してチップ面積が占める有効比率が５０％程度となり、結果としてパッケージサイズが大きくなるという問題があった。 On the other hand, since a DRAM chip is conventionally packaged in a rectangular package having an aspect ratio of approximately 1: 2, even when a ^{22N + 1} bit DRAM chip is commercialized, the aspect ratio is approximately 1: 2. It is necessary to enclose the chip in a rectangular package. However, the arrangement method as shown in FIGS. 12A to 12C has a problem that the effective ratio of the chip area to the package area is about 50%, resulting in an increase in the package size.

また、ＤＲＡＭチップをより小さなパッケージに封入するためには、従来のようにチップの縦・横サイズがアレイ部またはサブアレイ部とパッド６２群および制御回路６１のサイズとの和となるのは好ましくなかった。 In order to enclose the DRAM chip in a smaller package, it is not preferable that the vertical / horizontal size of the chip is the sum of the size of the array unit or sub-array unit, the pad 62 group, and the control circuit 61 as in the prior art. It was.

それゆえに、この発明の主たる目的は、アスペクト比が１：２のパッケージに高い有効比率で収容することができ、チップの縦サイズおよび横サイズがメモリアレイのサイズのみで決定される２^２Ｎ＋１ビットのダイナミックランダムアクセスメモリおよび半導体記憶装置を提供することである。 Another object of the present invention has an aspect ratio of 1: can accommodate a high effective ratio 2 of the package, the vertical size and horizontal size of the chip is 2 ^{2N + 1} bits is determined only by the size of the memory array A dynamic random access memory and a semiconductor memory device are provided.

この発明の一実施例のダイナミックランダムアクセスメモリは、２^２Ｎ＋１ビットの記憶容量を有するダイナミックランダムアクセスメモリであって、アスペクト比が１：２の半導体基板を備えたものである。この半導体基板の主表面は、３行３列の９個の領域に等分割されている。また、このダイナミックランダムアクセスメモリは、さらに、９個の領域のうちの中央領域以外の各領域に形成され、この各領域は２^２ｎ−２ビットの記憶容量を有するメモリアレイを備える。 A dynamic random access memory according to an embodiment of the present invention is a dynamic random access memory having a storage capacity of ^{22N + 1} bits, and includes a semiconductor substrate having an aspect ratio of 1: 2. The main surface of the semiconductor substrate is equally divided into nine regions of 3 rows and 3 columns. The dynamic random access memory is further formed in each of the nine regions other than the central region, and each region includes a memory array having a storage capacity of ^22n-2 bits.

以上のように、このダイナミックランダムアクセスメモリでは、アスペクト比が１：２の長方形の半導体基板の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域に、各領域が２^２Ｎ−２ビットの記憶容量を有するメモリアレイを設ける。したがって、アスペクト比が１：２で２^２Ｎ＋１の記憶容量を有するメモリチップを形成することができ、従来と同様、アスペクト比が１：２のパッケージに高い有効比率で収容することができる。また、半導体基板の中央領域に制御回路などを配置することにより、従来のように制御回路などの寸法がチップの縦・横サイズに影響することがなく、チップの小型化が図られる。 As described above, in this dynamic random access memory, the main surface of a rectangular semiconductor substrate having an aspect ratio of 1: 2 is equally divided into nine regions of 3 rows and 3 columns, and each region other than the central region is divided into each region. A memory array is provided in which the area has a storage capacity of ^22N-2 bits. Therefore, a memory chip having an aspect ratio of 1: 2 and a storage capacity of 2 2 ^{N + 1} can be formed, and can be accommodated in a package having an aspect ratio of 1: 2 at a high effective ratio, as in the past. In addition, by arranging a control circuit or the like in the central region of the semiconductor substrate, the size of the control circuit or the like does not affect the vertical and horizontal sizes of the chip as in the conventional case, and the chip can be downsized.

図１は、この発明の一実施の形態によるＤＲＡＭチップ１の構成を示す平面図である。図１を参照して、このＤＲＡＭチップ１では、アスペクト比が１：２の半導体基板２の主表面がそれぞれアスペクト比が１：２の３行３列の９個の領域に等分割される。 FIG. 1 is a plan view showing a configuration of a DRAM chip 1 according to an embodiment of the present invention. Referring to FIG. 1, in DRAM chip 1, the main surface of semiconductor substrate 2 having an aspect ratio of 1: 2 is equally divided into nine regions of 3 rows and 3 columns having an aspect ratio of 1: 2.

このＤＲＡＭは、上述したように２^２Ｎ＋１ビットの記憶容量を有し、アレイ部の面積すなわちメモリセルＭＣの全面積はＳ×２^２Ｎ＋２となっている。アレイ部は、各々が縦横２^Ｎ−１×２^Ｎ個の面積Ｓの正方形からなる８個のサブアレイ部３に分割される。 As described above, the DRAM has a storage capacity of 2 ^{2N + 1} bits, and the area of the array portion, that is, the total area of the memory cells MC is S × 2 ^{2N + 2} . The array section is divided into eight subarray sections 3 each consisting of 2 ^N−1 × 2 ^N area S squares.

８個のサブアレイ部３は、上記３行３列の９個の領域のうちの中央の領域を除く８個の領域にそれぞれ配置される。中央領域の中央部には制御回路４が集中配置され、制御回路４の周囲にパッド５群が配置される。 The eight subarray units 3 are respectively arranged in eight regions excluding the central region among the nine regions of the above 3 rows and 3 columns. A control circuit 4 is centrally arranged in the central portion of the central region, and a group of pads 5 is arranged around the control circuit 4.

図２（ａ）（ｂ）はＤＲＡＭチップ１が収容されたパッケージ１０の外観を示す図、図３（ａ）（ｂ）はパッケージ１０の内部を示す図である。 2A and 2B are views showing the appearance of the package 10 in which the DRAM chip 1 is accommodated, and FIGS. 3A and 3B are views showing the inside of the package 10.

図２（ａ）（ｂ）および図３（ａ）（ｂ）を参照して、上方から見るとパッケージ１０のアスペクト比がほぼ１：２となっている。パッケージ１０内にはＤＲＡＭチップ１が収容され、ＤＲＡＭチップ１の上方に複数のリードフレーム１１が放射状に配置される。 Referring to FIGS. 2A and 2B and FIGS. 3A and 3B, the aspect ratio of the package 10 is approximately 1: 2 when viewed from above. A DRAM chip 1 is accommodated in the package 10, and a plurality of lead frames 11 are arranged radially above the DRAM chip 1.

各リードフレーム１１の内方端部はボンディングワイヤ１２を介してパッド５に接続され、リードフレーム１１の外方端部はパッケージ１１の長辺部から外部に露出している。制御信号、アドレス信号などはリードフレーム１１群を介して外部からＤＲＡＭチップ１に入力され、読出データがリードフレーム１１群を介してＤＲＡＭチップ１から外部に出力される。 The inner end portion of each lead frame 11 is connected to the pad 5 via the bonding wire 12, and the outer end portion of the lead frame 11 is exposed to the outside from the long side portion of the package 11. Control signals, address signals, and the like are input from the outside to the DRAM chip 1 through the lead frame 11 group, and read data is output from the DRAM chip 1 to the outside through the lead frame 11 group.

他の構成および動作は従来のＤＲＡＭと同様であるので、その説明は繰返さない。
この実施の形態では、アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に分割し、中央領域を除く８個の領域の各々に縦横２^Ｎ−１×２^Ｎ個の面積Ｓの正方形からなるサブアレイ部３を配置し、中央領域に制御回路４およびパッド５群を集中配置する。したがって、チップ１の縦・横サイズがほぼサブアレイ部３のサイズのみで決まり、パッド５および制御回路４のサイズがチップ１の縦・横サイズに影響しなくなる。また、チップ１全体がほぼ１：２のアスペクト比となるため、ほぼ１：２のアスペクト比のパッケージ１０に収容したとき、パッケージ面積に対するチップ面積の有効比率を高めることができ、結果として小さなパッケージ１０に収容することができる。 Since other structures and operations are the same as those of the conventional DRAM, description thereof will not be repeated.
In this embodiment, the main surface of the semiconductor substrate 2 having an aspect ratio of 1: 2 is divided into nine regions of 3 rows and 3 columns, and each of the 8 regions excluding the central region is vertically and horizontally 2 ^N-1 ×. A sub-array unit 3 made up of 2 ^N squares of area S is arranged, and a control circuit 4 and a group of pads 5 are concentratedly arranged in the central region. Therefore, the vertical and horizontal sizes of the chip 1 are determined only by the size of the sub-array unit 3, and the sizes of the pads 5 and the control circuit 4 do not affect the vertical and horizontal sizes of the chip 1. Further, since the entire chip 1 has an aspect ratio of approximately 1: 2, when it is accommodated in the package 10 having an aspect ratio of approximately 1: 2, the effective ratio of the chip area to the package area can be increased, resulting in a small package. 10 can be accommodated.

なお、図４に示すように各サブアレイ部３を各々が縦横２^Ｎ−２×２^Ｎ−１個の面積Ｓの正方形からなる４つのサブアレイ部２１に分割してもよい。また、図５に示すように各サブアレイ部３を各々が縦横２^Ｎ−１×２^Ｎ−１個の正方形からなる２つのサブアレイ部２１に分割してもよい。また、図６に示すように各サブアレイ部３を各々が縦横２^Ｎ−２×２^Ｎ個の２つのサブアレイ部２３に分割してもよい。 In addition, as shown in FIG. 4, each subarray unit 3 may be divided into four subarray units 21 each of which has a square of area ^2N-2 × ^{2N-1 in the} vertical and horizontal directions. Further, as shown in FIG. 5, each subarray unit 3 may be divided into two subarray units 21 each composed of 2 ^N−1 × 2 ^N−1 squares in the vertical and horizontal directions. Further, as shown in FIG. 6, each subarray unit 3 may be divided into two subarray units 23 each having 2 ^N−2 × 2 ^N pieces in the vertical and horizontal directions.

この発明の一実施の形態によるＤＲＡＭチップの構成を示す平面図である。1 is a plan view showing a configuration of a DRAM chip according to an embodiment of the present invention. 図１に示したＤＲＡＭチップが内部に収容されたパッケージの外観を示す図である。It is a figure which shows the external appearance of the package in which the DRAM chip | tip shown in FIG. 1 was accommodated. 図２に示したパッケージの内部を詳細に示す図である。It is a figure which shows the inside of the package shown in FIG. 2 in detail. 図１に示したＤＲＡＭチップの改良例を示す図である。It is a figure which shows the example of improvement of the DRAM chip | tip shown in FIG. 図１に示したＤＲＡＭチップの他の改良例を示す図である。FIG. 10 is a diagram showing another example of improvement of the DRAM chip shown in FIG. 1. 図１に示したＤＲＡＭチップのさらに他の改良例を示す図である。FIG. 14 is a diagram showing still another example of improvement of the DRAM chip shown in FIG. 1. 従来のＤＲＡＭの構成を示すブロック図である。It is a block diagram which shows the structure of the conventional DRAM. 図７に示した行デコーダ、列デコーダおよびメモリマットのチップレイアウトを示す図である。FIG. 8 is a diagram showing a chip layout of the row decoder, column decoder, and memory mat shown in FIG. 7. 図８に示したメモリアレイブロックの構成を詳細に示す図である。FIG. 9 is a diagram showing in detail a configuration of a memory array block shown in FIG. 8. 図８に示したメモリアレイブロックおよびセンスアンプ帯の構成を詳細に示す回路図である。FIG. 9 is a circuit diagram illustrating in detail a configuration of a memory array block and a sense amplifier band illustrated in FIG. 8. ２^２ＮビットのＤＲＡＭのチップレイアウトを例示する平面図である。It is a top view which illustrates the chip layout of 22 ^N bit DRAM. ２^２Ｎ＋１ビットのＤＲＡＭのチップレイアウトを例示する平面図である。2 is a plan view illustrating a chip layout of a ^{22N + 1-} bit DRAM. FIG.

Explanation of symbols

１ＤＲＡＭチップ、２，６０，７０，７３半導体基板、３，２１〜２３，６３〜６５，７１，７２サブアレイ部、４，６１制御回路、５，６２パッド、１０パッケージ、１１リードフレーム、１２ボンディングワイヤ、３１クロック発生回路、３２行および列アドレスバッファ、３３行デコーダ、３４列デコーダ、３５メモリマット、３６メモリアレイ、３７センスアンプ＋入出力制御回路、３８入力バッファ、３９出力バッファ、４０アレイ部、４１，５７転送ゲート、４２，４３，４５，４６，５１，５２，５４〜５６，５８，５９ＮチャネルＭＯＳトランジスタ、４４列選択ゲート、４７センスアンプ、４８，４９ＰチャネルＭＯＳトランジスタ、５３イコライザ、ＭＣメモリセル、ＷＬワード線、ＢＬ，／ＢＬビット線、ＣＳＬ
列選択線、ＭＡメモリアレイブロック、ＳＡセンスアンプ帯。 1 DRAM chip, 2, 60, 70, 73 Semiconductor substrate, 3, 21-23, 63-65, 71, 72 Subarray part, 4, 61 Control circuit, 5, 62 pads, 10 package, 11 Lead frame, 12 Bonding Wire, 31 clock generation circuit, 32 row and column address buffer, 33 row decoder, 34 column decoder, 35 memory mat, 36 memory array, 37 sense amplifier + input / output control circuit, 38 input buffer, 39 output buffer, 40 array section , 41, 57 Transfer gate, 42, 43, 45, 46, 51, 52, 54 to 56, 58, 59 N channel MOS transistor, 44 column select gate, 47 sense amplifier, 48, 49 P channel MOS transistor, 53 equalizer MC memory cell WL word line BL / BL Door line, CSL
Column selection line, MA memory array block, SA sense amplifier band.

Claims

A dynamic random access memory having a storage capacity of 2 ^{2N + 1} bits,
A semiconductor substrate having an aspect ratio of 1: 2 is provided, and the main surface of the semiconductor substrate is equally divided into nine regions of 3 rows and 3 columns,
Furthermore, a dynamic random access memory formed in each region other than the central region of the nine regions, each region including a memory array having a storage capacity of ^22.sup.2n-2 bits.

The memory array includes a plurality of memory cells arranged in a plurality of rows and a plurality of columns, a plurality of word lines provided corresponding to the plurality of rows, and a plurality of bits provided corresponding to the plurality of columns, respectively. Including line pairs,
The dynamic random access memory according to claim 1, wherein each memory cell is arranged at one of two intersections of a corresponding word line and bit line pair.

And a plurality of pads arranged in the central region of the semiconductor substrate,
3. The dynamic random access memory according to claim 1, wherein the plurality of pads are arranged such that the number arranged in the long side direction is larger than the number arranged in the short side direction of the central region.

4. The dynamic random access memory according to claim 1, wherein the semiconductor substrate is housed in a package having an external dimension aspect ratio of 1: 2. 5.

The semiconductor substrate further includes a plurality of leads, and the semiconductor substrate is housed in a package having an external aspect ratio of 1: 2.
Inner end portions of the plurality of leads are respectively connected to the plurality of pads, and outer end portions of the plurality of leads are exposed in the long side direction of the package and are not exposed in the short side direction of the package. The dynamic random access memory according to claim 3.

2. A semiconductor memory device having a storage capacity of ^{2N + 1} bits,
A semiconductor substrate having an aspect ratio of 1: 2 is provided, and the main surface of the semiconductor substrate is equally divided into nine regions of 3 rows and 3 columns,
Further, each of the nine regions is formed in each region other than the central region, and each region includes a memory array having a storage capacity of ^22n-2 bits,
2. The semiconductor memory device, wherein the memory array includes a plurality of memory cells, and each of the plurality of memory cells includes one transistor and one capacitor.

The plurality of memory cells are arranged in a plurality of rows and a plurality of columns,
The memory array further includes a plurality of word lines provided corresponding to the plurality of rows, and a plurality of bit line pairs provided corresponding to the plurality of columns, respectively.
7. The semiconductor memory device according to claim 6, wherein each memory cell is arranged at one of two intersections of the corresponding word line and bit line pair.

And a plurality of pads arranged in the central region of the semiconductor substrate,
8. The semiconductor memory device according to claim 6, wherein the plurality of pads are arranged such that the number arranged in the long side direction is larger than the number arranged in the short side direction of the central region.

The semiconductor memory device according to claim 6, wherein the semiconductor substrate is housed in a package having an external dimension aspect ratio of 1: 2.

The semiconductor substrate further includes a plurality of leads, and the semiconductor substrate is housed in a package having an external aspect ratio of 1: 2.
Inner end portions of the plurality of leads are respectively connected to the plurality of pads, and outer end portions of the plurality of leads are exposed in the long side direction of the package and are not exposed in the short side direction of the package. The semiconductor memory device according to claim 8.