JP2007294715A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
JP2007294715A
JP2007294715A JP2006121751A JP2006121751A JP2007294715A JP 2007294715 A JP2007294715 A JP 2007294715A JP 2006121751 A JP2006121751 A JP 2006121751A JP 2006121751 A JP2006121751 A JP 2006121751A JP 2007294715 A JP2007294715 A JP 2007294715A
Authority
JP
Japan
Prior art keywords
semiconductor device
resin
sealing body
manufacturing
dicing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006121751A
Other languages
Japanese (ja)
Inventor
Fujio Ito
富士夫 伊藤
Hiromichi Suzuki
博通 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2006121751A priority Critical patent/JP2007294715A/en
Publication of JP2007294715A publication Critical patent/JP2007294715A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To increase a margin of a resin molding to improve its reliability. <P>SOLUTION: A method for manufacturing a semiconductor device comprises the steps of forming a plurality of sealed bodies 3 by a plurality of cavities to integrally form a gate resin 3b with the sealed bodies 3 by a communicating gate with a lead frame 10 sandwiched by an upper and a lower mold to supply the resin for sealing into the plurality of cavities mutually communicating through the communicating gate through the communicating gate; and respectively cutting a part of the bodies 3, a part of the gate resin 3b, and a plurality of lead terminals. At that time, the use of the resin molding mold with the depth of the communicating gate and the cavities formed in the identical depth to form the height of the sealed bodies 3 and the gate resin 3b in the same height to heighten the communicating gate to widen the flow path of the communicating gate, which can suppress the hardening acceleration of the sealing resin at the time of resin filling, being able to increase the hardening margin of the resin for sealing. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置の製造方法に関し、特に、スルーゲート方式の樹脂モールディングを行う半導体装置の製造方法に適用して有効な技術に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique effective when applied to a method for manufacturing a semiconductor device that performs through-gate resin molding.

半導体装置において、封止体の外縁部に、リードの列の幅に合わせた幅でリードの外端部の上面を露出させる深さの凹部を設ける。この半導体装置の製造方法において、リードフレームに半導体チップを実装し、リードフレームの装置領域間に位置し、リードの列の幅に合わせた長さで、ダイシング領域よりも幅が広く、リードの外端部の上面に接触するクランプ部を設けた金型に、半導体チップを実装したリードフレームを収容し、封止樹脂を注入して封止体を形成し、リード及び封止体を切断する技術がある（例えば、特許文献１参照）。
特開２００５−３１７８１４号公報（図５） In the semiconductor device, a recess having a depth exposing the upper surface of the outer end portion of the lead is provided in the outer edge portion of the sealing body with a width corresponding to the width of the lead row. In this method of manufacturing a semiconductor device, a semiconductor chip is mounted on a lead frame, is located between the device regions of the lead frame, has a length that matches the width of the lead row, is wider than the dicing region, and is outside the lead. A technology in which a lead frame on which a semiconductor chip is mounted is accommodated in a mold provided with a clamp portion that contacts the upper surface of the end portion, a sealing resin is injected to form a sealing body, and the leads and the sealing body are cut. (For example, refer to Patent Document 1).
Japanese Patent Laying-Open No. 2005-317814 (FIG. 5)

ＱＦＮ（Quad Flat Non-leaded Package) やＳＯＮ（Small Outline Non-leaded package) 等の半導体装置の組み立てにおける樹脂封止工程では、樹脂モールディング方法の一例として、ＭＡＰ（Mold Array Package）方式が広く採用されている。   MAP (Mold Array Package) is widely adopted as an example of resin molding method in resin sealing process in the assembly of semiconductor devices such as QFN (Quad Flat Non-leaded Package) and SON (Small Outline Non-leaded package). ing.

ＭＡＰ方式は、複数のデバイス領域を一括して１つのキャビティで覆って樹脂モールディングを行うものであるが、リードフレーム品におけるＭＡＰ方式の場合は、多数個取り基板（複数のデバイス領域を有するリードフレーム）の裏面に接着層を有するシートを予め密着させてリードの実装面にレジンバリが付着しないようにしてモールドを行っている。   In the MAP method, a plurality of device regions are collectively covered with one cavity and resin molding is performed. However, in the case of the MAP method in a lead frame product, a multi-chip substrate (a lead frame having a plurality of device regions) is used. ) Is adhered in advance to a sheet having an adhesive layer so that resin burrs do not adhere to the lead mounting surface.

つまり、ＭＡＰ方式では多数個取り基板の外縁部しかクランプされない。そのため、多数個取り基板の反りの影響で、樹脂成形金型のクランプ箇所から離れているリードフレームの中央付近のデバイス領域においてリードとシートとの間に隙間ができ易く、この隙間に樹脂が入り込むとレジンバリが形成される。そこで、レジンバリの対策として接着層を有したシートが多数個取り基板の裏面全体を覆うように予め貼り付けてある。これにより、たとえリードフレームが反りの影響でその中央付近が樹脂成形金型（下金型表面）から離れたとしても、シートが接着層を介してリードフレームに貼り付いているため、リードとシートとの間に隙間が生じない。すなわち、リードの実装面にレジンバリが形成されることはない。しかしながら、接着層を有する分だけ、シートのコストが高くなる。   That is, in the MAP method, only the outer edge portion of the multi-chip substrate is clamped. Therefore, due to the warping of the multi-cavity substrate, a gap is likely to be formed between the lead and the sheet in the device region near the center of the lead frame away from the clamp point of the resin molding die, and the resin enters this gap. Resin burr is formed. Therefore, as a countermeasure against resin burrs, a large number of sheets having an adhesive layer are attached in advance so as to cover the entire back surface of the substrate. As a result, even if the lead frame is separated from the resin mold (lower mold surface) due to the warp, the sheet is attached to the lead frame via the adhesive layer. There is no gap between them. That is, no resin burr is formed on the lead mounting surface. However, the cost of the sheet is increased by having the adhesive layer.

一方、ＭＡＰ方式の他にスルーゲート方式と呼ばれる樹脂モールディング方法も知られている。   On the other hand, in addition to the MAP method, a resin molding method called a through gate method is also known.

スルーゲート方式は、相互に連通ゲートを介して繋がる複数のキャビティが形成された樹脂成形金型を用いて、それぞれのデバイス領域を１対１の対応で個々のキャビティで覆って樹脂モールディングを行うものである。したがって、それぞれのデバイス領域の周囲を金型でクランプするため、リードフレームの中央付近におけるクランプ力がＭＡＰ方式よりも強い。これにより、接着層を有していないシートを採用しても、リードフレームの中央付近のデバイス領域におけるリードも、確実にシートに食い込ませることが可能になり、リードの実装面におけるレジンバリの形成を抑制できる。すなわち、接着層を排除できる分だけ、シートのコストを抑えることができる。   The through-gate method uses a resin molding die formed with a plurality of cavities connected to each other via a communication gate, and covers each device region with each cavity in a one-to-one correspondence to perform resin molding. It is. Therefore, since the periphery of each device region is clamped with a mold, the clamping force near the center of the lead frame is stronger than that of the MAP method. As a result, even if a sheet that does not have an adhesive layer is used, the leads in the device area near the center of the lead frame can be securely bited into the sheet, and resin burrs can be formed on the lead mounting surface. Can be suppressed. That is, the cost of the sheet can be reduced by the amount that can eliminate the adhesive layer.

ただし、スルーゲート方式では、連通ゲートを介して複数のキャビティが多連に繋がった金型構造となっており、樹脂充填時には、金型のゲートに設けられた絞りの部分で熱が加わって封止用樹脂の硬化が促進される。その結果、スルーゲート方式では多連化されたキャビティのうち、樹脂が充填される樹脂注入ゲートから最も離れた末端のキャビティで封止用樹脂の未充填不良が発生することが問題となる。   However, the through-gate method has a mold structure in which a plurality of cavities are connected in series via a communication gate, and when resin is filled, heat is applied at the restrictor provided on the mold gate and sealed. Curing of the stopping resin is promoted. As a result, in the through-gate method, there is a problem that a sealing resin unfilled defect occurs in the cavity farthest from the resin injection gate filled with the resin among the multiple cavities.

また、封止体を形成した後、ブレードダイシングを用いて各デバイス領域を分割する切断工程を行う。この切断工程では、リードフレームの表裏を反転させ、ダイシングテープに封止体の表面が接触するように、リードフレームをダイシングテープに固定した状態で行うことが好ましい。これは、切断工程により分割された各半導体装置のテストを行う際、図２７に示すように封止体３の表面がダイシングテープ１７に固定されていれば、切断された各半導体装置のリードは、上を向いた状態でテスト工程に搬送できる。これにより、個片化された半導体装置をテスト用トレイに収納しなおすことなく、容易に各半導体装置のテストが行える。更には、切断した半導体装置をテスト用トレイに収納しなおす工程が排除できるため、半導体装置の製造コストを低減することが可能である。   In addition, after the sealing body is formed, a cutting process for dividing each device region using blade dicing is performed. This cutting step is preferably performed in a state where the lead frame is fixed to the dicing tape so that the front and back of the lead frame are reversed and the surface of the sealing body is in contact with the dicing tape. This is because when the semiconductor devices divided by the cutting process are tested, if the surface of the sealing body 3 is fixed to the dicing tape 17 as shown in FIG. , Can be transported to the test process with facing up. Thus, each semiconductor device can be easily tested without storing the separated semiconductor devices in the test tray. Furthermore, since the step of storing the cut semiconductor device in the test tray can be eliminated, the manufacturing cost of the semiconductor device can be reduced.

しかしながら、図２７に示すように各連通ゲートに形成された封止体Ａの高さが、キャビティによって形成された封止体３の高さより低いと、パッケージを切断（個片化）するダイシング工程（以降、パッケージダイシング工程ともいう）において、ダイシングテープ１７に貼り付けられていない樹脂部分（封止体Ａ）が、切断後に飛散するという問題が発生する。さらに、封止用樹脂の飛散によって、ダイシング用のブレード２０が破損するという問題も起こる。   However, as shown in FIG. 27, when the height of the sealing body A formed in each communication gate is lower than the height of the sealing body 3 formed by the cavity, the dicing process for cutting (separating) the package. In the following (also referred to as a package dicing step), there is a problem that a resin portion (sealing body A) that is not attached to the dicing tape 17 is scattered after cutting. Further, there is a problem that the dicing blade 20 is damaged by the scattering of the sealing resin.

なお、前記特許文献１（特開２００５−３１７８１４号公報）に記載された樹脂モールディング方式は、ＭＡＰ方式であり、したがって、パッケージダイシング工程は、封止体を完全に切断する方式であることから、封止用樹脂の切り残し部が飛散する問題には至らない。すなわち、封止用樹脂が飛散するという記載はない。しかしながら、前記特許文献１はＭＡＰ方式であることから、上記したように、接着層を有するシートを用いて、封止体を形成しなければならない。この結果、半導体装置の低コスト化が困難となる。   In addition, since the resin molding method described in the said patent document 1 (Unexamined-Japanese-Patent No. 2005-317814) is a MAP system, a package dicing process is a system which cut | disconnects a sealing body completely, Therefore It does not lead to a problem that the uncut portion of the sealing resin is scattered. That is, there is no description that the sealing resin is scattered. However, since Patent Document 1 is a MAP method, as described above, a sealing body must be formed using a sheet having an adhesive layer. As a result, it is difficult to reduce the cost of the semiconductor device.

本発明の目的は、樹脂モールディングのマージンを増やしてその信頼性を高めることができる技術を提供することにある。   An object of the present invention is to provide a technique capable of increasing the margin of resin molding and enhancing its reliability.

また、本発明の他の目的は、個片化工程での封止用樹脂の飛散を低減することができる技術を提供することにある。   Another object of the present invention is to provide a technique capable of reducing the scattering of the sealing resin in the singulation process.

また、本発明の他の目的は、半導体装置のコストを低減できる技術を提供することにある。   Another object of the present invention is to provide a technique capable of reducing the cost of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

すなわち、本発明は、リードフレームを樹脂成形金型の上金型と下金型とで挟み込み、連通ゲートを介して相互に繋がる複数のキャビティ内に連通ゲートを介して封止用樹脂を供給して、複数のキャビティにより複数の第１封止体を形成し、かつ連通ゲートにより第２封止体を第１封止体と一体で形成する工程と、第１封止体の一部、第２封止体の一部及び複数のリード端子それぞれを切断する工程とを有する。その際、連通ゲートとキャビティが同じ深さに形成された樹脂成形金型を用いることにより、封止体を形成する工程で第１封止体と第２封止体とを同じ高さに形成するものである。   That is, according to the present invention, the lead frame is sandwiched between the upper mold and the lower mold of the resin mold, and the sealing resin is supplied to the plurality of cavities interconnected via the communication gate via the communication gate. Forming a plurality of first sealing bodies by a plurality of cavities and forming the second sealing body integrally with the first sealing body by a communication gate, a part of the first sealing body, 2 cutting a part of the sealing body and each of the plurality of lead terminals. At that time, the first sealing body and the second sealing body are formed at the same height in the process of forming the sealing body by using a resin mold in which the communication gate and the cavity are formed at the same depth. To do.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

連通ゲートとキャビティが同じ深さに形成された樹脂成形金型を用いて樹脂封止することにより、連通ゲートが高くなって連通ゲートの流路が広がるため、樹脂充填時の封止用樹脂の硬化促進を抑制することができる。これにより、封止用樹脂の硬化マージンを増やすことができ、その結果、スルーゲート方式の樹脂モールディングにおいて、キャビティを連通ゲートを介して多連化した際にも、末端のキャビティでの封止用樹脂の未充填不良の発生を無くすことができる。これにより、スルーゲート方式の樹脂モールディングにおける信頼性を高めることができる。   By sealing the resin with a resin mold in which the communication gate and cavity are formed at the same depth, the communication gate becomes higher and the flow path of the communication gate is expanded. Curing acceleration can be suppressed. As a result, the curing margin of the sealing resin can be increased. As a result, in the case of through-molding resin molding, even when multiple cavities are connected via the communication gate, sealing at the terminal cavity is possible. Occurrence of unfilled resin can be eliminated. Thereby, the reliability in the resin molding of a through gate system can be improved.

また、連通ゲートとキャビティが同じ深さに形成された樹脂成形金型を用いて樹脂封止することにより、キャビティによって形成される第１封止体と、連通ゲートによって形成される第２封止体とを同じ高さに形成することができる。これにより、パッケージダイシング時に、第１封止体と第２封止体のそれぞれの表面をダイシングテープに貼り付けた状態で切断することができ、切断後の封止用樹脂の破片（切り残し部）の飛散を低減することが可能になり、個片化工程での封止用樹脂の飛散を低減することができる。   Further, by sealing with a resin molding die in which the communication gate and the cavity are formed at the same depth, the first sealing body formed by the cavity and the second sealing formed by the communication gate The body can be formed at the same height. Thereby, at the time of package dicing, each surface of a 1st sealing body and a 2nd sealing body can be cut | disconnected in the state affixed on the dicing tape, and the fragment (uncut part) of sealing resin after cutting | disconnection ) Can be reduced, and the scattering of the sealing resin in the singulation process can be reduced.

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。   Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。   Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

（実施の形態）
図１は本発明の実施の形態の半導体装置の製造方法で用いられるリードフレームの構造の一例を示す部分平面図、図２は図１に示すＡ部の構造を示す拡大平面図、図３は図２に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図４は本発明の実施の形態の半導体装置の組み立てにおけるダイボンディング後の２連部分の構造の一例を示す平面図、図５は図４に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。また、図６は本発明の実施の形態の半導体装置の組み立てにおけるワイヤボンディング後の２連部分の構造の一例を示す平面図、図７は図６に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。さらに、図８は本発明の実施の形態の半導体装置の組み立ての樹脂封止工程で用いられる樹脂成形金型の構造の一例を示す平面図、図９は図８に示すＢ部の構造を示す拡大部分平面図、図１０は図８に示すＣ−Ｃ線に沿って切断した断面の構造を示す部分断面図、図１１は本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング状態の構造の一例をリード端子部分で切断して示す断面図である。 (Embodiment)
FIG. 1 is a partial plan view showing an example of the structure of a lead frame used in the method of manufacturing a semiconductor device according to the embodiment of the present invention, FIG. 2 is an enlarged plan view showing the structure of part A shown in FIG. FIG. 4 is a cross-sectional view showing the structure of a cross section cut along the line AA shown in FIG. 2, and FIG. 4 is a plan view showing an example of the structure of the double portion after die bonding in the assembly of the semiconductor device of the embodiment of the present invention. 5 is a cross-sectional view showing a cross-sectional structure cut along the line AA shown in FIG. FIG. 6 is a plan view showing an example of the structure of the two continuous portions after wire bonding in the assembly of the semiconductor device according to the embodiment of the present invention, and FIG. 7 is a cross section cut along the line AA shown in FIG. It is sectional drawing which shows this structure. Further, FIG. 8 is a plan view showing an example of the structure of a resin molding die used in the resin sealing step for assembling the semiconductor device according to the embodiment of the present invention, and FIG. 9 shows the structure of part B shown in FIG. FIG. 10 is a partial cross-sectional view showing a cross-sectional structure cut along line CC shown in FIG. 8, and FIG. 11 is a resin molding structure in the assembly of the semiconductor device according to the embodiment of the present invention. It is sectional drawing which cuts and shows an example in a lead terminal part.

また、図１２は本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング状態の構造の一例を図８のＡ−Ａ線に沿って切断して示す断面図、図１３は本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング後の２連部分の構造の一例を内部を透過して示す平面図、図１４は図１３のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。さらに、図１５は本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を図８のＡ−Ａ線に沿って切断して示す断面図、図１６は本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を図９のＡ−Ａ線に沿って切断して示す断面図である。   12 is a cross-sectional view showing an example of the structure of the resin molding state in assembling the semiconductor device according to the embodiment of the present invention, cut along line AA in FIG. 8, and FIG. FIG. 14 is a cross-sectional view showing a cross-sectional structure taken along the line AA of FIG. 13, and FIG. 14 is a cross-sectional view taken along line AA in FIG. 13. It is. Further, FIG. 15 is a sectional view showing an example of the structure after resin molding in assembling the semiconductor device according to the embodiment of the present invention, cut along the line AA in FIG. 8, and FIG. FIG. 10 is a cross-sectional view showing an example of a structure after resin molding in assembling the semiconductor device of the embodiment, cut along line AA in FIG. 9.

さらに、図１７は本発明の実施の形態の半導体装置の組み立てにおける外装めっき形成後の２連部分の構造の一例を内部を透過して示す平面図、図１８は図１７のＡ−Ａ線に沿って切断した断面の構造を示す断面図、図１９は本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング時の４連部分の構造の一例を示す断面図である。また、図２０は本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング後の構造の一例を示す断面図、図２１は本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング時の構造の一例を図８のＡ−Ａ線に沿って切断して示す断面図、、図２２は本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング時の構造の一例を図９のＡ−Ａ線に沿って切断して示す断面図である。さらに、図２３は本発明の実施の形態の変形例のパッケージダイシング時の構造を図９のＡ−Ａ線に沿って切断して示す断面図、図２４は本発明の実施の形態における変形例のリードフレームの構造を示す平面図、図２５は図２４に示すＡ部の構造を示す拡大平面図、図２６は図２５に示すＢ部の構造を示す拡大平面図である。   Further, FIG. 17 is a plan view showing an example of the structure of the two continuous portions after forming the exterior plating in the assembly of the semiconductor device according to the embodiment of the present invention, and FIG. 18 is taken along the line AA of FIG. FIG. 19 is a cross-sectional view showing an example of the structure of quadruple portions during package dicing in the assembly of the semiconductor device according to the embodiment of the present invention. 20 is a cross-sectional view showing an example of the structure after package dicing in the assembly of the semiconductor device according to the embodiment of the present invention. FIG. 21 shows the structure during package dicing in the assembly of the semiconductor device according to the embodiment of the present invention. FIG. 22 is a cross-sectional view showing an example cut along line AA in FIG. 8; FIG. 22 is an example of a structure at the time of package dicing in assembling the semiconductor device according to the embodiment of the present invention; It is sectional drawing cut | disconnected and shown along. Further, FIG. 23 is a cross-sectional view showing the structure at the time of package dicing according to a modification of the embodiment of the present invention cut along the line AA in FIG. 9, and FIG. FIG. 25 is an enlarged plan view showing the structure of part A shown in FIG. 24, and FIG. 26 is an enlarged plan view showing the structure of part B shown in FIG.

本実施の形態は、リードフレームを用いた半導体装置の組み立てにおいて、特にスルーゲート方式で樹脂モールディングを行う半導体装置の組み立てに関するものである。なお、本実施の形態では、前記半導体装置の一例として、図２０に示すような表面実装型で、かつノンリード型の小型の半導体パッケージであるＱＦＮ１を取り上げて説明する。ＱＦＮ１は、半導体チップ２の周囲に配置された複数のリード端子５が４つの方向に分散して配置されたリード４方向タイプのものである。   The present embodiment relates to the assembly of a semiconductor device that performs resin molding using a through gate method in the assembly of a semiconductor device using a lead frame. In the present embodiment, as an example of the semiconductor device, QFN1, which is a surface mount type and non-lead type small semiconductor package as shown in FIG. 20, will be described. The QFN 1 is of a lead 4-direction type in which a plurality of lead terminals 5 arranged around the semiconductor chip 2 are distributed in four directions.

まず、図２０に示すＱＦＮ１の構成について説明すると、ＱＦＮ１に組み込まれる半導体チップ２は、金属製の薄板状のチップ搭載部であるタブ４の上面に搭載された状態で封止本体（第１封止体）３の平面方向の略中央部に配置されており、例えば、Ａｇペースト１４等のダイボンド材を介してタブ４の上面に固着されている。タブ４は、複数種類の大きさの半導体チップ２を搭載可能とするために、その径を半導体チップ２の径よりも小さくした、いわゆる小タブ構造で構成されている。ただし、タブ４の径が半導体チップ２の径よりも大きい、いわゆる大タブ構造を採用してもよい。タブ４は、これと一体に形成され、かつ封止本体３のコーナー部方向に延在する４本の吊りリード８（図１参照）によって支持されている。   First, the structure of the QFN 1 shown in FIG. 20 will be described. The semiconductor chip 2 incorporated in the QFN 1 is mounted on the upper surface of the tab 4 which is a metal thin plate-shaped chip mounting portion (first sealing body). The stop body 3 is disposed at a substantially central portion in the plane direction, and is fixed to the upper surface of the tab 4 via a die bond material such as an Ag paste 14. The tab 4 has a so-called small tab structure in which the diameter is smaller than the diameter of the semiconductor chip 2 so that a plurality of types of semiconductor chips 2 can be mounted. However, a so-called large tab structure in which the diameter of the tab 4 is larger than the diameter of the semiconductor chip 2 may be adopted. The tab 4 is formed integrally therewith and supported by four suspension leads 8 (see FIG. 1) extending in the direction of the corner of the sealing body 3.

また、半導体チップ２が搭載されたタブ４の周囲には、複数本のリード端子５がほぼ等間隔で配置されている。これらのリード端子５は、それぞれの一端部側（半導体チップ２に近い側）が、導電性のワイヤであるＡｕワイヤ６を介して半導体チップ２の主面の表面電極であるボンディングパッド７（図６参照）と電気的に接続されており、それとは反対側の他端部側が、封止本体３の側面で終端している。   In addition, a plurality of lead terminals 5 are arranged at almost equal intervals around the tab 4 on which the semiconductor chip 2 is mounted. Each of the lead terminals 5 has a bonding pad 7 (FIG. 5) whose one end side (side closer to the semiconductor chip 2) is a surface electrode on the main surface of the semiconductor chip 2 via an Au wire 6 that is a conductive wire. 6), and the other end portion opposite to the end is terminated at the side surface of the sealing body 3.

また、図示しないが、リード端子５のそれぞれは、半導体チップ２との距離を短くするために、一端部側（半導体チップ２に近い側）がタブ４の近傍まで引き回されている。なお、リード端子５は、タブ４及び吊りリード８等と同一の金属からなり、その厚さは、例えば0.１５ｍｍ程度である。   Although not shown, each of the lead terminals 5 has one end side (side closer to the semiconductor chip 2) routed to the vicinity of the tab 4 in order to shorten the distance from the semiconductor chip 2. The lead terminal 5 is made of the same metal as the tab 4 and the suspension lead 8, and the thickness thereof is, for example, about 0.15 mm.

また、各リード端子５は、図１８に示すように封止本体３の裏面に露出する露出面５ｃを備えた端子部５ａと、ハーフエッチング加工によって端子部５ａより薄く形成された薄肉部５ｂとを有しており、薄肉部５ｂは、その厚さが、例えば、0.０７５ｍｍ程度であり、封止本体３の内部に埋め込まれてその全周が樹脂によって覆われている。   Each lead terminal 5 includes a terminal portion 5a having an exposed surface 5c exposed on the back surface of the sealing body 3 as shown in FIG. 18, and a thin portion 5b formed thinner than the terminal portion 5a by half etching. The thin portion 5b has a thickness of about 0.075 mm, for example, and is embedded in the sealing body 3 and covered with resin.

また、封止本体３の側面には、リード端子５の他端部と吊りリード８の先端部とが露出している。封止本体３の側面に露出したリード端子５の他端部及び吊りリード８の先端部は、それぞれの全周（上面、下面および両側面）が封止本体３を構成する樹脂によって覆われている。さらに、封止本体３の側面にはその全周に亘って図２０に示すような傾斜部３ａが形成されている。   Further, the other end of the lead terminal 5 and the tip of the suspension lead 8 are exposed on the side surface of the sealing body 3. The other end of the lead terminal 5 exposed on the side surface of the sealing body 3 and the tip of the suspension lead 8 are covered with the resin constituting the sealing body 3 on the entire circumference (upper surface, lower surface and both side surfaces). Yes. Furthermore, an inclined portion 3a as shown in FIG. 20 is formed on the side surface of the sealing body 3 over the entire circumference.

なお、後述するように、本実施の形態のＱＦＮ１は、半導体チップ２、タブ４、リード端子５及び吊りリード８を樹脂モールディングして封止本体３を成形した後、封止本体３の外部に露出したリード端子５及び吊りリード８をダイサー（ブレード１６）で切断することによって製造されるものである。そこで、リード端子５及び吊りリード８をダイサーで切断する際、樹脂で覆われた薄肉部５ｂの領域で切断することにより、リード端子５の他端部及び吊りリード８の先端部のそれぞれの全周が樹脂で覆われるように切断され、これによって、リード端子５及び吊りリード８のそれぞれの切断面に金属バリが発生する不良を防ぐことができる。   As will be described later, the QFN 1 of the present embodiment forms the sealing body 3 by molding the semiconductor chip 2, the tab 4, the lead terminal 5, and the suspension lead 8 to form the sealing body 3. The exposed lead terminals 5 and suspension leads 8 are manufactured by cutting with a dicer (blade 16). Therefore, when the lead terminal 5 and the suspension lead 8 are cut with a dicer, all of the other end portion of the lead terminal 5 and the tip end portion of the suspension lead 8 are cut by cutting in the region of the thin portion 5b covered with resin. The periphery is cut so as to be covered with the resin, thereby preventing the occurrence of a metal burr on the cut surfaces of the lead terminal 5 and the suspension lead 8.

すなわち、樹脂でくるまれた状態のリード端子５の薄肉部５ｂを切断することにより、ドレス作用によってダイシングのブレード（図１９参照）１６の目詰まりを防止することができ、その結果、各リード端子５の切断面に金属バリが発生する不良を防ぐことができる。   That is, by cutting the thin portion 5b of the lead terminal 5 wrapped in the resin, the clogging of the dicing blade (see FIG. 19) 16 can be prevented by the dressing action. As a result, each lead terminal It is possible to prevent the occurrence of metal burrs on the cut surface 5.

なお、リード端子５及び吊りリード８をダイサーで切断する際には、封止本体３の表面の外縁部の外側の傾斜部３ａの領域で切断するため、封止本体３の側面にはその全周に亘って傾斜部３ａが形成される。   When the lead terminal 5 and the suspension lead 8 are cut with a dicer, the cutting is performed in the region of the inclined portion 3a outside the outer edge portion of the surface of the sealing body 3, so An inclined portion 3a is formed over the circumference.

また、封止本体３の裏面（基板実装面）は、四角形に形成されており、前記裏面の周縁部の４辺それぞれに沿って複数のリード端子５の端子部５ａの露出面５ｃが露出しており、これらが外部端子となっている。さらに、各露出面５ｃには、外装めっきとして、例えば、厚さ0.０１０ｍｍ程度の半田めっき９が形成されている。   Further, the back surface (substrate mounting surface) of the sealing body 3 is formed in a quadrangular shape, and the exposed surfaces 5c of the terminal portions 5a of the plurality of lead terminals 5 are exposed along the four sides of the peripheral portion of the back surface. These are external terminals. Furthermore, on each exposed surface 5c, for example, solder plating 9 having a thickness of about 0.010 mm is formed as exterior plating.

なお、ＱＦＮ１の組み立ての樹脂封止工程では、後述するように図１１に示すようなシート１５を用いた樹脂モールディングを行っている。すなわち、下金型１３ｂ上にシート１５を配置して、樹脂モールディング時に各リード端子５をシート１５にめり込ませてモールドを行っている。その際の各リード端子５のシート１５へのめり込み量は、約0.０１０ｍｍ〜0.０２０ｍｍであり、樹脂モールディング後、封止本体３の裏面から各リード端子５の端子部５ａが0.０１０ｍｍ〜0.０２０ｍｍ突出することになる。さらに、各リード端子５に、外装めっきとして、厚さ0.０１０ｍｍ程度の半田めっき９が形成されるため、本実施の形態のＱＦＮ１の各リード端子５のスタンドオフは、約0.０２０ｍｍ〜0.０３０ｍｍである。   In the resin sealing process of assembling QFN 1, resin molding using a sheet 15 as shown in FIG. 11 is performed as will be described later. That is, the sheet 15 is disposed on the lower mold 13b, and molding is performed by inserting each lead terminal 5 into the sheet 15 during resin molding. In this case, the amount of each lead terminal 5 embedded in the sheet 15 is about 0.010 mm to 0.020 mm, and after resin molding, the terminal portion 5a of each lead terminal 5 from the back surface of the sealing body 3 is 0.010 mm to 0.010 mm. It will project 0.020 mm. Further, since each lead terminal 5 is provided with a solder plating 9 having a thickness of about 0.010 mm as an exterior plating, the standoff of each lead terminal 5 of the QFN 1 of the present embodiment is about 0.020 mm to 0 mm. 0.030 mm.

次に、本実施の形態のＱＦＮ１の組み立てについて説明する。   Next, the assembly of QFN 1 of the present embodiment will be described.

まず、図１〜図３に示すように、吊りリード８によって支持されたチップ搭載部であるタブ４と、タブ４の周囲に配置された複数のリード端子５と、複数のリード端子５の配列方向に沿った方向のリード端子間（隣接するそれぞれのデバイス領域におけるリード端子群の間）に配置されたタイバー１０ａと、複数のリード端子５の外側に配置された枠部１０ｂとを有する図１に示すようなリードフレーム１０を準備する。   First, as shown in FIGS. 1 to 3, the tab 4 that is a chip mounting portion supported by the suspension leads 8, the plurality of lead terminals 5 arranged around the tab 4, and the arrangement of the plurality of lead terminals 5 1 having a tie bar 10a disposed between lead terminals in a direction along a direction (between lead terminal groups in adjacent device regions) and a frame portion 10b disposed outside the plurality of lead terminals 5. A lead frame 10 as shown in FIG.

なお、リードフレーム１０は、マトリクス配列で複数のデバイス領域１０ｄが形成されたマトリクスフレーム（多数個取り基板）でもある。本実施の形態の半導体装置の組み立てで用いられるリードフレーム１０は、スルーゲート方式の樹脂モールディングに対応するものであるが、隣り合ったデバイス領域１０ｄは、図２に示すようにタイバー１０ａのみによって仕切られている。すなわち、隣接するデバイス領域１０ｄ間にタイバー１０ａが延在して配置されており、このタイバー１０ａの延在方向に対してその両側にそれぞれのデバイス領域１０ｄのリード端子５が一列に並んで複数設けられている。   The lead frame 10 is also a matrix frame (multiple substrate) in which a plurality of device regions 10d are formed in a matrix arrangement. The lead frame 10 used in the assembly of the semiconductor device of the present embodiment corresponds to through-gate resin molding, but the adjacent device region 10d is partitioned only by the tie bar 10a as shown in FIG. It has been. That is, a tie bar 10a extends between adjacent device regions 10d, and a plurality of lead terminals 5 of each device region 10d are provided in a line on both sides with respect to the extending direction of the tie bar 10a. It has been.

また、リードフレーム１０の各リード端子５には、図３に示すように、ハーフエッチングによって薄肉部５ｂが形成されている。   Moreover, as shown in FIG. 3, the thin part 5b is formed in each lead terminal 5 of the lead frame 10 by half etching.

その後、図４に示すように半導体チップ２の搭載であるダイボンディングを行う。ここでは、図５に示すように、Ａｇペースト１４等のダイボンディング材を介してタブ４上に半導体チップ２を固着する。   Thereafter, as shown in FIG. 4, die bonding, which is mounting of the semiconductor chip 2, is performed. Here, as shown in FIG. 5, the semiconductor chip 2 is fixed onto the tab 4 via a die bonding material such as an Ag paste 14.

その後、図６及び図７に示すように、ワイヤボンディングを行う。すなわち、半導体チップ２の表面電極であるボンディングパッド７とこれに対応するリード端子５とを導電性のワイヤであるＡｕワイヤ６によって電気的に接続する。   Thereafter, wire bonding is performed as shown in FIGS. That is, the bonding pads 7 that are the surface electrodes of the semiconductor chip 2 and the corresponding lead terminals 5 are electrically connected by the Au wires 6 that are conductive wires.

ワイヤボンディング終了後、樹脂封止を行う。本実施の形態のＱＦＮ１の封止工程では、図８に示すようなスルーゲート方式の上金型１３ａを用いて樹脂モールディングを行う。スルーゲート方式は、スルーゲート（連通ゲート）１３ｅを介して相互に繋がる複数のキャビティ１３ｃが格子状配列で形成された上金型１３ａを用いて、図１１に示すように、それぞれのデバイス領域１０ｄ（図１参照）を１対１の対応で個々のキャビティ１３ｃで覆って樹脂モールディングを行うものである。   Resin sealing is performed after wire bonding. In the sealing step of the QFN 1 of the present embodiment, resin molding is performed using a through gate type upper mold 13a as shown in FIG. In the through gate method, as shown in FIG. 11, each of the device regions 10d is formed by using an upper mold 13a in which a plurality of cavities 13c connected to each other through a through gate (communication gate) 13e are formed in a lattice arrangement. Resin molding is performed by covering each cavity 13c (see FIG. 1) with a one-to-one correspondence.

さらに、本実施の形態では、シート１５を用いた樹脂モールディングを行う場合を説明する。   Further, in the present embodiment, a case where resin molding using the sheet 15 is performed will be described.

まず、図１１に示すような上金型１３ａと、この上金型１３ａと一対を成す下金型１３ｂとを有する樹脂成形金型１３を準備する。なお、上金型１３ａには、図１のリードフレーム１０のマトリクス配列のデバイス領域１０ｄに対応して複数のキャビティ１３ｃが図８に示すようにマトリクス配列で形成されている。さらに、キャビティ１３ｃの平面形状は、例えば方形状であり、本実施の形態では四角形に形成されている。また、キャビティ１３ｃ間を繋ぐスルーゲート１３ｅは、各キャビティ１３ｃの角部に形成されている。そこで、樹脂の注入・流動方向に対して対角線方向に隣接するキャビティ１３ｃ同士がスルーゲート１３ｅを介して繋がっている。   First, a resin mold 13 having an upper mold 13a as shown in FIG. 11 and a lower mold 13b paired with the upper mold 13a is prepared. In the upper mold 13a, a plurality of cavities 13c are formed in a matrix arrangement corresponding to the device areas 10d in the matrix arrangement of the lead frame 10 in FIG. 1, as shown in FIG. Furthermore, the planar shape of the cavity 13c is, for example, a square shape, and is formed in a quadrangular shape in the present embodiment. The through gates 13e that connect the cavities 13c are formed at the corners of the cavities 13c. Therefore, the cavities 13c adjacent to each other in the diagonal direction with respect to the resin injection / flow direction are connected to each other through the through gate 13e.

また、複数のキャビティ１３ｃのうち、最外周に配置されたキャビティ１３ｃには、エアベント１３ｆが設けられている。さらに、所定方向の端部に配置されたキャビティ１３ｃには封止用樹脂１２を注入するゲート１３ｄが形成されており、ゲート１３ｄと反対側の端部のキャビティ１３ｃには、図９に示すように樹脂及び気泡を逃がすフローキャビティ（凹部）１３ｇがスルーゲート１３ｅを介して形成されている。すなわち、フローキャビティ１３ｇは、上金型１３ａのリードフレーム１０の枠部１０ｂに対応した領域に形成されている。さらに、フローキャビティ１３ｇにはその内部の気泡を金型外に送り出すエアベント１３ｆが設けられている。   Moreover, the air vent 13f is provided in the cavity 13c arrange | positioned among the several cavities 13c at the outermost periphery. Furthermore, a gate 13d for injecting the sealing resin 12 is formed in the cavity 13c arranged at the end in the predetermined direction, and the cavity 13c at the end opposite to the gate 13d is formed as shown in FIG. A flow cavity (concave portion) 13g for allowing resin and bubbles to escape is formed through a through gate 13e. That is, the flow cavity 13g is formed in a region corresponding to the frame portion 10b of the lead frame 10 of the upper mold 13a. Further, the flow cavity 13g is provided with an air vent 13f for sending out the bubbles inside the flow cavity 13g.

ここで、上金型１３ａに形成されたスルーゲート１３ｅ及びフローキャビティ１３ｇは、図１０に示すように、複数のキャビティ１３ｃと同じ深さに形成されている。すなわち、本実施の形態の樹脂成形金型１３の上金型１３ａでは、複数のキャビティ１３ｃと、複数のスルーゲート１３ｅと、複数のフローキャビティ１３ｇが同じ深さで形成されている。したがって、樹脂封止工程では、キャビティ１３ｃによって形成される封止本体（第１封止体）３、スルーゲート１３ｅによって形成されるゲートレジン（第２封止体）３ｂ及びフローキャビティ１３ｇによって形成されるフローキャビティレジン（第３封止体）３ｃが同じ高さに形成される。   Here, the through gate 13e and the flow cavity 13g formed in the upper mold 13a are formed at the same depth as the plurality of cavities 13c, as shown in FIG. That is, in the upper mold 13a of the resin molding mold 13 of the present embodiment, the plurality of cavities 13c, the plurality of through gates 13e, and the plurality of flow cavities 13g are formed at the same depth. Therefore, in the resin sealing step, the sealing body (first sealing body) 3 formed by the cavity 13c, the gate resin (second sealing body) 3b formed by the through gate 13e, and the flow cavity 13g are formed. The flow cavity resin (third sealing body) 3c is formed at the same height.

これにより、図１９及び図２１に示すように、パッケージダイシング工程で、ブレード１６によって個片化のための切断を行う際に、樹脂成形金型１３から封止体３を取り出した後に反転させ、封止本体３の表面（上面）とゲートレジン３ｂの表面（上面）とフローキャビティレジン３ｃの表面（上面）とをダイシングテープ１７に貼り付けた状態で切断することができる。   Accordingly, as shown in FIGS. 19 and 21, in the package dicing process, when cutting for individualization by the blade 16, the sealing body 3 is taken out from the resin molding die 13 and inverted, The surface (upper surface) of the sealing body 3, the surface (upper surface) of the gate resin 3 b, and the surface (upper surface) of the flow cavity resin 3 c can be cut in a state of being attached to the dicing tape 17.

すなわち、本実施の形態の半導体装置の製造方法における樹脂封止工程では、リードフレーム１０上に封止用樹脂１２によって形成される全ての封止体それぞれの一部を同じ高さに形成し、その後のパッケージダイシング工程で個片化のための切断を行う際に、各封止体の少なくとも一部をダイシングテープ１７に貼り付けた状態で切断することで、リードフレーム１０上の各封止体の切断後の飛散を防止することができる。この飛散防止可能である理由については、後ほど詳細に説明する。   That is, in the resin sealing step in the semiconductor device manufacturing method of the present embodiment, a part of each of the sealing bodies formed by the sealing resin 12 on the lead frame 10 is formed at the same height, When cutting for individualization in a subsequent package dicing step, each sealing body on the lead frame 10 is cut by cutting at least a part of each sealing body on the dicing tape 17. Scattering after cutting can be prevented. The reason why this scattering can be prevented will be described in detail later.

なお、本実施の形態では、リードフレーム１０の枠部１０ｂ上に形成される封止体の一例として、フローキャビティ１３ｇによって形成されるフローキャビティレジン３ｃを取り上げて説明する。   In the present embodiment, the flow cavity resin 3c formed by the flow cavity 13g will be described as an example of the sealing body formed on the frame portion 10b of the lead frame 10.

樹脂封止工程では、まず、図１１に示すように、下金型１３ｂ上にシート１５を配置した状態でリードフレーム１０を樹脂成形金型１３の上金型１３ａと下金型１３ｂとで挟み込んでクランプする。さらに、図１２に示すように、上金型１３ａと下金型１３ｂとの間に形成され、かつスルーゲート１３ｅを介して相互に繋がる複数のキャビティ１３ｃ内にゲート１３ｄから封止用樹脂１２を供給して、キャビティ１３ｃ内に封止用樹脂１２を充填する。   In the resin sealing step, first, as shown in FIG. 11, the lead frame 10 is sandwiched between the upper mold 13a and the lower mold 13b of the resin molding mold 13 with the sheet 15 disposed on the lower mold 13b. Clamp with Furthermore, as shown in FIG. 12, the sealing resin 12 is formed from the gate 13d into a plurality of cavities 13c formed between the upper mold 13a and the lower mold 13b and connected to each other through the through gate 13e. Then, the sealing resin 12 is filled in the cavity 13c.

その際、対角線方向に隣接するキャビティ１３ｃ及びフローキャビティ１３ｇがそれぞれスルーゲート１３ｅを介して連通しているため、封止本体３、ゲートレジン３ｂ及びフローキャビティレジン３ｃを一体で形成することができる。さらに、上金型１３ａのキャビティ１３ｃ、スルーゲート１３ｅ及びフローキャビティ１３ｇが同じ深さに形成されているため、図１３〜図１６に示すように、封止本体３、ゲートレジン３ｂ及びフローキャビティレジン３ｃを同じ高さに形成することができる。   At this time, since the cavity 13c and the flow cavity 13g adjacent to each other in the diagonal direction communicate with each other through the through gate 13e, the sealing body 3, the gate resin 3b, and the flow cavity resin 3c can be integrally formed. Furthermore, since the cavity 13c, the through gate 13e, and the flow cavity 13g of the upper mold 13a are formed at the same depth, as shown in FIGS. 13 to 16, the sealing body 3, the gate resin 3b, and the flow cavity resin 3c can be formed at the same height.

また、リードフレーム１０上において、ゲートレジン３ｂは、対角線方向に隣あった封止本体３間のコーナー部に形成されており、さらに、フローキャビティレジン３ｃは、枠部１０ｂ上に形成されている。   On the lead frame 10, the gate resin 3b is formed at the corner between the sealing bodies 3 adjacent to each other in the diagonal direction, and the flow cavity resin 3c is formed on the frame 10b. .

なお、スルーゲート方式では、樹脂注入時に、キャビティ１３ｃの周囲直近を上金型１３ａと下金型１３ｂとでクランプするため、クランプ力を強くすることができ、これによって、レジンバリの形成を抑制できる。さらに、接着層を有していないシート１５の採用が可能になるため、シート１５のコストを抑えることができる。   In the through-gate method, when the resin is injected, the immediate vicinity of the cavity 13c is clamped by the upper mold 13a and the lower mold 13b, so that the clamping force can be increased, thereby suppressing the formation of resin burrs. . Furthermore, since the sheet 15 having no adhesive layer can be used, the cost of the sheet 15 can be reduced.

また、樹脂モールディングにより、半導体チップ２とＡｕワイヤ６とリード端子５の薄肉部５ｂを封止本体３内に埋め込むことができる。   Moreover, the thin part 5b of the semiconductor chip 2, the Au wire 6, and the lead terminal 5 can be embedded in the sealing body 3 by resin molding.

樹脂モールディング終了後、封止本体３とゲートレジン３ｂとフローキャビティレジン３ｃが一体で形成されたリードフレーム１０を金型内から取り出す。なお、樹脂モールディング時に、シート１５にリード端子５をめり込ませて樹脂モールディングを行うことで、封止本体３の裏面からリード端子５を突出させることができる。   After the resin molding is completed, the lead frame 10 in which the sealing body 3, the gate resin 3b, and the flow cavity resin 3c are integrally formed is taken out from the mold. In addition, at the time of resin molding, the lead terminal 5 can be protruded from the back surface of the sealing body 3 by inserting the lead terminal 5 into the sheet 15 and performing resin molding.

その後、図１７及び図１８に示すように、封止本体３の裏面から突出した複数のリード端子５それぞれの露出面５ｃに外装めっきを形成する。ここでは、外装めっきとして半田めっき９を形成する。   Thereafter, as shown in FIGS. 17 and 18, exterior plating is formed on the exposed surfaces 5 c of the plurality of lead terminals 5 protruding from the back surface of the sealing body 3. Here, solder plating 9 is formed as exterior plating.

その後、図１９、図２１及び図２２に示すように、ダイシングによる個片化（以降、パッケージダイシングともいう）を行う。まず、封止本体３、ゲートレジン３ｂ及びフローキャビティレジン３ｃの表面側に、ダイシング用治具１８に保持されたダイシングテープ１７を貼り付ける。   After that, as shown in FIGS. 19, 21, and 22, individualization by dicing (hereinafter also referred to as package dicing) is performed. First, the dicing tape 17 held by the dicing jig 18 is attached to the surface side of the sealing body 3, the gate resin 3b, and the flow cavity resin 3c.

これによって、リードフレーム１０上の封止本体３、ゲートレジン３ｂ及びフローキャビティレジン３ｃそれぞれの表面をダイシングテープ１７に貼り付けた状態でパッケージダイシングを行う。その際、封止本体３の裏面側からダイシング用のブレード１６を進入させて、封止本体３の一部、ゲートレジン３ｂの一部、複数のリード端子５及びフローキャビティレジン３ｃの一部を切断して個片化する。封止本体３の裏面側からダイシングを行うのは、切断分離した後も各半導体装置のリード端子５の露出面５ｃが上面を向いた状態で搬送できるため、テスト工程が容易になる。   Thus, package dicing is performed in a state where the surfaces of the sealing body 3, the gate resin 3b, and the flow cavity resin 3c on the lead frame 10 are attached to the dicing tape 17. At that time, a dicing blade 16 is made to enter from the back side of the sealing body 3, and a part of the sealing body 3, a part of the gate resin 3b, a plurality of lead terminals 5, and a part of the flow cavity resin 3c. Cut into pieces. Dicing from the back surface side of the sealing body 3 facilitates the test process because the exposed surface 5c of the lead terminal 5 of each semiconductor device can be transported with the upper surface facing the upper surface even after being cut and separated.

ダイシング工程の詳細としては、複数のリード端子５それぞれにおいて封止本体３内に埋め込まれた箇所、すなわち、リードフレーム１０の各リード端子５におけるハーフエッチング箇所をブレード１６によって切断する。その際、図１９に示すように、相対的に幅広（隣接するデバイス領域間を跨ぐくらいの幅）のブレード１６による１回のダイシング動作（１本のダイシングライン上でブレード１６を１回走行させること）で、隣り合った封止本体３の相互の側面の傾斜部３ａを一緒に切断する。すなわち、１回のダイシング動作で、タイバー１０ａの両側に配置された封止本体３を同時に切断する。   As a detail of the dicing process, a portion embedded in the sealing body 3 in each of the plurality of lead terminals 5, that is, a half-etched portion in each lead terminal 5 of the lead frame 10 is cut by the blade 16. At that time, as shown in FIG. 19, the dicing operation is performed once by the blade 16 having a relatively wide width (a width that spans between adjacent device regions) (the blade 16 is caused to travel once on one dicing line). In other words, the inclined portions 3a on the side surfaces of the adjacent sealing bodies 3 are cut together. That is, the sealing main bodies 3 arranged on both sides of the tie bar 10a are simultaneously cut by one dicing operation.

この場合、１回のダイシング動作で隣り合った封止本体３の側面の傾斜部３ａを同時に切断するため、ブレード１６の幅は、比較的厚いものを採用することが好ましく、その際のブレード１６の幅は、例えば、1.０ｍｍである。このようにブレード１６の１回のダイシング動作で隣り合った封止本体３の傾斜部３ａを同時に切断することにより、パッケージダイシングのスループットを向上させることができる。   In this case, in order to simultaneously cut the inclined portions 3a on the side surfaces of the sealing bodies 3 adjacent to each other by one dicing operation, it is preferable to employ a relatively thick width of the blade 16. The width of is, for example, 1.0 mm. Thus, by simultaneously cutting the inclined portions 3a of the adjacent sealing bodies 3 by one dicing operation of the blade 16, the throughput of package dicing can be improved.

さらに、隣り合った封止本体３の傾斜部３ａと、ハーフエッチング箇所で樹脂によって囲まれたリード端子５とを一緒に切断することで、切断時の封止用樹脂１２の量が増えるため、切断時にブレード１６に付着するリード端子５の金属クズを封止用樹脂１２によって除去するドレス作用を高めることができ、ブレード１６の摩耗を低減することができる。   Furthermore, by cutting together the inclined portion 3a of the adjacent sealing body 3 and the lead terminal 5 surrounded by the resin at the half-etched portion, the amount of the sealing resin 12 at the time of cutting increases, The dressing action of removing metal scraps of the lead terminals 5 adhering to the blade 16 during cutting by the sealing resin 12 can be enhanced, and wear of the blade 16 can be reduced.

また、切断時には、図１９及び図２１に示すように、ブレード１６をダイシングテープ１７から離した状態で切断する。   At the time of cutting, as shown in FIGS. 19 and 21, the blade 16 is cut away from the dicing tape 17.

以上のようにパッケージダイシングを行うことで、図２０に示すようにパッケージの個片化を終了し、これにより、ＱＦＮ１の組み立て完了となる。   By performing the package dicing as described above, the separation of the package is completed as shown in FIG. 20, and the assembly of the QFN 1 is thereby completed.

本実施の形態の半導体装置の製造方法によれば、樹脂封止工程において、スルーゲート１３ｅがキャビティ１３ｃと同じ深さに形成された樹脂成形金型１３を用いて樹脂モールディングすることにより、スルーゲート１３ｅが高くなってスルーゲート１３ｅの流路が広がるため、樹脂充填時の封止用樹脂１２の硬化促進を抑制することができる。これにより、封止用樹脂１２の硬化マージンを増やすことができる。   According to the method for manufacturing a semiconductor device of the present embodiment, in the resin sealing step, the through gate is formed by resin molding using the resin molding die 13 in which the through gate 13e is formed at the same depth as the cavity 13c. Since 13e becomes high and the flow path of the through gate 13e expands, it is possible to suppress the hardening of the sealing resin 12 during resin filling. Thereby, the curing margin of the sealing resin 12 can be increased.

その結果、スルーゲート方式の樹脂モールディングにおいて、キャビティ１３ｃをスルーゲート１３ｅを介して多連化した際にも、末端のキャビティ１３ｃでの封止用樹脂１２の未充填不良の発生を無くすことができる。これにより、スルーゲート方式の樹脂モールディングにおける信頼性を高めることができる。   As a result, in the through-gate type resin molding, even when the cavities 13c are connected in series via the through gates 13e, it is possible to eliminate the occurrence of unfilling failure of the sealing resin 12 in the end cavities 13c. . Thereby, the reliability in the resin molding of a through gate system can be improved.

また、スルーゲート１３ｅとキャビティ１３ｃが同じ深さに形成された樹脂成形金型１３を用いて樹脂モールディングすることで、キャビティ１３ｃによって形成される封止本体３と、スルーゲート１３ｅによって形成されるゲートレジン３ｂとを同じ高さに形成することができる。これにより、パッケージダイシング時に、封止本体３とゲートレジン３ｂのそれぞれの表面をダイシングテープ１７に貼り付けた状態で切断することが可能になる。   Further, the resin molding is performed using the resin molding die 13 in which the through gate 13e and the cavity 13c are formed at the same depth, so that the sealing body 3 formed by the cavity 13c and the gate formed by the through gate 13e. The resin 3b can be formed at the same height. Thereby, at the time of package dicing, it becomes possible to cut | disconnect the surface of each of the sealing main body 3 and the gate resin 3b in the state affixed on the dicing tape 17. FIG.

さらに、フローキャビティ１３ｇもキャビティ１３ｃと同じ深さに形成された樹脂成形金型１３を用いて樹脂モールディングすることにより、フローキャビティ１３ｇによってリードフレーム１０の枠部１０ｂ上に形成されるフローキャビティレジン３ｃについても、封止本体３やゲートレジン３ｂと同じ高さに形成することができる。   Further, the flow cavity 13g is formed by resin molding using the resin molding die 13 formed at the same depth as the cavity 13c, whereby the flow cavity resin 3c formed on the frame portion 10b of the lead frame 10 by the flow cavity 13g. Can be formed at the same height as the sealing body 3 and the gate resin 3b.

これにより、フローキャビティレジン３ｃも、パッケージダイシング時に、封止本体３やゲートレジン３ｂと同様に、フローキャビティレジン３ｃの表面をダイシングテープ１７に貼り付けた状態で切断することが可能になる。   Thereby, the flow cavity resin 3c can be cut in a state where the surface of the flow cavity resin 3c is attached to the dicing tape 17 in the same way as the sealing body 3 and the gate resin 3b at the time of package dicing.

その結果、図２１に示すように、切断後に、樹脂からなる封止本体３やゲートレジン３ｂやフローキャビティレジン３ｃ等の切り残し部（破片）１１をダイシングテープ１７上に付着した状態を保つことが可能になる。   As a result, as shown in FIG. 21, after cutting, the uncut portions (debris) 11 such as the sealing body 3 made of resin, the gate resin 3b, and the flow cavity resin 3c are kept on the dicing tape 17. Is possible.

その結果、切断後の封止用樹脂１２の切り残し部１１（破片）の飛散を低減することができる。すなわち、個片化工程での封止用樹脂１２の飛散を低減することができる。   As a result, scattering of the uncut portion 11 (debris) of the sealing resin 12 after cutting can be reduced. That is, scattering of the sealing resin 12 in the singulation process can be reduced.

特に、切断時に、ブレード１６をダイシングテープ１７から離した状態で切断することにより、封止用樹脂１２の切り残し部１１を確実にダイシングテープ１７上に付着させることができる。   In particular, by cutting the blade 16 while being separated from the dicing tape 17 at the time of cutting, the uncut portion 11 of the sealing resin 12 can be reliably attached to the dicing tape 17.

また、封止用樹脂１２の切り残し部（破片）１１の飛散を低減することができるため、切り残し部１１によってダイシング用のブレード１６が破損することを低減できる。   Further, since the scattering of the uncut portion (debris) 11 of the sealing resin 12 can be reduced, the dicing blade 16 can be prevented from being damaged by the uncut portion 11.

次に、本実施の形態の変形例について説明する。   Next, a modification of the present embodiment will be described.

図２３に示す変形例は、パッケージダイシング工程で、タイバー１０ａを介して隣り合った封止本体３の相互の側面の傾斜部３ａをダイシング用の第２ブレード１９で２回のダイシング動作に分けてそれぞれ別々に切断するものである。すなわち、タイバー１０ａの両側に配置された封止本体３を２回のダイシング動作に分けて、第２ブレード１９によりそれぞれ片側ずつ別々に切断するものである。   In the modification shown in FIG. 23, in the package dicing process, the inclined portions 3a on the side surfaces of the sealing bodies 3 adjacent to each other via the tie bars 10a are divided into two dicing operations by the second blade 19 for dicing. Each is cut separately. In other words, the sealing body 3 disposed on both sides of the tie bar 10a is divided into two dicing operations, and each side is cut separately by the second blade 19.

この場合、タイバー１０ａを介して隣り合った封止本体３の相互の傾斜部３ａを１回のダイシング動作で切断する時に用いるブレード１６より、厚さが薄い幅細の第２ブレード１９を採用することになる。その際の第２ブレード１９の幅は、例えば、0.２〜0.３ｍｍ程度である。   In this case, a narrow second blade 19 is employed which is thinner than the blade 16 used when cutting the inclined portions 3a of the sealing bodies 3 adjacent to each other via the tie bar 10a by one dicing operation. It will be. The width of the second blade 19 at that time is, for example, about 0.2 to 0.3 mm.

このように幅細の第２ブレード１９を用いて、タイバー１０ａの両側に配置された封止本体３を２回のダイシング動作に分けて片側ずつ切断する方法においても、切断後の切り残し部１１はダイシングテープ１７上に貼り付いた状態にすることができるため、切り残し部１１等の破片が飛散することを防止できる。   Even in the method in which the sealing body 3 disposed on both sides of the tie bar 10a is divided into two dicing operations and cut one side at a time using the narrow second blade 19 as described above, the uncut portion 11 after cutting. Can be stuck on the dicing tape 17, so that fragments such as the uncut portion 11 can be prevented from scattering.

また、幅細の第２ブレード１９を用いて、タイバー１０ａの両側に配置された封止本体３を２回のダイシング動作に分けて片側ずつ切断する方法を採用することで、幅広のブレード１６で切断する場合に比較して、１回のダイシング動作で切断する封止用樹脂１２の量を低減することができ、さらにはタイバー１０aを切断せずにリードフレーム１０のハーフエッチングされた領域のみ切断するため、第２ブレード１９の摩耗を低減することができ、その結果、第２ブレード１９の長寿命化を図ることができる。   In addition, by using a method in which the sealing body 3 disposed on both sides of the tie bar 10a is divided into two dicing operations and cut one by one using the narrow second blade 19, the wide blade 16 is used. Compared with the case of cutting, the amount of sealing resin 12 to be cut by one dicing operation can be reduced, and further only the half-etched region of the lead frame 10 is cut without cutting the tie bar 10a. Therefore, the wear of the second blade 19 can be reduced, and as a result, the life of the second blade 19 can be extended.

また、図２４〜図２６に示す変形例は、リードフレーム１０の枠部１０ｂの裏面（ダイシング面）に、各ダイシングライン（タイバー１０ａ）に対応してパッケージダイシングの位置決め用として、ハーフエッチングによってアライメント用マーク１０ｃが形成されているものであり、パッケージダイシング工程で、アライメント用マーク１０ｃを検出して各ダイシングラインの位置を算出し、この算出結果に基づいて切断するものである。   24 to 26, the back surface (dicing surface) of the frame portion 10b of the lead frame 10 is aligned by half-etching for positioning of package dicing corresponding to each dicing line (tie bar 10a). The mark 10c is formed, and in the package dicing step, the alignment mark 10c is detected, the position of each dicing line is calculated, and cutting is performed based on the calculation result.

図２５に示す例では、各タイバー１０ａに対応してその両端に２つずつアライメント用マーク１０ｃが形成されている。すなわち、１つのダイシングライン（タイバー１０ａ）に対してその両端に２つずつアライメント用マーク１０ｃが形成されている。これは、幅細の第２ブレード１９を用いて２回のダイシング動作で切断を行う場合に対応させたものである。ただし、１回のダイシング動作で切断を行う場合であっても、また２回のダイシング動作で切断を行う場合であっても、１つのダイシングライン（タイバー１０ａ）に対してその両端それぞれに少なくとも１つのアライメント用マーク１０ｃが形成されていればよい。   In the example shown in FIG. 25, two alignment marks 10c are formed at both ends corresponding to each tie bar 10a. That is, two alignment marks 10c are formed at both ends of one dicing line (tie bar 10a). This corresponds to the case where cutting is performed by two dicing operations using the narrow second blade 19. However, even when cutting is performed by one dicing operation or when cutting is performed by two dicing operations, at least one of each end of the dicing line (tie bar 10a) is provided. Two alignment marks 10c may be formed.

なお、アライメント用マーク１０ｃは、ハーフエッチングによって形成されている。これにより、リードフレーム１０の製造において、そのリードパターンを形成するエッチング工程で同時にアライメント用マーク１０ｃも形成することができ、リードフレーム１０の製造コストを増加させることなくアライメント用マーク１０ｃを形成することが可能である。   The alignment mark 10c is formed by half etching. Thereby, in the manufacture of the lead frame 10, the alignment mark 10c can be simultaneously formed in the etching process for forming the lead pattern, and the alignment mark 10c is formed without increasing the manufacturing cost of the lead frame 10. Is possible.

また、それぞれのアライメント用マーク１０ｃは、図２６に示すように、例えば、十字形であることが好ましい。アライメント用マーク１０ｃが十字形であることにより、ダイシングの位置出しを高精度に、かつ容易に行うことができる。   Each alignment mark 10c is preferably, for example, a cross as shown in FIG. Since the alignment mark 10c has a cross shape, the positioning of dicing can be easily performed with high accuracy.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

例えば、前記実施の形態では、リードフレーム１０の枠部１０ｂ上に形成される封止体が、フローキャビティ１３ｇによって形成されるフローキャビティレジン３ｃの場合を一例として取り上げて説明したが、リードフレーム１０の枠部１０ｂ上には、特に封止体は形成されなくてもよい。   For example, in the above-described embodiment, the case where the sealing body formed on the frame portion 10b of the lead frame 10 is the flow cavity resin 3c formed by the flow cavity 13g has been described as an example. The sealing body does not have to be formed on the frame portion 10b.

また、前記実施の形態では、半導体装置が、ノンリード型で、かつリード４方向タイプのＱＦＮ１の場合を取り上げて説明したが、前記半導体装置は、スルーゲート方式の樹脂モールディングによって組み立てられるものであれば、リード２方向タイプのＳＯＮ等であってもよい。   Further, in the above-described embodiment, the case where the semiconductor device is a non-lead type and lead four-direction type QFN 1 has been described, but the semiconductor device may be assembled by through-gate resin molding. Further, it may be a lead two-direction type SON or the like.

本発明は、スルーゲート方式で樹脂モールディングを行う半導体装置の組み立てに好適である。   The present invention is suitable for assembling a semiconductor device that performs resin molding by a through-gate method.

本発明の実施の形態の半導体装置の製造方法で用いられるリードフレームの構造の一例を示す部分平面図である。It is a fragmentary top view which shows an example of the structure of the lead frame used with the manufacturing method of the semiconductor device of embodiment of this invention. 図１に示すＡ部の構造を示す拡大平面図である。It is an enlarged plan view which shows the structure of the A section shown in FIG. 図２に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。It is sectional drawing which shows the structure of the cross section cut | disconnected along the AA line shown in FIG. 本発明の実施の形態の半導体装置の組み立てにおけるダイボンディング後の２連部分の構造の一例を示す平面図である。It is a top view which shows an example of the structure of the 2 continuous part after the die bonding in the assembly of the semiconductor device of embodiment of this invention. 図４に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。It is sectional drawing which shows the structure of the cross section cut | disconnected along the AA line shown in FIG. 本発明の実施の形態の半導体装置の組み立てにおけるワイヤボンディング後の２連部分の構造の一例を示す平面図である。It is a top view which shows an example of the structure of the 2 continuous part after the wire bonding in the assembly of the semiconductor device of embodiment of this invention. 図６に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。It is sectional drawing which shows the structure of the cross section cut | disconnected along the AA line shown in FIG. 本発明の実施の形態の半導体装置の組み立ての樹脂封止工程で用いられる樹脂成形金型の構造の一例を示す平面図である。It is a top view which shows an example of the structure of the resin molding metal mold | die used at the resin sealing process of the assembly of the semiconductor device of embodiment of this invention. 図８に示すＢ部の構造を示す拡大部分平面図である。It is an enlarged partial plan view which shows the structure of the B section shown in FIG. 図８に示すＣ−Ｃ線に沿って切断した断面の構造を示す部分断面図である。It is a fragmentary sectional view which shows the structure of the cross section cut | disconnected along CC line shown in FIG. 本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング状態の構造の一例をリード端子部分で切断して示す断面図である。It is sectional drawing which cuts and shows an example of the structure of the resin molding state in the assembly of the semiconductor device of embodiment of this invention by the lead terminal part. 本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング状態の構造の一例を図８のＡ−Ａ線に沿って切断して示す断面図である。FIG. 9 is a cross-sectional view taken along line AA in FIG. 8, illustrating an example of a resin molding state structure in assembling the semiconductor device according to the embodiment of the present invention. 本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング後の２連部分の構造の一例を内部を透過して示す平面図である。It is a top view which permeate | transmits an example of the structure of the 2 part part after resin molding in the assembly of the semiconductor device of embodiment of this invention. 図１３のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。It is sectional drawing which shows the structure of the cross section cut | disconnected along the AA line of FIG. 本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を図８のＡ−Ａ線に沿って切断して示す断面図である。FIG. 9 is a cross-sectional view showing an example of a structure after resin molding in assembling the semiconductor device according to the embodiment of the present invention, cut along line AA in FIG. 8. 本発明の実施の形態の半導体装置の組み立てにおける樹脂モールディング後の構造の一例を図９のＡ−Ａ線に沿って切断して示す断面図である。FIG. 10 is a cross-sectional view showing an example of a structure after resin molding in assembling the semiconductor device according to the embodiment of the present invention, cut along line AA in FIG. 9. 本発明の実施の形態の半導体装置の組み立てにおける外装めっき形成後の２連部分の構造の一例を内部を透過して示す平面図である。It is a top view which permeate | transmits an example of the structure of the 2 continuous part after exterior plating formation in the assembly of the semiconductor device of embodiment of this invention. 図１７のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。It is sectional drawing which shows the structure of the cross section cut | disconnected along the AA line of FIG. 本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング時の４連部分の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure of the 4-part part at the time of package dicing in the assembly of the semiconductor device of embodiment of this invention. 本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング後の構造の一例を示す断面図である。It is sectional drawing which shows an example of the structure after the package dicing in the assembly of the semiconductor device of embodiment of this invention. 本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング時の構造の一例を図８のＡ−Ａ線に沿って切断して示す断面図である。FIG. 9 is a cross-sectional view showing an example of a structure at the time of package dicing in assembling the semiconductor device according to the embodiment of the present invention, cut along line AA in FIG. 8. 本発明の実施の形態の半導体装置の組み立てにおけるパッケージダイシング時の構造の一例を図９のＡ−Ａ線に沿って切断して示す断面図である。FIG. 10 is a cross-sectional view showing an example of a structure at the time of package dicing in assembling the semiconductor device according to the embodiment of the present invention, cut along line AA in FIG. 9. 本発明の実施の形態の変形例のパッケージダイシング時の構造を図９のＡ−Ａ線に沿って切断して示す断面図である。FIG. 10 is a cross-sectional view showing a structure at the time of package dicing according to a modification of the embodiment of the present invention, cut along line AA in FIG. 9. 本発明の実施の形態における変形例のリードフレームの構造を示す平面図である。It is a top view which shows the structure of the lead frame of the modification in embodiment of this invention. 図２４に示すＡ部の構造を示す拡大平面図である。It is an enlarged plan view which shows the structure of the A section shown in FIG. 図２５に示すＢ部の構造を示す拡大平面図である。It is an enlarged plan view which shows the structure of the B section shown in FIG. 比較例のパッケージダイシング時の構造を示す断面図である。It is sectional drawing which shows the structure at the time of package dicing of a comparative example.

符号の説明Explanation of symbols

１ ＱＦＮ（半導体装置）
２ 半導体チップ
３ 封止本体（第１封止体）
３ａ 傾斜部
３ｂ ゲートレジン（第２封止体）
３ｃ フローキャビティレジン（第３封止体）
４ タブ（チップ搭載部）
５ リード端子
５ａ 端子部
５ｂ 薄肉部
５ｃ 露出面
６ Ａｕワイヤ
７ ボンディングパッド
８ 吊りリード
９ 半田めっき
１０ リードフレーム
１０ａ タイバー
１０ｂ 枠部
１０ｃ アライメント用マーク
１０ｄ デバイス領域
１１ 切り残し部
１２ 封止用樹脂
１３ 樹脂成形金型
１３ａ 上金型
１３ｂ 下金型
１３ｃ キャビティ
１３ｄ ゲート
１３ｅ スルーゲート（連通ゲート）
１３ｆ エアベント
１３ｇ フローキャビティ（凹部）
１４ Ａｇペースト
１５ シート
１６ ブレード
１７ ダイシングテープ
１８ ダイシング用治具
１９ 第２ブレード
２０ ブレード 1 QFN (semiconductor device)
2 Semiconductor chip 3 Sealing body (first sealing body)
3a Inclined portion 3b Gate resin (second sealing body)
3c Flow cavity resin (third sealing body)
4 Tab (chip mounting part)
DESCRIPTION OF SYMBOLS 5 Lead terminal 5a Terminal part 5b Thin part 5c Exposed surface 6 Au wire 7 Bonding pad 8 Hanging lead 9 Solder plating 10 Lead frame 10a Tie bar 10b Frame part 10c Alignment mark 10d Device area 11 Uncut part 12 Sealing resin 13 Resin Mold 13a Upper mold 13b Lower mold 13c Cavity 13d Gate 13e Through gate (communication gate)
13f Air vent 13g Flow cavity (concave)
14 Ag paste 15 Sheet 16 Blade 17 Dicing tape 18 Dicing jig 19 Second blade 20 Blade

Claims (13)

（ａ）チップ搭載部と、複数のリード端子と、前記複数のリード端子の外側に配置された枠部とを有するリードフレームを準備する工程と、
（ｂ）前記チップ搭載部上に半導体チップを搭載する工程と、
（ｃ）前記半導体チップと前記複数のリード端子とを導電性のワイヤで電気的に接続する工程と、
（ｄ）前記リードフレームを樹脂成形金型の上金型と下金型とで挟み込み、前記上金型と下金型との間に形成され、かつ連通ゲートを介して相互に繋がる複数のキャビティ内に前記連通ゲートを介して封止用樹脂を供給して、前記複数のキャビティにより複数の第１封止体を形成し、かつ前記連通ゲートにより第２封止体を前記第１封止体と一体で形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１封止体の一部、前記第２封止体の一部及び前記複数のリード端子それぞれを切断して個片化する工程とを有し、
前記連通ゲートと前記キャビティが同じ深さに形成された前記樹脂成形金型を用いて、前記（ｄ）工程において前記第１封止体と前記第２封止体とを同じ高さに形成することを特徴とする半導体装置の製造方法。 (A) preparing a lead frame having a chip mounting portion, a plurality of lead terminals, and a frame portion disposed outside the plurality of lead terminals;
(B) mounting a semiconductor chip on the chip mounting portion;
(C) electrically connecting the semiconductor chip and the plurality of lead terminals with a conductive wire;
(D) A plurality of cavities formed between the upper mold and the lower mold by being sandwiched between the upper mold and the lower mold of the resin mold and connected to each other via a communication gate A sealing resin is supplied through the communication gate to form a plurality of first sealing bodies by the plurality of cavities, and the second sealing body is formed by the communication gates to the first sealing body. And the process of forming with
(E) After the step (d), a step of cutting and parting the part of the first sealing body, the part of the second sealing body, and the plurality of lead terminals. ,
In the step (d), the first sealing body and the second sealing body are formed at the same height using the resin mold in which the communication gate and the cavity are formed at the same depth. A method for manufacturing a semiconductor device. 請求項１記載の半導体装置の製造方法において、前記上金型の前記リードフレームの枠部に対応した領域に凹部が形成された前記樹脂成形金型を用いて、前記（ｄ）工程で、前記リードフレームの枠部上に、前記凹部により第３封止体を前記第１封止体と一体で、かつ同じ高さに形成することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (d), using the resin mold in which a recess is formed in a region corresponding to a frame portion of the lead frame of the upper mold, A method of manufacturing a semiconductor device, comprising: forming a third sealing body integrally with the first sealing body at the same height on the frame portion of the lead frame by the recess. 請求項１記載の半導体装置の製造方法において、前記第２封止体は、前記第１封止体の対角線方向に隣あった第１封止体間のコーナー部に形成されていることを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the second sealing body is formed at a corner portion between the first sealing bodies adjacent to the diagonal direction of the first sealing body. A method for manufacturing a semiconductor device. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記第１封止体の裏面側からダイシング用のブレードを進入させて切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step (e), a blade for dicing is entered from the back surface side of the first sealing body and cut. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記リードフレームのハーフエッチング箇所をダイシング用のブレードにより切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (e), a half-etched portion of the lead frame is cut by a dicing blade. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記複数のリード端子それぞれにおいて封止体内に埋め込まれた箇所を切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step (e), a portion of each of the plurality of lead terminals embedded in a sealing body is cut. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記第１封止体の側面の傾斜部で切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (e), cutting is performed at an inclined portion on a side surface of the first sealing body. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、前記第１封止体及び第２封止体それぞれの表面にダイシングテープを貼り付けた状態で切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step (e), cutting is performed in a state where a dicing tape is attached to a surface of each of the first sealing body and the second sealing body. A method for manufacturing a semiconductor device. 請求項８記載の半導体装置の製造方法において、前記ダイシングテープからダイシング用のブレードを離した状態で切断することを特徴とする半導体装置の製造方法。   9. The method of manufacturing a semiconductor device according to claim 8, wherein the cutting is performed in a state where a dicing blade is separated from the dicing tape. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、隣り合った前記第１封止体の相互の側面の傾斜部をダイシング用のブレードで１回のダイシング動作で一緒に切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (e), the inclined portions on the side surfaces of the adjacent first sealing bodies are cut together with a dicing blade in one dicing operation. A method of manufacturing a semiconductor device. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程で、隣り合った前記第１封止体の相互の側面の傾斜部をダイシング用のブレードで２回のダイシング動作でそれぞれ別々に切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (e), the inclined portions on the side surfaces of the adjacent first sealing bodies are separately separated by two dicing operations with a dicing blade. A method for manufacturing a semiconductor device, comprising cutting. 請求項１記載の半導体装置の製造方法において、前記リードフレームの裏面に、各ダイシングラインに対応してハーフエッチングによってアライメント用マークが形成されており、前記（ｅ）工程において、前記アライメント用マークを検出して各ダイシングラインの位置を算出してから切断することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein an alignment mark is formed by half-etching corresponding to each dicing line on the back surface of the lead frame, and in the step (e), the alignment mark is A method of manufacturing a semiconductor device, comprising: detecting and calculating a position of each dicing line and then cutting. 請求項１記載の半導体装置の製造方法において、前記アライメント用マークは、十字形であることを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the alignment mark has a cross shape.
JP2006121751A 2006-04-26 2006-04-26 Method for manufacturing semiconductor device Pending JP2007294715A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006121751A JP2007294715A (en) 2006-04-26 2006-04-26 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006121751A JP2007294715A (en) 2006-04-26 2006-04-26 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2007294715A true JP2007294715A (en) 2007-11-08

Family

ID=38765027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006121751A Pending JP2007294715A (en) 2006-04-26 2006-04-26 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2007294715A (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188150A (en) * 2008-02-06 2009-08-20 Sanyo Electric Co Ltd Lead frame and manufacturing method of circuit device using the same
JP2011119393A (en) * 2009-12-02 2011-06-16 Hitachi Chem Co Ltd Substrate for mounting optical semiconductor element and method of manufacturing the same, as well as optical semiconductor device and method of manufacturing the same
JP2012018974A (en) * 2010-07-06 2012-01-26 Renesas Electronics Corp Semiconductor device manufacturing method
JP2014132688A (en) * 2014-03-25 2014-07-17 Apic Yamada Corp Substrate for led package, method of manufacturing substrate for led package, and method of manufacturing led package
CN107818963A (en) * 2016-09-14 2018-03-20 富士电机株式会社 The manufacture method of semiconductor device and semiconductor device
JP2021027147A (en) * 2019-08-05 2021-02-22 新日本無線株式会社 Manufacturing method of semiconductor device
KR20230103345A (en) * 2021-12-31 2023-07-07 해성디에스 주식회사 Semiconductor package including Lead frame and Method of manufacturing the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188150A (en) * 2008-02-06 2009-08-20 Sanyo Electric Co Ltd Lead frame and manufacturing method of circuit device using the same
JP2011119393A (en) * 2009-12-02 2011-06-16 Hitachi Chem Co Ltd Substrate for mounting optical semiconductor element and method of manufacturing the same, as well as optical semiconductor device and method of manufacturing the same
JP2012018974A (en) * 2010-07-06 2012-01-26 Renesas Electronics Corp Semiconductor device manufacturing method
JP2014132688A (en) * 2014-03-25 2014-07-17 Apic Yamada Corp Substrate for led package, method of manufacturing substrate for led package, and method of manufacturing led package
CN107818963A (en) * 2016-09-14 2018-03-20 富士电机株式会社 The manufacture method of semiconductor device and semiconductor device
CN107818963B (en) * 2016-09-14 2023-08-29 富士电机株式会社 Semiconductor device and method for manufacturing semiconductor device
JP2021027147A (en) * 2019-08-05 2021-02-22 新日本無線株式会社 Manufacturing method of semiconductor device
KR20230103345A (en) * 2021-12-31 2023-07-07 해성디에스 주식회사 Semiconductor package including Lead frame and Method of manufacturing the same
KR102563273B1 (en) * 2021-12-31 2023-08-04 해성디에스 주식회사 Method of manufacturing semiconductor package

Similar Documents

Publication Publication Date Title
JP7228063B2 (en) semiconductor equipment
US8115299B2 (en) Semiconductor device, lead frame and method of manufacturing semiconductor device
JP5634033B2 (en) Resin-sealed semiconductor device and manufacturing method thereof
JP3429246B2 (en) Lead frame pattern and method of manufacturing semiconductor device using the same
CN102931161B (en) Semiconductor package assembly and a manufacturing method thereof
US20080290484A1 (en) Leadframe Strip and Mold Apparatus for an Electronic Component and Method of Encapsulating an Electronic Component
US9363901B2 (en) Making a plurality of integrated circuit packages
US20110263077A1 (en) Method of assembling semiconductor devices including saw singulation
JP2007294715A (en) Method for manufacturing semiconductor device
JP2001028420A (en) Semiconductor device and manufacture thereof
US20050001292A1 (en) Semiconductor device and lead frame
US8609467B2 (en) Lead frame and method for manufacturing circuit device using the same
US20070077732A1 (en) Semiconductor device and a manufacturing method of the same
JPH06291234A (en) Semiconductor device lead frame and semiconductor device provided therewith
JP2007281207A (en) Method for manufacturing semiconductor device
JP3660854B2 (en) Manufacturing method of semiconductor device
US7002239B1 (en) Leadless leadframe packaging panel featuring peripheral dummy leads
US8829685B2 (en) Circuit device having funnel shaped lead and method for manufacturing the same
JP2006344827A (en) Method for manufacturing semiconductor device
JP5701579B2 (en) Manufacturing method of semiconductor device
JP2009200175A (en) Semiconductor device and manufacturing method thereof
JP6695166B2 (en) Lead frame and method for manufacturing semiconductor package
JP5285289B2 (en) Circuit device and manufacturing method thereof
JP4994148B2 (en) Manufacturing method of semiconductor device
JP2005277434A (en) Semiconductor device