JP2007257362A - Storage device and access control method therefor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce buffer capacity or a delay time for a first kind of access when performing the first kind of access with short access period necessary for band guarantee and a second kind of access with long access period to a storage device from a plurality of ports. <P>SOLUTION: A plurality of slot units SlotUnit1-3 each having a length within the access period necessary for the band guarantee of the first kind of access are connected on a temporal axis within the access period necessary for the band guarantee of the second kind of access to configure a total schedule. One time slot is allocated to ports Port1, 2, 5, 10 among the ports Port1-10 performing the first kind of access in each the slot, and one time slot is allocated to ports Port3, 4, 7, 8 performing the second kind of access in the total schedule. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、複数のポートにそれぞれタイムスロットを割り当ててアクセスを制御する記憶装置に関し、特に、帯域保障を行うために必要なアクセスの周期がアクセスの種類によって異なる場合のアクセス制御方法に特徴を有するものに関する。   The present invention relates to a storage device that controls access by allocating time slots to a plurality of ports, and particularly has a feature in an access control method in a case where an access cycle required for performing bandwidth guarantee differs depending on the type of access. About things.

単一の記憶装置に対して外部の複数の機器がデータの記憶や再生を行うための方式として、記憶装置に複数のポートを設け、各ポートにそれぞれタイムスロット（当該ポートからのアクセスを受け付ける時間枠）を割り当てて、各機器がそれぞれ別々のポートからこの記憶装置にアクセスするという方式が行われている。   As a method for storing and playing back data to and from a single storage device, a plurality of ports are provided in the storage device, and each port has a time slot (time for accepting access from the port). In this method, each device accesses the storage device from a separate port.

図１は、複数のポートを設けた記憶装置へのアクセスの様子を概念的に示す図である。記憶装置に設けられたｎ個のポートであるＰｏｒｔ１〜Ｐｏｒｔｎに、それぞれタイムスロットが割り当てられる。記憶装置内には、ｎ個のバッファーメモリ２１（２１（１）〜２１（ｎ））が、Ｐｏｒｔ１〜Ｐｏｒｔｎに対応して設けられている。   FIG. 1 is a diagram conceptually illustrating a state of access to a storage device provided with a plurality of ports. A time slot is assigned to each of Port 1 to Portn, which are n ports provided in the storage device. In the storage device, n buffer memories 21 (21 (1) to 21 (n)) are provided corresponding to Port1 to Portn.

Ｐｏｒｔ１〜Ｐｏｒｔｎのうちの或るＰｏｒｔｉからデータを記憶する場合には、Ｐｏｒｔｉから入力したデータが、バッファーメモリ２１（ｉ）に一時的に蓄積された後、Ｐｏｒｔｉに割り当てたタイムスロットにバッファーメモリ２１（ｉ）から読み出されて記憶装置内の記憶媒体２０（例えば、半導体記憶装置の一種であるフラッシュメモリ装置の場合にはフラッシュメモリ）に書き込まれる。   When data is stored from a certain Porti among Port 1 to Portn, the data input from Porti is temporarily stored in the buffer memory 21 (i), and then stored in the time slot assigned to Porti. It is read from (i) and written to the storage medium 20 in the storage device (for example, a flash memory in the case of a flash memory device which is a kind of semiconductor storage device).

また、或るＰｏｒｔｊからデータを再生する場合には、そのデータが、Ｐｏｒｔｊに割り当てたタイムスロットに記憶媒体２０から読み出されてバッファーメモリ２１（ｊ）に一時的に蓄積された後、バッファーメモリ２１（ｊ）から読み出されてＰｏｒｔｊから出力される。   When data is reproduced from a certain Portj, the data is read from the storage medium 20 in the time slot assigned to Portj and temporarily stored in the buffer memory 21 (j), and then the buffer memory. 21 (j) and output from Portj.

ところで、このように記憶装置の複数のポートにタイムスロットを割り当てる場合に、記憶装置へのアクセスを帯域保障する（一定の通信量を保障する）ためには、帯域保障しようとするアクセスが行われるポートから、単位時間毎に一定の長さの時間アクセスを行えるようにすることが必要となる。   By the way, when assigning time slots to a plurality of ports of a storage device in this way, in order to guarantee bandwidth to the storage device (guarante a certain amount of communication), access to guarantee the bandwidth is performed. It is necessary to make it possible to access a certain length of time from the port every unit time.

ここで、この帯域保障のために必要な単位時間当たりのアクセス時間長が、アクセスの種類にかかわらず一定である場合には、帯域保障しようとするアクセスが行われる各ポートには、互いに均等な長さのタイムスロットを同じ数だけ割り当てれば足りる（特許文献１，２参照）。   Here, when the access time length per unit time required for guaranteeing the bandwidth is constant regardless of the type of access, the ports to which access to guarantee the bandwidth is performed are equal to each other. It is sufficient to assign the same number of time slots (see Patent Documents 1 and 2).

しかし、帯域保障のために必要な単位時間当たりのアクセス時間長は、アクセスの種類によって異なる場合がある。例えば、フラッシュメモリ装置では、或る量のデータを記憶するための所要時間よりも、同じ量のデータを再生するための所要時間が長くなる。したがって、再生のためにアクセスされるポートは、記憶のためにアクセスされるポートよりも、帯域保障のために必要な単位時間当たりのアクセス時間が長くなる。   However, the access time length per unit time necessary for bandwidth guarantee may vary depending on the type of access. For example, in a flash memory device, the time required to reproduce the same amount of data is longer than the time required to store a certain amount of data. Therefore, the port accessed for reproduction has a longer access time per unit time required for bandwidth guarantee than the port accessed for storage.

また、同じくデータを再生する場合でも、例えば転送速度５０Ｍｂｐｓで再生する場合と転送速度３０Ｍｂｐｓで再生する場合とでは、前者のほうが単位時間当たりに再生すべきデータ量が多くなる。したがって、転送速度５０Ｍｂｐｓで再生を行うためにアクセスされるポートは、転送速度３０Ｍｂｐｓで再生を行うためにアクセスされるポートよりも、帯域保障のために必要な単位時間当たりのアクセス時間が長くなる。   Similarly, even when data is reproduced, for example, when the data is reproduced at a transfer rate of 50 Mbps and when the data is reproduced at a transfer rate of 30 Mbps, the former requires a larger amount of data to be reproduced per unit time. Therefore, the port accessed for playback at a transfer rate of 50 Mbps has a longer access time per unit time required for bandwidth guarantee than the port accessed for playback at a transfer rate of 30 Mbps.

図２は、そのような場合における、従来のアクセス制御方法を示す。ここでは、アクセスモード（アクセスの種類）を、Ｍｏｄｅ１，Ｍｏｄｅ２，ＢｅｓｔＥｆｆｏｒｔの３種類としている。Ｍｏｄｅ１，Ｍｏｄｅ２は、それぞれ帯域保障すべき種類のアクセスであるが、Ｍｏｄｅ１のほうが、帯域保障のために必要な単位時間当たりのアクセス時間が長くなっている。ＢｅｓｔＥｆｆｏｒｔは、ベストエフォート型の（帯域保障はしないが可能な限り高速化する、いわゆる出来高型の）アクセスである。   FIG. 2 shows a conventional access control method in such a case. Here, there are three access modes (access types): Mode1, Mode2, and BestEffort. Mode 1 and Mode 2 are the types of access that should guarantee the bandwidth, respectively, but Mode 1 has a longer access time per unit time necessary for securing the bandwidth. BestEffort is a best-effort type (a so-called volume type access that does not guarantee bandwidth but speeds up as much as possible).

そして、ポート数をＰｏｒｔ１〜Ｐｏｒｔ１０の１０本とし、Ｐｏｒｔ１，２，５，１０からＭｏｄｅ１のアクセスが行われ、Ｐｏｒｔ３，４，７，８からＭｏｄｅ２のアクセスが行われ、Ｐｏｒｔ６，９からＢｅｓｔＥｆｆｏｒｔのアクセスが行われるものとしている。   Then, the number of ports is 10 from Port 1 to Port 10, Mode 1 is accessed from Ports 1, 2, 5, 10, Mode 2 is accessed from Ports 3, 4, 7, 8, and Access from Port 6, 9 is BestEffort. Is supposed to be done.

Ｍｏｄｅ１の各ポート（Ｐｏｒｔ１，２，５，１０）と、Ｍｏｄｅ２の各ポート（Ｐｏｒｔ３，４，７，８）には、１個ずつのタイムスロットを割り当てている。Ｍｏｄｅ１の各ポートのタイムスロットの長さＴａｃｃｅｓｓ１と、Ｍｏｄｅ２の各ポートのタイムスロットの長さＴａｃｃｅｓｓ２とは、次のような条件を満たすように設定している。   One time slot is assigned to each port of Mode 1 (Ports 1, 2, 5, and 10) and each port of Mode 2 (Ports 3, 4, 7, and 8). The time slot length Taccess 1 of each port of Mode 1 and the time slot length T access 2 of each port of Mode 2 are set so as to satisfy the following conditions.

条件：Ｍｏｄｅ１のアクセスを帯域保障するために必要なアクセス周期（これは、Ｍｏｄｅ１のポートに対応するバッファーメモリ（図１のバッファーメモリ２１）が、アクセス１回当たりに蓄積しなければならないデータ量を、時間の長さに換算したものであるといえるので、Ｔｂｕｆ１と表す）と、Ｍｏｄｅ２のアクセスを帯域保障するために必要なアクセス周期（同じくＴｂｕｆ２と表す）とが、

Figure 2007257362
となる。 Condition: Access cycle necessary to guarantee bandwidth of Mode 1 access (this is the amount of data that the buffer memory corresponding to the port of Mode 1 (buffer memory 21 in FIG. 1) has to store per access) Therefore, it can be said that it is converted to the length of time, and is expressed as Tbuf1), and an access cycle (also expressed as Tbuf2) necessary for guaranteeing the bandwidth of Mode2 access,
Figure 2007257362
 It becomes.

そして、ＢｅｓｔＥｆｆｏｒｔのポート（Ｐｏｒｔ６，９）のタイムスロットを末尾に配置し、このＢｅｓｔＥｆｆｏｒｔのポートのタイムスロットの長さＴａｃｃｅｓｓ＿ｂｅｓｔを、全タイムスロットの合計の長さＴｔｏｔａｌ＿ａｃｃｅｓｓが下記式の条件を満たすように制御することにより、Ｍｏｄｅ１のアクセスとＭｏｄｅ２のアクセスとを帯域保障している。

Figure 2007257362
但し、Ｔｂｕｆは、Ｔｂｕｆ１，Ｔｂｕｆ２のうちの短いほうの時間であり、Ｎｍｏｄｅ１，Ｎｍｏｄｅ２はそれぞれＭｏｄｅ１，Ｍｏｄｅ２でアクセスされるポートの数（ここではＮｍｏｄｅ１＝４，Ｎｍｏｄｅ２＝４）である。 Then, the time slot of the port of BestEffort (Port 6, 9) is arranged at the end, and the length Taccess_best of the time slot of the port of BestEffort is set so that the total length Ttotal_access of all the time slots satisfies the following formula: By controlling, the bandwidth of Mode 1 access and Mode 2 access is guaranteed.
Figure 2007257362
 However, Tbuf is the shorter time of Tbuf1 and Tbuf2, and Nmode1 and Nmode2 are the numbers of ports accessed in Mode1 and Mode2, respectively (Nmode1 = 4 and Nmode2 = 4 here).

特開平１１−２３４６２５号公報（段落番号００１３〜１９、図１，５）JP 11-234625 A (paragraph numbers 0013 to 19, FIGS. 1 and 5) 特開平１１−３０８５５８号公報（段落番号００２２〜２５、図１〜２）JP-A-11-308558 (paragraph numbers 0022-25, FIGS. 1-2)

しかし、この図２のアクセス制御方法では、仮にＭｏｄｅ１はアクセス１回当たりの時間を短くすることによってアクセス周期Ｔｂｕｆ１を短くすることが可能な種類のアクセスであっても、Ｍｏｄｅ２がアクセス１回当たりの時間を短くできないためにアクセス周期Ｔｂｕｆ２を短くできない種類のアクセスである場合には、上記式（１）の条件から、アクセス周期Ｔｂｕｆ１をアクセス周期Ｔｂｕｆ２とほぼ一致させなければならないので、アクセス周期Ｔｂｕｆ１を短くすることができない。   However, in the access control method of FIG. 2, even if Mode1 is a type of access that can shorten the access cycle Tbuf1 by shortening the time per access, Mode2 is per access. When the access cycle Tbuf2 cannot be shortened because the time cannot be shortened, the access cycle Tbuf1 must be substantially matched with the access cycle Tbuf2 from the condition of the above formula (1). It cannot be shortened.

例えば、フラッシュメモリ装置では、再生のためのアクセスはフラッシュメモリのブロックよりも小さいページ単位で行っても速度がほとんど低下しないのでアクセス１回当たりの時間を短くすることが可能であるが、記憶のためのアクセスを高速に行うためにはブロック単位でアクセスを行う必要があるためアクセス１回当たりの時間を短くできないので、Ｍｏｄｅ１が再生のためのアクセスでありＭｏｄｅ２が記憶のためのアクセスであるときが、こうした場合に該当する。   For example, in a flash memory device, the speed for one access can be shortened because the speed of the access for reproduction is almost the same even if it is performed in units of pages smaller than the block of the flash memory. In order to perform high-speed access for access, it is necessary to perform access in units of blocks, so the time per access cannot be shortened. Therefore, when Mode 1 is an access for reproduction and Mode 2 is an access for storage This is the case.

図３は、図２のアクセス制御方法による、Ｍｏｄｅ１，Ｍｏｄｅ２のポートに対応するバッファーメモリ（図１のバッファーメモリ２１）のデータ蓄積量であるバッファー量の推移を示す図である。仮にＭｏｄｅ１がアクセス１回当たりの時間を短くすることが可能な種類のアクセスであっても、Ｍｏｄｅ２がアクセス１回当たりの時間を短くできない種類のアクセスである場合には、アクセス周期Ｔｂｕｆ１を短くすることができないので、Ｍｏｄｅ１のアクセスが繰り返される間隔が長くなる。そのため、Ｍｏｄｅ１のアクセスを要求してからそのアクセスが実行されるまでの遅延時間が大きく（最大でＴｂｕｆ１に）なるので、外部の機器から見て、Ｍｏｄｅ１のアクセスを行う際の記憶装置の反応が遅くなってしまう。   FIG. 3 is a diagram showing the transition of the buffer amount, which is the amount of data stored in the buffer memory (buffer memory 21 in FIG. 1) corresponding to the Mode 1 and Mode 2 ports, according to the access control method in FIG. Even if Mode1 is a type of access that can shorten the time per access, if Mode2 is a type of access that cannot shorten the time per access, the access cycle Tbuf1 is shortened. Since this is not possible, the interval at which Mode 1 accesses are repeated becomes longer. For this reason, since the delay time from when the access to Mode 1 is requested until the access is executed becomes large (maximum to Tbuf 1), the response of the storage device when accessing Mode 1 is seen from the external device. It will be late.

また、Ｍｏｄｅ１のアクセスが繰り返される間隔が長くなることから、図３にも表れているように、Ｍｏｄｅ１のポートに対応するバッファーメモリのバッファー量の最大値Ｄｂｕｆ１が大きくなる。そのため、Ｍｏｄｅ１のポートに対応するバッファーメモリをオーバーフローさせたりアンダーフローさせないためのバッファー容量を、この最大値Ｄｂｕｆ１に合せて大きくしなければならない。   Further, since the interval at which the access of Mode 1 is repeated becomes longer, as shown in FIG. 3, the maximum buffer amount Dbuf 1 of the buffer memory corresponding to the port of Mode 1 increases. Therefore, the buffer capacity for preventing the buffer memory corresponding to the port of Mode1 from overflowing or underflowing must be increased in accordance with the maximum value Dbuf1.

これに対し、図４は、Ｍｏｄｅ１がアクセス１回当たりの時間を短くすることが可能な種類のアクセスである場合の、アクセス制御方法の改善例を示す。この例では、Ｍｏｄｅ１のポート（Ｐｏｒｔ１，２，５，１０）には、Ｎｄｉｖ個（Ｎｄｉｖは２以上の整数であり、図ではＮｄｉｖ＝３）ずつのタイムスロットを割り当てている。Ｍｏｄｅ１の各ポートのタイムスロットの長さＴａｃｃｅｓｓ１と、Ｍｏｄｅ２の各ポートのタイムスロットの長さＴａｃｃｅｓｓ２とは、前述のＭｏｄｅ１のアクセスを帯域保障するためのアクセス周期Ｔｂｕｆ１と、Ｍｏｄｅ２のアクセスを帯域保障するためのアクセス周期Ｔｂｕｆ２とが、下記式の条件を満たすように設定している。

Figure 2007257362
On the other hand, FIG. 4 shows an improvement example of the access control method when Mode 1 is a type of access that can shorten the time per access. In this example, Ndiv (Ndiv is an integer of 2 or more, Ndiv = 3 in the figure) time slots are allocated to the ports (Ports 1, 2, 5, 10) of Mode1. The time slot length Taccess 1 of each port of Mode 1 and the time slot length T access 2 of each port of Mode 2 guarantee the access period Tbuf 1 for guaranteeing the access of Mode 1 and the access of Mode 2. The access cycle Tbuf2 is set so as to satisfy the following equation.
Figure 2007257362

これにより、Ｍｏｄｅ１の各ポートのタイムスロットの長さＴａｃｃｅｓｓ１は、図２の場合よりも短くなっている。   As a result, the time slot length Taccess1 of each port of Mode1 is shorter than in the case of FIG.

そして、ＢｅｓｔＥｆｆｏｒｔのポート（Ｐｏｒｔ６，９）のタイムスロットを末尾に配置し、このＢｅｓｔＥｆｆｏｒｔのポートのタイムスロットの長さＴａｃｃｅｓｓ＿ｂｅｓｔを、全タイムスロットの合計の長さＴｔｏｔａｌ＿ａｃｃｅｓｓが下記式の条件を満たすように制御することにより、Ｍｏｄｅ１のアクセスとＭｏｄｅ２のアクセスとを帯域保障している。

Figure 2007257362
Then, the time slot of the port of BestEffort (Port 6, 9) is arranged at the end, and the length Taccess_best of the time slot of the port of BestEffort is set so that the total length Ttotal_access of all the time slots satisfies the following formula: By controlling, the bandwidth of Mode 1 access and Mode 2 access is guaranteed.
Figure 2007257362

図５は、この改善例による、Ｍｏｄｅ１，Ｍｏｄｅ２のポートに対応するバッファーメモリのバッファー量の推移を示す図である。この改善例では、Ｍｏｄｅ１のアクセスが繰り返される間隔は、Ｍｏｄｅ２のアクセスが繰り返される間隔よりは短くなるものの、不均一になってしまう。そして、アクセスの遅延時間はワーストケース（アクセスの間隔が最も長い部分）で見積もらなければならないので、図２のアクセス制御方法の場合（図３）よりは改善されるものの、やはり遅延時間が大きくなってしまう。   FIG. 5 is a diagram showing the transition of the buffer amount of the buffer memory corresponding to the ports of Mode 1 and Mode 2 according to this improved example. In this improved example, the interval at which Mode 1 access is repeated becomes shorter than the interval at which Mode 2 access is repeated, but becomes non-uniform. Since the access delay time must be estimated in the worst case (where the access interval is the longest), the access control method of FIG. 2 (FIG. 3) is improved, but the delay time is still large. End up.

また、Ｍｏｄｅ１のポートに対応するバッファーメモリのバッファー量も、図２のアクセス制御方法の場合よりは小さくなるものの、図５に表れているように、やはりこのワーストケースの部分で他の部分よりも大きな最大値Ｄｂｕｆ１をとるようになる。そのため、Ｍｏｄｅ１のポートに対応するバッファーメモリをオーバーフローさせたりアンダーフローさせないためのバッファー容量を、やはりこの最大値Ｄｂｕｆ１に合せて大きくしなければならない。   Further, although the buffer amount of the buffer memory corresponding to the Mode 1 port is smaller than that in the case of the access control method of FIG. 2, as shown in FIG. 5, the worst case portion is still more than the other portions. A large maximum value Dbuf1 is taken. Therefore, the buffer capacity for preventing the buffer memory corresponding to the port of Mode1 from overflowing or underflowing must also be increased in accordance with the maximum value Dbuf1.

本発明は、上述の点に鑑み、このＭｏｄｅ１とＭｏｄｅ２とのように、帯域保障を行うために必要なアクセス周期が異なる２種類のアクセスを複数のポートから記憶装置に対して行う場合に、このアクセス周期が短いほうの種類のアクセスについての遅延時間やバッファー容量を小さくすることを課題とする。   In the present invention, in view of the above points, when two types of access having different access cycles necessary for performing bandwidth guarantee are performed from a plurality of ports to a storage device, as in Mode 1 and Mode 2, It is an object to reduce the delay time and the buffer capacity for the type of access having a shorter access cycle.

上記課題を解決するために、本発明に係る記憶装置は、複数のポートからアクセスされる記憶装置において、第１の種類のアクセスと、帯域保障を行うために必要なアクセス周期がこの第１の種類のアクセスよりも長い第２の種類のアクセスとのうち、第１の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めた長さのスロットユニットを、第２の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めるように時間軸上で複数繋げることによってトータルスケジュールを構成し、複数のポートのうち、この第１の種類のアクセスが行われるポートには、１つのこのスロットユニット毎に１個のタイムスロットを割り当て、この第２の種類のアクセスが行われるポートには、このトータルスケジュール１周期で１個のタイムスロットを割り当てるアクセス制御手段を備えたことを特徴とする。   In order to solve the above-described problem, a storage device according to the present invention has a storage device accessed from a plurality of ports, wherein the first type of access and the access cycle necessary for performing bandwidth guarantee are Of the second type of access, which is longer than the type of access, a slot unit having a length within the access cycle necessary to guarantee the bandwidth of the first type of access is changed to the second type of access. A total schedule is configured by connecting a plurality of ports on the time axis so as to be within an access cycle necessary for guaranteeing the bandwidth. Among the plurality of ports, one port is accessed for the first type of access. One time slot is assigned to each slot unit, and the port to which this second type of access is performed has this total schedule in one cycle. Characterized by comprising an access control means for allocating time slots.

この記憶装置では、帯域保障のために必要なアクセス周期が短い第１の種類のアクセスと、帯域保障のために必要なアクセス周期が長い第２の種類のアクセスとのうち、第１の種類のアクセスを帯域保障するために必要な短いアクセス周期以内に収まる長さのスロットユニットを、第２の種類のアクセスを帯域保障するために必要な長いアクセス周期以内に収まるように時間軸上で複数繋げることによって、トータルスケジュールが構成される。   In this storage device, the first type of access of the first type having a short access cycle necessary for bandwidth guarantee and the second type of access having a long access cycle necessary for bandwidth guarantee of the first type Multiple slot units that fit within the short access cycle necessary to guarantee access bandwidth are connected on the time axis so as to fit within the long access cycle necessary to guarantee bandwidth for the second type of access. Thus, a total schedule is configured.

そして、複数のポートのうち、第１の種類のアクセスが行われるポートには、１つのスロットユニット毎に１個のタイムスロットを割り当てることにより、トータルスケジュール１周期当たり、ほぼ均一な間隔で複数のタイムスロットが割り当てられる。また、第２の種類のアクセスが行われるポートには、トータルスケジュール１周期当たり１個だけのタイムスロットが割り当てられる。   Of the plurality of ports, one time slot is assigned to each slot unit for a port to which the first type access is performed, so that a plurality of ports are provided at almost uniform intervals per one period of the total schedule. A time slot is assigned. Further, only one time slot is assigned to one cycle of the total schedule for the port where the second type of access is performed.

したがって、第１の種類のアクセスが繰り返される間隔は、第２の種類のアクセスが繰り返される間隔よりも短く、且つ、ほぼ均一な間隔になる（すなわち、ワーストケースでも間隔が短くなる）。これにより、第１の種類のアクセス（帯域保障のために必要なアクセス周期が短いほうの種類のアクセス）を要求してからそのアクセスが実行されるまでの遅延時間が短くなる。その結果、外部の機器から見て、帯域保障のために必要なアクセス周期が短いほうの種類のアクセスを行う際の記憶装置の反応が速くなる。   Therefore, the interval at which the first type access is repeated is shorter than the interval at which the second type access is repeated, and is substantially uniform (that is, the interval is shortened even in the worst case). As a result, the delay time from when the first type of access (the type of access having the shorter access cycle necessary for bandwidth guarantee) to the execution of the access is shortened. As a result, the response of the storage device when performing access of the type having a shorter access cycle necessary for bandwidth guarantee as viewed from an external device becomes faster.

また、このように第１の種類のアクセスが繰り返される間隔が短く且つほぼ均一であることから、第１の種類のアクセス（帯域保障のために必要なアクセス周期が短いほうの種類のアクセス）を行うポートに対応して設けられるバッファーメモリのバッファー量の最大値が小さくなる。これにより、このバッファーメモリをオーバーフローさせたりアンダーフローさせないためのバッファー容量を小さくすることができる。   In addition, since the interval at which the first type of access is repeated is short and substantially uniform, the first type of access (the type of access having a shorter access cycle necessary for bandwidth guarantee) is performed. The maximum buffer amount of the buffer memory provided corresponding to the port to be performed is reduced. As a result, the buffer capacity for preventing the buffer memory from overflowing or underflowing can be reduced.

次に、本発明に係るアクセス制御方法は、複数のポートからアクセスされる記憶装置内でアクセス制御手段が実行するアクセス制御方法において、第１の種類のアクセスと、帯域保障を行うために必要なアクセス周期がこの第１の種類のアクセスよりも長い第２の種類のアクセスとのうち、第１の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めた長さのスロットユニットを、第２の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めるように時間軸上で複数繋げることによってトータルスケジュールを構成し、複数のポートのうち、この第１の種類のアクセスが行われるポートには、１つのこのスロットユニット毎に１個のタイムスロットを割り当て、この第２の種類のアクセスが行われるポートには、このトータルスケジュール１周期で１個のタイムスロットを割り当てることを特徴とする。   Next, an access control method according to the present invention is necessary for performing the first type of access and bandwidth guarantee in the access control method executed by the access control means in a storage device accessed from a plurality of ports. Of the second type of access, the access cycle of which is longer than the first type of access, a slot unit having a length that falls within the access cycle necessary to guarantee the bandwidth of the first type of access, A total schedule is formed by connecting a plurality of times on the time axis so that the second type of access is within the access cycle necessary to guarantee the bandwidth, and the first type of access is performed among the plurality of ports. One time slot is assigned to each slot unit, and the second type access port is assigned to the port to be accessed. And allocating one time slot in the total schedule one period.

このアクセス制御方法は、前述の本発明に係る記憶装置によるアクセス制御方法に該当するものであり、帯域保障のために必要なアクセス周期が短いほうの種類のアクセスを要求してからそのアクセスが実行されるまでの遅延時間を短くすることができるとともに、帯域保障のために必要なアクセス周期が短いほうの種類のアクセスを行うポートに対応して設けられるバッファーメモリの容量を小さくすることができる。   This access control method corresponds to the above-described access control method by the storage device according to the present invention, and the access is executed after requesting the access with the shorter access cycle necessary for bandwidth guarantee. In addition to shortening the delay time until the access is made, it is possible to reduce the capacity of the buffer memory provided corresponding to the port that performs the type of access having a shorter access cycle necessary for bandwidth guarantee.

本発明によれば、帯域保障を行うために必要なアクセス周期が異なる２種類のアクセスを複数のポートから記憶装置に対して行う場合に、帯域保障のために必要なアクセス周期が短いほうの種類のアクセスを要求してからそのアクセスが実行されるまでの遅延時間が短くなるので、外部の機器から見て、帯域保障のために必要なアクセス周期が短いほうの種類のアクセスを行う際の記憶装置の反応が速くなるという効果が得られる。   According to the present invention, when two types of accesses having different access cycles necessary for bandwidth guarantee are performed from a plurality of ports to a storage device, the type having the shorter access cycle required for bandwidth guarantee The delay time from when an access is requested to when the access is executed is shortened, so the memory when performing the type of access with the shorter access cycle required for bandwidth guarantee as viewed from the external device The effect that the reaction of the apparatus becomes faster is obtained.

また、帯域保障のために必要なアクセス周期が短いほうの種類のアクセスを行うポートに対応して設けられるバッファーメモリの容量を小さくすることができるという効果が得られる。   In addition, it is possible to reduce the capacity of the buffer memory provided corresponding to the port that performs the type of access having a shorter access cycle necessary for bandwidth guarantee.

以下、本発明の実施の形態を図面を用いて説明する。図６は、本発明を適用したフラッシュメモリ装置の全体構成を示すブロック図である。このフラッシュメモリ装置には、フラッシュメモリ１と、スロットアクセスコントローラ２と、ｎ個のバッファーメモリ３（３（１）〜３（ｎ））と、ｎ個のポート入出力プロセッサ４（４（１）〜４（ｎ））とが設けられている。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 6 is a block diagram showing the overall configuration of a flash memory device to which the present invention is applied. The flash memory device includes a flash memory 1, a slot access controller 2, n buffer memories 3 (3 (1) to 3 (n)), and n port input / output processors 4 (4 (1)). To 4 (n)).

スロットアクセスコントローラ２は、このフラッシュメモリ装置に設けられた複数のポートであるＰｏｒｔ１〜Ｐｏｒｔｎからのフラッシュメモリ１に対するアクセスを、タイムスロットを割り当てることによって制御するコントローラである。   The slot access controller 2 is a controller that controls access to the flash memory 1 from Port1 to Portn, which are a plurality of ports provided in the flash memory device, by assigning time slots.

バッファーメモリ３（１）〜３（ｎ）と、ポート入出力プロセッサ４（１）〜４（ｎ）とは、Ｐｏｒｔ１〜Ｐｏｒｔｎにそれぞれ１対１に対応している。各ポート入出力プロセッサ４（１）〜４（ｎ）は、Ｐｏｒｔ１〜Ｐｏｒｔｎから入力したデータをフラッシュメモリ１への記憶に適した形式のデータに変換するための信号処理（例えば圧縮）を行う役割と、バッファーメモリ３（１）〜３（ｎ）から送られたデータをＰｏｒｔ１〜Ｐｏｒｔｎからの出力用に信号処理する（例えば圧縮データを伸張する）役割とを果たす。   The buffer memories 3 (1) to 3 (n) and the port input / output processors 4 (1) to 4 (n) have a one-to-one correspondence with Port1 to Portn, respectively. Each port input / output processor 4 (1) to 4 (n) performs signal processing (for example, compression) for converting data input from Port 1 to Portn into data in a format suitable for storage in the flash memory 1. In addition, it plays a role of signal processing the data sent from the buffer memories 3 (1) to 3 (n) for output from Port1 to Portn (for example, decompressing the compressed data).

Ｐｏｒｔ１〜Ｐｏｒｔｎのうちの或るＰｏｒｔｉからデータを記憶する場合には、Ｐｏｒｔｉから入力したデータが、ポート入出力プロセッサ４（ｉ）の処理を経て、バッファーメモリ３（ｉ）に一時的に蓄積される。そして、バッファーメモリ３（ｉ）に蓄積されたデータが、スロットアクセスコントローラ２によってＰｏｒｔｉに割り当てられたタイムスロットに、バッファーメモリ３（ｉ）から読み出され、スロットアクセスコントローラ２からフラッシュメモリ１に転送されてフラッシュメモリ１に書き込まれる。   When data is stored from a certain Porti among Port1 to Portn, the data input from Porti is temporarily stored in the buffer memory 3 (i) through the processing of the port input / output processor 4 (i). The Then, the data stored in the buffer memory 3 (i) is read from the buffer memory 3 (i) to the time slot assigned to Porti by the slot access controller 2 and transferred from the slot access controller 2 to the flash memory 1. And written into the flash memory 1.

また、或るＰｏｒｔｊからデータを再生する場合には、そのデータが、スロットアクセスコントローラ２によってＰｏｒｔｊに割り当てられたタイムスロットに、フラッシュメモリ１から読み出され、スロットアクセスコントローラ２からバッファーメモリ３（ｊ）に転送されてバッファーメモリ３（ｊ）に一時的に蓄積される。そして、バッファーメモリ３（ｉ）に蓄積されたデータが、バッファーメモリ３（ｊ）から読み出され、ポート入出力プロセッサ４（ｊ）の処理を経てＰｏｒｔｉから出力される。   When data is reproduced from a certain port j, the data is read from the flash memory 1 in the time slot assigned to the port j by the slot access controller 2 and is read from the buffer memory 3 (j ) And temporarily stored in the buffer memory 3 (j). Then, the data stored in the buffer memory 3 (i) is read from the buffer memory 3 (j) and output from the Porti through the processing of the port input / output processor 4 (j).

図７は、このスロットアクセスコントローラ２が実行するアクセス制御方法を示す図である。ここでは、アクセスモード（アクセスの種類）を、Ｍｏｄｅ１，Ｍｏｄｅ２，ＢｅｓｔＥｆｆｏｒｔの３種類としている。Ｍｏｄｅ１，Ｍｏｄｅ２は、それぞれ帯域保障すべき種類のアクセスであるが、Ｍｏｄｅ１のほうが、帯域保障のために必要な単位時間当たりのアクセス時間が長くなっている。ＢｅｓｔＥｆｆｏｒｔは、ベストエフォート型の（帯域保障はしないが可能な限り高速化する、いわゆる出来高型の）アクセスである。Ｍｏｄｅ１の例としては、リアルタイム性を要求されるデータの再生のためのアクセスが挙げられる。Ｍｏｄｅ２の例としては、リアルタイム性を要求されるデータの記憶のためのアクセスが挙げられる。ＢｅｓｔＥｆｆｏｒｔの例としては、リアルタイム性を要求されない、ネットワーク経由でのファイル転送によるデータの記憶または再生のためのアクセスが挙げられる。   FIG. 7 is a view showing an access control method executed by the slot access controller 2. Here, there are three access modes (access types): Mode1, Mode2, and BestEffort. Mode 1 and Mode 2 are the types of access that should guarantee the bandwidth, respectively, but Mode 1 has a longer access time per unit time necessary for securing the bandwidth. BestEffort is a best-effort type (a so-called volume type access that does not guarantee bandwidth but speeds up as much as possible). An example of Mode 1 is access for reproducing data that requires real-time performance. An example of Mode 2 is access for storing data that requires real-time performance. As an example of BestEffort, there is an access for storing or reproducing data by file transfer via a network that does not require real-time property.

また、ここでは、ポート数をＰｏｒｔ１〜Ｐｏｒｔ１０の１０本とし、Ｐｏｒｔ１，２，５，１０からＭｏｄｅ１のアクセスが行われ、Ｐｏｒｔ３，４，７，８からＭｏｄｅ２のアクセスが行われ、Ｐｏｒｔ６，９からＢｅｓｔＥｆｆｏｒｔのアクセスが行われるものとしている。なお、どのポートからどのアクセスモードのアクセスが行われるかは、予め固定しておいてもよいし、動的に変化させてもよい。   Also, here, the number of ports is 10 from Port 1 to Port 10, Mode 1 is accessed from Ports 1, 2, 5, and 10, Mode 2 is accessed from Ports 3, 4, 7, and 8, and Ports 6 and 9 are accessed. It is assumed that the best effort is accessed. Which access mode is accessed from which port may be fixed in advance or may be dynamically changed.

Ｍｏｄｅ１の各ポート（Ｐｏｒｔ１，２，５，１０）に割り当てる１個のタイムスロットの長さＴａｃｃｅｓｓ１と、Ｍｏｄｅ２の各ポート（Ｐｏｒｔ３，４，７，８）に割り当てる１個のタイムスロットの長さＴａｃｃｅｓｓ２とは、次のような条件を満たすように設定している。   The length Taccess 1 of one time slot assigned to each port (Port 1, 2, 5, 10) of Mode 1 and the length T access 2 of one time slot assigned to each port (Port 3, 4, 7, 8) of Mode 2 Is set to satisfy the following conditions.

条件：Ｍｏｄｅ１のアクセスを帯域保障するために必要なアクセス周期（これは、Ｍｏｄｅ１のポートに対応するバッファーメモリ（図６のバッファーメモリ３）が、アクセス１回当たりに蓄積しなければならないデータ量を、時間の長さに換算したものであるといえるので、Ｔｂｕｆ１と表す）と、Ｍｏｄｅ２のアクセスを帯域保障するために必要なアクセス周期（同じくＴｂｕｆ２と表す）とが、

Figure 2007257362
となる。
但し、Ｍは２以上の整数であり、図ではＭ＝３である。 Condition: Access cycle necessary to guarantee bandwidth of Mode 1 access (this is the amount of data that the buffer memory corresponding to the port of Mode 1 (buffer memory 3 in FIG. 6) has to store per access) Therefore, it can be said that it is converted to the length of time, and is expressed as Tbuf1), and an access cycle (also expressed as Tbuf2) necessary for guaranteeing the bandwidth of Mode2 access,
Figure 2007257362
 It becomes.
However, M is an integer greater than or equal to 2, and M = 3 in the figure.

例えばＭｏｄｅ１，Ｍｏｄｅ２が前述のようにそれぞれリアルタイム性を要求されるデータの再生，記憶のためのアクセスである場合には、具体的には、Ｔａｃｃｅｓｓ１は、フラッシュメモリ１に対してブロックよりも小さいページ単位でアクセスしてデータを再生するための時間長に設定し、Ｔａｃｃｅｓｓ２は、フラッシュメモリ１に対してブロック単位でアクセスしてデータを記憶するための時間長に設定することができる。   For example, when Mode 1 and Mode 2 are accesses for reproducing and storing data that require real-time characteristics as described above, specifically, Taccess 1 is a page smaller than a block with respect to the flash memory 1. The time length for accessing and reproducing data in units can be set, and Taccess2 can be set to the time length for accessing the flash memory 1 in blocks and storing the data.

そして、Ｍ本（図では３本）のスロットユニットであるＳｌｏｔＵｎｉｔ１〜ＳｌｏｔＵｎｉｔ３を時間軸上で繋げることによって、トータルスケジュールを構成する（図では、図示の都合上、時間軸を、ＳｌｏｔＵｎｉｔ１の末尾から図の斜め上方向に跳んでＳｌｏｔＵｎｉｔ２の先頭に移り、ＳｌｏｔＵｎｉｔ２の末尾から図の斜め上方向に跳んでＳｌｏｔＵｎｉｔ３の先頭に移るように、３つに分けて描いている）。   A total schedule is formed by connecting Slot Unit 1 to Slot Unit 3 which are M (three in the figure) slot units on the time axis (in the figure, for convenience of illustration, the time axis is illustrated from the end of SlotUnit 1. It is drawn in three parts, jumping diagonally upward and moving to the beginning of SlotUnit2, and jumping diagonally upward from the end of SlotUnit2 to the beginning of SlotUnit3).

各ＳｌｏｔＵｎｉｔ１〜ＳｌｏｔＵｎｉｔ３には、先頭（時間軸で早い方）から順に、Ｍｏｄｅ１アクセススロットエリア，Ｍｏｄｅ２アクセススロットエリア，ＢｅｓｔＥｆｆｏｒｔアクセススロットエリアを設ける。   Each SlotUnit1 to SlotUnit3 is provided with a Mode1 access slot area, a Mode2 access slot area, and a BestEffort access slot area in order from the head (whichever is earlier on the time axis).

そして、Ｍｏｄｅ１の各ポート（Ｐｏｒｔ１，２，５，１０）については、ポートがオープンされた時点で、各ＳｌｏｔＵｎｉｔ１〜ＳｌｏｔＵｎｉｔ３のＭｏｄｅ１アクセススロットエリアに、前述の長さＴａｃｃｅｓｓ１のタイムスロットを１個ずつ（トータルスケジュール１周期でＭ＝３個）割り当てる。   For each port of Mode 1 (Port 1, 2, 5, 10), when the port is opened, one time slot of the above length T access 1 is placed in the Mode 1 access slot area of each Slot Unit 1 to Slot Unit 3 ( (M = 3 in one cycle of the total schedule).

また、Ｍｏｄｅ２の各ポート（Ｐｏｒｔ３，４，７，８）については、ポートがオープンされた時点で、ＳｌｏｔＵｎｉｔ１から順に、Ｍｏｄｅ２アクセススロットエリアに前述の長さＴａｃｃｅｓｓ２のタイムスロットを１個（トータルスケジュール１周期で１個だけ）割り当てる。図では、最初にＰｏｒｔ３がオープンされてＳｌｏｔＵｎｉｔ１のＭｏｄｅ２アクセススロットエリアにタイムスロットが割り当てられ、２番目にＰｏｒｔ４がオープンされてＳｌｏｔＵｎｉｔ２のＭｏｄｅ２アクセススロットエリアにタイムスロットが割り当てられ、３番目にＰｏｒｔ７がオープンされてＳｌｏｔＵｎｉｔ３のＭｏｄｅ２アクセススロットエリアにタイムスロットが割り当てられ、４番目にＰｏｒｔ８がオープンされて再びＳｌｏｔＵｎｉｔ１のＭｏｄｅ２アクセススロットエリアに（Ｐｏｒｔ３のタイムスロットに続く時間位置に）タイムスロットが割り当てられている。   For each port (Ports 3, 4, 7, and 8) of Mode 2, one time slot of the above-described length Taccess 2 is placed in the Mode 2 access slot area in order from the Slot Unit 1 when the ports are opened (total schedule 1). Assign only one in a cycle). In the figure, Port 3 is opened first and a time slot is assigned to the Mode 2 access slot area of SlotUnit1, second Port 4 is opened and a time slot is assigned to the Mode 2 access slot area of Slot Unit 2, and Port 7 is opened third. Then, a time slot is assigned to the Mode 2 access slot area of SlotUnit 3, and Port 8 is opened fourth, and a time slot is assigned to the Mode 2 access slot area of Slot Unit 1 again (at a time position following the Time slot of Port 3).

また、各ＳｌｏｔＵｎｉｔ１〜ＳｌｏｔＵｎｉｔ３のＢｅｓｔＥｆｆｏｒｔアクセススロットエリアに割り当てるタイムスロットの長さＴａｃｃｅｓｓ＿ｂｅｓｔは、下記式の条件を満たすように制御する。

Figure 2007257362
但し、Ｎｍｏｄｅ１，Ｎｍｏｄｅ２は、それぞれＭｏｄｅ１，Ｍｏｄｅ２でアクセスされるポートの数（ここではＮｍｏｄｅ１＝４，Ｎｍｏｄｅ２＝４）であり、ＲｏｕｎｄＵｐ（Ｎｍｏｄｅ２／Ｍ，０）は、Ｎｍｏｄｅ２／Ｍの値を切り上げた整数（ここでは、４／３を切り上げた整数２）である。 Further, the time slot length Taccess_best allocated to the BestEffect access slot area of each SlotUnit1 to SlotUnit3 is controlled so as to satisfy the following condition.
Figure 2007257362
 However, Nmode1 and Nmode2 are the numbers of ports accessed in Mode1 and Mode2, respectively (Nmode1 = 4, Nmode2 = 4 here), and RoundUp (Nmode2 / M, 0) rounds up the value of Nmode2 / M It is an integer (here, an integer 2 obtained by rounding up 4/3).

図では、この式（６）の条件を満たすように、ＢｅｓｔＥｆｆｏｒｔのポート（Ｐｏｒｔ６，９）のうちのＰｏｒｔ６のタイムスロットが、ＳｌｏｔＵｎｉｔ１のＢｅｓｔＥｆｆｏｒｔアクセススロットエリアに割り当てられるとともに、Ｐｏｒｔ９のタイムスロットが、ＳｌｏｔＵｎｉｔ１のＢｅｓｔＥｆｆｏｒｔアクセススロットエリア（Ｐｏｒｔ６のタイムスロットに続く時間位置）とＳｌｏｔＵｎｉｔ２のＢｅｓｔＥｆｆｏｒｔアクセススロットエリアとにまたがって割り当てられている。   In the figure, the Port 6 time slot of the Ports of BestEffort (Ports 6 and 9) is assigned to the BestEffect access slot area of SlotUnit1, and the Port 9 time slot is Assigned to the best impact access slot area (time position following the time slot of port 6) and the best effort access slot area of slot unit 2.

上記式（６）の条件を満たすことにより、Ｍｏｄｅ１の各ポート（Ｐｏｒｔ１，２，５，１０）に、帯域保障のために必要なアクセス周期Ｔｂｕｆ１以内の間隔でタイムスロットが割り当てられるので、Ｍｏｄｅ１のアクセスが帯域保障される。   By satisfying the condition of the above equation (6), time slots are allocated to the ports (Ports 1, 2, 5, 10) of Mode 1 at intervals within the access cycle Tbuf 1 necessary for bandwidth guarantee. Access is guaranteed bandwidth.

また、上記式（５）と式（６）との関係から、トータルスケジュール１周期の長さＴｏｔａｌ＿Ｓｃｈｅｄｕｌｅは、下記式の条件を満たすようになる。

Figure 2007257362
Further, from the relationship between the above formulas (5) and (6), the length Total_Schedule of one cycle of the total schedule satisfies the following formula.
Figure 2007257362

したがって、Ｍｏｄｅ２の各ポート（Ｐｏｒｔ３，４，７，８）にも、帯域保障のために必要なアクセス周期Ｔｂｕｆ２以内の間隔でタイムスロットが割り当てられるので、Ｍｏｄｅ２のアクセスも帯域保障される。   Accordingly, since the time slots are allocated to the ports (Ports 3, 4, 7, and 8) of Mode 2 at intervals within the access cycle Tbuf2 necessary for ensuring the bandwidth, the access of Mode 2 is also guaranteed.

図８は、図７のアクセス制御方法による、Ｍｏｄｅ１，Ｍｏｄｅ２の各ポートに対応するバッファーメモリ（図６のバッファーメモリ３）のデータ蓄積量であるバッファー量の推移を示す図である。Ｍｏｄｅ１のアクセスが繰り返される間隔は、Ｍｏｄｅ２のアクセスが繰り返される間隔よりも短く、且つ、ほぼ均一な間隔になっている（すなわち、ワーストケースでも間隔が短くなっている）。   FIG. 8 is a diagram showing the transition of the buffer amount that is the amount of data stored in the buffer memory (buffer memory 3 in FIG. 6) corresponding to each port of Mode 1 and Mode 2 according to the access control method in FIG. The interval at which the access of Mode 1 is repeated is shorter than the interval at which the access of Mode 2 is repeated, and is substantially uniform (that is, the interval is shortened even in the worst case).

このように、Ｍｏｄｅ１のアクセスが繰り返される間隔がほぼ均一な短い間隔になることにより、次のような２つの点でメリットが生まれる。   As described above, since the interval at which the access of Mode 1 is repeated becomes a substantially uniform short interval, merits can be obtained in the following two points.

１つ目のメリットは、図６のバッファーメモリ３がＭｏｄｅ１のアクセスを要求してからそのアクセスが実行されるまでの遅延時間が短くなることである。   The first merit is that the delay time from when the buffer memory 3 in FIG. 6 requests access to Mode 1 until the access is executed is shortened.

例えば、ビデオデータのシャトル再生では、外部の機器でのシャトル操作（２倍速，４倍速，８倍速といった再生速度の選択操作）に応じて、バッファーメモリ３が、フラッシュメモリ１からのデータの読出しアドレスを決定し、そのアドレスのデータを読み出すためのアクセス要求をスロットアクセスコントローラ２に対して行う。そして、スロットアクセスコントローラ２がその要求を処理することにより、シャトル再生のためのデータの読み出しが実現される。   For example, in shuttle playback of video data, the buffer memory 3 reads the data read address from the flash memory 1 in response to a shuttle operation (playback speed selection operation such as 2 × speed, 4 × speed, or 8 × speed) with an external device. And requests access to the slot access controller 2 for reading the data at that address. Then, when the slot access controller 2 processes the request, reading of data for shuttle reproduction is realized.

したがって、バッファーメモリ３がＭｏｄｅ１のアクセスとしてシャトル再生のためのアクセスを要求してから、そのアクセスが実行されるまでの遅延時間が短くなるので、シャトル操作を行う外部の機器から見て、シャトル操作に対するフラッシュメモリ装置のポートからのビデオデータ出力の反応が早くなる（シャトルレスポンスが向上する）というメリットが生まれる。   Accordingly, since the delay time from when the buffer memory 3 requests access for shuttle playback as the access of Mode 1 until the access is executed is shortened, the shuttle operation is viewed from an external device that performs the shuttle operation. As a result, the response of the video data output from the port of the flash memory device to the camera becomes faster (the shuttle response is improved).

２つ目のメリットは、図８にも表れているように、Ｍｏｄｅ１のポートに対応するバッファーメモリ３のバッファー量の最大値Ｄｂｕｆ１が小さくなり、その結果、Ｍｏｄｅ１のポートに対応するバッファーメモリ３をオーバーフローさせたりアンダーフローさせないためのバッファー容量を小さくできることである。   As shown in FIG. 8, the second merit is that the maximum value Dbuf1 of the buffer amount of the buffer memory 3 corresponding to the Mode1 port is reduced, and as a result, the buffer memory 3 corresponding to the Mode1 port is reduced. The buffer capacity for preventing overflow or underflow can be reduced.

最後に、図７のアクセス制御方法を実現するためのスロットアクセスコントローラ２の構成例を、図９を用いて説明する。スロットアクセスコントローラ２には、スロットコントローラ１１と、フラッシュメモリ１（図６）にアクセスするためのＤＭＡ（ダイレクトメモリアクセス）コントローラ１２と、バッファーメモリ３（１）〜３（ｎ）（図６）とのインタフェースであるｎ個のバッファーインタフェース１３（１３（１）〜１３（ｎ））とが設けられている。   Finally, a configuration example of the slot access controller 2 for realizing the access control method of FIG. 7 will be described with reference to FIG. The slot access controller 2 includes a slot controller 11, a DMA (direct memory access) controller 12 for accessing the flash memory 1 (FIG. 6), and buffer memories 3 (1) to 3 (n) (FIG. 6). N buffer interfaces 13 (13 (1) to 13 (n)) are provided.

スロットコントローラ１１には、Ｍｏｄｅ１スロット割り当て部１４と、Ｍｏｄｅ２スロット割り当て部１５と、ＢｅｓｔＥｆｆｏｒｔスロット割り当て部１６と、Ｍ個（図７の場合にはＭ＝３）のＳｌｏｔＵｎｉｔ１スケジューラ１７（１）〜ＳｌｏｔＵｎｉｔＭスケジューラ１７（Ｍ）と、スロットユニットスイッチ１８とが設けられている。   The slot controller 11 includes a Mode1 slot allocation unit 14, a Mode2 slot allocation unit 15, a BestEffort slot allocation unit 16, and M (M = 3 in the case of FIG. 7) SlotUnit1 schedulers 17 (1) to SlotUnitM schedulers. 17 (M) and a slot unit switch 18 are provided.

Ｐｏｒｔ１〜Ｐｏｒｔｎのうちのいずれかのポートがオープンして、そのポートに対応するバッファーメモリ３からの要求がバッファーインタフェース１３を介してスロットコントローラ１１に送られる毎に、スロットコントローラ１１では、その要求の内容から、そのポートがＭｏｄｅ１，Ｍｏｄｅ２，ＢｅｓｔＥｆｆｏｒｔのうちのいずれのアクセスモードのポートであるかを判別する。   Each time one of the ports Port1 to Portn is opened and a request from the buffer memory 3 corresponding to that port is sent to the slot controller 11 via the buffer interface 13, the slot controller 11 From the contents, it is determined which of the access modes of Mode 1, Mode 2 and BestEffect the port is.

そして、Ｍｏｄｅ１のポートである場合には、Ｍｏｄｅ１スロット割り当て部１４が、図７に例示したようにＭ本のスロットユニットＳｌｏｔＵｎｉｔ１〜ＳｌｏｔＵｎｉｔＭのＭｏｄｅ１アクセススロットエリアにそれぞれそのポートのタイムスロットを割り当てる処理を行う。   If the port is a Mode1 port, the Mode1 slot allocation unit 14 performs processing for allocating the time slot of the port to each of the Mode1 access slot areas of the M slot units SlotUnit1 to SlotUnitM as illustrated in FIG. .

他方、Ｍｏｄｅ１のポートである場合には、Ｍｏｄｅ２スロット割り当て部１５が、図７に例示したように１本ずつのスロットユニットのＭｏｄｅ２アクセススロットエリアに順番にそのポートのタイムスロットを割り当てる処理を行う。   On the other hand, if it is a port of Mode 1, the Mode 2 slot allocation unit 15 performs processing to allocate the time slot of the port in order to the Mode 2 access slot area of each slot unit as illustrated in FIG.

他方、ＢｅｓｔＥｆｆｏｒｔのポートである場合には、ＢｅｓｔＥｆｆｏｒｔスロット割り当て部１６が、図７に示したようにスロットユニットのＢｅｓｔＥｆｆｏｒｔアクセススロットエリアにそのポートのタイムスロットを割り当てる処理を行う。   On the other hand, if it is a port of BestEffort, the BestEffort slot allocation unit 16 performs processing to allocate the time slot of that port to the BestEffect access slot area of the slot unit as shown in FIG.

ＳｌｏｔＵｎｉｔ１スケジューラ１７（１）〜ＳｌｏｔＵｎｉｔＭスケジューラ１７（Ｍ）は、これらのスロット割り当て部１４〜１６の割り当て結果に基づいて、図７に例示したようにそれぞれ１本ずつのスロットユニットＳｌｏｔＵｎｉｔ１〜ＳｌｏｔＵｎｉｔＭをスケジューリングする処理を行う。   The SlotUnit1 scheduler 17 (1) to SlotUnitM scheduler 17 (M) schedules one slot unit SlotUnit1 to SlotUnitM as illustrated in FIG. 7, based on the allocation results of these slot allocation units 14 to 16. Process.

スロットユニットスイッチ１８は、ＳｌｏｔＵｎｉｔ１スケジューラ１７（１）〜ＳｌｏｔＵｎｉｔＭスケジューラ１７（Ｍ）のスケジューリング結果（すなわちトータルスケジュール１周期分のスケジューリング結果）に基づき、各バッファーメモリ３からバッファーインタフェース１３を介してＤＭＡコントローラ１２に送られるデータを１つずつ切り換えてＤＭＡコントローラ１２からフラッシュメモリ１に転送させる制御と、フラッシュメモリ１からＤＭＡコントローラ１２に送られるデータをどのバッファーインタフェース１３に送るかを切り換える制御とを行う。   The slot unit switch 18 receives the DMA controller 12 from each buffer memory 3 via the buffer interface 13 based on the scheduling results of the SlotUnit1 scheduler 17 (1) to the SlotUnitM scheduler 17 (M) (that is, the scheduling results for one total schedule period). Are controlled one by one to transfer data sent from the DMA controller 12 to the flash memory 1 and control to switch which buffer interface 13 sends data sent from the flash memory 1 to the DMA controller 12.

なお、以上の説明では、Ｍｏｄｅ１，Ｍｏｄｅ２の例として、それぞれデータの再生のためのアクセス，データの記憶のためのアクセスを挙げた。しかし、本発明は、これに限らず、帯域保障を行うために必要なアクセス周期が異なる２種類のアクセスを複数のポートから行うあらゆるケースに適用することができる。   In the above description, as examples of Mode 1 and Mode 2, an access for reproducing data and an access for storing data are given. However, the present invention is not limited to this, and can be applied to all cases in which two types of accesses having different access cycles necessary for bandwidth guarantee are performed from a plurality of ports.

また、以上の説明ではフラッシュメモリ装置に本発明を適用している。しかし、本発明は、これに限らず、フラッシュメモリ装置以外の記憶装置に対して、帯域保障を行うために必要なアクセス周期が異なる２種類のアクセスを複数のポートから行う場合にも適用することができる。   In the above description, the present invention is applied to a flash memory device. However, the present invention is not limited to this, and is also applicable to a case where two types of accesses having different access cycles necessary for bandwidth guarantee are performed from a plurality of ports to a storage device other than a flash memory device. Can do.

複数のポートを設けた記憶装置へのアクセスの様子を概念的に示す図である。It is a figure which shows notionally the mode of the access to the memory | storage device which provided the some port. 複数のポートを設けた記憶装置における従来のアクセス制御方法を示す図である。It is a figure which shows the conventional access control method in the memory | storage device which provided the some port. 図２のアクセス制御方法によるバッファー量の推移を示す図である。It is a figure which shows transition of the buffer amount by the access control method of FIG. 図２のアクセス制御方法に対する改善例を示す図である。It is a figure which shows the example of improvement with respect to the access control method of FIG. 図４の改善例によるバッファー量の推移を示す図である。It is a figure which shows transition of the buffer amount by the example of improvement of FIG. 本発明を適用したフラッシュメモリ装置の全体構成を示すブロック図である。1 is a block diagram showing an overall configuration of a flash memory device to which the present invention is applied. 図６のスロットアクセスコントローラによるアクセス制御方法を示す図である。It is a figure which shows the access control method by the slot access controller of FIG. 図７のアクセス制御方法によるバッファー量の推移を示す図である。It is a figure which shows transition of the buffer amount by the access control method of FIG. 図６のスロットアクセスコントローラの構成例を示す図である。It is a figure which shows the structural example of the slot access controller of FIG.

符号の説明Explanation of symbols

１ フラッシュメモリ、 ２ スロットアクセスコントローラ、 ３（１）〜３（ｎ） バッファーメモリ、 ４（１）〜４（ｎ） ポート入出力プロセッサ、 １１ スロットコントローラ、 １２ ＤＭＡコントローラ、 １３（１）〜１３（ｎ） バッファーインタフェース、 １４ Ｍｏｄｅ１スロット割り当て部、 １５ Ｍｏｄｅ２スロット割り当て部、 １６ ＢｅｓｔＥｆｆｏｒｔスロット割り当て部、 １７（１）〜１７（Ｍ） ＳｌｏｔＵｎｉｔ１スケジューラ〜ＳｌｏｔＵｎｉｔＭスケジューラ、 １８ スロットユニットスイッチ   1 flash memory, 2 slot access controller, 3 (1) to 3 (n) buffer memory, 4 (1) to 4 (n) port input / output processor, 11 slot controller, 12 DMA controller, 13 (1) to 13 ( n) Buffer interface, 14 Mode1 slot allocation unit, 15 Mode2 slot allocation unit, 16 BestEffort slot allocation unit, 17 (1) to 17 (M) SlotUnit1 scheduler to SlotUnitM scheduler, 18 slot unit switch

Claims (4)

複数のポートからアクセスされる記憶装置において、
第１の種類のアクセスと、帯域保障を行うために必要なアクセス周期が前記第１の種類のアクセスよりも長い第２の種類のアクセスとのうち、前記第１の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めた長さのスロットユニットを、前記第２の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めるように時間軸上で複数繋げることによってトータルスケジュールを構成し、前記複数のポートのうち、前記第１の種類のアクセスが行われるポートには、１つの前記スロットユニット毎に１個のタイムスロットを割り当て、前記第２の種類のアクセスが行われるポートには、前記トータルスケジュール１周期で１個のタイムスロットを割り当てるアクセス制御手段
を備えたことを特徴とする記憶装置。 In storage devices accessed from multiple ports,
Of the first type of access and the second type of access that requires a longer access cycle than the first type of access to guarantee the bandwidth, the first type of access is guaranteed. A total schedule can be obtained by connecting a plurality of slot units having a length within an access cycle necessary for the purpose so as to be within the access cycle necessary for ensuring the bandwidth of the second type of access on the time axis. A port in which the first type of access is performed among the plurality of ports, and one time slot is assigned to each slot unit, and the second type of access is performed. Includes an access control means for allocating one time slot in one cycle of the total schedule. 請求項１に記載の記憶装置において、
前記アクセス制御手段は、前記複数のポートのうち、帯域保障を行わない種類のアクセスが行われるポートのタイムスロットを、前記スロットユニットの末尾に配置し、該タイムスロットの長さを、前記スロットユニットの長さが前記第１の種類のアクセスを帯域保障するために必要なアクセス周期以内に収まるように制御する
ことを特徴とする記憶装置。 The storage device according to claim 1,
The access control means arranges a time slot of a port to which access of a type that does not guarantee bandwidth among the plurality of ports is arranged at the end of the slot unit, and sets the length of the time slot to the slot unit. The storage device is controlled so that the length of the first access falls within an access cycle necessary to guarantee the bandwidth of the first type of access. 請求項１に記載の記憶装置において、
前記記憶装置は、フラッシュメモリを記憶媒体として用いており、
前記第１の種類のアクセスは再生のためのアクセスであり、
前記第２の種類のアクセスは記憶のためのアクセスである
ことを特徴とする記憶装置。 The storage device according to claim 1,
The storage device uses a flash memory as a storage medium,
The first type of access is for playback;
The storage device characterized in that the second type of access is an access for storage. 複数のポートからアクセスされる記憶装置内でアクセス制御手段が実行するアクセス制御方法において、
第１の種類のアクセスと、帯域保障を行うために必要なアクセス周期が前記第１の種類のアクセスよりも長い第２の種類のアクセスとのうち、前記第１の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めた長さのスロットユニットを、前記第２の種類のアクセスを帯域保障するために必要なアクセス周期以内に収めるように時間軸上で複数繋げることによってトータルスケジュールを構成し、前記複数のポートのうち、前記第１の種類のアクセスが行われるポートには、１つの前記スロットユニット毎に１個のタイムスロットを割り当て、前記第２の種類のアクセスが行われるポートには、前記トータルスケジュール１周期で１個のタイムスロットを割り当てる
ことを特徴とするアクセス制御方法。 In an access control method executed by an access control means in a storage device accessed from a plurality of ports,
Of the first type of access and the second type of access that requires a longer access cycle than the first type of access to guarantee the bandwidth, the first type of access is guaranteed. A total schedule can be obtained by connecting a plurality of slot units having a length within an access cycle necessary for the purpose so as to be within the access cycle necessary for ensuring the bandwidth of the second type of access on the time axis. A port in which the first type of access is performed among the plurality of ports, and one time slot is assigned to each slot unit, and the second type of access is performed. Includes assigning one time slot in one cycle of the total schedule.
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