JP2007227776A - Semiconductor device, and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、キャパシタの容量値を安定させることを目的とする半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device aimed at stabilizing the capacitance value of a capacitor and a method for manufacturing the same.
従来の半導体装置の製造方法の一実施例として、下記のキャパシタが知られている。Ｐ型の半導体基板を準備し、半導体基板上の所望の領域にレジスト膜を形成する。レジスト膜をマスクとして用い、半導体基板に下部電極用のＮ型の拡散層をイオン注入法により形成する。そして、Ｎ型の拡散層上に絶縁膜を形成した後、絶縁膜上に上部電極用のポリシリコン膜とタングステンシリサイド（ＷＳｉ）膜を形成する。このとき、下部電極用のＮ型の拡散層は、専用の拡散工程または他の半導体素子（例えば、バイポーラトランジスタのエミッタ領域用の拡散層）との共用工程で形成される。また、キャパシタの絶縁膜は、ＭＯＳトランジスタのゲート酸化膜と共用工程で形成される。更に、上部電極用のポリシリコン膜とタングステンシリサイド膜は、ＭＯＳトランジスタのゲート電極と共用工程で形成される。（例えば、特許文献１参照。）。
従来の半導体装置では、キャパシタの誘電膜として用いられる絶縁膜は、キャパシタの下部電極として用いられるＮ型の拡散層が形成された後に、Ｎ型の拡散層上に形成されている。そして、キャパシタの絶縁膜は、例えば、Ｎ型不純物として用いられたリン（Ｐ）により増速酸化されてしまう。この構造により、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。 In a conventional semiconductor device, an insulating film used as a capacitor dielectric film is formed on an N-type diffusion layer after an N-type diffusion layer used as a lower electrode of the capacitor is formed. The insulating film of the capacitor is oxidized at an accelerated rate by, for example, phosphorus (P) used as an N-type impurity. With this structure, there is a problem that the thickness of the insulating film of the capacitor is increased and the capacitance value of the capacitor is reduced.
また、従来の半導体装置の製造方法では、キャパシタの下部電極用のＮ型の拡散層を形成した後に、Ｎ型の拡散層上面にキャパシタの絶縁膜を形成する。この製造方法により、キャパシタの絶縁膜は、例えば、Ｎ型不純物として用いられたリン（Ｐ）により増速酸化し、キャパシタの絶縁膜の膜厚を所望の範囲に形成し難いという問題がある。 In the conventional method of manufacturing a semiconductor device, after forming an N type diffusion layer for the lower electrode of the capacitor, an insulating film of the capacitor is formed on the upper surface of the N type diffusion layer. With this manufacturing method, there is a problem that the insulating film of the capacitor is oxidized at an accelerated rate by, for example, phosphorus (P) used as an N-type impurity, and it is difficult to form the film thickness of the insulating film of the capacitor in a desired range.
特に、上述したように、同一基板上に形成されるバイポーラトランジスタのエミッタ領域用の拡散層とキャパシタの下部電極用のＮ型の拡散層とを共用工程により形成する場合には、Ｎ型の拡散層は高不純物濃度となり、上記増速酸化が顕著となるという問題がある。その結果、キャパシタの絶縁膜の膜厚が厚くなり、キャパシタの容量値が低減するという問題がある。 In particular, as described above, when the diffusion layer for the emitter region of the bipolar transistor and the N type diffusion layer for the lower electrode of the capacitor formed on the same substrate are formed by a common process, the N type diffusion is performed. There is a problem in that the layer has a high impurity concentration and the above-mentioned accelerated oxidation becomes remarkable. As a result, there is a problem that the film thickness of the capacitor insulating film is increased and the capacitance value of the capacitor is reduced.
また、従来の半導体装置の製造方法では、キャパシタの下部電極用のＮ型の拡散層を形成した後に、Ｎ型の拡散層上面にキャパシタの絶縁膜を形成する。このとき、キャパシタのＮ型の拡散層を専用工程で形成し、低不純物濃度とする場合、キャパシタの絶縁膜の増速酸化を低減させることができる。しかしながら、キャパシタのＮ型の拡散層が低不純物濃度のため、空乏層が広がり易く、キャパシタの容量値が印加電圧により大きく変動してしまうという問題がある。更に、下部電極用のＮ型の拡散層を専用工程で形成する場合、マスク枚数が増加する等、製造コストが増大するという問題がある。 In the conventional method of manufacturing a semiconductor device, after forming an N type diffusion layer for the lower electrode of the capacitor, an insulating film of the capacitor is formed on the upper surface of the N type diffusion layer. At this time, when the N-type diffusion layer of the capacitor is formed by a dedicated process and has a low impurity concentration, accelerated oxidation of the insulating film of the capacitor can be reduced. However, since the N-type diffusion layer of the capacitor has a low impurity concentration, the depletion layer easily spreads, and there is a problem that the capacitance value of the capacitor greatly varies depending on the applied voltage. Further, when the N-type diffusion layer for the lower electrode is formed in a dedicated process, there is a problem that the manufacturing cost increases, for example, the number of masks increases.
上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、半導体層と、前記半導体層表面から形成され、キャパシタの下部電極として用いられる拡散層と、前記半導体層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いられる絶縁膜が所望の膜厚となり、キャパシタの容量値が安定する。 In view of the above circumstances, the semiconductor device of the present invention is formed on a semiconductor layer, a diffusion layer formed from the surface of the semiconductor layer and used as a lower electrode of a capacitor, and the semiconductor layer. And an insulating film used as a dielectric film of a capacitor, and a silicon film formed on the insulating film and used as an upper electrode of the capacitor, and the film thickness of the silicon film is set when the diffusion layer is formed. The impurity has a thickness that passes through the silicon film and is ion-implanted into the semiconductor layer below the silicon film. Therefore, in the present invention, the insulating film used as the dielectric film of the capacitor has a desired thickness, and the capacitance value of the capacitor is stabilized.
また、本発明の半導体装置は、前記シリコン膜は、前記絶縁膜上に形成される第１のシリコン膜と、前記第１のシリコン膜上に形成される第２のシリコン膜とから成り、前記第１のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第１のシリコン膜を通過し、前記第１のシリコン膜下方の前記半導体層にイオン注入される膜厚であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いられる絶縁膜が、増速酸化することを防止できる。 In the semiconductor device of the present invention, the silicon film includes a first silicon film formed on the insulating film and a second silicon film formed on the first silicon film, The film thickness of the first silicon film is such that impurities when forming the diffusion layer pass through the first silicon film and are ion-implanted into the semiconductor layer below the first silicon film. It is characterized by being. Therefore, in the present invention, it is possible to prevent the insulating film used as the dielectric film of the capacitor from being oxidized at a high speed.
また、本発明の半導体装置は、前記第１のシリコン膜の膜厚が、１０Å〜５００Åであることを特徴とする。従って、本発明では、キャパシタの下部電極として用いられる拡散層を形成する不純物が、第１のシリコン膜を通過することができる。 In the semiconductor device of the present invention, the first silicon film has a thickness of 10 to 500 mm. Therefore, in the present invention, the impurities forming the diffusion layer used as the lower electrode of the capacitor can pass through the first silicon film.
また、本発明の半導体装置の製造方法は、半導体層上にキャパシタの誘電膜として用いる絶縁膜を形成し、前記絶縁膜上にキャパシタの上部電極として用いる第１のシリコン膜を形成する工程と、前記第１のシリコン膜上から前記半導体層にイオン注入法により不純物を注入した後熱拡散し、前記第１のシリコン膜下方にキャパシタの下部電極として用いる拡散層を形成する工程と、前記第１のシリコン膜上に第２のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止できる。また、イオン注入時にキャパシタ用の絶縁膜が第１のシリコン膜により被覆されるため、絶縁膜の膜質劣化を防止できる。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an insulating film used as a dielectric film of a capacitor on a semiconductor layer; and forming a first silicon film used as an upper electrode of the capacitor on the insulating film; Impurities are implanted into the semiconductor layer from above the first silicon film by ion implantation, followed by thermal diffusion to form a diffusion layer used as a lower electrode of a capacitor below the first silicon film; Forming a second silicon film on the silicon film and forming the upper electrode. Therefore, according to the present invention, it is possible to prevent the insulating film used as the dielectric film of the capacitor from being oxidized at a high speed. In addition, since the capacitor insulating film is covered with the first silicon film at the time of ion implantation, the film quality of the insulating film can be prevented from being deteriorated.
また、本発明の半導体装置の製造方法は、前記第１及び第２のシリコン膜を形成する工程は、前記半導体層に形成されるＭＯＳトランジスタのゲート電極を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。 In the method of manufacturing a semiconductor device according to the present invention, the step of forming the first and second silicon films is a step shared with the step of forming the gate electrode of the MOS transistor formed in the semiconductor layer. Features. Therefore, according to the present invention, it is possible to reduce the manufacturing cost while suppressing the accelerated oxidation of the insulating film used as the dielectric film of the capacitor.
また、本発明の半導体装置の製造方法は、前記拡散層を形成する工程は、前記半導体層に形成されるＮＰＮトランジスタのエミッタ領域またはコレクタ領域を構成する拡散層を形成する工程と共用工程であることを特徴とする。従って、本発明では、キャパシタの誘電膜として用いる絶縁膜が増速酸化することを抑止しつつ、製造コストを低減することができる。 In the method for manufacturing a semiconductor device of the present invention, the step of forming the diffusion layer is a step shared with the step of forming the diffusion layer constituting the emitter region or the collector region of the NPN transistor formed in the semiconductor layer. It is characterized by that. Therefore, according to the present invention, it is possible to reduce the manufacturing cost while suppressing the accelerated oxidation of the insulating film used as the dielectric film of the capacitor.
また、本発明の半導体装置の製造方法は、前記第１のシリコン膜は、１０Å〜５００Åとなる膜厚で形成することを特徴とする。従って、本発明では、第１のシリコン膜上からイオン注入法により、キャパシタの下部電極として用いる拡散層を形成することができる。 In the method for manufacturing a semiconductor device according to the present invention, the first silicon film is formed to a thickness of 10 to 500 mm. Therefore, in the present invention, the diffusion layer used as the lower electrode of the capacitor can be formed from the first silicon film by ion implantation.
また、本発明の半導体装置の製造方法は、前記半導体基板と前記エピタキシャル層とを複数の素子形成領域へと区分する分離領域を形成する工程とを有し、前記第１の一導電型の拡散層を形成する工程は、前記分離領域を構成し、前記エピタキシャル層表面から形成する第３の一導電型の拡散層を形成する工程と共用工程であることを特徴とする。従って、本発明では、マスク枚数を低減でき、製造コストを低減することができる。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming an isolation region that divides the semiconductor substrate and the epitaxial layer into a plurality of element formation regions, The step of forming a layer is a step shared with the step of forming a third diffusion layer of the first conductivity type that forms the isolation region and is formed from the surface of the epitaxial layer. Therefore, in the present invention, the number of masks can be reduced, and the manufacturing cost can be reduced.
本発明では、キャパシタの上部電極が複数層のシリコン膜により形成されている。そして、キャパシタの誘電膜上のシリコン膜の膜厚は、イオン注入法により不純物が通過できる膜厚である。この構造により、キャパシタの誘電膜の膜厚は所望の膜厚となり、キャパシタの容量値は安定する。 In the present invention, the upper electrode of the capacitor is formed of a plurality of layers of silicon films. The film thickness of the silicon film on the capacitor dielectric film is such that impurities can pass through the ion implantation method. With this structure, the thickness of the dielectric film of the capacitor becomes a desired thickness, and the capacitance value of the capacitor is stabilized.
また、本発明では、エピタキシャル層上にキャパシタの誘電膜及び上部電極のシリコン膜を形成した後に、キャパシタの下部電極の拡散層を形成する。この製造方法により、キャパシタの誘電膜としての酸化膜が増速酸化することを抑止できる。 In the present invention, after the capacitor dielectric film and the upper electrode silicon film are formed on the epitaxial layer, the capacitor lower electrode diffusion layer is formed. By this manufacturing method, it is possible to prevent the oxide film as the dielectric film of the capacitor from being oxidized at a high speed.
また、本発明では、誘電膜用の絶縁膜上にシリコン膜を被覆した状態で、シリコン膜上から不純物をイオン注入する。この製造方法より、絶縁膜の膜質劣化を防止できる。 In the present invention, impurities are ion-implanted from above the silicon film in a state where the insulating film for dielectric film is covered with the silicon film. This manufacturing method can prevent deterioration of the insulating film quality.
また、本発明では、半導体基板上に形成される他の半導体素子を形成する工程と共用して、キャパシタを形成する。この製造方法により、キャパシタの誘電膜としての酸化膜が増速酸化することを抑止しつつ、製造コストを低減することができる。 In the present invention, the capacitor is formed in common with the step of forming another semiconductor element formed on the semiconductor substrate. With this manufacturing method, it is possible to reduce the manufacturing cost while preventing the oxide film as the dielectric film of the capacitor from being oxidized at a high speed.
以下に、本発明の一実施の形態である半導体装置について、図１を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIG. FIG. 1 is a cross-sectional view for explaining the semiconductor device in this embodiment.
図１に示す如く、横型ＰＮＰトランジスタ１、Ｎチャネル型ＭＯＳトランジスタ２及びキャパシタ３とが、同一のＰ型の単結晶シリコン基板４上に形成されている。 As shown in FIG. 1, a lateral PNP transistor 1, an N-channel MOS transistor 2, and a capacitor 3 are formed on the same P-type single crystal silicon substrate 4.
先ず、横型ＰＮＰトランジスタ１は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、Ｎ型の埋込拡散層６と、コレクタ領域として用いられるＰ型の拡散層７、８と、ベース領域として用いられるＮ型の拡散層９と、エミッタ領域として用いられるＰ型の拡散層１０とから構成されている。 First, the lateral PNP transistor 1 mainly includes a P-type single crystal silicon substrate 4, an N-type epitaxial layer 5, an N-type buried diffusion layer 6, and a P-type diffusion layer 7 used as a collector region. , 8, an N type diffusion layer 9 used as a base region, and a P type diffusion layer 10 used as an emitter region.
Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。 The N type epitaxial layer 5 is formed on the P type single crystal silicon substrate 4.
Ｎ型の埋込拡散層６は、基板４とエピタキシャル層５とに渡り形成されている。 The N type buried diffusion layer 6 is formed across the substrate 4 and the epitaxial layer 5.
Ｐ型の拡散層７、８は、エピタキシャル層５に形成されている。Ｐ型の拡散層７、８は、Ｐ型の拡散層１０の周囲に形成され、コレクタ領域として用いられる。 The P type diffusion layers 7 and 8 are formed in the epitaxial layer 5. The P type diffusion layers 7 and 8 are formed around the P type diffusion layer 10 and used as a collector region.
Ｎ型の拡散層９は、エピタキシャル層５に形成されている。Ｎ型のエピタキシャル層５はベース領域として用いられ、Ｎ型の拡散層９はベース引き出し領域として用いられる。 The N type diffusion layer 9 is formed in the epitaxial layer 5. The N type epitaxial layer 5 is used as a base region, and the N type diffusion layer 9 is used as a base lead region.
Ｐ型の拡散層１０は、エピタキシャル層５に形成されている。Ｐ型の拡散層１０は、エミッタ領域として用いられる。 The P type diffusion layer 10 is formed in the epitaxial layer 5. The P type diffusion layer 10 is used as an emitter region.
絶縁層１１が、エピタキシャル層５上面に形成されている。絶縁層１１は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１１にコンタクトホール１２、１３、１４が形成されている。 An insulating layer 11 is formed on the upper surface of the epitaxial layer 5. The insulating layer 11 is formed of a BPSG (Boron Phospho Silicate Glass) film, an SOG (Spin On Glass) film, or the like. Then, contact holes 12, 13, and 14 are formed in the insulating layer 11 by dry etching using, for example, a CHF 3 or CF 4 gas using a known photolithography technique.
コンタクトホール１２、１３、１４には、アルミ合金、例えば、Ａｌ−Ｓｉ膜１５が選択的に形成され、コレクタ電極１６、エミッタ電極１７及びベース電極１８が形成されている。 In the contact holes 12, 13, and 14, an aluminum alloy, for example, an Al—Si film 15 is selectively formed, and a collector electrode 16, an emitter electrode 17, and a base electrode 18 are formed.
次に、Ｎチャネル型ＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、Ｎ型の埋込拡散層１９と、バックゲート領域として用いられるＰ型の拡散層２０、２１と、ソース領域として用いられるＮ型の拡散層２２、２３、２４と、ドレイン領域として用いられるＮ型の拡散層２５、２６、２７、２８と、ゲート電極２９、３０とから構成されている。 Next, the N-channel MOS transistor 2 mainly includes a P-type single crystal silicon substrate 4, an N-type epitaxial layer 5, an N-type buried diffusion layer 19, and a P-type used as a back gate region. Diffusion layers 20, 21, N type diffusion layers 22, 23, 24 used as a source region, N type diffusion layers 25, 26, 27, 28 used as a drain region, and gate electrodes 29, 30 It is composed of
Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。 The N type epitaxial layer 5 is formed on the P type single crystal silicon substrate 4.
Ｎ型の埋込拡散層１９は、基板４とエピタキシャル層５とに渡り、形成されている。 The N type buried diffusion layer 19 is formed across the substrate 4 and the epitaxial layer 5.
Ｐ型の拡散層２０が、エピタキシャル層５に形成されている。Ｐ型の拡散層２０には、その形成領域を重畳させるように、Ｐ型の拡散層２１が形成されている。そして、Ｐ型の拡散層２０は、バックゲート領域として用いられ、Ｐ型の拡散層２１は、バックゲート引き出し領域として用いられる。 A P type diffusion layer 20 is formed in the epitaxial layer 5. A P-type diffusion layer 21 is formed in the P-type diffusion layer 20 so as to overlap the formation region. The P-type diffusion layer 20 is used as a back gate region, and the P-type diffusion layer 21 is used as a back gate extraction region.
Ｎ型の拡散層２２、２３、２４が、Ｐ型の拡散層２０に形成されている。Ｎ型の拡散層２２、２３、２４は、ソース領域として用いられる。Ｎ型の拡散層２３、２４とＰ型の拡散層２１とはソース電極３８に接続し、同電位となる。尚、Ｎ型の拡散層２３、２４は、Ｐ型の拡散層２１の周囲に一環状に形成されている場合でも良い。 N-type diffusion layers 22, 23 and 24 are formed in the P-type diffusion layer 20. The N-type diffusion layers 22, 23, and 24 are used as source regions. The N type diffusion layers 23 and 24 and the P type diffusion layer 21 are connected to the source electrode 38 and have the same potential. The N type diffusion layers 23 and 24 may be formed in a ring around the P type diffusion layer 21.
Ｎ型の拡散層２５、２６、２７、２８が、エピタキシャル層５に形成されている。Ｎ型の拡散層２５、２６、２７、２８はドレイン領域として用いられる。そして、ゲート電極２９、３０下方に位置し、Ｎ型の拡散層２２とＮ型の拡散層２５、２６との間に位置するＰ型の拡散層２０は、チャネル領域として用いられる。尚、Ｎ型の拡散層２５と２６とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、Ｎ型の拡散層２７、２８は、同様に、一環状に形成されている場合でも、個別に形成されている場合でもよい。 N-type diffusion layers 25, 26, 27 and 28 are formed in the epitaxial layer 5. The N type diffusion layers 25, 26, 27, and 28 are used as drain regions. The P type diffusion layer 20 located below the gate electrodes 29 and 30 and located between the N type diffusion layer 22 and the N type diffusion layers 25 and 26 is used as a channel region. The N-type diffusion layers 25 and 26 may be formed in a single ring shape or individually. Similarly, the N-type diffusion layers 27 and 28 may be formed in a single ring shape or individually.
ゲート電極２９、３０は、ゲート酸化膜３１上面に形成されている。ゲート電極２９、３０は、例えば、ポリシリコン膜３２、３３の２層構造により形成されている。そして、ポリシリコン膜３２は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜３３は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、ゲート電極２９、３０は、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、ゲート電極２９、３０は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。 The gate electrodes 29 and 30 are formed on the upper surface of the gate oxide film 31. The gate electrodes 29 and 30 are formed by a two-layer structure of polysilicon films 32 and 33, for example. The polysilicon film 32 is formed so that its film thickness is in the range of 10 to 500 (１０〜), for example. On the other hand, the polysilicon film 33 is formed so as to have a film thickness of, for example, 500 to 5000 (Å). Note that the gate electrodes 29 and 30 may be formed in a single ring or may be formed individually. Further, the gate electrodes 29 and 30 may be formed to have a desired film thickness by a polysilicon film and a tungsten silicide film.
絶縁層１１が、エピタキシャル層５上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１１にコンタクトホール３４、３５、３６が形成されている。尚、コンタクトホール３４、３６は、一環状に形成されている場合でも、個別に形成されている場合でもよい。 An insulating layer 11 is formed on the upper surface of the epitaxial layer 5. Then, contact holes 34, 35, and 36 are formed in the insulating layer 11 by using a known photolithography technique, for example, by dry etching using a CHF 3 or CF 4 gas. The contact holes 34 and 36 may be formed in a single ring or may be formed individually.
コンタクトホール３４、３５、３６には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜３７が選択的に形成され、ソース電極３８及びドレイン電極３９、４０が形成されている。尚、図１に示した断面では、ゲート電極２９、３０への配線層は図示していないが、その他の領域で配線層と接続している。また、尚、ドレイン電極３９、４０は、一環状に形成されている場合でも、個別に形成されている場合でもよい。 In the contact holes 34, 35, 36, for example, an aluminum alloy film 37 made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like is selectively formed, and a source electrode 38, a drain electrode 39, 40 is formed. In the cross section shown in FIG. 1, the wiring layers to the gate electrodes 29 and 30 are not shown, but are connected to the wiring layers in other regions. In addition, the drain electrodes 39 and 40 may be formed in a single ring shape or individually.
次に、キャパシタ３は、主に、Ｐ型の単結晶シリコン基板４と、Ｎ型のエピタキシャル層５と、下部電極として用いられるＰ型の拡散層４１と、誘電膜として用いられるシリコン酸化膜４２と、上部電極として用いられるポリシリコン膜４３、４４とから構成されている。 Next, the capacitor 3 mainly includes a P-type single crystal silicon substrate 4, an N-type epitaxial layer 5, a P-type diffusion layer 41 used as a lower electrode, and a silicon oxide film 42 used as a dielectric film. And polysilicon films 43 and 44 used as upper electrodes.
Ｎ型のエピタキシャル層５は、Ｐ型の単結晶シリコン基板４上に形成されている。尚、本実施の形態では、基板４上に１層のエピタキシャル層５が形成されている場合を示すが、この場合に限定するものではない。例えば、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。 The N type epitaxial layer 5 is formed on the P type single crystal silicon substrate 4. In this embodiment, the case where one epitaxial layer 5 is formed on the substrate 4 is shown, but the present invention is not limited to this case. For example, only the substrate may be used, or a plurality of epitaxial layers may be stacked on the upper surface of the substrate. The substrate may be an N-type single crystal silicon substrate or a compound semiconductor substrate.
Ｐ型の拡散層４１が、エピタキシャル層５に形成されている。Ｐ型の拡散層４１は、キャパシタ３の下部電極として用いられる。 A P type diffusion layer 41 is formed in the epitaxial layer 5. The P type diffusion layer 41 is used as a lower electrode of the capacitor 3.
シリコン酸化膜４２が、Ｐ型の拡散層４１が配置されているエピタキシャル層５上に形成されている。シリコン酸化膜４２は、キャパシタ３の誘電膜として用いられる。そして、シリコン酸化膜４２は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成されている。尚、詳細は後述するが、シリコン酸化膜４２は、ゲート酸化膜３１と共用工程で形成され、シリコン酸化膜４２の膜厚は、ゲート酸化膜３１の膜厚と、実質、同一となる。 A silicon oxide film 42 is formed on the epitaxial layer 5 on which the P type diffusion layer 41 is disposed. The silicon oxide film 42 is used as a dielectric film of the capacitor 3. The silicon oxide film 42 is formed so that its film thickness is in the range of 50 to 200 (５０), for example. Although details will be described later, the silicon oxide film 42 is formed in a shared process with the gate oxide film 31, and the thickness of the silicon oxide film 42 is substantially the same as the thickness of the gate oxide film 31.
ポリシリコン膜４３、４４が、シリコン酸化膜４２上に２層構造により形成されている。ポリシリコン膜４３、４４は、キャパシタの上部電極として用いられる。ポリシリコン膜４３は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜４４は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、上部電極は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。 Polysilicon films 43 and 44 are formed on the silicon oxide film 42 in a two-layer structure. The polysilicon films 43 and 44 are used as the upper electrode of the capacitor. The polysilicon film 43 is formed so that its film thickness is in the range of 10 to 500 (１０〜), for example. On the other hand, the polysilicon film 44 is formed so as to have a film thickness of, for example, 500 to 5000 (Å). The upper electrode may be formed by a polysilicon film and a tungsten silicide film so as to have a desired film thickness.
絶縁層１１が、エピタキシャル層５上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層１１にコンタクトホール４５が形成されている。 An insulating layer 11 is formed on the upper surface of the epitaxial layer 5. Then, the contact hole 45 is formed in the insulating layer 11 using a known photolithography technique, for example, by dry etching using a CHF 3 or CF 4 gas.
コンタクトホール４５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜４６が選択的に形成されている。上部電極を構成するシリコン膜４３、４４には、アルミ合金膜４６等から成る配線層を介して所望の電位が印加される。尚、図１に示した断面では、下部電極として用いられるＰ型の拡散層４１への配線層は図示していないが、その他の領域で配線層と接続し、所望の電位が印加される。 In the contact hole 45, an aluminum alloy film 46 made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like is selectively formed. A desired potential is applied to the silicon films 43 and 44 constituting the upper electrode through a wiring layer made of an aluminum alloy film 46 or the like. In the cross section shown in FIG. 1, although the wiring layer to the P-type diffusion layer 41 used as the lower electrode is not shown, it is connected to the wiring layer in other regions and a desired potential is applied.
上述したように、本実施の形態では、キャパシタの上部電極は、少なくとも２層のポリシリコン膜４３、４４から形成されている。詳細は、半導体装置の製造方法の説明で後述するが、ポリシリコン膜４３の膜厚は、Ｐ型の拡散層４１を形成するＰ型の不純物、例えば、ボロン（Ｂ）がイオン注入法により通過できる膜厚である。この構造により、シリコン酸化膜４２及びポリシリコン膜４３が形成された後にＰ型の拡散層４１が形成される。そして、キャパシタ３の誘電膜としてのシリコン酸化膜４２が増速酸化することを抑止し、シリコン酸化膜４２は、所望の膜厚となり、キャパシタ３の容量値が低減することを防止できる。つまり、キャパシタ３の誘電膜としてのシリコン酸化膜４２の膜厚が所望の範囲内で形成されることで、キャパシタ３の容量値を精度良く、安定させることができる。 As described above, in this embodiment, the upper electrode of the capacitor is formed of at least two layers of polysilicon films 43 and 44. Although details will be described later in the description of the manufacturing method of the semiconductor device, the thickness of the polysilicon film 43 is such that a P-type impurity forming the P-type diffusion layer 41, for example, boron (B) passes by an ion implantation method. It is a film thickness that can be obtained. With this structure, the P-type diffusion layer 41 is formed after the silicon oxide film 42 and the polysilicon film 43 are formed. Then, the silicon oxide film 42 as the dielectric film of the capacitor 3 is prevented from being oxidized at an increased speed, and the silicon oxide film 42 has a desired film thickness and can prevent the capacitance value of the capacitor 3 from being reduced. That is, by forming the silicon oxide film 42 as a dielectric film of the capacitor 3 within a desired range, the capacitance value of the capacitor 3 can be accurately stabilized.
次に、本発明の一実施の形態である、図１に示す半導体装置に関し、その製造方法について、図２〜図９を参照し、詳細に説明する。図２〜図９は、本実施の形態における半導体装置の製造方法を説明するための断面図である。 Next, a manufacturing method of the semiconductor device shown in FIG. 1 as an embodiment of the present invention will be described in detail with reference to FIGS. 2 to 9 are cross-sectional views for explaining the method of manufacturing a semiconductor device in the present embodiment.
先ず、図２に示す如く、Ｐ型の単結晶シリコン基板４を準備する。基板４上にシリコン酸化膜４７を形成し、Ｎ型の埋込拡散層６、１９の形成領域上に開口部が形成されるように、シリコン酸化膜４７を選択的に除去する。そして、シリコン酸化膜４７をマスクとして用い、基板４の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４８を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層６、１９を形成した後、シリコン酸化膜４７及び液体ソース４８を除去する。 First, as shown in FIG. 2, a P-type single crystal silicon substrate 4 is prepared. A silicon oxide film 47 is formed on the substrate 4, and the silicon oxide film 47 is selectively removed so that openings are formed on the formation regions of the N type buried diffusion layers 6 and 19. Then, using the silicon oxide film 47 as a mask, a liquid source 48 containing an N-type impurity such as antimony (Sb) is applied to the surface of the substrate 4 by a spin coating method. Thereafter, antimony (Sb) is thermally diffused to form N type buried diffusion layers 6 and 19, and then the silicon oxide film 47 and the liquid source 48 are removed.
次に、図３に示す如く、基板４上にシリコン酸化膜４９を形成し、シリコン酸化膜４９上にフォトレジスト５０を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層５１、５２、５３、５４が形成される領域上のフォトレジスト５０に開口部を形成する。その後、基板４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト５０を除去し、熱拡散し、Ｐ型の埋込拡散層５１、５２、５３、５４を形成した後、シリコン酸化膜４９を除去する。 Next, as shown in FIG. 3, a silicon oxide film 49 is formed on the substrate 4, and a photoresist 50 is formed on the silicon oxide film 49. Then, using a known photolithography technique, an opening is formed in the photoresist 50 on the region where the P type buried diffusion layers 51, 52, 53, 54 are formed. Thereafter, P-type impurities such as boron (B) are ionized from the surface of the substrate 4 at an acceleration voltage of 40 to 180 (keV) and an introduction amount of 1.0 × 10 13 to 1.0 × 10 16 (/ cm 2 ). inject. Then, after removing the photoresist 50 and thermally diffusing to form P type buried diffusion layers 51, 52, 53, 54, the silicon oxide film 49 is removed.
次に、図４に示す如く、基板４を気相エピタキシャル成長装置のサセプタ上に配置し、基板４上にＮ型のエピタキシャル層５を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層５の形成工程における熱処理により、Ｎ型の埋込拡散層６、１９及びＰ型の埋込拡散層５１、５２、５３、５４が熱拡散される。 Next, as shown in FIG. 4, the substrate 4 is placed on a susceptor of a vapor phase epitaxial growth apparatus, and an N type epitaxial layer 5 is formed on the substrate 4. The vapor phase epitaxial growth apparatus mainly includes a gas supply system, a reaction furnace, an exhaust system, and a control system. In the present embodiment, the film thickness uniformity of the epitaxial layer can be improved by using a vertical reactor. The N type buried diffusion layers 6, 19 and the P type buried diffusion layers 51, 52, 53, 54 are thermally diffused by heat treatment in the process of forming the epitaxial layer 5.
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層５にＰ型の拡散層５５、５６、５７、５８を形成する。その後、エピタキシャル層５の所望の領域にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜５９、６０、６１、６２を形成する。このとき、ＬＯＣＯＳ酸化膜５９、６０、６１、６２の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。 Next, P type diffusion layers 55, 56, 57 and 58 are formed in the epitaxial layer 5 using a known photolithography technique. Thereafter, LOCOS (Local Oxidation of Silicon) oxide films 59, 60, 61, 62 are formed in a desired region of the epitaxial layer 5. At this time, the film thickness of the flat portions of the LOCOS oxide films 59, 60, 61, and 62 is, for example, about 3000 to 10,000 mm.
次に、図５に示す如く、エピタキシャル層５上にシリコン酸化膜６３を形成し、シリコン酸化膜６３上にフォトレジスト６４を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層２０が形成される領域上のフォトレジスト６４に開口部を形成する。そして、エピタキシャル層５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。フォトレジスト６４を除去し、熱拡散し、Ｐ型の拡散層２０を形成した後、シリコン酸化膜６３を除去する。 Next, as shown in FIG. 5, a silicon oxide film 63 is formed on the epitaxial layer 5, and a photoresist 64 is formed on the silicon oxide film 63. Using a known photolithography technique, an opening is formed in the photoresist 64 on the region where the P type diffusion layer 20 is to be formed. And, from the surface of the epitaxial layer 5, a P-type impurity, for example, boron (B) is introduced at an acceleration voltage of 30 to 200 (keV) and an introduction amount of 1.0 × 10 13 to 1.0 × 10 16 (/ cm 2 ). Ion implantation. After the photoresist 64 is removed and thermally diffused to form the P type diffusion layer 20, the silicon oxide film 63 is removed.
次に、図６に示す如く、エピタキシャル層５上にシリコン酸化膜４２を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタ２の形成領域では、シリコン酸化膜４２はゲート酸化膜３１（図１参照）として用いられる。また、キャパシタ３の形成領域では、シリコン酸化膜４２はキャパシタ３の誘電膜として用いられる。つまり、Ｎチャネル型ＭＯＳトランジスタ２のゲート酸化膜３１及びキャパシタ３の誘電膜は、同一の熱酸化工程で形成され、シリコン酸化膜４２は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成される。特に、キャパシタ３の形成領域では、エピタキシャル層５にＰ型の拡散層及びＮ型の拡散層が形成されていない状態で熱酸化を行うことで、シリコン酸化膜４２が増速酸化することを抑止し、所望の膜厚の範囲内に形成することができる。 Next, as shown in FIG. 6, a silicon oxide film 42 is formed on the epitaxial layer 5. At this time, the silicon oxide film 42 is used as the gate oxide film 31 (see FIG. 1) in the formation region of the N-channel MOS transistor 2. In the region where the capacitor 3 is formed, the silicon oxide film 42 is used as a dielectric film of the capacitor 3. That is, the gate oxide film 31 of the N-channel MOS transistor 2 and the dielectric film of the capacitor 3 are formed by the same thermal oxidation process, and the silicon oxide film 42 has a thickness of, for example, 50 to 200 (Å). It forms so that it may become a range. In particular, in the region where the capacitor 3 is formed, the silicon oxide film 42 is prevented from being oxidized at a high speed by performing thermal oxidation in a state where the epitaxial layer 5 is not formed with a P-type diffusion layer and an N-type diffusion layer. And can be formed within a desired film thickness range.
次に、シリコン酸化膜４２上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極２９、３０（図１参照）用のポリシリコン膜３２及びキャパシタ３の上部電極用のポリシリコン膜４３を形成する。尚、ポリシリコン膜３２、４３は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成される。 Next, a polysilicon film is formed on the silicon oxide film 42. Etching is performed using a known photolithography technique to form a polysilicon film 32 for the gate electrodes 29 and 30 (see FIG. 1) and a polysilicon film 43 for the upper electrode of the capacitor 3. The polysilicon films 32 and 43 are formed so that the film thickness is in the range of 10 to 500 (１０〜), for example.
その後、シリコン酸化膜４２上にフォトレジスト６５を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７、８、１０、４１が形成される領域上のフォトレジスト６５に開口部を形成する。そして、エピタキシャル層５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１６０〜１８０（ｋｅＶ）、導入量１．０×１０１５〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト６５を除去し、熱拡散し、Ｐ型の拡散層７、８、１０、４１を形成する。このとき、キャパシタ３の形成領域では、ポリシリコン膜４３上から、ホウ素（Ｂ）がエピタキシャル層５へとイオン注入される。その後、ホウ素（Ｂ）が熱拡散され、Ｐ型の拡散層４１が形成される。つまり、上述したように、キャパシタ３の誘電膜として用いられるシリコン酸化膜４２を形成した後に、高不純物濃度のＰ型の拡散層４１を形成することで、シリコン酸化膜４２の増速酸化を抑止できる。 Thereafter, a photoresist 65 is formed on the silicon oxide film 42. Using a known photolithography technique, an opening is formed in the photoresist 65 on the region where the P type diffusion layers 7, 8, 10, 41 are formed. And, from the surface of the epitaxial layer 5, a P-type impurity, for example, boron (B) is introduced at an acceleration voltage of 160 to 180 (keV) and an introduction amount of 1.0 × 10 15 to 1.0 × 10 16 (/ cm 2 ). Ion implantation. Thereafter, the photoresist 65 is removed and thermally diffused to form P-type diffusion layers 7, 8, 10, and 41. At this time, boron (B) is ion-implanted from the polysilicon film 43 into the epitaxial layer 5 in the formation region of the capacitor 3. Thereafter, boron (B) is thermally diffused, and a P-type diffusion layer 41 is formed. In other words, as described above, after the silicon oxide film 42 used as the dielectric film of the capacitor 3 is formed, the P-type diffusion layer 41 having a high impurity concentration is formed, thereby suppressing the accelerated oxidation of the silicon oxide film 42. it can.
更に、シリコン酸化膜４２上にポリシリコン膜４３を被覆し、ポリシリコン膜４３上から不純物をイオン注入することで、シリコン酸化膜４２の膜質劣化を防止できる。また、シリコン酸化膜４２上にポリシリコン膜４３が形成された状態でＰ型の拡散層４１を熱拡散することで、シリコン酸化膜４２の膜厚を、所望の範囲内に維持することができる。 Further, by covering the silicon oxide film 42 with the polysilicon film 43 and ion-implanting impurities from the polysilicon film 43, the film quality of the silicon oxide film 42 can be prevented from being deteriorated. Further, by thermally diffusing the P-type diffusion layer 41 with the polysilicon film 43 formed on the silicon oxide film 42, the thickness of the silicon oxide film 42 can be maintained within a desired range. .
尚、横型ＰＮＰトランジスタ１のコレクタ用のＰ型の拡散層７、８及びエミッタ用のＰ型の拡散層１０とキャパシタ３の下部電極用のＰ型の拡散層４１とを共用工程により形成することで、マスク枚数が低減できる等、製造コストを低減することができる。 The P-type diffusion layers 7 and 8 for the collector of the lateral PNP transistor 1 and the P-type diffusion layer 10 for the emitter and the P-type diffusion layer 41 for the lower electrode of the capacitor 3 are formed by a common process. Thus, the manufacturing cost can be reduced, for example, the number of masks can be reduced.
次に、図７に示す如く、シリコン酸化膜４２上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極２９、３０用のポリシリコン膜３３及びキャパシタ３の上部電極用のポリシリコン膜４４を形成する。このとき、ポリシリコン膜３３、４４は、その膜厚が、例えば、５００〜５０００（Å）となるように形成される。つまり、ポリシリコン膜３３、４４の膜厚の調整により、ゲート電極２９、３０及び上部電極は所望の膜厚となる。 Next, a polysilicon film is formed on the silicon oxide film 42 as shown in FIG. Etching is performed using a known photolithography technique to form a polysilicon film 33 for the gate electrodes 29 and 30 and a polysilicon film 44 for the upper electrode of the capacitor 3. At this time, the polysilicon films 33 and 44 are formed so that the film thickness thereof is, for example, 500 to 5000 (Å). That is, by adjusting the thickness of the polysilicon films 33 and 44, the gate electrodes 29 and 30 and the upper electrode have desired thicknesses.
その後、シリコン酸化膜４２上にフォトレジスト６６を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２２、２５、２６が形成される領域上のフォトレジスト６６に開口部を形成する。エピタキシャル層５の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１９０（ｋｅＶ）、導入量１．０×１０１１〜１．０×１０１５（／ｃｍ２）でイオン注入する。その後、フォトレジスト６６を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層２２、２５、２６を形成する。 Thereafter, a photoresist 66 is formed on the silicon oxide film 42. Using a known photolithography technique, an opening is formed in the photoresist 66 on the region where the N type diffusion layers 22, 25 and 26 are to be formed. N-type impurities such as phosphorus (P) are ion-implanted from the surface of the epitaxial layer 5 at an acceleration voltage of 40 to 190 (keV) and an introduction amount of 1.0 × 10 11 to 1.0 × 10 15 (/ cm 2 ). . Thereafter, the photoresist 66 is removed, and phosphorus (P) is thermally diffused to form N type diffusion layers 22, 25, and 26.
尚、Ｎチャネル型ＭＯＳトランジスタ２のゲート電極２９、３０を形成する工程と、キャパシタ３の上部電極を形成する工程とが、共用工程で形成されている。この製造方法により、マスク枚数を低減できる等、製造コストを低減することができる。 Note that the process of forming the gate electrodes 29 and 30 of the N-channel MOS transistor 2 and the process of forming the upper electrode of the capacitor 3 are formed in a common process. With this manufacturing method, the manufacturing cost can be reduced, for example, the number of masks can be reduced.
次に、図８に示す如く、シリコン酸化膜４２上にフォトレジスト６７を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層９、２３、２４、２７、２８が形成される領域上のフォトレジスト６７に開口部を形成する。そして、エピタキシャル層５の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト６７を除去し、熱拡散し、Ｎ型の拡散層９、２３、２４、２７、２８を形成する。 Next, as shown in FIG. 8, a photoresist 67 is formed on the silicon oxide film 42. Using a known photolithography technique, an opening is formed in the photoresist 67 on the region where the N type diffusion layers 9, 23, 24, 27, 28 are formed. Then, from the surface of the epitaxial layer 5, an N-type impurity such as phosphorus (P) is introduced at an acceleration voltage of 70 to 190 (keV) and an introduction amount of 1.0 × 10 14 to 1.0 × 10 16 (/ cm 2 ). Ion implantation. Thereafter, the photoresist 67 is removed and thermally diffused to form N type diffusion layers 9, 23, 24, 27, and 28.
次に、図９に示す如く、エピタキシャル層５上に絶縁層１１として、例えば、ＢＰＳＧ膜及びＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層１１にコンタクトホール１２、１３、１４、３４、３５、３６、４５を形成する。コンタクトホール１２、１３、１４、３４、３５、３６、４５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、コレクタ電極１６、エミッタ電極１７、ベース電極１８、ソース電極３８、ドレイン電極３９、４０及びキャパシタ３の上部電極へ接続する配線層を形成する。 Next, as shown in FIG. 9, for example, a BPSG film and an SOG film are deposited on the epitaxial layer 5 as the insulating layer 11. Then, contact holes 12, 13, 14, 34, 35, 36, 45 are formed in the insulating layer 11 by dry etching using, for example, CHF 3 or CF 4 gas, using a known photolithography technique. In the contact holes 12, 13, 14, 34, 35, 36, 45, for example, an aluminum alloy film made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film or the like is selectively formed, and the collector A wiring layer connected to the electrode 16, the emitter electrode 17, the base electrode 18, the source electrode 38, the drain electrodes 39 and 40, and the upper electrode of the capacitor 3 is formed.
尚、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極が、２層のポリシリコン膜から形成される場合について説明したが、この場合に限定するものではない。少なくともキャパシタの誘電膜用のシリコン酸化膜及びキャパシタの上部電極用のポリシリコン膜の一部を形成した後に、キャパシタの下部電極用の拡散層を形成できる製造方法であれば、キャパシタの上部電極は、３層以上の複数層の構造であってもよい。また、キャパシタの上部電極が単層のシリコン膜から形成される場合には、キャパシタの誘電膜用のシリコン酸化膜上に上部電極用の単層のシリコン膜を形成した後に、キャパシタの下部電極用の拡散層を形成する場合でもよい。また、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極は、例えば、ポリシリコン膜とタングステンシリサイド膜との２層構造の場合でもよい。 In the present embodiment, the case where the gate electrode of the N-channel MOS transistor and the upper electrode of the capacitor are formed from two layers of polysilicon films has been described. However, the present invention is not limited to this case. If the manufacturing method can form a diffusion layer for the lower electrode of the capacitor after forming at least a part of the silicon oxide film for the dielectric film of the capacitor and the polysilicon film for the upper electrode of the capacitor, the upper electrode of the capacitor A multi-layer structure of three or more layers may be used. When the upper electrode of the capacitor is formed from a single-layer silicon film, a single-layer silicon film for the upper electrode is formed on the silicon oxide film for the dielectric film of the capacitor, and then the lower electrode for the capacitor is formed. Alternatively, a diffusion layer may be formed. In addition, the gate electrode of the N-channel MOS transistor and the upper electrode of the capacitor may have a two-layer structure of a polysilicon film and a tungsten silicide film, for example.
また、本実施の形態では、横型ＰＮＰトランジスタのエミッタ領域またはコレクタ領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、縦型ＰＮＰトランジスタのエミッタ領域またはコレクタ領域用の拡散層を形成する工程との共用工程により、キャパシタの下部電極用の拡散層を形成する場合でもよい。また、分離領域が配置される領域であり、ＬＯＣＯＳ酸化膜の下方に反転防止用の拡散層を形成する工程との共用工程により、キャパシタの下部電極用の拡散層を形成する場合でもよい。これらの場合においても、マスク枚数が低減できる等、製造コストを低減することができる。 In the present embodiment, the case where the step of forming the diffusion region for the emitter region or the collector region of the lateral PNP transistor and the step of forming the diffusion layer for the lower electrode of the capacitor are shared steps has been described. However, the present invention is not limited to this case. For example, the diffusion layer for the lower electrode of the capacitor may be formed by a shared process with the process for forming the diffusion layer for the emitter region or collector region of the vertical PNP transistor. Alternatively, the isolation region may be disposed, and the diffusion layer for the lower electrode of the capacitor may be formed by a shared step with the step of forming the inversion preventing diffusion layer below the LOCOS oxide film. Even in these cases, the manufacturing cost can be reduced, for example, the number of masks can be reduced.
また、本実施の形態では、横型ＰＮＰトランジスタのエミッタ領域またはコレクタ領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、キャパシタの下部電極用の拡散層を形成する工程を専用工程とする場合でもよい。この場合には、キャパシタの下部電極用の拡散層の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、この場合には、キャパシタの容量値の電圧依存特性を低減したキャパシタを形成することができる。更に、キャパシタの誘電膜用のシリコン酸化膜の増速酸化を抑止し、キャパシタの容量値を安定させることができる。 In the present embodiment, the case where the step of forming the diffusion region for the emitter region or the collector region of the lateral PNP transistor and the step of forming the diffusion layer for the lower electrode of the capacitor are shared steps has been described. However, the present invention is not limited to this case. For example, the step of forming the diffusion layer for the lower electrode of the capacitor may be a dedicated step. In this case, the impurity concentration of the diffusion layer for the lower electrode of the capacitor can be set in a range suitable for the voltage dependence characteristic of the capacitance value of the capacitor. That is, in this case, it is possible to form a capacitor with reduced voltage dependence characteristics of the capacitance value of the capacitor. Furthermore, accelerated oxidation of the silicon oxide film for the capacitor dielectric film can be suppressed, and the capacitance value of the capacitor can be stabilized.
また、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極を形成する工程と、キャパシタの上部電極を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、それぞれの形成工程を専用工程とする場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In this embodiment, the case where the step of forming the gate electrode of the N-channel MOS transistor and the step of forming the upper electrode of the capacitor are shared steps has been described. However, the present invention is not limited to this case. Absent. For example, each forming process may be a dedicated process. In addition, various modifications can be made without departing from the scope of the present invention.
次に、本発明の一実施の形態である半導体装置について、図１０を参照し、詳細に説明する。図１０は、本実施の形態における半導体装置を説明するための断面図である。 Next, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIG. FIG. 10 is a cross-sectional view for explaining the semiconductor device in this embodiment.
図１０に示す如く、Ｎチャネル型ＭＯＳトランジスタ７１及びキャパシタ７２とが、同一のＰ型の単結晶シリコン基板７３上に形成されている。 As shown in FIG. 10, an N-channel MOS transistor 71 and a capacitor 72 are formed on the same P-type single crystal silicon substrate 73.
先ず、Ｎチャネル型ＭＯＳトランジスタ７１は、主に、Ｐ型の単結晶シリコン基板７３と、Ｎ型のエピタキシャル層７４と、Ｎ型の埋込拡散層７５と、バックゲート領域として用いられるＰ型の拡散層７６、７７と、ソース領域として用いられるＮ型の拡散層７８、７９、８０と、ドレイン領域として用いられるＮ型の拡散層８１、８２、８３、８４と、ゲート電極８５、８６とから構成されている。 First, the N-channel MOS transistor 71 mainly includes a P-type single crystal silicon substrate 73, an N-type epitaxial layer 74, an N-type buried diffusion layer 75, and a P-type used as a back gate region. Diffusion layers 76, 77, N type diffusion layers 78, 79, 80 used as source regions, N type diffusion layers 81, 82, 83, 84 used as drain regions, and gate electrodes 85, 86 It is configured.
Ｎ型のエピタキシャル層７４は、Ｐ型の単結晶シリコン基板７３上に形成されている。 The N type epitaxial layer 74 is formed on a P type single crystal silicon substrate 73.
Ｎ型の埋込拡散層７５は、基板７３とエピタキシャル層７４とに渡り、形成されている。 The N type buried diffusion layer 75 is formed across the substrate 73 and the epitaxial layer 74.
Ｐ型の拡散層７６が、エピタキシャル層７４に形成されている。Ｐ型の拡散層７６には、その形成領域を重畳させるように、Ｐ型の拡散層７７が形成されている。そして、Ｐ型の拡散層７６は、バックゲート領域として用いられ、Ｐ型の拡散層７７は、バックゲート引き出し領域として用いられる。 A P type diffusion layer 76 is formed in the epitaxial layer 74. A P-type diffusion layer 77 is formed in the P-type diffusion layer 76 so as to overlap the formation region. The P type diffusion layer 76 is used as a back gate region, and the P type diffusion layer 77 is used as a back gate extraction region.
Ｎ型の拡散層７８、７９、８０が、Ｐ型の拡散層７６に形成されている。Ｎ型の拡散層７８、７９、８０は、ソース領域として用いられる。Ｎ型の拡散層７９、８０とＰ型の拡散層７７とはソース電極９５に接続し、同電位となる。尚、Ｎ型の拡散層７９、８０は、Ｐ型の拡散層７７の周囲に一環状に形成されている場合でも良い。 N-type diffusion layers 78, 79, and 80 are formed in the P-type diffusion layer 76. N-type diffusion layers 78, 79, and 80 are used as source regions. The N type diffusion layers 79 and 80 and the P type diffusion layer 77 are connected to the source electrode 95 and have the same potential. The N-type diffusion layers 79 and 80 may be formed in a ring around the P-type diffusion layer 77.
Ｎ型の拡散層８１、８２、８３、８４が、エピタキシャル層７４に形成されている。Ｎ型の拡散層８１、８２、８３、８４はドレイン領域として用いられる。そして、ゲート電極８５、８６下方に位置し、Ｎ型の拡散層７８とＮ型の拡散層８１、８２との間に位置するＰ型の拡散層７６は、チャネル領域として用いられる。尚、Ｎ型の拡散層８１、８２は、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、Ｎ型の拡散層８３、８４は、同様に、一環状に形成されている場合でも、個別に形成されている場合でもよい。 N-type diffusion layers 81, 82, 83 and 84 are formed in the epitaxial layer 74. N-type diffusion layers 81, 82, 83, and 84 are used as drain regions. The P type diffusion layer 76 located below the gate electrodes 85 and 86 and located between the N type diffusion layer 78 and the N type diffusion layers 81 and 82 is used as a channel region. The N-type diffusion layers 81 and 82 may be formed in a single ring shape or may be formed individually. Similarly, the N-type diffusion layers 83 and 84 may be formed in a single ring shape or individually.
ゲート電極８５、８６は、ゲート酸化膜８７上面に形成されている。ゲート電極８５、８６は、例えば、ポリシリコン膜８８、８９の２層構造により形成されている。そして、ポリシリコン膜８８は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜８９は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、ゲート電極８５、８６は、一環状に形成されている場合でも、個別に形成されている場合でもよい。また、ゲート電極８５、８６は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。 The gate electrodes 85 and 86 are formed on the upper surface of the gate oxide film 87. The gate electrodes 85 and 86 are formed by a two-layer structure of polysilicon films 88 and 89, for example. The polysilicon film 88 is formed so that its film thickness is in the range of, for example, 10 to 500 (Å). On the other hand, the polysilicon film 89 is formed to have a film thickness of, for example, 500 to 5000 (Å). The gate electrodes 85 and 86 may be formed in a single ring shape or individually. Further, the gate electrodes 85 and 86 may be formed to have a desired film thickness using a polysilicon film and a tungsten silicide film.
絶縁層９０が、エピタキシャル層７４上面に形成されている。絶縁層９０は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層９０にコンタクトホール９１、９２、９３が形成されている。尚、コンタクトホール９１、９３は、一環状に形成されている場合でも、個別に形成されている場合でもよい。 An insulating layer 90 is formed on the upper surface of the epitaxial layer 74. The insulating layer 90 is formed of a BPSG (Boron Phospho Silicate Glass) film, an SOG (Spin On Glass) film, or the like. Then, contact holes 91, 92, and 93 are formed in the insulating layer 90 by dry etching using, for example, a CHF 3 or CF 4 gas using a known photolithography technique. Note that the contact holes 91 and 93 may be formed in one ring or individually.
コンタクトホール９１、９２、９３には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜９４が選択的に形成され、ソース電極９５及びドレイン電極９６、９７が形成されている。尚、図１に示した断面では、ゲート電極８５、８６への配線層は図示していないが、その他の領域で配線層と接続している。また、尚、ドレイン電極９６、９７は、一環状に形成されている場合でも、個別に形成されている場合でもよい。 In the contact holes 91, 92, 93, for example, an aluminum alloy film 94 made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like is selectively formed, and the source electrode 95 and the drain electrode 96, 97 is formed. In the cross section shown in FIG. 1, the wiring layers to the gate electrodes 85 and 86 are not shown, but are connected to the wiring layers in other regions. In addition, the drain electrodes 96 and 97 may be formed in a single ring shape or individually.
次に、キャパシタ７２は、主に、Ｐ型の単結晶シリコン基板７３と、Ｎ型のエピタキシャル層７４と、下部電極として用いられるＰ型の拡散層９８と、誘電膜として用いられるシリコン酸化膜９９と、上部電極として用いられるポリシリコン膜１００、１０１とから構成されている。 Next, the capacitor 72 mainly includes a P-type single crystal silicon substrate 73, an N-type epitaxial layer 74, a P-type diffusion layer 98 used as a lower electrode, and a silicon oxide film 99 used as a dielectric film. And polysilicon films 100 and 101 used as upper electrodes.
Ｎ型のエピタキシャル層７４は、Ｐ型の単結晶シリコン基板７３上に形成されている。尚、本実施の形態では、基板７３上に１層のエピタキシャル層７４が形成されている場合を示すが、この場合に限定するものではない。例えば、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。 The N type epitaxial layer 74 is formed on a P type single crystal silicon substrate 73. In the present embodiment, a case where one epitaxial layer 74 is formed on the substrate 73 is shown, but the present invention is not limited to this case. For example, only the substrate may be used, or a plurality of epitaxial layers may be stacked on the upper surface of the substrate. The substrate may be an N-type single crystal silicon substrate or a compound semiconductor substrate.
Ｐ型の拡散層９８が、エピタキシャル層７４に形成されている。Ｐ型の拡散層９８は、キャパシタ７２の下部電極として用いられる。そして、Ｐ型の拡散層９８は、分離領域１０２を構成するＰ型の拡散層１０３との共用工程により形成されている。 A P type diffusion layer 98 is formed in the epitaxial layer 74. The P type diffusion layer 98 is used as a lower electrode of the capacitor 72. The P type diffusion layer 98 is formed by a shared process with the P type diffusion layer 103 constituting the isolation region 102.
シリコン酸化膜９９が、Ｐ型の拡散層９８が配置されているエピタキシャル層７４上に形成されている。シリコン酸化膜９９は、キャパシタ７２の誘電膜として用いられる。 A silicon oxide film 99 is formed on the epitaxial layer 74 on which the P type diffusion layer 98 is disposed. The silicon oxide film 99 is used as a dielectric film for the capacitor 72.
ポリシリコン膜１００、１０１が、シリコン酸化膜９９上に２層構造により形成されている。ポリシリコン膜１００、１０１は、キャパシタの上部電極として用いられる。ポリシリコン膜１００は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成されている。一方、ポリシリコン膜１０１は、その膜厚が、例えば、５００〜５０００（Å）となるように形成されている。尚、上部電極は、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている場合でもよい。 Polysilicon films 100 and 101 are formed on the silicon oxide film 99 in a two-layer structure. The polysilicon films 100 and 101 are used as the upper electrode of the capacitor. The polysilicon film 100 is formed so that its film thickness is in the range of, for example, 10 to 500 (Å). On the other hand, the polysilicon film 101 is formed so as to have a film thickness of, for example, 500 to 5000 (Å). The upper electrode may be formed by a polysilicon film and a tungsten silicide film so as to have a desired film thickness.
絶縁層９０が、エピタキシャル層７４上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層９０にコンタクトホール１０４が形成されている。 An insulating layer 90 is formed on the upper surface of the epitaxial layer 74. Then, the contact hole 104 is formed in the insulating layer 90 by a known photolithography technique, for example, by dry etching using a CHF 3 or CF 4 gas.
コンタクトホール１０４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜１０５が選択的に形成されている。上部電極を構成するシリコン膜１００、１０１には、アルミ合金膜１０５等から成る配線層を介して所望の電位が印加される。尚、図１０に示した断面では、下部電極として用いられるＰ型の拡散層９８への配線層は図示していないが、その他の領域で配線層と接続し、所望の電位が印加される。 In the contact hole 104, an aluminum alloy film 105 made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like is selectively formed. A desired potential is applied to the silicon films 100 and 101 constituting the upper electrode through a wiring layer made of an aluminum alloy film 105 or the like. In the cross section shown in FIG. 10, although the wiring layer to the P type diffusion layer 98 used as the lower electrode is not shown, it is connected to the wiring layer in other regions and a desired potential is applied.
上述したように、本実施の形態では、キャパシタの上部電極は、少なくとも２層のポリシリコン膜１００、１０１から形成されている。詳細は、半導体装置の製造方法の説明で後述するが、ポリシリコン膜１００の膜厚は、Ｐ型の拡散層９８を形成するＰ型の不純物、例えば、ボロン（Ｂ）がイオン注入法により通過できる膜厚である。この構造により、シリコン酸化膜９９及びポリシリコン膜１００が形成された後にＰ型の拡散層９８が形成される。そして、キャパシタ７２の誘電膜としてのシリコン酸化膜９９が増速酸化することを抑止し、シリコン酸化膜９９は、所望の膜厚となり、キャパシタ７２の容量値が低減することを防止できる。つまり、キャパシタ７２の誘電膜としてのシリコン酸化膜９９の膜厚が所望の範囲内で形成されることで、キャパシタ７２の容量値を精度良く、安定させることができる。 As described above, in this embodiment, the upper electrode of the capacitor is formed of at least two layers of polysilicon films 100 and 101. Although details will be described later in the description of the manufacturing method of the semiconductor device, the polysilicon film 100 has a film thickness of a P-type impurity that forms the P-type diffusion layer 98, for example, boron (B) passes by an ion implantation method. It is a film thickness that can be obtained. With this structure, the P type diffusion layer 98 is formed after the silicon oxide film 99 and the polysilicon film 100 are formed. Then, the silicon oxide film 99 as the dielectric film of the capacitor 72 is prevented from being oxidized at an increased speed, and the silicon oxide film 99 has a desired film thickness and can prevent the capacitance value of the capacitor 72 from being reduced. That is, by forming the silicon oxide film 99 as the dielectric film of the capacitor 72 within a desired range, the capacitance value of the capacitor 72 can be stabilized with high accuracy.
次に、本発明の一実施の形態である、図１０に示す半導体装置に関し、その製造方法について、図１１〜図１８を参照し、詳細に説明する。図１１〜図１８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。 Next, a manufacturing method of the semiconductor device shown in FIG. 10 according to an embodiment of the present invention will be described in detail with reference to FIGS. 11 to 18 are cross-sectional views for explaining a method for manufacturing a semiconductor device in the present embodiment.
先ず、図１１に示す如く、Ｐ型の単結晶シリコン基板７３を準備する。基板７３上にシリコン酸化膜１０６を形成し、Ｎ型の埋込拡散層７５の形成領域上に開口部が形成されるように、シリコン酸化膜１０６を選択的に除去する。そして、シリコン酸化膜１０６をマスクとして用い、基板７３の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース１０７を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層７５を形成した後、シリコン酸化膜１０６及び液体ソース１０７を除去する。 First, as shown in FIG. 11, a P-type single crystal silicon substrate 73 is prepared. A silicon oxide film 106 is formed on the substrate 73, and the silicon oxide film 106 is selectively removed so that an opening is formed on the formation region of the N type buried diffusion layer 75. Then, using the silicon oxide film 106 as a mask, a liquid source 107 containing an N-type impurity such as antimony (Sb) is applied to the surface of the substrate 73 by a spin coating method. Thereafter, antimony (Sb) is thermally diffused to form an N-type buried diffusion layer 75, and then the silicon oxide film 106 and the liquid source 107 are removed.
次に、図１２に示す如く、基板７３上にシリコン酸化膜１０８を形成し、シリコン酸化膜１０８上にフォトレジスト１０９を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層１１０、１１１、１１２が形成される領域上のフォトレジスト１０９に開口部を形成する。その後、基板７３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト１０９を除去し、熱拡散し、Ｐ型の埋込拡散層１１０、１１１、１１２を形成した後、シリコン酸化膜１０８を除去する。 Next, as shown in FIG. 12, a silicon oxide film 108 is formed on the substrate 73, and a photoresist 109 is formed on the silicon oxide film 108. Then, using a known photolithography technique, an opening is formed in the photoresist 109 on the region where the P type buried diffusion layers 110, 111, 112 are formed. Thereafter, P-type impurities such as boron (B) are ionized from the surface of the substrate 73 at an acceleration voltage of 40 to 180 (keV) and an introduction amount of 1.0 × 10 13 to 1.0 × 10 16 (/ cm 2 ). inject. Then, after removing the photoresist 109 and thermally diffusing to form P type buried diffusion layers 110, 111, and 112, the silicon oxide film 108 is removed.
次に、図１３に示す如く、基板７３を気相エピタキシャル成長装置のサセプタ上に配置し、基板７３上にＮ型のエピタキシャル層７４を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層７４の形成工程における熱処理により、Ｎ型の埋込拡散層７５及びＰ型の埋込拡散層１１０、１１１、１１２が熱拡散される。 Next, as shown in FIG. 13, the substrate 73 is placed on a susceptor of a vapor phase epitaxial growth apparatus, and an N-type epitaxial layer 74 is formed on the substrate 73. The vapor phase epitaxial growth apparatus mainly includes a gas supply system, a reaction furnace, an exhaust system, and a control system. In the present embodiment, the film thickness uniformity of the epitaxial layer can be improved by using a vertical reactor. The N type buried diffusion layer 75 and the P type buried diffusion layers 110, 111, 112 are thermally diffused by heat treatment in the process of forming the epitaxial layer 74.
次に、図１４に示す如く、エピタキシャル層７４上にシリコン酸化膜１１３を形成し、シリコン酸化膜１１３上にフォトレジスト１１４を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７６が形成される領域上のフォトレジスト１１４に開口部を形成する。そして、エピタキシャル層７４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧３０〜２００（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。フォトレジスト１１４を除去し、熱拡散し、Ｐ型の拡散層７６を形成した後、シリコン酸化膜１１３を除去する。 Next, as shown in FIG. 14, a silicon oxide film 113 is formed on the epitaxial layer 74, and a photoresist 114 is formed on the silicon oxide film 113. Using a known photolithography technique, an opening is formed in the photoresist 114 on the region where the P-type diffusion layer 76 is to be formed. Then, from the surface of the epitaxial layer 74, a P-type impurity, for example, boron (B) is accelerated at a voltage of 30 to 200 (keV) and introduced in an amount of 1.0 × 10 13 to 1.0 × 10 16 (/ cm 2 ). Ion implantation. After removing the photoresist 114 and thermally diffusing to form a P-type diffusion layer 76, the silicon oxide film 113 is removed.
次に、図１５に示す如く、エピタキシャル層７４上にシリコン酸化膜９９を形成する。このとき、Ｎチャネル型ＭＯＳトランジスタ７１の形成領域では、シリコン酸化膜９９はゲート酸化膜８７（図１０参照）として用いられる。また、キャパシタ７２の形成領域では、シリコン酸化膜９９はキャパシタ７２の誘電膜として用いられる。つまり、Ｎチャネル型ＭＯＳトランジスタ７１のゲート酸化膜８７及びキャパシタ７２の誘電膜は、同一の熱酸化工程で形成され、シリコン酸化膜９９は、その膜厚が、例えば、５０〜２００（Å）の範囲となるように形成される。特に、キャパシタ７２の形成領域では、エピタキシャル層７４にＰ型の拡散層及びＮ型の拡散層が形成されていない状態で熱酸化を行うことで、シリコン酸化膜９９が増速酸化することを抑止し、所望の膜厚の範囲内に形成することができる。 Next, as shown in FIG. 15, a silicon oxide film 99 is formed on the epitaxial layer 74. At this time, the silicon oxide film 99 is used as the gate oxide film 87 (see FIG. 10) in the formation region of the N-channel MOS transistor 71. In the region where the capacitor 72 is formed, the silicon oxide film 99 is used as a dielectric film for the capacitor 72. That is, the gate oxide film 87 of the N-channel MOS transistor 71 and the dielectric film of the capacitor 72 are formed by the same thermal oxidation process, and the silicon oxide film 99 has a thickness of, for example, 50 to 200 (Å). It forms so that it may become a range. In particular, in the region where the capacitor 72 is formed, thermal oxidation is performed in a state where the P type diffusion layer and the N type diffusion layer are not formed in the epitaxial layer 74, thereby preventing the silicon oxide film 99 from being accelerated. And can be formed within a desired film thickness range.
次に、シリコン酸化膜９９上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極８５、８６（図１０参照）用のポリシリコン膜８８及びキャパシタ７２の上部電極用のポリシリコン膜１００を形成する。尚、ポリシリコン膜８８、１００は、その膜厚が、例えば、１０〜５００（Å）の範囲となるように形成される。 Next, a polysilicon film is formed on the silicon oxide film 99. Etching is performed using a known photolithography technique to form a polysilicon film 88 for the gate electrodes 85 and 86 (see FIG. 10) and a polysilicon film 100 for the upper electrode of the capacitor 72. The polysilicon films 88 and 100 are formed so that the film thickness is in the range of 10 to 500 (Å), for example.
その後、シリコン酸化膜９９上にフォトレジスト１１５を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層９８、１１６、１１７、１１８が形成される領域上のフォトレジスト１１５に開口部を形成する。そして、エピタキシャル層７４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１６０〜１８０（ｋｅＶ）、導入量１．０×１０１５〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト１１５を除去し、熱拡散し、Ｐ型の拡散層９８、１１６、１１７、１１８を形成する。このとき、キャパシタ７２の形成領域では、ポリシリコン膜９９上から、ホウ素（Ｂ）がエピタキシャル層７４へとイオン注入される。その後、ホウ素（Ｂ）が熱拡散され、Ｐ型の拡散層９８が形成される。つまり、上述したように、キャパシタ７２の誘電膜として用いられるシリコン酸化膜９９を形成した後に、高不純物濃度のＰ型の拡散層９８を形成することで、シリコン酸化膜９９の増速酸化を抑止できる。 Thereafter, a photoresist 115 is formed on the silicon oxide film 99. Using a known photolithography technique, openings are formed in the photoresist 115 on the region where the P type diffusion layers 98, 116, 117, 118 are formed. Then, from the surface of the epitaxial layer 74, a P-type impurity such as boron (B) is introduced at an acceleration voltage of 160 to 180 (keV) and an introduction amount of 1.0 × 10 15 to 1.0 × 10 16 (/ cm 2 ). Ion implantation. Thereafter, the photoresist 115 is removed and thermally diffused to form P type diffusion layers 98, 116, 117 and 118. At this time, boron (B) is ion-implanted from the polysilicon film 99 into the epitaxial layer 74 in the formation region of the capacitor 72. Thereafter, boron (B) is thermally diffused, and a P-type diffusion layer 98 is formed. That is, as described above, after the silicon oxide film 99 used as the dielectric film of the capacitor 72 is formed, the P-type diffusion layer 98 having a high impurity concentration is formed, thereby suppressing the accelerated oxidation of the silicon oxide film 99. it can.
更に、シリコン酸化膜９９上にポリシリコン膜１００を被覆し、ポリシリコン膜１００上から不純物をイオン注入することで、シリコン酸化膜９９の膜質劣化を防止できる。また、シリコン酸化膜９９上にポリシリコン膜１００が形成された状態でＰ型の拡散層９８を熱拡散することで、シリコン酸化膜９９の膜厚を、所望の範囲内に維持することができる。 Furthermore, the polysilicon film 100 is covered on the silicon oxide film 99, and impurities are ion-implanted from the polysilicon film 100, so that the film quality deterioration of the silicon oxide film 99 can be prevented. Further, by thermally diffusing the P-type diffusion layer 98 with the polysilicon film 100 formed on the silicon oxide film 99, the film thickness of the silicon oxide film 99 can be maintained within a desired range. .
更に、分離領域用のＰ型の拡散層１１６、１１７、１１８とキャパシタ７２の下部電極用のＰ型の拡散層９８とを共用工程により形成することで、製造コストを低減することができる。また、分離領域用のＰ型の拡散層１１６、１１７、１１８と共用工程とすることで、Ｐ型の拡散層９８の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、他の素子特性の影響を受けることなく、Ｐ型の拡散層９８の不純物濃度を設定することができる。 Further, by forming the P-type diffusion layers 116, 117, 118 for the isolation region and the P-type diffusion layer 98 for the lower electrode of the capacitor 72 through a common process, the manufacturing cost can be reduced. Also, by using a process shared with the P-type diffusion layers 116, 117, and 118 for the isolation region, the impurity concentration of the P-type diffusion layer 98 is set in a range suitable for the voltage-dependent characteristics of the capacitance value of the capacitor. be able to. That is, the impurity concentration of the P type diffusion layer 98 can be set without being affected by other element characteristics.
次に、図１６に示す如く、シリコン酸化膜９９上にポリシリコン膜を形成する。公知のフォトリソグラフィ技術を用い、エッチング加工し、ゲート電極８５、８６用のポリシリコン膜８９及びキャパシタ７２の上部電極用のポリシリコン膜１０１を形成する。このとき、ポリシリコン膜８９、１０１は、その膜厚が、例えば、５００〜５０００（Å）となるように形成される。つまり、ポリシリコン膜８９、１０１の膜厚の調整により、ゲート電極８５、８６及び上部電極は所望の膜厚となる。 Next, as shown in FIG. 16, a polysilicon film is formed on the silicon oxide film 99. Etching is performed using a known photolithography technique to form a polysilicon film 89 for the gate electrodes 85 and 86 and a polysilicon film 101 for the upper electrode of the capacitor 72. At this time, the polysilicon films 89 and 101 are formed so that the film thickness becomes, for example, 500 to 5000 (Å). That is, by adjusting the thickness of the polysilicon films 89 and 101, the gate electrodes 85 and 86 and the upper electrode have desired thicknesses.
その後、シリコン酸化膜９９上にフォトレジスト１１９を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７８、８１、８２が形成される領域上のフォトレジスト１１９に開口部を形成する。エピタキシャル層７４の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧４０〜１９０（ｋｅＶ）、導入量１．０×１０１１〜１．０×１０１５（／ｃｍ２）でイオン注入する。その後、フォトレジスト１１９を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層７８、８１、８２を形成する。 Thereafter, a photoresist 119 is formed on the silicon oxide film 99. Using a known photolithography technique, an opening is formed in the photoresist 119 on the region where the N type diffusion layers 78, 81, 82 are to be formed. N-type impurities such as phosphorus (P) are ion-implanted from the surface of the epitaxial layer 74 with an acceleration voltage of 40 to 190 (keV) and an introduction amount of 1.0 × 10 11 to 1.0 × 10 15 (/ cm 2 ). . Thereafter, the photoresist 119 is removed, and phosphorus (P) is thermally diffused to form N type diffusion layers 78, 81, and 82.
尚、Ｎチャネル型ＭＯＳトランジスタ７１のゲート電極８５、８６を形成する工程と、キャパシタ７２の上部電極を形成する工程とが、共用工程で形成されている。この製造方法により、マスク枚数を低減できる等、製造コストを低減することができる。 The process of forming the gate electrodes 85 and 86 of the N-channel MOS transistor 71 and the process of forming the upper electrode of the capacitor 72 are formed in a common process. With this manufacturing method, the manufacturing cost can be reduced, for example, the number of masks can be reduced.
次に、図１７に示す如く、シリコン酸化膜９９上にフォトレジスト１２０を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層７９、８０、８３、８４が形成される領域上のフォトレジスト１２０に開口部を形成する。そして、エピタキシャル層７４の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜１９０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト１２０を除去し、熱拡散し、Ｎ型の拡散層７９、８０、８３、８４を形成する。 Next, as shown in FIG. 17, a photoresist 120 is formed on the silicon oxide film 99. Using a known photolithography technique, an opening is formed in the photoresist 120 on the region where the N type diffusion layers 79, 80, 83, 84 are to be formed. Then, from the surface of the epitaxial layer 74, an N-type impurity such as phosphorus (P) is introduced at an acceleration voltage of 70 to 190 (keV) and an introduction amount of 1.0 × 10 14 to 1.0 × 10 16 (/ cm 2 ). Ion implantation. Thereafter, the photoresist 120 is removed and thermally diffused to form N type diffusion layers 79, 80, 83, 84.
次に、図１８に示す如く、エピタキシャル層７４上に絶縁層９０として、例えば、ＢＰＳＧ膜及びＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層９０にコンタクトホール９１、９２、９３、１０４を形成する。コンタクトホール９１、９２、９３、１０４には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ソース電極９５、ドレイン電極９６、９７及びキャパシタ７２の上部電極へ接続する配線層を形成する。 Next, as shown in FIG. 18, for example, a BPSG film and an SOG film are deposited as an insulating layer 90 on the epitaxial layer 74. Then, contact holes 91, 92, 93, 104 are formed in the insulating layer 90 by dry etching using, for example, CHF 3 or CF 4 gas, using a known photolithography technique. In the contact holes 91, 92, 93, 104, for example, an aluminum alloy film made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like is selectively formed, and a source electrode 95 and a drain electrode 96 are formed. , 97 and a wiring layer connected to the upper electrode of the capacitor 72 is formed.
尚、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極が、２層のポリシリコン膜から形成される場合について説明したが、この場合に限定するものではない。少なくともキャパシタの誘電膜用のシリコン酸化膜及びキャパシタの上部電極用のポリシリコン膜の一部を形成した後に、キャパシタの下部電極用の拡散層を形成できる製造方法であれば、キャパシタの上部電極は、３層以上の複数層の構造であってもよい。また、キャパシタの上部電極が単層のシリコン膜から形成される場合には、キャパシタの誘電膜用のシリコン酸化膜上に上部電極用の単層のシリコン膜を形成した後に、キャパシタの下部電極用の拡散層を形成する場合でもよい。また、Ｎチャネル型ＭＯＳトランジスタのゲート電極及びキャパシタの上部電極は、例えば、ポリシリコン膜とタングステンシリサイド膜との２層構造の場合でもよい。 In the present embodiment, the case where the gate electrode of the N-channel MOS transistor and the upper electrode of the capacitor are formed from two layers of polysilicon films has been described. However, the present invention is not limited to this case. If the manufacturing method can form a diffusion layer for the lower electrode of the capacitor after forming at least a part of the silicon oxide film for the dielectric film of the capacitor and the polysilicon film for the upper electrode of the capacitor, the upper electrode of the capacitor A multi-layer structure of three or more layers may be used. When the upper electrode of the capacitor is formed from a single-layer silicon film, a single-layer silicon film for the upper electrode is formed on the silicon oxide film for the dielectric film of the capacitor, and then the lower electrode for the capacitor is formed. Alternatively, a diffusion layer may be formed. In addition, the gate electrode of the N-channel MOS transistor and the upper electrode of the capacitor may have a two-layer structure of a polysilicon film and a tungsten silicide film, for example.
また、本実施の形態では、分離領域用の拡散層を形成する工程と、キャパシタの下部電極用の拡散層を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、キャパシタの下部電極用の拡散層を形成する工程を専用工程とする場合でもよい。この場合には、キャパシタの下部電極用の拡散層の不純物濃度は、キャパシタの容量値の電圧依存特性に適した範囲に設定することができる。つまり、この場合には、キャパシタの容量値の電圧依存特性を低減したキャパシタを形成することができる。更に、キャパシタの誘電膜用のシリコン酸化膜の増速酸化を抑止し、キャパシタの容量値を安定させることができる。 In the present embodiment, the case where the step of forming the diffusion layer for the isolation region and the step of forming the diffusion layer for the lower electrode of the capacitor are shared steps has been described. However, the present invention is limited to this case. It is not a thing. For example, the step of forming the diffusion layer for the lower electrode of the capacitor may be a dedicated step. In this case, the impurity concentration of the diffusion layer for the lower electrode of the capacitor can be set in a range suitable for the voltage dependence characteristic of the capacitance value of the capacitor. That is, in this case, it is possible to form a capacitor with reduced voltage dependence characteristics of the capacitance value of the capacitor. Furthermore, accelerated oxidation of the silicon oxide film for the capacitor dielectric film can be suppressed, and the capacitance value of the capacitor can be stabilized.
また、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタのゲート電極を形成する工程と、キャパシタの上部電極を形成する工程とが、共用工程である場合について説明したが、この場合に限定するものではない。例えば、それぞれの形成工程を専用工程とする場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In this embodiment, the case where the step of forming the gate electrode of the N-channel MOS transistor and the step of forming the upper electrode of the capacitor are shared steps has been described. However, the present invention is not limited to this case. Absent. For example, each forming process may be a dedicated process. In addition, various modifications can be made without departing from the scope of the present invention.
１ 横型ＰＮＰトランジスタ
２ Ｎチャネル型ＭＯＳトランジスタ
３ キャパシタ
４ Ｐ型の単結晶シリコン基板
５ Ｎ型のエピタキシャル層
４１ Ｐ型の拡散層
４２ シリコン酸化膜
４３ ポリシリコン膜
４４ ポリシリコン膜
DESCRIPTION OF SYMBOLS 1 Horizontal type PNP transistor 2 N channel type MOS transistor 3 Capacitor 4 P type single crystal silicon substrate 5 N type epitaxial layer 41 P type diffusion layer 42 Silicon oxide film 43 Polysilicon film 44 Polysilicon film
Claims (9)
前記半導体基板上に形成された逆導電型のエピタキシャル層と、
前記エピタキシャル層表面から形成され、キャパシタの下部電極として用いられる一導電型の拡散層と、
前記エピタキシャル層上に形成され、キャパシタの誘電膜として用いられる絶縁膜と、
前記絶縁膜上に形成され、キャパシタの上部電極として用いられるシリコン膜とを有し、
前記シリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記シリコン膜を通過し、前記シリコン膜下方の前記エピタキシャル層にイオン注入される膜厚であることを特徴とする半導体装置。 A semiconductor substrate of one conductivity type;
An opposite conductivity type epitaxial layer formed on the semiconductor substrate;
A diffusion layer of one conductivity type formed from the surface of the epitaxial layer and used as a lower electrode of a capacitor;
An insulating film formed on the epitaxial layer and used as a dielectric film of a capacitor;
A silicon film formed on the insulating film and used as an upper electrode of the capacitor;
The thickness of the silicon film is such that impurities when forming the diffusion layer pass through the silicon film and are ion-implanted into the epitaxial layer below the silicon film. .
前記第１のシリコン膜の膜厚は、前記拡散層を形成する際の不純物が、前記第１のシリコン膜を通過し、前記第１のシリコン膜下方の前記エピタキシャル層にイオン注入される膜厚であることを特徴とする半導体装置。 The silicon film comprises a first silicon film formed on the insulating film and a second silicon film formed on the first silicon film,
The film thickness of the first silicon film is such that impurities when forming the diffusion layer pass through the first silicon film and are ion-implanted into the epitaxial layer below the first silicon film. A semiconductor device characterized by the above.
前記第１のシリコン膜上から前記エピタキシャル層にイオン注入法により不純物を注入した後熱拡散し、前記第１のシリコン膜下方にキャパシタの下部電極として用いる第１の一導電型の拡散層を形成する工程と、
前記第１のシリコン膜上に第２のシリコン膜を形成し、前記上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 A reverse conductivity type epitaxial layer is formed on a semiconductor substrate of one conductivity type, an insulating film used as a dielectric film of a capacitor is formed on the epitaxial layer, and a first silicon used as an upper electrode of the capacitor is formed on the insulating film Forming a film;
Impurities are implanted into the epitaxial layer from the first silicon film by ion implantation, and then thermally diffused to form a first conductivity type diffusion layer used as a lower electrode of a capacitor below the first silicon film. And a process of
Forming a second silicon film on the first silicon film, and forming the upper electrode.
前記第１の一導電型の拡散層を形成する工程は、前記分離領域を構成する第３の一導電型の拡散層を形成する工程と共用工程であることを特徴とする請求項５に記載の半導体装置の製造方法。 Forming an isolation region that divides the semiconductor substrate and the epitaxial layer into a plurality of element formation regions,
6. The step of forming the first one conductivity type diffusion layer is a step shared with the step of forming a third one conductivity type diffusion layer constituting the isolation region. Semiconductor device manufacturing method.
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