JP2007221066A - Semiconductor device, and method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device having a microfabricated ferroelectric capacitor. <P>SOLUTION: The method is for manufacturing the semiconductor device which has a ferroelectric capacitor including a ferroelectric layer. The method comprises a process of forming the ferroelectric layer on a first electrode on a substrate, and a process of forming a second electrode on the ferroelectric layer. The process of forming the ferroelectric layer comprises a first process of forming, by a sol-gel method, the ferroelectric layer which contains BiFeO<SB>3</SB>as a main component, and to which Mn is added so that a composition may be BiFe<SB>1</SB>-x Mn<SB>x</SB>O<SB>3</SB>(0.02<x<0.08); and a second process of calcinating the ferroelectric layer in an inert gas atmosphere to form the ferroelectric layer. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、強誘電体キャパシタと、当該強誘電体キャパシタを用いた半導体装置に関する。   The present invention relates to a ferroelectric capacitor and a semiconductor device using the ferroelectric capacitor.

不揮発性ＲＡＭは、例えば、電源を切っても直前の記憶が保持される、また、ランダムアクセスが可能であるなどの特徴を有しており、ユビキダス社会の基盤を形成するデバイスとして有望なデバイスである。   Non-volatile RAM is a promising device that forms the foundation of the ubiquitous society, for example, because it has the characteristics that the previous memory is retained even when the power is turned off and random access is possible. is there.

上記の不揮発性ランダムアクセスメモリの中で、自発分極性を有する強誘電体層を含む強誘電体キャパシタを用いた不揮発性メモリ（ＦＲＡＭ）は、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。   Among the above-mentioned nonvolatile random access memories, a nonvolatile memory (FRAM) using a ferroelectric capacitor including a ferroelectric layer having spontaneous polarization is a next-generation memory in the mobile field because of low power consumption. Expected.

しかし、メモリに蓄積できる電荷の量は強誘電体キャパシタの面積に比例するため、現状の設計からさらにＦＲＡＭを微細化すること、またはＦＲＡＭを大容量化することは困難となると考えられる。例えば、現在実用化されているＦＲＡＭは、１トランジスタ１キャパシタ（１Ｔ１Ｃ）型のものであり、１つのメモリセルにトランジスタ１個と強誘電体キャパシタ１個が設置される構造である。このため、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。   However, since the amount of charge that can be stored in the memory is proportional to the area of the ferroelectric capacitor, it is considered difficult to further miniaturize the FRAM or increase the capacity of the FRAM from the current design. For example, the FRAM currently in practical use is a one-transistor one-capacitor (1T1C) type, and has a structure in which one transistor and one ferroelectric capacitor are installed in one memory cell. For this reason, it is inevitable that the ferroelectric capacitor occupies a certain size in the memory cell.

例えば、１５０ｎｍルールのプロセスでＦＲＡＭを作成する場合、メモリセル面積０．２７μｍ２、強誘電体キャパシタ面積０．１１μｍ２で作成が可能であることが報告されている（例えば非特許文献１参照）。 For example, when creating a FRAM in the process of 150nm rules, it has been reported that the memory cell area 0.27 [mu] m 2, a ferroelectric capacitor area 0.11 .mu.m 2 is possible to create (for example, see Non-Patent Document 1) .

現在のＣＭＯＳプロセスで作製されるセンスアンプの読み取り能力から計算すると、強誘電体キャパシタ面積が０．１１μｍ２の世代では、記憶保持動作に必要な最小限の分極電荷量、Ｑｓｗは、３０．１μＣ／ｃｍ２と見積もられる。この場合、チップ面積から商業性を判断すると、この世代の１チップあたりの最大メモリ容量は６４Ｍｂｉｔとなる。 Calculating from the read capability of the sense amplifier manufactured by the current CMOS process, in the generation where the ferroelectric capacitor area is 0.11 μm 2 , the minimum polarization charge amount necessary for the memory holding operation, Qsw is 30.1 μC. / Cm 2 is estimated. In this case, judging the commerciality from the chip area, the maximum memory capacity per chip of this generation is 64 Mbits.

現在実用化されている強誘電体材料、例えばＰｂＺｒＴｉＯ３、あるいは、ＳｒＢｉ２Ｔａ２Ｏ９など（非特許文献１参照）を用いてＦＲＡＭを作製した場合、１５０ｎｍルールのプロセスでは、最大でもメモリ容量は６４Ｍｂｉｔが限界と考えられる。
特開２００５−１１９３１号公報 特開２０００−４９２８５号公報 特開２０００−３２７３１１号公報 '2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027 When an FRAM is fabricated using a ferroelectric material that is currently in practical use, such as PbZrTiO 3 or SrBi 2 Ta 2 O 9 (see Non-Patent Document 1), the memory capacity is at most in the 150 nm rule process. Is considered to be 64 Mbit.
JP 2005-11931 A JP 2000-49285 A JP 2000-327311 A '2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027

ＦＲＡＭのこれ以上の微細化や大容量化を考えた場合、現在実用化されている強誘電体材料では、残留分極量が不足しており、ＦＲＡＭの微細化・大容量化が困難となる問題が生じている。   When considering further miniaturization and large capacity of FRAM, the ferroelectric material currently in practical use has a shortage of residual polarization, which makes it difficult to miniaturize and increase the capacity of FRAM. Has occurred.

上記の特許文献１（特開２００５−１１９３１号公報）には、ＢｉＦｅＯ３からなる強誘電体層を形成する方法が開示されている。特許文献１は、正方晶系で（００１）配向の強誘電体層（ＢｉＦｅＯ３）を形成するための該強誘電体層の下地（電極）の構造・製法、あるいは該強誘電体層の成膜方法について述べている。しかし、常温（例えば３０℃以下）で、強誘電体層が、配線ルール０．１５μｍ世代以降の微細化メモリ素子に対応可能となるような電気特性（例えばリーク電流、分極量など）を有するための具体的な方法は何ら示されていない。 Japanese Patent Application Laid-Open No. 2005-11931 discloses a method for forming a ferroelectric layer made of BiFeO 3 . Patent Document 1 discloses a structure / manufacturing method of a base (electrode) of the ferroelectric layer for forming a tetragonal (001) -oriented ferroelectric layer (BiFeO 3 ), or formation of the ferroelectric layer. Describes the membrane method. However, since the ferroelectric layer has electrical characteristics (for example, leakage current, amount of polarization, etc.) that can be applied to a miniaturized memory element having a wiring rule of 0.15 μm or later at room temperature (for example, 30 ° C. or less). No specific method is shown.

また、上記の特許文献２（特開２０００−４９２８５号公報）には、強誘電体層（ペロブスカイト型酸化物薄膜）を窒素雰囲気中で熱処理を行うと、強誘電体層のリーク電流が低減されることが開示されている。しかし、特許文献２には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載はなく、またその具体的な方法・効果についてもなんら詳細が示されていない。   Further, in Patent Document 2 (Japanese Patent Laid-Open No. 2000-49285), when the ferroelectric layer (perovskite oxide thin film) is heat-treated in a nitrogen atmosphere, the leakage current of the ferroelectric layer is reduced. Is disclosed. However, Patent Document 2 does not describe a specific material of the perovskite oxide thin film, and does not show any details on the specific method and effect.

また、上記の特許文献３（特開２０００−３２７３１号公報）には、ゾルゲル法により様々な金属酸化物薄膜を形成する方法が開示されている。しかし、特許文献３には、当該金属酸化物薄膜を電気特性が良好となるように形成するための具体的な方法はなんら開示されていない。   In addition, Patent Document 3 (Japanese Patent Laid-Open No. 2000-32731) discloses a method for forming various metal oxide thin films by a sol-gel method. However, Patent Document 3 does not disclose any specific method for forming the metal oxide thin film so as to have good electrical characteristics.

そこで、本発明は、上記の問題を解決した、新規で有用な半導体装置、および半導体装置の製造方法を提供することを統括的課題としている。   Therefore, the present invention has a general object to provide a new and useful semiconductor device and a method for manufacturing the semiconductor device, which solve the above problems.

本発明の具体的な課題は、微細化された強誘電体キャパシタを搭載した半導体装置、および、微細化された強誘電体キャパシタを有する半導体装置を製造する製造方法を提供することである。   A specific object of the present invention is to provide a semiconductor device having a miniaturized ferroelectric capacitor and a manufacturing method for manufacturing a semiconductor device having a miniaturized ferroelectric capacitor.

本発明の第１の観点では、上記の課題を、強誘電体層を含む強誘電体キャパシタを有する半導体装置であって、前記強誘電体層はＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることを特徴とする半導体装置により、解決する。 According to a first aspect of the present invention, there is provided a semiconductor device having a ferroelectric capacitor including a ferroelectric layer, wherein the ferroelectric layer is mainly composed of BiFeO 3 and has a composition of BiFe 1 − x Mn x O 3 (0.02 < x <0.08) and Mn is added so that the leakage current when the temperature is the electric field strength at 30 ° C. or less of -1 mV / cm to 1 MV / cm is 10 - The problem is solved by a semiconductor device characterized in that it is 3 A / cm 2 or less.

上記の発明によれば、強誘電体キャパシタの強誘電体層は、温度が３０℃以下の常温状態において、電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であり、強誘電体層は十分な残留分極量を得ることができる。 According to the above invention, the ferroelectric layer of the ferroelectric capacitor has a leakage current of 10 −3 A / cm when the electric field strength is −1 MV / cm to 1 MV / cm at a room temperature of 30 ° C. or lower. cm 2 or less, the ferroelectric layer can obtain a sufficient amount of remanent polarization.

このため、キャパシタの面積を小さくすることが可能となり、微細化された強誘電体キャパシタを搭載した半導体装置を提供することが可能となる。   For this reason, the area of the capacitor can be reduced, and a semiconductor device equipped with a miniaturized ferroelectric capacitor can be provided.

また、本発明の第２の観点では、上記の課題を、強誘電体層を含む強誘電体キャパシタを有する半導体装置の製造方法であって、基板上の第１の電極上に前記強誘電体層を形成する工程と、前記強誘電体層上に第２の電極を形成する工程とを有し、前記強誘電体層を形成する工程は、ＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加される誘電体層をゾルゲル法により形成する第１の工程と、前記誘電体層を不活性ガス雰囲気中で焼成して前記強誘電体層を形成する第２の工程とを含むことを特徴とする半導体装置の製造方法により、解決する。 According to a second aspect of the present invention, there is provided a method for manufacturing a semiconductor device having a ferroelectric capacitor including a ferroelectric layer, wherein the ferroelectric material is formed on a first electrode on a substrate. A step of forming a layer and a step of forming a second electrode on the ferroelectric layer, the step of forming the ferroelectric layer comprising BiFeO 3 as a main component and a composition of BiFe 1 − x Mn x O 3 (0.02 < x <0.08) and composed as a first step of forming a sol-gel process a dielectric layer Mn is added, the dielectric layer an inert gas atmosphere And a second step of forming the ferroelectric layer by firing at a solution.

上記の発明によれば、強誘電体キャパシタの強誘電体層は、高い強誘電体特性を有するＢｉＦｅＯ３を主成分とし、さらにリーク電流を低減するためにＭｎが適量添加されて不活性ガス雰囲気中で焼成して形成されている。このため、当該強誘電体層は良好な電気特性（例えばリーク電流、分極量）を有している。したがってキャパシタの面積を小さくすることが可能となり、微細化された強誘電体キャパシタを搭載した半導体装置を提供することが可能となる。 According to the above invention, the ferroelectric layer of the ferroelectric capacitor is mainly composed of BiFeO 3 having high ferroelectric characteristics, and an appropriate amount of Mn is added to reduce the leakage current, and an inert gas atmosphere is added. It is formed by firing inside. For this reason, the ferroelectric layer has good electrical characteristics (for example, leakage current and polarization). Therefore, the area of the capacitor can be reduced, and a semiconductor device equipped with a miniaturized ferroelectric capacitor can be provided.

本発明によれば、微細化された強誘電体キャパシタを搭載した半導体装置、および、微細化された強誘電体キャパシタを有する半導体装置を製造する製造方法を提供することが可能となる。   ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the manufacturing method which manufactures the semiconductor device which mounts the miniaturized ferroelectric capacitor, and the semiconductor device which has the miniaturized ferroelectric capacitor.

本発明に係る半導体装置は、強誘電体層を含む強誘電体キャパシタを有する半導体装置である。上記の半導体装置においては、前記強誘電体層がＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることを特徴としている。 The semiconductor device according to the present invention is a semiconductor device having a ferroelectric capacitor including a ferroelectric layer. In the semiconductor device, Mn is added so that the ferroelectric layer is mainly composed of BiFeO 3 and the composition is BiFe 1-x Mn x O 3 (0.02 <x <0.08). The leakage current is 10 −3 A / cm 2 or less when the temperature is 30 ° C. or less and the electric field strength is −1 MV / cm to 1 MV / cm.

従来、強誘電体材料であるＢｉＦｅＯ３は、例えば８０Ｋ程度の温度では、高い残留分極量（６０〜８０μＣ／ｃｍ２）を示すものの、一方で常温（例えば３０℃以下）ではリーク電流が１０―２Ａ／ｃｍ２以上と非常に大きく、不揮発性メモリに使用できるレベルのヒステリシス特性を得ることは困難であった。 Conventionally, BiFeO 3 , which is a ferroelectric material, exhibits a high remanent polarization (60 to 80 μC / cm 2 ) at a temperature of about 80 K, for example, but has a leakage current of 10 − at room temperature (for example, 30 ° C. or less). It was very large at 2 A / cm 2 or more, and it was difficult to obtain a hysteresis characteristic at a level that can be used for a nonvolatile memory.

そこで、本発明の発明者が鋭意研究を重ねた結果、ＢｉＦｅＯ３よりなる誘電体層に、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎを添加することで、リーク電流の増大を抑制することが可能になることを見出した。上記のＭｎが添加された強誘電体層は、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合、１０―３Ａ／ｃｍ２以下のリーク電流が実現可能である。また、当該強誘電体層は、良好な残留分極量を示し、不揮発性メモリに使用できるレベルのヒステリシス特性が得られている。したがって、上記の強誘電体層を用いることで、微細化された強誘電体キャパシタを搭載した半導体装置を提供することが可能となる。 Therefore, as a result of extensive research by the inventors of the present invention, the dielectric layer made of BiFeO 3 has a composition of BiFe 1-x Mn x O 3 (0.02 <x <0.08). It has been found that the increase in leakage current can be suppressed by adding. The ferroelectric layer to which Mn is added can realize a leakage current of 10 −3 A / cm 2 or less when the temperature is 30 ° C. or less and the electric field strength is −1 MV / cm to 1 MV / cm. Further, the ferroelectric layer exhibits a good amount of remanent polarization and has a level of hysteresis characteristics that can be used for a nonvolatile memory. Therefore, it becomes possible to provide a semiconductor device equipped with a miniaturized ferroelectric capacitor by using the ferroelectric layer.

また、上記の強誘電体層は、ゾルゲル法により形成した塗布膜を、不活性ガス雰囲気中で焼成して形成することが好ましい。このような強誘電体層（強誘電体キャパシタ）の製造方法、および強誘電体層のリーク電流の挙動と、その挙動の理由の詳細については後述する。   The ferroelectric layer is preferably formed by baking a coating film formed by a sol-gel method in an inert gas atmosphere. The manufacturing method of such a ferroelectric layer (ferroelectric capacitor), the behavior of the leakage current of the ferroelectric layer, and details of the reason for the behavior will be described later.

次に、本発明の実施形態の詳細について、図面に基づき、説明する。
[第１の実施形態]
図１は、本発明の実施例１による強誘電体キャパシタを模式的に示す断面図である。図１を参照するに、本実施例による強誘電体キャパシタＣは、例えばシリコンよりなる基板Ｓ上の、絶縁層Ｄ上に形成される。 Next, details of the embodiment of the present invention will be described with reference to the drawings.
[First embodiment]
FIG. 1 is a cross-sectional view schematically showing a ferroelectric capacitor according to Example 1 of the present invention. Referring to FIG. 1, the ferroelectric capacitor C according to this embodiment is formed on an insulating layer D on a substrate S made of, for example, silicon.

前記絶縁層Ｄ上には、下部電極（第１の電極）Ｍ１が形成され、該下部電極Ｍ１上に強誘電体層Ｅが形成され、さらに該強誘電体層Ｅ上には、上部電極（第２の電極）Ｍ２が形成されている。   A lower electrode (first electrode) M1 is formed on the insulating layer D, a ferroelectric layer E is formed on the lower electrode M1, and an upper electrode (on the ferroelectric layer E) A second electrode M2 is formed.

前記下部電極Ｍ１、前記上部電極Ｍ２は、例えば貴金属材料（例えば、Ｐｔ、Ｉｒ、またはＲｕなど）または導電性酸化物材料（例えば、ＩｒＯ２、ＳｒＲｕＯ３、ＹＢＣＯ、またはＬＳＣＯなど）よりなる。 The lower electrode M1 and the upper electrode M2 are made of, for example, a noble metal material (eg, Pt, Ir, or Ru) or a conductive oxide material (eg, IrO 2 , SrRuO 3 , YBCO, or LSCO).

本実施例による強誘電体キャパシタＣにおいては、前記強誘電体層ＥがＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加されているとともに、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることが特徴である。また、当該強誘電体層は、良好な残留分極量を示し、不揮発性メモリに使用できるレベルのヒステリシス特性が得られている。 In the ferroelectric capacitor C according to this example, the ferroelectric layer E is mainly composed of BiFeO 3 and has a composition of BiFe 1-x Mn x O 3 (0.02 <x <0.08). In addition, Mn is added to the element, and the leakage current is 10 −3 A / cm 2 or less when the temperature is 30 ° C. or less and the electric field strength is −1 MV / cm to 1 MV / cm. Further, the ferroelectric layer exhibits a good amount of remanent polarization and has a level of hysteresis characteristics that can be used for a nonvolatile memory.

次に、上記の強誘電体キャパシタＣの製造方法について説明する。   Next, a method for manufacturing the ferroelectric capacitor C will be described.

図２は、上記の強誘電体キャパシタＣを製造する製造方法の一例を示すフローチャートである。図２を参照するに、まず、ステップ１（図中ステップ１と表記、以下同様）において、図１に示した基板１に形成された絶縁層Ｄ上に、例えば、スパッタリング法、ＣＶＤ法、またはエピタキシャル成長法などを用いて、下部電極Ｍ１を形成する。   FIG. 2 is a flowchart showing an example of a manufacturing method for manufacturing the ferroelectric capacitor C described above. Referring to FIG. 2, first, in step 1 (denoted as step 1 in the figure, the same applies hereinafter), for example, a sputtering method, a CVD method, or the like is formed on the insulating layer D formed on the substrate 1 shown in FIG. The lower electrode M1 is formed using an epitaxial growth method or the like.

次に、ステップ２に示す工程において、下部電極１上にゾルゲル法により、誘電体層を形成する。この場合、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加された成分を有するゾルゲル液を用いて誘電体層を形成する。 Next, in the process shown in Step 2, a dielectric layer is formed on the lower electrode 1 by a sol-gel method. In this case, the dielectric layer is formed using a sol-gel solution having a component to which Mn is added so that the composition becomes BiFe 1-x Mn x O 3 (0.02 <x <0.08).

また、ステップ２においては、図３以下で後述するように、適宜な厚さの膜をスピンコートにより形成し、昇温する工程を繰り返すことで、必要とする厚さの層を積層により形成することが好ましい。   In step 2, as will be described later with reference to FIG. 3 and subsequent drawings, a film having an appropriate thickness is formed by spin coating, and a step of increasing the temperature is repeated to form a layer having a required thickness by lamination. It is preferable.

次に、ステップ３に示す工程において、ステップ２において形成した誘電体層を、不活性ガス中で４５０℃乃至６５０℃の温度で５乃至３０分間焼成し、強誘電体層Ｅを形成することができる。すなわち、ステップ２〜ステップ３の工程において、強誘電体層Ｅが形成される。   Next, in the step shown in Step 3, the dielectric layer formed in Step 2 is baked in an inert gas at a temperature of 450 ° C. to 650 ° C. for 5 to 30 minutes to form the ferroelectric layer E. it can. That is, the ferroelectric layer E is formed in the steps 2 to 3.

次に、ステップ４に示す工程において、ステップ１に示した工程と同様にして、例えば、スパッタリング法、ＣＶＤ法、またはエピタキシャル成長法などを用いて、上部電極Ｍ２を形成する。   Next, in the process shown in Step 4, similarly to the process shown in Step 1, the upper electrode M2 is formed using, for example, a sputtering method, a CVD method, an epitaxial growth method, or the like.

このようにして、図１に示した強誘電体キャパシタＣを形成することができる。   In this way, the ferroelectric capacitor C shown in FIG. 1 can be formed.

上記の強誘電体キャパシタは、先に説明したように、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下と、強誘電体のキャパシタとして用いるのに良好な電気特性を示している。 As described above, the above ferroelectric capacitor has a leakage current of 10 −3 A / cm 2 or less when the temperature is 30 ° C. or less and the electric field strength is −1 MV / cm to 1 MV / cm. Good electrical properties for use as a body capacitor.

また、上記のステップ２の工程では、以下の図３に示すように、適宜な厚さの塗布膜をスピンコートにより形成し、仮焼成する工程を繰り返すことで必要とする厚さの層が積層されるようにすることとが好ましい。この場合、仮焼成は、塗布膜を大気中で第１の温度で加熱して乾燥させ、その後さらに塗布膜を大気中で第１の温度より高い第２の温度（但しステップ３の焼成温度以下）で加熱し、仮焼成をおこなうことが好ましい。   Further, in the step 2 described above, as shown in FIG. 3 below, a layer having a required thickness is formed by repeating a step of forming a coating film having an appropriate thickness by spin coating and pre-baking. It is preferable to do so. In this case, the pre-baking is performed by heating the coating film at a first temperature in the atmosphere to dry, and then further heating the coating film to a second temperature higher than the first temperature in the atmosphere (however, below the baking temperature in step 3). ) And pre-baking is preferably performed.

図３は、図２のステップ２の工程の詳細の一例を示したフローチャートである。図３を参照するに、まず、ステップ２Ａに示す工程では、ステップ２の工程の説明で先に説明したゾルゲル液を、例えばスピンコートにより、下部電極Ｍ１上に塗布し、塗布膜を形成する。   FIG. 3 is a flowchart showing an example of details of the process in step 2 of FIG. Referring to FIG. 3, first, in the process shown in step 2A, the sol-gel solution described above in the description of the process of step 2 is applied onto the lower electrode M1 by, for example, spin coating to form a coating film.

次に、ステップ２Ｂに示す工程では、ステップ２Ａの工程で形成された塗布膜を仮焼成し、積層が可能な状態とする。この場合、塗布膜を大気中で温度１５０℃乃至２５０℃に、１分間乃至１０分間加熱（第１の加熱）し、さらに大気中で温度３００℃乃至４００℃に、５分間乃至２０分間加熱（第２の加熱）することが好ましい。   Next, in the process shown in step 2B, the coating film formed in the process of step 2A is temporarily baked so that lamination is possible. In this case, the coating film is heated in air to a temperature of 150 ° C. to 250 ° C. for 1 minute to 10 minutes (first heating), and further heated in the air to a temperature of 300 ° C. to 400 ° C. for 5 minutes to 20 minutes ( Second heating) is preferable.

さらに、必要に応じて処理をステップ２Ａに戻し、再びステップ２Ａからステップ２Ｂの処理を所定の回数繰り返す。このようにして、ステップ２に記載した誘電体層を形成することができる。   Further, the process is returned to step 2A as necessary, and the process from step 2A to step 2B is repeated a predetermined number of times again. In this way, the dielectric layer described in Step 2 can be formed.

従来、強誘電体層をスピンコート法により形成する場合、ステップ２Ａに相当する工程では、形成される塗布膜の厚さは４０〜５０ｎｍ以上とされることが一般的であった。一方で本実施例では、ステップ２Ａで形成される塗布膜の厚さは３０ｎｍ以下、例えば２０乃至２５ｎｍ程度としている。このように積層される塗布膜の厚さを薄くし、仮焼成を繰り返すことも、最終的に形成される強誘電体キャパシタの電気特性が良好であることに寄与していると考えられる。   Conventionally, when the ferroelectric layer is formed by spin coating, in the process corresponding to step 2A, the thickness of the formed coating film is generally set to 40 to 50 nm or more. On the other hand, in this embodiment, the thickness of the coating film formed in step 2A is set to 30 nm or less, for example, about 20 to 25 nm. It can be considered that reducing the thickness of the coating film thus laminated and repeating the pre-baking also contributes to good electrical characteristics of the finally formed ferroelectric capacitor.

上記の方法により形成された強誘電体キャパシタの電気特性が良好である理由は、以下のようなものであると考えられる。   The reason why the ferroelectric capacitor formed by the above method has good electrical characteristics is considered as follows.

例えば、Ｍｎを添加しないＢｉＦｅＯ３よりなる膜の場合、膜にかかる電界強度を大きくしていくと、所定の電界強度を超えた場合に著しくリーク電流が増大する現象が発生することを本発明の発明者は見出している（図４〜図５で後述）。 For example, in the case of a film made of BiFeO 3 to which Mn is not added, if the electric field strength applied to the film is increased, the phenomenon that the leakage current increases remarkably occurs when the electric field strength exceeds a predetermined value. The inventor has found out (described later in FIGS. 4 to 5).

これは、強誘電体にかかる電界強度が大きくなった場合、鉄のイオンの電荷を２価（Ｆｅ２＋）と３価（Ｆｅ３＋）の間で変化させながら、電子がホッピング伝導する機構によるものである可能性がある。 This is due to the mechanism of hopping conduction of electrons while changing the electric charge of iron ions between divalent (Fe 2+ ) and trivalent (Fe 3+ ) when the electric field strength applied to the ferroelectric increases. There is a possibility.

ここで、ＢｉＦｅＯ３にＭｎを適量（組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるように）添加することで、上記のホッピング伝導の発生が抑制され、その結果リーク電流を抑制することができると考えられる。例えば、Ｍｎは、２価のイオン、３価のイオン、または４価のイオンになる可能性がある。このため、鉄のイオンから離れた（ホッピングした）電子が、Ｍｎ（イオン）によって固定され、一方でＭｎの側ではチャージが変わるというモデルが考えられる。 Here, by adding an appropriate amount of Mn to BiFeO 3 (so that the composition is BiFe 1-x Mn x O 3 (0.02 <x <0.08)), generation of the above hopping conduction is suppressed. As a result, it is considered that the leakage current can be suppressed. For example, Mn can be a divalent ion, a trivalent ion, or a tetravalent ion. For this reason, a model is considered in which electrons that are separated (hopped) from iron ions are fixed by Mn (ions), while the charge changes on the Mn side.

また、Ｍｎの添加によって、鉄の３価のイオンと２価のイオンの存在比率が変わることでリーク電流が抑制される可能性もあると考えられる。   Further, it is considered that the leakage current may be suppressed by changing the abundance ratio of iron trivalent ions and divalent ions by addition of Mn.

また、上記のリーク電流を低減させるモデルを実現するためには、誘電体層を焼成する場合に不活性ガス雰囲気中で行うことが好ましい。例えば、大気中で焼成する場合を考えると、大気中に酸素が存在することにより、Ｍｎによってホッピングした電子を固定するという機能が十分に働かず、焼成された強誘電体膜のリーク電流を低減することが困難となってしまう。このため、本実施例では、誘電体層が不活性ガス（もしくは実質的に焼成される対象となるＢｉＦｅＯ３と反応しないガス、もしくは希ガス）の雰囲気中において焼成されることが好ましい。 In order to realize a model for reducing the leakage current, the dielectric layer is preferably fired in an inert gas atmosphere. For example, considering the case of firing in the air, the function of fixing electrons hopped by Mn does not work sufficiently due to the presence of oxygen in the air, reducing the leakage current of the fired ferroelectric film It becomes difficult to do. Therefore, in this embodiment, it is preferable that the dielectric layer is fired in an atmosphere of an inert gas (or a gas that does not substantially react with BiFeO 3 to be fired or a rare gas).

また、上記の方法で形成された本実施例に係る強誘電体層Ｅは、表面のモホロジーが良好であり、ＲＭＳ表面荒さは４ｎｍ以下である。これによってもリーク電流が低減していることが考えられる。   Further, the ferroelectric layer E according to the present example formed by the above method has a good surface morphology, and the RMS surface roughness is 4 nm or less. It is conceivable that this also reduces the leakage current.

次に、上記の製造方法を用いて実際に強誘電体キャパシタを形成し、さらに当該強誘電体キャパシタの電気特性を測定した結果について以下に説明する。   Next, the result of actually forming a ferroelectric capacitor using the above manufacturing method and measuring the electrical characteristics of the ferroelectric capacitor will be described below.

まず、図２のステップ１に相当する工程において、シリコンよりなる基板Ｓ上の、ＳｉＯ２よりなる絶縁層Ｄ上に、スパッタリング法によりＰｔよりなる下部電極Ｍ１を形成した。 First, in a process corresponding to Step 1 in FIG. 2, the lower electrode M1 made of Pt was formed on the insulating layer D made of SiO 2 on the substrate S made of silicon by the sputtering method.

次に、図２のステップ２（図３のステップ２Ａ）に相当する工程において、下部電極Ｍ１上に、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となる成分を有するゾルゲル液を、スピンコート法により、スピナー回転数２０００ｒｐｍ乃至６０００ｒｐｍで１０秒乃至６０秒塗布して塗布膜を形成した。 Next, in a process corresponding to Step 2 in FIG. 2 (Step 2A in FIG. 3), the composition is BiFe 1-x Mn x O 3 (0.02 <x <0.08) on the lower electrode M1. The sol-gel solution having the components was applied by spin coating at a spinner rotational speed of 2000 rpm to 6000 rpm for 10 seconds to 60 seconds to form a coating film.

次に、図３のステップ２Ｂに相当する工程で、当該塗布膜を、大気中で温度１５０℃乃至２５０℃に、１分間乃至１０分間加熱（第１の加熱）し、乾燥させた。この後、該塗布膜を、大気中で温度３００℃乃至４００℃に、５分間乃至２０分間加熱（第２の加熱）し、塗布膜の仮焼成を行った。   Next, in a process corresponding to Step 2B in FIG. 3, the coating film was heated in air to a temperature of 150 ° C. to 250 ° C. for 1 minute to 10 minutes (first heating) and dried. Thereafter, the coating film was heated in the atmosphere at a temperature of 300 ° C. to 400 ° C. for 5 to 20 minutes (second heating), and the coating film was pre-baked.

上記のステップ２Ａ〜ステップ２Ｂに相当する工程を、２乃至３０回繰り返し、誘電体層を形成した。   The process corresponding to the above step 2A to step 2B was repeated 2 to 30 times to form a dielectric layer.

次に、図２のステップ３に相当する工程において、当該誘電体層を、窒素ガス雰囲気中で、温度４５０℃乃至６５０℃に、５分間乃至３０分間加熱し、該誘電体層の焼成を行っって強誘電体層Ｅを形成した。   Next, in a process corresponding to step 3 in FIG. 2, the dielectric layer is heated to a temperature of 450 ° C. to 650 ° C. for 5 minutes to 30 minutes in a nitrogen gas atmosphere to perform firing of the dielectric layer. Thus, a ferroelectric layer E was formed.

次に、図２のステップ４に相当する工程において、強誘電体層Ｅ上に、スパッタリング法によりＰｔよりなる上部電極Ｍ２を形成した。このようにして、強誘電体キャパシタＣを形成した。   Next, in a process corresponding to Step 4 in FIG. 2, an upper electrode M2 made of Pt was formed on the ferroelectric layer E by sputtering. In this way, a ferroelectric capacitor C was formed.

また、上記の強誘電体キャパシタの下層には、該強誘電体キャパシタに接続される半導体素子（例えばＭＯＳトランジスタ）が、上層には該強誘電体キャパシタに接続される多層配線構造が形成されていてもよい。このような半導体装置の製造方法については後述する。   In addition, a semiconductor element (for example, a MOS transistor) connected to the ferroelectric capacitor is formed in the lower layer of the ferroelectric capacitor, and a multilayer wiring structure connected to the ferroelectric capacitor is formed in the upper layer. May be. A method for manufacturing such a semiconductor device will be described later.

次に、上記の強誘電体キャパシタＣ（強誘電体層Ｅ）の電気特性について調べた結果について、図４〜図９に基づき、説明する。   Next, the results of examining the electrical characteristics of the ferroelectric capacitor C (ferroelectric layer E) will be described with reference to FIGS.

図４は、上記の実施例において形成された強誘電体層のリーク電流を測定した結果を示す図である。なお、図中では、ＢｉＦｅ１−ｘＭｎｘＯ３で示される強誘電体層において、ｘ（以下文中、Ｍｎ濃度と表記する場合がある）を、０、０．０５、０．１、０．２、０．５、１とした場合の、室温（３０℃以下）におけるリーク電流を測定した結果についてそれぞれ示している。 FIG. 4 is a diagram showing the result of measuring the leakage current of the ferroelectric layer formed in the above embodiment. In the figure, in the ferroelectric layer represented by BiFe 1-x Mn x O 3 , x (hereinafter sometimes referred to as Mn concentration in the text) is 0, 0.05, 0.1, 0 The results of measuring the leakage current at room temperature (30 ° C. or lower) when.

図４を参照するに、例えばＭｎ濃度（ｘ）が０の場合を例にとってみると、電界強度が小さい場合には寧ろＭｎを添加した場合に比べてリーク電流が小さくなっている。しかし、電界強度（電界強度の絶対値）が大きくなると、Ｍｎを添加した場合（例えばＭｎ濃度０．０５、０．１など）のほうが、リーク電流が小さくなっていることがわかる。   Referring to FIG. 4, for example, when the Mn concentration (x) is 0, for example, when the electric field strength is small, the leakage current is smaller than when Mn is added. However, it can be seen that when the electric field strength (absolute value of electric field strength) is increased, the leakage current is smaller when Mn is added (for example, Mn concentration 0.05, 0.1, etc.).

例えば、ｘ＝０．０５の場合を例にとってみると、電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下となっている。 For example, taking the case of x = 0.05 as an example, the leakage current is 10 −3 A / cm 2 or less when the electric field strength is −1 MV / cm to 1 MV / cm.

これは、先に説明したように、ＢｉＦｅＯ３にＭｎを添加することで、電界強度が大きくなった場合の電子のホッピング伝導が抑制され、リーク電流の増大が抑制されているためと考えられる。 As described above, it is considered that the addition of Mn to BiFeO 3 suppresses the hopping conduction of electrons when the electric field strength increases, and suppresses an increase in leakage current.

図５は、上記の図４の場合において、横軸を対数目盛に変更し、ｘ＝０、０．０３、０．０５、０．１の場合を抽出して比較したものである。図５を参照するに、まず、ｘ＝０の場合（Ｍｎを添加しない場合）を例にとってみると、電界強度が小さい領域（例えば１０２ｋＶ／ｃｍ以下）では、リーク電流が小さいものの、電界強度が１０２ｋＶ／ｃｍを過ぎたあたりから、急激にリーク電流が大きくなり、ブレークダウンに似た現象が発生していることがわかる。 FIG. 5 shows a case where the horizontal axis is changed to a logarithmic scale and the cases of x = 0, 0.03, 0.05, and 0.1 are extracted and compared in the case of FIG. Referring to FIG. 5, first, taking the case of x = 0 (when Mn is not added) as an example, in a region where the electric field strength is small (for example, 10 2 kV / cm or less), although the leakage current is small, the electric field From the point where the intensity exceeded 10 2 kV / cm, it can be seen that the leakage current suddenly increased and a phenomenon similar to breakdown occurred.

これは、先に説明したように、電界強度が大きくなると、鉄のイオンの電荷を２価（Ｆｅ２＋）と３価（Ｆｅ３＋）の間で変化させながら、電子がホッピング伝導しているためと考えられる。 This is because, as described above, when the electric field strength is increased, electrons are hopping conducted while changing the charge of iron ions between divalent (Fe 2+ ) and trivalent (Fe 3+ ). it is conceivable that.

一方で、Ｍｎが添加された場合をみると（例えば、ｘ＝０．１、０．０３、０．０５など）、電界強度が低い領域ではＭｎを添加しない場合に比べてややリーク電流が大きいものの、電界強度が大きくなった場合（例えば１０２ｋＶ／ｃｍ以上）でも、リーク電流が急激に大きくなるような現象はみられない。 On the other hand, when Mn is added (for example, x = 0.1, 0.03, 0.05, etc.), the leakage current is slightly larger in the region where the electric field strength is low than when Mn is not added. However, even when the electric field strength increases (for example, 10 2 kV / cm or more), there is no phenomenon in which the leakage current increases rapidly.

これは、ＢｉＦｅＯ３にＭｎを添加することで、Ｍｎが鉄からホッピングした電子を固定する機能を果たし、その結果リーク電流が抑制された結果であると推察される。 This is presumed to be due to the fact that by adding Mn to BiFeO 3 , Mn functions to fix electrons hopped from iron, and as a result, leakage current is suppressed.

このため、図４に示されるように、例えば電界強度が１ＭＶ／ｃｍの場合には、ｘ＝０．０５、ｘ＝０．１の場合において、Ｍｎが添加されない場合に比べてリーク電流が小さくなっている。このように、強誘電体層にかかる電界強度が大きい場合にリーク電流が小さくなることが、該強誘電体層をキャパシタに用いる場合に好ましい。   Therefore, as shown in FIG. 4, for example, when the electric field strength is 1 MV / cm, the leakage current is smaller in the case of x = 0.05 and x = 0.1 than in the case where Mn is not added. It has become. Thus, when the electric field strength applied to the ferroelectric layer is large, it is preferable that the leakage current is small when the ferroelectric layer is used for a capacitor.

一方で、Ｍｎの添加量をある程度以上に増大させていくと、図４に示されるようにリーク電流が大きくなるため、Ｍｎの添加量はリーク電流を抑制するための適切な範囲で行うことが好ましい。これは、Ｍｎの添加量が増加すると、Ｆｅの場合と同様にＭｎでも電子のホッピング伝導が生じる可能性があるためである。   On the other hand, if the amount of Mn added is increased to a certain extent, the leakage current increases as shown in FIG. 4, so the amount of Mn added can be within an appropriate range for suppressing the leakage current. preferable. This is because if the amount of Mn added increases, electron hopping conduction may occur in Mn as in the case of Fe.

図６は、室温（３０℃以下）かつ電界強度が１ＭＶ／ｃｍの場合において、ＢｉＦｅ１−ｘＭｎｘＯ３で示される強誘電体層のＭｎ濃度を変化させた場合のリーク電流を比較したものである。 FIG. 6 compares the leakage current when the Mn concentration of the ferroelectric layer represented by BiFe 1-x Mn x O 3 is changed at room temperature (30 ° C. or lower) and the electric field strength is 1 MV / cm. Is.

図６を参照するに、リーク電流はＭｎの添加量（添加する濃度）によって変化し、リーク電流を抑制するのに好適なＭｎ濃度が存在することがわかる。本実施例の場合、ＢｉＦｅ１−ｘＭｎｘＯ３で示される強誘電体層を用いて、強誘電体キャパシタを形成する場合に、Ｍｎ濃度は、０．０２＜ｘ＜０．０８とされることが好ましい。 Referring to FIG. 6, it can be seen that the leakage current varies depending on the amount of Mn added (concentration to be added), and there is a suitable Mn concentration for suppressing the leakage current. In this example, when a ferroelectric capacitor is formed using a ferroelectric layer represented by BiFe 1-x Mn x O 3 , the Mn concentration is 0.02 <x <0.08. It is preferable.

また、図７Ａ〜図７Ｂは、室温（３０℃以下）における上記の強誘電体層の分極量を調べた結果を示したものである。但し、図７Ａは、ｘ＝０．０５の場合（ＢｉＦｅ０．９５Ｍｎ０．０５Ｏ３で示される強誘電体層）を、図７Ｂは、ｘ＝０．１の場合（ＢｉＦｅ０．９Ｍｎ０．１Ｏ３で示される強誘電体層）についてそれぞれ示している。 7A to 7B show the results of examining the polarization amount of the ferroelectric layer at room temperature (30 ° C. or lower). 7A shows a case where x = 0.05 (a ferroelectric layer represented by BiFe 0.95 Mn 0.05 O 3 ), and FIG. 7B shows a case where x = 0.1 (BiFe 0.9 This shows a ferroelectric layer represented by Mn 0.1 O 3 .

図７Ａを参照するに、本図に示す強誘電体層（ｘ＝０．０５の場合）では、室温であっても電界強度を変化させた場合のヒステリシス特性が良好であり、不揮発性メモリの強誘電体キャパシタ（強誘電体層）として用いるのに好適であることがわかる。   Referring to FIG. 7A, the ferroelectric layer (in the case of x = 0.05) shown in this figure has good hysteresis characteristics when the electric field strength is changed even at room temperature, and the nonvolatile memory It can be seen that it is suitable for use as a ferroelectric capacitor (ferroelectric layer).

例えば、電界強度が０の場合であっても大きな分極量を示しており、電界強度が０ＭＶ／ｃｍの場合の残留分極量、Ｐｒが、５０μＣ／ｃｍ２乃至８０μＣ／ｃｍ２となっている。このため、電源を切っても直前の記憶が保持される不揮発性メモリに用いることが可能となっている。 For example, the electric field strength indicates a greater amount of polarization even when a 0, the residual polarization amount in the case the electric field strength is 0 MV / cm, Pr has a 50 .mu.C / cm 2 to 80μC / cm 2. For this reason, it can be used for a nonvolatile memory that retains the immediately preceding memory even when the power is turned off.

また、電界強度が−２ＭＶ／ｃｍの場合の残留分極量、Ｐｒが、−７０μＣ／ｃｍ２乃至−９０μＣ／ｃｍ２であり、かつ、温度が３０℃以下で電界強度が２ＭＶ／ｃｍの場合の残留分極量、Ｐｒが、７０μＣ／ｃｍ２乃至９０μＣ／ｃｍ２となっている。 In addition, when the electric field strength is −2 MV / cm, the residual polarization amount, Pr is −70 μC / cm 2 to −90 μC / cm 2 , the temperature is 30 ° C. or less, and the electric field strength is 2 MV / cm. The residual polarization amount, Pr, is 70 μC / cm 2 to 90 μC / cm 2 .

また、記憶保持動作に必要なスイッチング分極量、Ｑｓｗは、残留分極量Ｐｒの２倍となるので、上記の強誘電体層では、残留分極量は、１００μＣ／ｃｍ２乃至１６０μＣ／ｃｍ２となる。 The switching polarization required memory holding operation, Qsw, since twice the amount of remanent polarization Pr, in the above ferroelectric layer, the residual polarization quantity becomes 100 .mu.C / cm 2 to 160μC / cm 2 .

このため、例えばＦＲＡＭなどの不揮発性メモリの微細化・大容量化に対応が可能であり、上記の残留分極量からすると、９０ｎｍルールのプロセスで、最大メモリ容量は２５６Ｍｂｉｔとすることが可能である。したがって、本実施例による強誘電体層（強誘電体キャパシタ）を用いることで、ＦＲＡＭなどの不揮発性メモリの微細化・大容量化が可能となることが確認された。   For this reason, for example, it is possible to cope with miniaturization and large capacity of a non-volatile memory such as FRAM. From the above residual polarization amount, the maximum memory capacity can be set to 256 Mbit in the 90 nm rule process. . Therefore, it has been confirmed that the use of the ferroelectric layer (ferroelectric capacitor) according to this example makes it possible to miniaturize and increase the capacity of a nonvolatile memory such as an FRAM.

なお、特開２００５−１１９３１号公報（特許文献１）には、ＢｉＦｅＭｎＯ３にＭｎを添加する方法が開示されている。しかし、上記の特許文献１に記載された発明は、Ｍｎを添加することで「磁性の向上効果」を得ることを目的とするものであり、本願とは目的、および効果が異なるものである。 JP-A-2005-11931 (Patent Document 1) discloses a method of adding Mn to BiFeMnO 3 . However, the invention described in the above-mentioned Patent Document 1 aims to obtain “magnetism improving effect” by adding Mn, and the object and effect are different from those of the present application.

一方で、図７Ｂを参照するに、本図に示す強誘電体層（ｘ＝０．１の場合）では、電界強度を変化させた場合のヒステリシス特性が不揮発性メモリの強誘電体キャパシタ（強誘電体層）として用いるのに十分ではなく、分極量が不足していることがわかる。この結果からも、Ｍｎの添加量を大きくしすぎると良好な電気特性は得られず、Ｍｎの添加量には適正な範囲が存在することが確認された。   On the other hand, referring to FIG. 7B, in the ferroelectric layer (in the case of x = 0.1) shown in this figure, the hysteresis characteristic when the electric field strength is changed has the ferroelectric capacitor (strong strength) of the nonvolatile memory. It can be seen that it is not sufficient for use as a dielectric layer) and the amount of polarization is insufficient. Also from this result, it was confirmed that if the amount of Mn added was too large, good electrical characteristics could not be obtained, and there was an appropriate range for the amount of Mn added.

また、図８は、室温（３０℃以下）における上記のＢｉＦｅ０．９５Ｍｎ０．０５Ｏ３で示される強誘電体層の、抗電界（Ｅｃ）と残留分極量（Ｐｒ）を示すものである。図８を参照するに、本実施例による強誘電体層は、良好な抗電界と残留分極量を示しており、不揮発性メモリの強誘電体層に用いるのに好適であることがわかる。 FIG. 8 shows the coercive electric field (Ec) and remanent polarization (Pr) of the ferroelectric layer represented by BiFe 0.95 Mn 0.05 O 3 described above at room temperature (30 ° C. or lower). is there. Referring to FIG. 8, it can be seen that the ferroelectric layer according to the present example shows a good coercive electric field and remanent polarization and is suitable for use in the ferroelectric layer of a nonvolatile memory.

また、図９は、上記の強誘電体層の配向性を、Ｘ線回折装置で調べた結果（スペクトラム）を示した図である。また、図９の測定は、ｘ＝０、０．０５、０．１、０．２、０．５、１についてそれぞれ行っている。なお、図からわかるように、下地（下部電極）は、Ｐｔ（（１１１）配向））を用いている。   FIG. 9 is a diagram showing a result (spectrum) obtained by examining the orientation of the ferroelectric layer with an X-ray diffractometer. Further, the measurement in FIG. 9 is performed for x = 0, 0.05, 0.1, 0.2, 0.5, and 1, respectively. As can be seen from the figure, Pt ((111) orientation) is used for the base (lower electrode).

図９を参照するに、本実施例による強誘電体層は、特定の面方位に優先的に配向せず、配向性がランダム配向の多結晶であることがわかる。   Referring to FIG. 9, it can be seen that the ferroelectric layer according to the present example is not preferentially oriented in a specific plane orientation, but is a polycrystal having random orientation.

また、一方で、少なくとも、（０１２）配向、（１１０）配向、（０２４）配向、（１１６）配向、および（３００）配向の配向性を有していることがわかる。   On the other hand, it can be seen that the film has at least (012) orientation, (110) orientation, (024) orientation, (116) orientation, and (300) orientation.

次に、上記の強誘電体キャパシタ（強誘電体層）の製造方法を用いた半導体装置（スタック型ＦＲＡＭ）の製造方法、および製造される半導体装置の構造の一例について、以下に図１０Ａ〜図１０Ｊに基づき、手順を追って説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。   Next, an example of a method of manufacturing a semiconductor device (stacked FRAM) using the method of manufacturing a ferroelectric capacitor (ferroelectric layer) and an example of the structure of the manufactured semiconductor device will be described below with reference to FIGS. A procedure will be described based on 10J. However, in the figure, the same reference numerals are given to the parts described above, and the description may be omitted.

まず、図１０Ａに示す工程において、基板２０１に、ＣＭＯＳプロセスにより素子領域２０２を形成し、この素子領域２０２の上部に、ワード線を構成するゲート電極１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄをゲート絶縁膜を介して形成する。次に、拡散領域１０９Ａ，１０９Ｂ，１０９Ｃを形成した後、素子領域２０２が形成された基板２０１の上面に層間絶縁膜２０３を形成する。さらに、拡散領域１０９Ａ，１０９Ｃの一部が露出するように、層間絶縁膜２０３をエッチングにより除去してコンタクトホールを形成し、該コンタクトホールにタングステンを堆積する。   First, in the step shown in FIG. 10A, an element region 202 is formed on a substrate 201 by a CMOS process, and gate electrodes 104A, 104B, 104C, and 104D constituting word lines are formed on the element region 202 with a gate insulating film. Formed through. Next, after forming the diffusion regions 109A, 109B, and 109C, an interlayer insulating film 203 is formed on the upper surface of the substrate 201 on which the element region 202 is formed. Further, the interlayer insulating film 203 is removed by etching so that part of the diffusion regions 109A and 109C is exposed, thereby forming a contact hole, and tungsten is deposited in the contact hole.

ここで、拡散領域１０９Ａ，１０９Ｃと、後述する強誘電体キャパシタ１０８Ａ，１０８Ｂとを接続するためのコンタクトプラグ２０４Ａ，２０４Ｂが形成される。更に、層間絶縁膜２０３及びコンタクトプラグ２０４Ａ，２０４Ｂの上面をＣＭＰ法（化学機械研磨法）により研磨する。   Here, contact plugs 204A and 204B for connecting the diffusion regions 109A and 109C and ferroelectric capacitors 108A and 108B described later are formed. Further, the upper surfaces of the interlayer insulating film 203 and the contact plugs 204A and 204B are polished by a CMP method (chemical mechanical polishing method).

次に、図１０Ｂに示す工程において、実施例１に記載した方法により、下部電極２０５，強誘電体層２０６，および上部電極２０７（実施例１の下部電極Ｍ１、強誘電体層Ｅ，および上部電極Ｍ２にそれぞれ相当）を形成する。   Next, in the step shown in FIG. 10B, the lower electrode 205, the ferroelectric layer 206, and the upper electrode 207 (the lower electrode M1, the ferroelectric layer E, and the upper electrode of Example 1 are formed by the method described in Example 1. Corresponding to the electrode M2).

まず、層間絶縁膜２０３（実施例１の絶縁膜Ｄに相当）上に、スパッタリング法によりＰｔよりなる下部電極２０６を形成する。   First, the lower electrode 206 made of Pt is formed by sputtering on the interlayer insulating film 203 (corresponding to the insulating film D of Example 1).

次に、下部電極２０６上に、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となる成分を有するゾルゲル液を、スピンコート法により、スピナー回転数２０００ｒｐｍ乃至６０００ｒｐｍで１０秒乃至６０秒塗布して積層用誘電体層（図示せず）を形成する。 Next, a sol-gel solution having a component having a composition of BiFe 1-x Mn x O 3 (0.02 <x <0.08) is applied onto the lower electrode 206 by a spin coat method with a spinner rotational speed of 2000 rpm to 6000 rpm. For 10 to 60 seconds to form a dielectric layer for lamination (not shown).

次に、当該積層用誘電体層を、大気中で温度１５０℃乃至２５０℃に、１分間乃至１０分間加熱（第１の加熱）し、乾燥させる。この後、該誘電体層を、大気中で温度３００℃乃至４００℃に、５分間乃至２０分間加熱し（第２の加熱）、仮焼成を行う。   Next, the dielectric layer for lamination is heated in air to a temperature of 150 ° C. to 250 ° C. for 1 to 10 minutes (first heating) and dried. Thereafter, the dielectric layer is heated in the atmosphere to a temperature of 300 ° C. to 400 ° C. for 5 minutes to 20 minutes (second heating) to perform temporary firing.

上記のスピンコートによる成膜と、スピンコートで形成された積層用誘電体層の乾燥、仮焼成の工程を、２乃至３０回繰り返す。   The film formation by spin coating and the steps of drying and pre-baking the dielectric layer for lamination formed by spin coating are repeated 2 to 30 times.

次に、積層して形成された上記の層を、窒素ガス雰囲気中で、温度４５０℃乃至６５０℃に、５分間乃至３０分間加熱して焼成を行い、厚さが２００ｎｍの強誘電体層２０６を形成する。   Next, the layer formed as described above is baked by heating at a temperature of 450 ° C. to 650 ° C. for 5 minutes to 30 minutes in a nitrogen gas atmosphere, and the ferroelectric layer 206 having a thickness of 200 nm. Form.

次に、上記の強誘電体層２０６上に、スパッタリング法によりＰｔよりなる上部電極２０７を形成する。   Next, the upper electrode 207 made of Pt is formed on the ferroelectric layer 206 by sputtering.

次に、図１０Ｃに示す工程において、下部電極２０５，強誘電体層２０６，および上部電極２０７をエッチングしてパターニングを行う。このパターニングによって、コンタクトプラグ２０４Ａに接続される、下部電極２０５，強誘電体層２０６，および上部電極２０７を有する強誘電体キャパシタ１０８Ａと、コンタクトプラグ２０４Ｂに接続される、下部電極２０５，強誘電体層２０６，および上部電極２０７を有する強誘電体キャパシタ１０８Ｂが、分離して形成される。   Next, in the step shown in FIG. 10C, the lower electrode 205, the ferroelectric layer 206, and the upper electrode 207 are etched and patterned. By this patterning, the ferroelectric capacitor 108A having the lower electrode 205, the ferroelectric layer 206, and the upper electrode 207 connected to the contact plug 204A, and the lower electrode 205, the ferroelectric connected to the contact plug 204B. A ferroelectric capacitor 108B having a layer 206 and an upper electrode 207 is formed separately.

次に、図１０Ｄに示す工程においては、層間絶縁膜２０３及び強誘電体キャパシタ１０８Ａ，１０８Ｂ上に層間絶縁膜２０８をＣＶＤ法で堆積する。更に、堆積した層間絶縁膜２０８の上面をＣＭＰ法により研磨する。   Next, in the step shown in FIG. 10D, an interlayer insulating film 208 is deposited on the interlayer insulating film 203 and the ferroelectric capacitors 108A and 108B by the CVD method. Further, the upper surface of the deposited interlayer insulating film 208 is polished by a CMP method.

次に、図１０Ｅに示す工程において、層間絶縁膜２０３及び層間絶縁膜２０８の一部を除去して、素子領域２０２の拡散領域１０９Ｂにコンタクトするためのコンタクトホールを開口する。更に、このコンタクトホールにタングステンをＣＶＤ法で堆積し、堆積したタングステンの上面をＣＭＰ法により研磨することにより、コンタクトプラグ２０４Ｃを形成する。   Next, in the step shown in FIG. 10E, a part of the interlayer insulating film 203 and the interlayer insulating film 208 is removed, and a contact hole for contacting the diffusion region 109B of the element region 202 is opened. Further, tungsten is deposited in the contact hole by the CVD method, and the upper surface of the deposited tungsten is polished by the CMP method, thereby forming the contact plug 204C.

次に、図１０Ｆに示す工程において、強誘電体キャパシタ１０８Ａ，１０８Ｂの上部に堆積している層間絶縁膜２０８を除去してコンタクトホール１０６Ａ，１０６Ｂを形成する。次に、層間絶縁膜１０８上、およびコンタクトホール１０６Ａ，１０６Ｂ上にＡｌ層（第１層）を形成し、当該Ａｌ層のエッチングによるパターニングを行う。これにより、コンタクトホール１０６Ａ，１０６Ｂから露出した強誘電体キャパシタ１０８Ａ，１０８Ｂのそれぞれの上部電極に接続されるように、Ａｌよりなるプレート線１０３Ａ，１０３Ｂが形成される。同様にして、コンタクトプラグ２０４Ｃに接続されるように、Ａｌよりなる電極パターン１０３Ｃが形成される。   Next, in the step shown in FIG. 10F, the interlayer insulating film 208 deposited on the ferroelectric capacitors 108A and 108B is removed to form contact holes 106A and 106B. Next, an Al layer (first layer) is formed on the interlayer insulating film 108 and the contact holes 106A and 106B, and patterning is performed by etching the Al layer. Thus, plate lines 103A and 103B made of Al are formed so as to be connected to the upper electrodes of the ferroelectric capacitors 108A and 108B exposed from the contact holes 106A and 106B. Similarly, an electrode pattern 103C made of Al is formed so as to be connected to the contact plug 204C.

次に、図１０Ｇに示す工程において、プレート線１０３Ａ，１０３Ｂ及び電極パターン１０３Ｃを覆うように、ＣＶＤ法により層間絶縁膜２１１を堆積し、この層間絶縁膜２１１の上面をＣＭＰにより研磨する。   Next, in the step shown in FIG. 10G, an interlayer insulating film 211 is deposited by CVD so as to cover the plate lines 103A and 103B and the electrode pattern 103C, and the upper surface of the interlayer insulating film 211 is polished by CMP.

次に、電極パターン１０３Ｃ上の層間絶縁膜２１１を除去してコンタクトホールを開口する。更に、このコンタクトホールにタングステンをＣＶＤ法で堆積し、上面をＣＭＰ法により研磨することによりコンタクトプラグ１０７を形成する。   Next, the interlayer insulating film 211 on the electrode pattern 103C is removed and a contact hole is opened. Further, tungsten is deposited in the contact hole by the CVD method, and the contact plug 107 is formed by polishing the upper surface by the CMP method.

次に、図１０Ｈに示す工程において、層間絶縁膜２１１上、およびコンタクトプラグ１０７上にＡｌ層（第２層）を形成し、当該Ａｌ層のエッチングによるパターニングを行い、ビット線１０１を形成する。これにより、ビット線１０１と素子領域２０２とが電気的に接続される。   Next, in the step shown in FIG. 10H, an Al layer (second layer) is formed on the interlayer insulating film 211 and the contact plug 107, and patterning is performed by etching the Al layer to form the bit line 101. Thereby, the bit line 101 and the element region 202 are electrically connected.

次に、図１０Ｉに示す工程においては、ビット線１０１及び層間絶縁膜２１１の上面に、ＣＶＤ法により酸化膜２１３を形成し、更に図１０Ｊに示す工程において、酸化膜２１３の上面に、ＣＶＤ法によりパッシベーション膜２１４を形成する。   Next, in the step shown in FIG. 10I, an oxide film 213 is formed on the upper surface of the bit line 101 and the interlayer insulating film 211 by the CVD method. Further, in the step shown in FIG. Thus, a passivation film 214 is formed.

このようにして、本実施例に係る半導体装置（スタック型ＦＲＡＭ）１００を形成することができる。   In this manner, the semiconductor device (stacked FRAM) 100 according to the present embodiment can be formed.

上記の半導体装置１００は、実施例１に記載した強誘電体キャパシタＣに相当する構造を有しており、実施例１に記載した効果を奏する。   The semiconductor device 100 has a structure corresponding to the ferroelectric capacitor C described in the first embodiment, and exhibits the effects described in the first embodiment.

すなわち、室温における上記の強誘電体層２０６の残留分極量が大きいため、強誘電体キャパシタ１０８Ａ，１０８Ｂの微細化が可能となり、そのため、半導体装置１００のメモリの微細化・大容量化が可能になっている。例えば、９０ｎｍルールのプロセスで、最大メモリ容量は２５６Ｍｂｉｔとすることが可能である。   That is, since the amount of remanent polarization of the ferroelectric layer 206 at room temperature is large, the ferroelectric capacitors 108A and 108B can be miniaturized. Therefore, the memory of the semiconductor device 100 can be miniaturized and the capacity can be increased. It has become. For example, in the 90 nm rule process, the maximum memory capacity can be 256 Mbit.

また、上記の半導体装置１００は、本発明に係る半導体装置の構成の一例であり、ＭＯＳトランジスタと強誘電体キャパシタの構成は、様々に変形・変更することが可能である。例えば、本発明はスタック型に限定されず、様々な三次元構造を有するメモリに適用することが可能であり、この場合にはさらにメモリ容量を大きくすることができる。   The semiconductor device 100 described above is an example of the configuration of the semiconductor device according to the present invention, and the configurations of the MOS transistor and the ferroelectric capacitor can be variously modified and changed. For example, the present invention is not limited to the stack type, and can be applied to memories having various three-dimensional structures. In this case, the memory capacity can be further increased.

また、実施例１に記載した強誘電体層、または強誘電体キャパシタは、不揮発性メモリに限定されず、様々なデバイスに用いることが可能である。   Further, the ferroelectric layer or the ferroelectric capacitor described in the first embodiment is not limited to a nonvolatile memory, and can be used for various devices.

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。   Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to the specific embodiments described above, and various modifications and changes can be made within the scope described in the claims.

（付記１） ＢｉＦｅＯ３を主成分とする強誘電体層であって、
組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることを特徴とする強誘電体層。 (Supplementary note 1) A ferroelectric layer mainly composed of BiFeO 3 ,
Mn is added so that the composition is BiFe 1-x Mn x O 3 (0.02 <x <0.08), the temperature is 30 ° C. or less, and the electric field strength is −1 MV / cm to 1 MV / cm. A ferroelectric layer having a leakage current of 10 −3 A / cm 2 or less.

（付記２） ＲＭＳ表面荒さが、４ｎｍ以下であることを特徴とする付記１記載の強誘電体層。
（付記３） 配向性がランダム配向の多結晶であることを特徴とする付記１または２記載の強誘電体層。 (Additional remark 2) The ferroelectric layer of Additional remark 1 characterized by RMS surface roughness being 4 nm or less.
(Supplementary note 3) The ferroelectric layer according to supplementary note 1 or 2, wherein the orientation is a polycrystal with random orientation.

（付記４） 少なくとも、（０１２）配向、（１１０）配向、（０２４）配向、（１１６）配向、および（３００）配向のうちのいずれかの配向性を有することを特徴とする付記１または２記載の強誘電体層。   (Additional remark 4) Additional remark 1 or 2 characterized by having at least any orientation among (012) orientation, (110) orientation, (024) orientation, (116) orientation, and (300) orientation. The ferroelectric layer as described.

（付記５） 温度が３０℃以下で電界強度が０ＭＶ／ｃｍの場合の分極量が、５０μＣ／ｃｍ２乃至８０μＣ／ｃｍ２であることを特徴とする付記１乃至４のうちいずれか１項記載の強誘電体層。 (Supplementary Note 5) polarization when the temperature is the electric field strength at 30 ° C. or less is 0 MV / cm is, 50 .mu.C / cm 2 to any one of claims of Supplementary Notes 1 to 4, characterized in that it is 80μC / cm 2 Ferroelectric layer.

（付記６） 温度が３０℃以下で電界強度が−２ＭＶ／ｃｍの場合の分極量が、−７０μＣ／ｃｍ２乃至−９０μＣ／ｃｍ２であり、かつ、温度が３０℃以下で電界強度が２ＭＶ／ｃｍの場合の分極量が、７０μＣ／ｃｍ２乃至９０μＣ／ｃｍ２であることを特徴とする付記５記載の誘電体層。 (Supplementary Note 6) When the temperature is 30 ° C. or lower and the electric field strength is −2 MV / cm, the polarization amount is −70 μC / cm 2 to −90 μC / cm 2 , and the temperature is 30 ° C. or lower and the electric field strength is 2 MV. The dielectric layer according to appendix 5, wherein the polarization amount in the case of / cm is 70 μC / cm 2 to 90 μC / cm 2 .

（付記７） 付記１乃至６のうちいずれか１項記載の強誘電体層を有する強誘電体キャパシタ。   (Supplementary note 7) A ferroelectric capacitor having the ferroelectric layer according to any one of supplementary notes 1 to 6.

（付記８） 前記強誘電体層は第１の電極と第２の電極の間に形成され、
該第１の電極または該第２の電極のうちの少なくとも一つはＰｔよりなることを特徴とする付記７記載の強誘電体キャパシタ。 (Supplementary Note 8) The ferroelectric layer is formed between the first electrode and the second electrode,
The ferroelectric capacitor according to appendix 7, wherein at least one of the first electrode and the second electrode is made of Pt.

（付記９） 付記７または８記載の強誘電体キャパシタを有する半導体装置。
（付記１０） ＢｉＦｅＯ３を主成分とする強誘電体層の製造方法であって、
ＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加される誘電体層をゾルゲル法により形成する第１の工程と、
前記誘電体層を不活性ガス雰囲気中で焼成する第２の工程と、を有することを特徴とする強誘電体層の製造方法。 (Additional remark 9) The semiconductor device which has the ferroelectric capacitor of Additional remark 7 or 8.
(Supplementary Note 10) A method for manufacturing a ferroelectric layer mainly composed of BiFeO 3 ,
A first step of forming a dielectric layer containing BiFeO 3 as a main component and added with Mn so that the composition is BiFe 1-x Mn x O 3 (0.02 <x <0.08) by a sol-gel method. When,
And a second step of firing the dielectric layer in an inert gas atmosphere.

（付記１１） 前記第２の工程では、前記誘電体層が４５０℃乃至６５０℃に加熱されることを特徴とする付記１０記載の強誘電体層の製造方法。   (Additional remark 11) In the said 2nd process, the said dielectric material layer is heated at 450 to 650 degreeC, The manufacturing method of the ferroelectric layer of Additional remark 10 characterized by the above-mentioned.

（付記１２） 前記第１の工程は、
前記ゾルゲル液を用いて塗布膜を形成するコーティング工程と、
当該塗布膜を仮焼成する仮焼成工程と、が、繰り返し実施される工程であることを特徴とする付記１０または１１記載の強誘電体層の製造方法。 (Supplementary Note 12) The first step includes:
A coating step of forming a coating film using the sol-gel solution;
The method for producing a ferroelectric layer as set forth in appendix 10 or 11, wherein the pre-baking step of pre-baking the coating film is a step repeatedly performed.

（付記１３） 前記コーティング工程において、前記塗布膜の膜厚が３０ｎｍ以下に形成されることを特徴とする付記１２記載の強誘電体層の製造方法。
（付記１４） 前記仮焼成工程は、
前記塗布膜を第１の温度で加熱する第１の加熱工程と、
前記塗布膜を、当該第１の温度より高い第２の温度で加熱する第２の加熱工程と、を有することを特徴とする付記１２または１３記載の強誘電体層の製造方法。
（付記１５） 前記第１の温度は、１５０℃乃至２５０℃であり、前記第２の温度は３００℃乃至４００℃であることを特徴とする付記１４記載の強誘電体層の製造方法。 (Additional remark 13) The said coating process WHEREIN: The film thickness of the said coating film is formed in 30 nm or less, The manufacturing method of the ferroelectric layer of Additional remark 12 characterized by the above-mentioned.
(Appendix 14)
A first heating step of heating the coating film at a first temperature;
14. The method for manufacturing a ferroelectric layer according to appendix 12 or 13, further comprising a second heating step of heating the coating film at a second temperature higher than the first temperature.
(Additional remark 15) Said 1st temperature is 150 to 250 degreeC, and said 2nd temperature is 300 to 400 degreeC, The manufacturing method of the ferroelectric layer of Additional remark 14 characterized by the above-mentioned.

（付記１６） 強誘電体層を有する強誘電体キャパシタの製造方法であって、
基板上の第１の電極上に、付記１０乃至１５のうちいずれか１項記載の誘電層の製造方法により、強誘電体層を形成する工程と、
前記強誘電層上に第２の電極を形成する工程と、を有することを特徴とする強誘電体キャパシタの製造方法。 (Supplementary Note 16) A method of manufacturing a ferroelectric capacitor having a ferroelectric layer,
Forming a ferroelectric layer on the first electrode on the substrate by the dielectric layer manufacturing method according to any one of appendices 10 to 15,
Forming a second electrode on the ferroelectric layer. A method of manufacturing a ferroelectric capacitor, comprising:

（付記１７） 前記第１の電極はＰｔよりなることを特徴とする付記１６記載の強誘電体キャパシタの製造方法。   (Supplementary note 17) The method for manufacturing a ferroelectric capacitor according to supplementary note 16, wherein the first electrode is made of Pt.

（付記１８） 強誘電体キャパシタを有する半導体装置の製造方法であって、
付記１６または１７記載の強誘電体キャパシタの製造方法により前記強誘電体キャパシタを形成する工程を有することを特徴とする半導体装置の製造方法。 (Supplementary Note 18) A method of manufacturing a semiconductor device having a ferroelectric capacitor,
A method for manufacturing a semiconductor device, comprising the step of forming the ferroelectric capacitor by the method for manufacturing a ferroelectric capacitor according to appendix 16 or 17.

本発明によれば、微細化された強誘電体キャパシタを搭載した半導体装置、および、微細化された強誘電体キャパシタを有する半導体装置を製造する製造方法を提供することが可能となる。   ADVANTAGE OF THE INVENTION According to this invention, it becomes possible to provide the manufacturing method which manufactures the semiconductor device which mounts the miniaturized ferroelectric capacitor, and the semiconductor device which has the miniaturized ferroelectric capacitor.

強誘電体キャパシタを示す図である。It is a figure which shows a ferroelectric capacitor. 強誘電体キャパシタの製造方法を示すフローチャート（その１）である。5 is a flowchart (No. 1) showing a method for manufacturing a ferroelectric capacitor. 強誘電体キャパシタの製造方法を示すフローチャート（その２）である。6 is a flowchart (No. 2) showing a method for manufacturing a ferroelectric capacitor. 強誘電体層のリーク電流を示す図（その１）である。FIG. 3 is a first diagram illustrating a leakage current of a ferroelectric layer. 強誘電体層のリーク電流を示す図（その２）である。FIG. 6 is a diagram (part 2) illustrating a leakage current of a ferroelectric layer. 強誘電体層のリーク電流を示す図（その３）である。FIG. 6 is a diagram (part 3) illustrating a leakage current of a ferroelectric layer. 強誘電体層の分極量を示す図（その１）である。FIG. 3 is a diagram (part 1) illustrating a polarization amount of a ferroelectric layer. 強誘電体層の分極量を示す図（その２）である。FIG. 3 is a diagram (part 2) illustrating the polarization amount of a ferroelectric layer. 強誘電体キャパシタの抗電界と残留分極量を示す図である。It is a figure which shows the coercive electric field and the amount of remanent polarization of a ferroelectric capacitor. 強誘電体層の配向性を調べた結果を示す図である。It is a figure which shows the result of having investigated the orientation of the ferroelectric layer. 実施例２による半導体装置の製造方法を示す図（その１）である。FIG. 6A is a diagram (No. 1) illustrating a method for manufacturing a semiconductor device according to Example 2; 実施例２による半導体装置の製造方法を示す図（その２）である。FIG. 10 is a second diagram illustrating the method for fabricating the semiconductor device according to the second embodiment. 実施例２による半導体装置の製造方法を示す図（その３）である。FIG. 11 is a diagram (No. 3) for illustrating a method for manufacturing a semiconductor device according to Example 2; 実施例２による半導体装置の製造方法を示す図（その４）である。FIG. 10 is a diagram (No. 4) for illustrating a method for manufacturing a semiconductor device according to Example 2; 実施例２による半導体装置の製造方法を示す図（その５）である。FIG. 10 is a diagram (No. 5) for illustrating a method for manufacturing a semiconductor device according to Example 2; 実施例２による半導体装置の製造方法を示す図（その６）である。FIG. 6 is a diagram (No. 6) illustrating a method for manufacturing a semiconductor device according to Example 2; 実施例２による半導体装置の製造方法を示す図（その７）である。FIG. 10 is a view (No. 7) for explaining a method for manufacturing a semiconductor device according to Example 2; 実施例２による半導体装置の製造方法を示す図（その８）である。FIG. 8 is a view (No. 8) illustrating the method for manufacturing the semiconductor device according to the second embodiment; 実施例２による半導体装置の製造方法を示す図（その９）である。FIG. 9 is a diagram (No. 9) for illustrating a method for manufacturing a semiconductor device according to Example 2; 実施例２による半導体装置の製造方法を示す図（その１０）である。FIG. 10 is a diagram (No. 10) for illustrating a method of manufacturing a semiconductor device according to Example 2;

符号の説明Explanation of symbols

１００ 半導体装置
１０１ ビット線
１０３Ａ，１０３Ｂ プレート線
１０３Ｃ 電極パターン
１０４Ａ，１０４Ｂ ワード線（ゲート電極）
１０６Ａ，１０６Ｂ コンタクトホール
２０４Ａ，２０４Ｂ，２０４Ｃ コンタクトプラグ
１０８Ａ，１０８Ｂ 強誘電体キャパシタ
１０９Ａ，１０９Ｂ，１０９Ｃ 拡散領域
２０１ Ｓｉ基板
２０２ 素子領域
２０３、２０８、２１１ 層間絶縁膜
２０５ 下部電極
２０６ 強誘電体層
２０７ 上部電極
２１３ 酸化膜
２１４ パッシベーション膜
Ｃ 強誘電体キャパシタ
Ｓ 基板
Ｄ 絶縁膜
Ｅ 強誘電体層
Ｍ１，Ｍ２ 電極 DESCRIPTION OF SYMBOLS 100 Semiconductor device 101 Bit line 103A, 103B Plate line 103C Electrode pattern 104A, 104B Word line (gate electrode)
106A, 106B Contact hole 204A, 204B, 204C Contact plug 108A, 108B Ferroelectric capacitor 109A, 109B, 109C Diffusion region 201 Si substrate 202 Element region 203, 208, 211 Interlayer insulating film 205 Lower electrode 206 Ferroelectric layer 207 Upper part Electrode 213 Oxide film 214 Passivation film C Ferroelectric capacitor S Substrate D Insulating film E Ferroelectric layer M1, M2 Electrode

Claims (5)

強誘電体層を含む強誘電体キャパシタを有する半導体装置であって、
前記強誘電体層はＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることを特徴とする半導体装置。 A semiconductor device having a ferroelectric capacitor including a ferroelectric layer,
The ferroelectric layer is mainly composed of BiFeO 3 , Mn is added so that the composition is BiFe 1-x Mn x O 3 (0.02 <x <0.08), and the electric field is 30 ° C. or less. A semiconductor device having a leakage current of 10 −3 A / cm 2 or less when the intensity is −1 MV / cm to 1 MV / cm. 前記強誘電体層のＲＭＳ表面荒さが、４ｎｍ以下であることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein an RMS surface roughness of the ferroelectric layer is 4 nm or less. 強誘電体層を含む強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上の第１の電極上に前記強誘電体層を形成する工程と、
前記強誘電体層上に第２の電極を形成する工程とを有し、
前記強誘電体層を形成する工程は、
ＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加される強誘電体層をゾルゲル法により形成する第１の工程と、
前記強誘電体層を不活性ガス雰囲気中で焼成して前記強誘電体層を形成する第２の工程とを含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a ferroelectric capacitor including a ferroelectric layer,
Forming the ferroelectric layer on a first electrode on a substrate;
Forming a second electrode on the ferroelectric layer,
The step of forming the ferroelectric layer includes:
First, a ferroelectric layer to which Mn is added so as to have BiFeO 3 as a main component and have a composition of BiFe 1-x Mn x O 3 (0.02 <x <0.08) is formed by a sol-gel method. Process,
And a second step of forming the ferroelectric layer by firing the ferroelectric layer in an inert gas atmosphere. 前記第１の工程では、
前記ゾルゲル液を用いて、塗布膜を形成するコーティング工程と、
当該塗布膜を仮焼成する仮焼成工程と、が繰り返し実施され、
前記コーティング工程において、前記塗布膜の膜厚が３０ｎｍ以下に形成されることを特徴とする請求項３記載の半導体装置の製造方法。 In the first step,
A coating process for forming a coating film using the sol-gel solution,
And a temporary baking step of temporarily baking the coating film are repeatedly performed,
4. The method of manufacturing a semiconductor device according to claim 3, wherein in the coating step, the coating film is formed to a thickness of 30 nm or less. 前記仮焼成工程は、
前記塗布膜を第１の温度で加熱する第１の加熱工程と、
前記塗布膜を、当該第１の温度より高い第２の温度で加熱する第２の加熱工程と、を有することを特徴とする請求項４記載の半導体装置の製造方法。 The pre-baking step includes
A first heating step of heating the coating film at a first temperature;
The method for manufacturing a semiconductor device according to claim 4, further comprising a second heating step of heating the coating film at a second temperature higher than the first temperature.
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