JP2007208077A - Semiconductor device - Google Patents

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伸治 馬場
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和之 中川
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can suppress possible break of a wiring line caused by EM (electromigration). <P>SOLUTION: In the semiconductor device, a first insulating film 13 is provided between a wiring line 11 and a barrier metal 20. The first insulating film 13 has a first opening 15 where the wiring line 11 faces a bump 4. The wiring line 11 is electrically connected to the barrier metal 20 through the first opening 15. A plurality of insulating films 16 are provided in the first opening 15. A larger number of the insulating films 16 are provided in the outer peripheral side of the first opening 15 than those in the center side of the opening 15. Consequently, the electric resistance of the outer peripheral side of the first opening 15 is larger than the electric resistance in the center side of the first opening 15. Thus, the concentration of EM can be suppressed on the surface of the bump, and the possible break can be suppressed in the wiring line caused by the EM. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来、ワイヤレスボンディング用のバンプを備える半導体装置が、種々提案されている（例えば、特許文献１〜５参照）。半導体チップの配線は、バンプなどからなる接合部を介して、外部の回路の配線に接続される。バンプの材料としては、例えば、ＳｎとＰｂを主成分とする共晶半田などが用いられている。また、近年では、環境負荷を少なくするために、バンプの材料として、例えば、Ｐｂフリー半田を使用する半導体装置が提案されている（例えば特許文献６〜８参照）。   Conventionally, various semiconductor devices including bumps for wireless bonding have been proposed (see, for example, Patent Documents 1 to 5). The wiring of the semiconductor chip is connected to the wiring of an external circuit through a joint portion made of a bump or the like. For example, eutectic solder containing Sn and Pb as main components is used as a material for the bump. In recent years, semiconductor devices using, for example, Pb-free solder as a bump material have been proposed in order to reduce the environmental load (see, for example, Patent Documents 6 to 8).

バンプおよびバンプ近傍の金属層において、エレクトロマイグレーション（Ｅｌｅｃｔｒｏ Ｍｉｇｒａｔｉｏｎ、以下、ＥＭと称す）が起きることが知られている。ＥＭは、電子の移動する方向へ、金属原子が移動する現象である。よって、電子の流れが集中する部分では、ＥＭが集中的に生じる。一般に、導電体の断面積が大きい場合、導電体内における電流経路が短くなるような経路の抵抗がもっとも小さくなる。よって、そのような経路に電流が集中しやすい。従って、チップ内部の電流経路となる内装配線やプラグから見て、最も近距離にある、バンプ表面と配線の接合箇所に、電流が集中しやすい。また、高周波電流が流れている時には、電子の流れが、バンプ表面に集中することが知られている。これは一般に、表皮効果と呼ばれる。   It is known that electromigration (hereinafter referred to as EM) occurs in the bump and the metal layer near the bump. EM is a phenomenon in which metal atoms move in the direction in which electrons move. Therefore, EM is generated intensively in the portion where the flow of electrons is concentrated. Generally, when the cross-sectional area of the conductor is large, the resistance of the path that shortens the current path in the conductor is the smallest. Therefore, current tends to concentrate on such a path. Therefore, the current tends to concentrate at the junction between the bump surface and the wiring at the shortest distance when viewed from the internal wiring or plug that becomes the current path inside the chip. It is also known that when a high-frequency current is flowing, the electron flow is concentrated on the bump surface. This is commonly referred to as the skin effect.

このようなＥＭが起こると、回路が断線したり、短絡したりすることがある。これを防ぐために、例えば、配線間の接合部の面積を調整し、ＥＭによる断線を防止する方法が提案されている（例えば、特許文献９参照）。また、バリアメタルもしくはアンダーバンプメタル（ＵＢＭ）と呼ばれる金属膜を、バンプと配線との間に形成する方法もある。   When such EM occurs, the circuit may be disconnected or short-circuited. In order to prevent this, for example, a method has been proposed in which the area of the junction between the wirings is adjusted to prevent disconnection due to EM (see, for example, Patent Document 9). There is also a method of forming a metal film called barrier metal or under bump metal (UBM) between the bump and the wiring.

特開２００１−３３２５８２号公報JP 2001-332582 A 特開２００４−１４０３９２号公報JP 2004-140392 A 特開２００５−１２９６６３号公報JP 2005-129663 A 特開２００５−３０３０２１号公報JP 2005-303021 A 特開２００３−２９７８６９号公報JP 2003-297869 A 特開２００５−２９４８２７号公報JP 2005-294827 A 特開２０００−１０１０１４号公報JP 2000-101014 A 特開２０００−２９９３４３号公報JP 2000-299343 A 特開平５−１９０６８７号公報Japanese Patent Laid-Open No. 5-190687

近年、半導体装置の小型化が進んでいる。それに伴い、バンプ周辺の構造の小型化も進んでいる。一方、半導体装置に供給する電流の量は、変わらないか、あるいは増加する傾向にある。このため、バンプ周辺の電流密度が大きくなる。また、半導体チップの動作速度の増大、例えば、半導体チップ内部の回路、例えば入出力バッファやＣＰＵに供給される動作クロックなどで定義される最大動作周波数の増大により、半導体装置動作時の消費電力の単位時間あたりの変化が大きくなる傾向にある。結果、バンプ周辺に生じる電子の流れが増加する。これにより、ＥＭが進行し、配線が早期に断線する恐れが、大きくなるという問題があった。   In recent years, miniaturization of semiconductor devices has progressed. Along with this, miniaturization of the structure around the bump is also progressing. On the other hand, the amount of current supplied to the semiconductor device does not change or tends to increase. For this reason, the current density around the bump increases. In addition, an increase in the operating speed of the semiconductor chip, for example, an increase in the maximum operating frequency defined by an operation clock supplied to an internal circuit of the semiconductor chip, such as an input / output buffer or a CPU, reduces power consumption during operation of the semiconductor device The change per unit time tends to increase. As a result, the flow of electrons generated around the bump increases. As a result, there is a problem that the EM progresses and the possibility that the wiring is disconnected early increases.

従来は、ＥＭによる断線を防ぐために、Ｎｉ等からなるバリアメタルを配線とバンプの間に形成していた。また、バリアメタルを形成しても、十分なＥＭ耐性が得られない場合は、バンプに流れる電流の量を制限するなどの対策が必要になる場合もある。しかし、この方法では、バリアメタルの一部に電流が集中し、ＥＭによって、ボイドやクラックなどの微小な空隙が形成される恐れがある。この空隙を通って、バリアメタルの下層にある配線がＥＭを起こし、断線に至る恐れがある。また、バリアメタルを厚くし、バリアメタルのＥＭの進行を遅くする試みもある。これにより、断線に至るまでの時間を延ばすことができる可能性がある。しかしながら、バリアメタルを厚くすると、高コスト、高抵抗、高応力などの問題が生じる。   Conventionally, in order to prevent disconnection by EM, a barrier metal made of Ni or the like has been formed between the wiring and the bump. Further, if sufficient EM resistance cannot be obtained even when the barrier metal is formed, measures such as limiting the amount of current flowing through the bumps may be required. However, in this method, current concentrates on a part of the barrier metal, and there is a possibility that minute voids such as voids and cracks are formed by EM. There is a risk that the wiring under the barrier metal will cause EM through this gap, resulting in disconnection. There is also an attempt to increase the thickness of the barrier metal and slow the progress of EM of the barrier metal. Thereby, there is a possibility that the time until disconnection can be extended. However, increasing the thickness of the barrier metal causes problems such as high cost, high resistance, and high stress.

また、従来は、バンプが基板と接合する側については、ＥＭに関する対策が十分に講じられていなかった。バンプに供給される電流量が多くなると、ＥＭが進み、基板側のバンプ近傍においても、断線が生じる恐れがある。   Conventionally, measures on EM have not been sufficiently taken on the side where the bumps are bonded to the substrate. When the amount of current supplied to the bumps increases, EM progresses and there is a risk of disconnection even in the vicinity of the bumps on the substrate side.

本発明は、上記の課題に鑑みて、考案されたものである。すなわち、バンプを有する半導体装置であって、ＥＭによって生じる配線の断線の恐れを抑制できるような、半導体装置を提供することを目的とする。   The present invention has been devised in view of the above problems. That is, an object of the present invention is to provide a semiconductor device having bumps, which can suppress the fear of disconnection of wiring caused by EM.

本発明の他の目的および利点は、以下の記載から明らかとなるであろう。   Other objects and advantages of the present invention will become apparent from the following description.

本願第一の発明にかかる半導体装置は、
配線を有する半導体チップと、
前記配線上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記配線と前記バリアメタルとの間に備えられ前記配線と前記バンプとが対向する領域にそれぞれ開口を有する複数の絶縁膜が前記配線上に積層されていて、
前記配線と前記バリアメタルが前記複数の開口を介して電気的に接続されている半導体装置であって、
これらの開口のうちで最も小さい径の開口の中にさらに複数の絶縁膜が備えられ、該絶縁膜が前記開口の中心側よりも外周側に多く備えられることを特徴とする。 The semiconductor device according to the first invention of this application is:
A semiconductor chip having wiring;
A barrier metal provided on the wiring;
A bump provided on the barrier metal;
A plurality of insulating films provided between the wiring and the barrier metal, each having an opening in a region where the wiring and the bump face each other, are laminated on the wiring,
The semiconductor device in which the wiring and the barrier metal are electrically connected through the plurality of openings,
Among these openings, an opening having the smallest diameter is further provided with a plurality of insulating films, and more insulating films are provided on the outer peripheral side than the center side of the opening.

本願第二の発明にかかる半導体装置は、
配線を有する半導体チップと、
前記配線上に備えられる絶縁層と、
前記絶縁層上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記絶縁層は前記配線と前記バンプが対向する領域に備えられ、
前記配線と前記バリアメタルは複数の貫通孔を介して電気的に接続され、
前記バンプ側の前記絶縁層表面において、前記領域の中心側に備えられた複数の前記貫通孔の総面積が、前記領域の外縁側に備えられた複数の前記貫通孔の総面積よりも大きいことを特徴とする。 The semiconductor device according to the second invention of this application is:
A semiconductor chip having wiring;
An insulating layer provided on the wiring;
A barrier metal provided on the insulating layer;
A bump provided on the barrier metal;
The insulating layer is provided in a region where the wiring and the bump face each other,
The wiring and the barrier metal are electrically connected through a plurality of through holes,
On the surface of the insulating layer on the bump side, the total area of the plurality of through holes provided on the center side of the region is larger than the total area of the plurality of through holes provided on the outer edge side of the region. It is characterized by.

本願第三の発明にかかる半導体装置は、
配線を有する半導体チップと、
前記配線上に備えられる絶縁層と、
前記絶縁層上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記絶縁層は前記配線と前記バンプが対向する領域に開口を有し、
前記配線と前記バリアメタルは前記開口を介して電気的に接続されている半導体装置であって、
前記開口の径は前記バンプから前記配線に向かう方向へ徐々に小さくなる構造を有し、
前記開口の側壁と、前記絶縁層と前記配線の界面とが成す角度θが０°＜θ≦４５°であることを特徴とする。 The semiconductor device according to the third invention of the present application is:
A semiconductor chip having wiring;
An insulating layer provided on the wiring;
A barrier metal provided on the insulating layer;
A bump provided on the barrier metal;
The insulating layer has an opening in a region where the wiring and the bump face each other,
The wiring and the barrier metal are semiconductor devices electrically connected through the opening,
The diameter of the opening has a structure that gradually decreases in the direction from the bump toward the wiring,
An angle θ formed by the side wall of the opening and the interface between the insulating layer and the wiring is 0 ° <θ ≦ 45 °.

本願第四の発明にかかる半導体装置は、
配線を有する半導体チップと、
前記配線上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記バリアメタルの表面には前記バンプが形成されていない部分があって、該部分のバリアメタルは酸化されていることを特徴とする。 The semiconductor device according to the fourth invention of the present application is:
A semiconductor chip having wiring;
A barrier metal provided on the wiring;
A bump provided on the barrier metal;
The surface of the barrier metal has a portion where the bump is not formed, and the barrier metal in the portion is oxidized.

本願第五の発明にかかる半導体装置は、
半導体チップと、
前記半導体チップに備えられるバンプと、
前記バンプに接続される配線を有する基板とを有し、
前記基板の配線上には開口を有する絶縁層が備えられ、前記バンプが前記開口を介して前記配線に電気的に接続されている半導体装置であって、
前記開口内において前記配線上に複数の絶縁膜が備えられ、
前記絶縁膜が前記開口の中心側よりも前記開口の外周側に多く備えられることを特徴とする。 The semiconductor device according to the fifth invention of the present application is:
A semiconductor chip;
A bump provided in the semiconductor chip;
A substrate having wiring connected to the bumps,
An insulating layer having an opening is provided on the wiring of the substrate, and the bump is electrically connected to the wiring through the opening,
A plurality of insulating films are provided on the wiring in the opening,
The insulating film is provided more on the outer peripheral side of the opening than on the center side of the opening.

本願第一の発明にかかる半導体装置は、半導体装置における配線とバリアメタルとの間に、複数の絶縁膜を備える。複数の絶縁膜は、配線上に積層される。この絶縁膜は、配線とバリアメタル上のバンプとが対向する領域に、それぞれ開口を有する。これらの開口を介して配線とバリアメタルとが電気的に接続し、最小の径を有する開口の中には、複数の絶縁膜が備えられる。この絶縁膜は、開口の中心側よりも、開口の外周側に多く備えられる。これにより、開口の外周側の電気抵抗が、開口の中心側の電気抵抗よりも大きくなる。よって、バンプ表面側に集中する電流を、緩和する事ができる。従って、バンプ表面側にＥＭが集中することを抑制し、ＥＭによって生じる断線の恐れを抑制することができる。   The semiconductor device according to the first invention of the present application includes a plurality of insulating films between the wiring and the barrier metal in the semiconductor device. The plurality of insulating films are stacked on the wiring. This insulating film has an opening in each region where the wiring and the bump on the barrier metal face each other. The wiring and the barrier metal are electrically connected through these openings, and a plurality of insulating films are provided in the opening having the minimum diameter. This insulating film is provided more on the outer peripheral side of the opening than on the center side of the opening. Thereby, the electrical resistance on the outer peripheral side of the opening becomes larger than the electrical resistance on the center side of the opening. Therefore, the current concentrated on the bump surface side can be relaxed. Therefore, the concentration of EM on the bump surface side can be suppressed, and the fear of disconnection caused by the EM can be suppressed.

本願第二の発明にかかる半導体装置は、半導体チップにおける配線とバリアメタルとの間に、絶縁層を備える。この絶縁層は、配線とバリアメタル上のバンプとが対向する領域に、複数の貫通孔を有する。バンプ側に位置する絶縁層表面において、複数の貫通孔の総面積は、バンプと配線とが対向する領域の中心側のほうが、外縁側よりも大きい。これにより、領域の外縁側の電気抵抗が、領域の中心側の電気抵抗よりも大きくなる。よって、バンプ表面側に集中する電流を、緩和する事ができる。従って、バンプ表面側にＥＭが集中することを抑制し、ＥＭによって生じる断線の恐れを抑制することができる。   The semiconductor device according to the second invention of the present application includes an insulating layer between the wiring and the barrier metal in the semiconductor chip. This insulating layer has a plurality of through holes in a region where the wiring and the bump on the barrier metal face each other. On the surface of the insulating layer located on the bump side, the total area of the plurality of through holes is larger on the center side of the region where the bump and the wiring face each other than on the outer edge side. Thereby, the electrical resistance on the outer edge side of the region becomes larger than the electrical resistance on the center side of the region. Therefore, the current concentrated on the bump surface side can be relaxed. Therefore, the concentration of EM on the bump surface side can be suppressed, and the fear of disconnection caused by the EM can be suppressed.

本願第三の発明にかかる半導体装置は、半導体チップにおける配線とバリアメタルとの間に、絶縁層を備える。この絶縁層は、配線とバリアメタル上のバンプとが対向する領域に、開口を有する。この開口を介して配線とバリアメタルとが電気的に接合している。該開口は、バンプから配線に向かう方向へ徐々に小さくなる。そして、該開口の側壁と、絶縁層と配線の界面とがなす角度θは、０°＜θ≦４５°である。これにより、絶縁層上でのバリアメタルのカバレッジ（段差被覆性）が良くなる。それにより、バリアメタルの膜厚がより均一に形成され、ＥＭが集中することを防ぐことができる。従って、ＥＭによって生じる断線の恐れを抑制することができる。   The semiconductor device according to the third invention of the present application includes an insulating layer between the wiring and the barrier metal in the semiconductor chip. This insulating layer has an opening in a region where the wiring and the bump on the barrier metal face each other. The wiring and the barrier metal are electrically joined through this opening. The opening gradually decreases in the direction from the bump toward the wiring. The angle θ formed between the side wall of the opening and the interface between the insulating layer and the wiring is 0 ° <θ ≦ 45 °. This improves the coverage (step coverage) of the barrier metal on the insulating layer. Thereby, the film thickness of the barrier metal is formed more uniformly, and EM can be prevented from concentrating. Therefore, the fear of disconnection caused by EM can be suppressed.

本願第四の発明かかる半導体装置は、バリアメタルの表面に、バンプが形成されない部分を有する。そして、この部分のバリアメタルは、酸化されている。これにより、配線からバリアメタルを通ってバンプへと至る電流経路の、最大距離と最小距離との差が小さくなる。よって、電流の集中が緩和され、ＥＭが集中することを防ぐことができる。従って、ＥＭによって生じる断線の恐れを抑制することができる。   The semiconductor device according to the fourth invention of the present application has a portion where no bump is formed on the surface of the barrier metal. And this part of the barrier metal is oxidized. This reduces the difference between the maximum distance and the minimum distance of the current path from the wiring to the bump through the barrier metal. Therefore, the concentration of current is alleviated and the concentration of EM can be prevented. Therefore, the fear of disconnection caused by EM can be suppressed.

本願第五の発明にかかる半導体装置によれば、バンプと接続する配線を有する基板に、絶縁層が設けられる。この絶縁層は、配線とンプとが対向する領域に、開口を有する。この開口を介して配線とバンプとが電気的に接合しており、開口の中には、複数の絶縁膜が備えられる。この絶縁膜は、開口の中心側よりも、開口の外周側に多く備えられる。これにより、開口の外周側の電気抵抗が、開口の中心側の電気抵抗よりも大きくなる。よって、バンプ表面側に集中する電流を、緩和する事ができる。従って、バンプ表面側にＥＭが集中することを抑制し、ＥＭによって生じる断線の恐れを抑制することができる。   According to the semiconductor device of the fifth aspect of the present application, the insulating layer is provided on the substrate having the wiring connected to the bump. This insulating layer has an opening in a region where the wiring and the amplifier face each other. The wiring and the bump are electrically joined through the opening, and a plurality of insulating films are provided in the opening. This insulating film is provided more on the outer peripheral side of the opening than on the center side of the opening. Thereby, the electrical resistance on the outer peripheral side of the opening becomes larger than the electrical resistance on the center side of the opening. Therefore, the current concentrated on the bump surface side can be relaxed. Therefore, the concentration of EM on the bump surface side can be suppressed, and the fear of disconnection caused by the EM can be suppressed.

（第一の実施の形態）
以下、本発明の第１の実施の形態である半導体装置について、図面を用いて詳細に説明する。 (First embodiment)
Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described in detail with reference to the drawings.

図１は、第一の実施の形態である半導体装置Ａの断面図である。半導体装置Ａは、半導体チップ１と、基板２、およびバンプ４を有する接合部３とを有する。半導体チップ１は、例えば集積回路素子であり、例えばシリコンチップを用いて形成される。半導体チップ１の内部には、銅などの導電性材料を用いた回路パターン（以下、第一の配線と称す、図示せず）が形成されている。半導体チップの一方の面には、外部回路と接続するための第二の配線（図示せず）が形成される。この配線上に、接合部３が形成される。そして半導体チップ１は、接合部３を介して、基板２と接続されている。基板２の内部は、例えば、複数層の配線層６と接続ビア７とが形成されている構造とすることができる。半導体チップ１と、半導体装置の外部端子となる基板２裏面上の半田ボール８とが、配線層６および接続ビア７を介して電気的に接続されている。   FIG. 1 is a cross-sectional view of a semiconductor device A according to the first embodiment. The semiconductor device A includes a semiconductor chip 1, a substrate 2, and a joint portion 3 having bumps 4. The semiconductor chip 1 is an integrated circuit element, for example, and is formed using, for example, a silicon chip. Inside the semiconductor chip 1, a circuit pattern (hereinafter referred to as a first wiring, not shown) using a conductive material such as copper is formed. A second wiring (not shown) for connecting to an external circuit is formed on one surface of the semiconductor chip. A junction 3 is formed on the wiring. The semiconductor chip 1 is connected to the substrate 2 through the joint 3. For example, the inside of the substrate 2 may have a structure in which a plurality of wiring layers 6 and connection vias 7 are formed. The semiconductor chip 1 and the solder balls 8 on the back surface of the substrate 2 that are external terminals of the semiconductor device are electrically connected via the wiring layer 6 and the connection via 7.

図２は、図１の接合部３の周辺における、半導体装置Ａの断面図である。接合部３の、半導体チップ１側を、拡大して示している。第一の配線１１は、層間絶縁層１２に埋め込まれている。層間絶縁層１２の上には、第一の絶縁膜１３、第二の配線１４が順次形成されている。バンプ４と第二の配線１４とが対向する領域には、第一の絶縁膜１３に、第一の開口１５が設けられる。第一の開口１５は、第一の絶縁膜１３の膜厚方向に見て、例えば、円形の形状を有する。   FIG. 2 is a cross-sectional view of the semiconductor device A in the vicinity of the junction 3 in FIG. The semiconductor chip 1 side of the joint portion 3 is shown enlarged. The first wiring 11 is embedded in the interlayer insulating layer 12. A first insulating film 13 and a second wiring 14 are sequentially formed on the interlayer insulating layer 12. A first opening 15 is provided in the first insulating film 13 in a region where the bump 4 and the second wiring 14 face each other. The first opening 15 has, for example, a circular shape when viewed in the film thickness direction of the first insulating film 13.

第一の開口１５の内部には、複数の絶縁膜１６が形成されている。絶縁膜１６は、第一の配線１１の上に複数備えられる。従って、第一の開口１５の中における、絶縁膜１６が存在しない部分で、第一の配線１１と第二の配線１４とが電気的に接続されている。また、第一の配線１１と第二の配線１４との間に、例えばコンタクト層として、導電性材料からなる導電層を形成することができる。   A plurality of insulating films 16 are formed in the first opening 15. A plurality of insulating films 16 are provided on the first wiring 11. Accordingly, the first wiring 11 and the second wiring 14 are electrically connected to each other in the portion where the insulating film 16 does not exist in the first opening 15. In addition, a conductive layer made of a conductive material can be formed between the first wiring 11 and the second wiring 14 as, for example, a contact layer.

第一の絶縁膜１３の上には、第二の配線１４の一部を被覆するようにして、パッシベーション層１７が形成されている。第二の配線１４が、パッシベーション層１７から露出している部分を、第二の開口１８と称す。本実施の形態では、第二の開口１８は、第一の開口１５よりも、大きな径を有する。本実施の形態における第一の開口１５の直径は５０μｍ、第二の開口１８の直径は７０μｍである。パッシベーション層１７上には、第二の絶縁膜１９が形成される。次いで、第二の開口１８の内部、およびその近辺に渡って、バリアメタル２０が形成される。これにより、第二の開口１８を介して、バリアメタル２０と第二の配線１４とが電気的に接続される。第二の配線１４は、パッド電極として使用することができる。   A passivation layer 17 is formed on the first insulating film 13 so as to cover a part of the second wiring 14. A portion where the second wiring 14 is exposed from the passivation layer 17 is referred to as a second opening 18. In the present embodiment, the second opening 18 has a larger diameter than the first opening 15. In the present embodiment, the first opening 15 has a diameter of 50 μm, and the second opening 18 has a diameter of 70 μm. A second insulating film 19 is formed on the passivation layer 17. Next, the barrier metal 20 is formed in the second opening 18 and in the vicinity thereof. Thereby, the barrier metal 20 and the second wiring 14 are electrically connected through the second opening 18. The second wiring 14 can be used as a pad electrode.

実施の形態１では、第一の開口１５の内側に、複数の絶縁膜１６を形成している。しかし、本発明は、これに限られるものではない。バリアメタル２０と第一の配線１１との間に複数の絶縁層が備えられる場合には、各々の絶縁層における開口を比較し、最も径の小さい開口の内側に、絶縁膜１６を形成する。一方、バリアメタル２０と第一の配線１１との間に、絶縁層が一層だけ備えられる場合がある。この場合には、この一つの絶縁層に設けられる開口の内側に、絶縁膜１６を形成するようにする。また、絶縁膜１６は、図３における絶縁膜１６の集合を絶縁膜パターンと称すことにより、次のように表現することも可能である。前記第一の開口１５の中に、所定の形状に加工された絶縁膜パターンが設けられており、該絶縁膜パターンを構成する個々の絶縁膜が備えられる。そして、上記に表現した個々の絶縁膜が、個々の絶縁膜１６である。   In the first embodiment, a plurality of insulating films 16 are formed inside the first opening 15. However, the present invention is not limited to this. When a plurality of insulating layers are provided between the barrier metal 20 and the first wiring 11, the openings in the respective insulating layers are compared, and the insulating film 16 is formed inside the opening having the smallest diameter. On the other hand, only one insulating layer may be provided between the barrier metal 20 and the first wiring 11. In this case, the insulating film 16 is formed inside the opening provided in this one insulating layer. Further, the insulating film 16 can be expressed as follows by referring to a set of the insulating films 16 in FIG. 3 as an insulating film pattern. An insulating film pattern processed into a predetermined shape is provided in the first opening 15, and individual insulating films constituting the insulating film pattern are provided. The individual insulating films expressed above are the individual insulating films 16.

第一の配線１１は、例えば、銅を用いて形成される。第一の配線１１の膜厚は、例えば０．８μｍとすることができる。第一の絶縁膜１３の材質は、例えば、ＳｉＯ２とすることができる。第一の絶縁膜１３の厚さは、例えば、１μｍとすることができる。 第二の配線１４は、例えば、アルミニウムを用いて形成することができる。第二の配線１４の膜厚は、例えば、０．８μｍとすることができる。 The first wiring 11 is formed using, for example, copper. The film thickness of the first wiring 11 can be set to 0.8 μm, for example. The material of the first insulating film 13 can be, for example, SiO 2 . The thickness of the first insulating film 13 can be set to 1 μm, for example. The second wiring 14 can be formed using, for example, aluminum. The film thickness of the second wiring 14 can be set to 0.8 μm, for example.

絶縁膜１６の材質は、例えば、ＳｉＯ２とすることができる。開口の深さ方向に見た、絶縁膜１６の厚さは、例えば、第一の絶縁膜と同様に、１μｍとすることができる。絶縁膜１６は、ＳｉＯ２やＳｉＮなど、絶縁性の高い物質からなる。しかし、絶縁膜１６の材質および構造は、これに限られるものではない。第二の配線１４よりも、電気抵抗の高い材料からなる高抵抗膜を、絶縁膜１６のかわりに、設けることができる。絶縁膜１６が設けられた位置が、設けられていない位置に比べて、高い電気抵抗を有するように、絶縁膜１６の材料を選択することができる。なお、絶縁膜１６のより詳しい構造については、後ほど述べる。 The material of the insulating film 16 can be, for example, SiO 2 . The thickness of the insulating film 16 viewed in the depth direction of the opening can be set to 1 μm, for example, similarly to the first insulating film. The insulating film 16 is made of a highly insulating material such as SiO 2 or SiN. However, the material and structure of the insulating film 16 are not limited to this. A high resistance film made of a material having a higher electric resistance than that of the second wiring 14 can be provided instead of the insulating film 16. The material of the insulating film 16 can be selected so that the position where the insulating film 16 is provided has a higher electrical resistance than the position where the insulating film 16 is not provided. A more detailed structure of the insulating film 16 will be described later.

パッシベーション層１７の材料は、例えば、ＳｉＮとすることができる。パッシベーション層１７の厚さは、例えば、１μｍとすることができる。第二の絶縁膜１９の材料は、例えば、ポリイミドとすることができる。第二の絶縁膜１９の膜厚は、例えば、４μｍとすることができる。第二の開口１８は、第一の開口１５よりも大きく形成することができる。バリアメタル２０は、例えば、第二の配線１４側から、チタン（Ｔｉ）層２１、銅（Ｃｕ）層２２、ニッケル（Ｎｉ）層２３を順次積層した構造とすることができる。Ｔｉ層２１の厚さは、例えば、０．１μｍとすることができる。Ｃｕ層２２の厚さは、例えば、３μｍとすることができる。Ｎｉ層２３の厚さは、例えば、３μｍとすることができる。なお、Ｔｉ層２１を、例えば、窒化チタン（ＴｉＮ）層とすることもできる。   The material of the passivation layer 17 can be SiN, for example. The thickness of the passivation layer 17 can be set to 1 μm, for example. The material of the second insulating film 19 can be polyimide, for example. The film thickness of the second insulating film 19 can be set to 4 μm, for example. The second opening 18 can be formed larger than the first opening 15. For example, the barrier metal 20 may have a structure in which a titanium (Ti) layer 21, a copper (Cu) layer 22, and a nickel (Ni) layer 23 are sequentially stacked from the second wiring 14 side. The thickness of the Ti layer 21 can be set to 0.1 μm, for example. The thickness of the Cu layer 22 can be set to 3 μm, for example. The thickness of the Ni layer 23 can be set to 3 μm, for example. The Ti layer 21 may be a titanium nitride (TiN) layer, for example.

バリアメタル２０上には、バンプ４が形成される。バンプ４の材料は、例えば、Ｐｂフリー半田とすることができる。具体的には、バンプ４の材料は、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）を主成分とするＰｂフリー半田である。このＰｂフリー半田は、Ａｇを１％、Ｃｕを０．５％含んでおり、残りの成分はＳｎである。なお、本発明はこれに限られるものではなく、Ｐｂを含む従来の共晶半田においても、適用することができる。例えば、バンプ４の材料を、Ｓｎを約３７％、Ｐｂを約６７％含む、従来の共晶半田とすることができる。もしくは、Ｓｎを約５％、Ｐｂを約９５％含む、高鉛半田とすることができる。   Bumps 4 are formed on the barrier metal 20. The material of the bump 4 can be, for example, Pb-free solder. Specifically, the material of the bump 4 is Pb-free solder mainly composed of tin (Sn), silver (Ag), and copper (Cu). This Pb-free solder contains 1% Ag and 0.5% Cu, and the remaining component is Sn. In addition, this invention is not restricted to this, It can apply also to the conventional eutectic solder containing Pb. For example, the material of the bump 4 can be a conventional eutectic solder containing about 37% Sn and about 67% Pb. Alternatively, a high lead solder containing about 5% Sn and about 95% Pb can be used.

図３は、第一の絶縁膜１３の厚さ方向にみた、第一の開口１５および絶縁膜１６の平面図である。円形の第一の開口１５が、第一の絶縁膜１３に形成されている。第一の開口１５の直径は、例えば、５０μｍとすることができる。第一の開口１５の中には、絶縁膜１６が設けられる。絶縁膜１６の外形は、例えば、直径が２μｍ程度の円形とすることができる。図３中に破線で示した境界線２４は、第一の開口１５の外周から、５μｍの距離にある。絶縁膜１６は、第一の開口１５の、外周から中心への距離が約５μｍまでの領域に、集中的に設けられている。すなわち、絶縁膜１６が、第一の開口１５の中心側よりも、第一の開口１５の外周側に、多く備えられている。また、実施の形態１では、第一の開口１５の外周から５μｍ以上内側の領域には、絶縁膜１６が設けられていない。なお、外周から５μｍ以上内側の領域に、絶縁膜１６を設けることも可能であるが、少なくとも、内側の領域に、外周領域と比較して絶縁膜１６の密度の小さい領域を設ける。このような構造とすることが、電流の集中を防ぐ上で有効である。なお、５μｍとした理由は、バンプ４に生じる表皮効果を考慮している。具体的には、Ｓｎにおいて、周波数１ＧＨｚの交流電流が流れた場合の表皮効果を参照している。電流の周波数としては、バンプ４に流れる電流の増減に基づいて求められる。半導体チップ１のバリアメタル２０に対して、ＥＭの弊害が最も顕著に現れるのは、電源電位用のバンプである。なぜなら、電源電位用のバンプにおいては、半導体装置の動作時に、半導体チップ１に動作電力を供給するために、常に半導体チップ１から配線基板２へ向かって電子が流れるためである。電源電位用バンプに流れる電流の周波数は、半導体チップ内部回路の動作周波数とほぼ等しくなる。特に、半導体チップ内部回路の中でも、消費電力の大きい出力バッファやＣＰＵ回路の動作に応じて消費電力が大きく増減する。本実施の形態においては、バンプ４に流れる電流の周波数を、前述の通り１ＧＨｚとした場合の表皮効果について考慮する。   FIG. 3 is a plan view of the first opening 15 and the insulating film 16 as viewed in the thickness direction of the first insulating film 13. A circular first opening 15 is formed in the first insulating film 13. The diameter of the first opening 15 can be set to 50 μm, for example. An insulating film 16 is provided in the first opening 15. The outer shape of the insulating film 16 may be a circle having a diameter of about 2 μm, for example. A boundary line 24 indicated by a broken line in FIG. 3 is at a distance of 5 μm from the outer periphery of the first opening 15. The insulating film 16 is intensively provided in a region where the distance from the outer periphery to the center of the first opening 15 is about 5 μm. That is, the insulating film 16 is provided more on the outer peripheral side of the first opening 15 than on the center side of the first opening 15. In the first embodiment, the insulating film 16 is not provided in a region 5 μm or more from the outer periphery of the first opening 15. Although the insulating film 16 can be provided in a region 5 μm or more from the outer periphery, a region having a lower density of the insulating film 16 than the outer region is provided in at least the inner region. Such a structure is effective in preventing current concentration. The reason why the thickness is 5 μm is that the skin effect generated on the bump 4 is taken into consideration. Specifically, the skin effect when an alternating current with a frequency of 1 GHz flows in Sn is referred to. The frequency of the current is obtained based on the increase or decrease of the current flowing through the bump 4. It is a bump for the power supply potential that the EM effect is most prominent with respect to the barrier metal 20 of the semiconductor chip 1. This is because, in the power supply potential bump, electrons always flow from the semiconductor chip 1 toward the wiring substrate 2 in order to supply operating power to the semiconductor chip 1 during operation of the semiconductor device. The frequency of the current flowing through the power supply potential bump is substantially equal to the operating frequency of the internal circuit of the semiconductor chip. In particular, among the internal circuits of the semiconductor chip, the power consumption greatly increases / decreases depending on the operation of the output buffer and CPU circuit that consumes a large amount of power. In the present embodiment, the skin effect when the frequency of the current flowing through the bump 4 is 1 GHz as described above is considered.

より好ましくは、バンプに対して表皮効果が生じる領域になるべく均一に、絶縁膜１６を設ける。表皮効果は、高周波電流が流れている金属の表面から、特定の深さまでの領域に、電流が集中する現象である。この深さは、表皮深さと呼ばれている（以下、説明のために表皮深さをδと示す）。表皮深さδは、電流が表面電流の１／ｅ（約０．３７）になる深さであり、下記の式（１）により算出することができる。

δ＝（２ρ／ωμ）１／２ ・・・（１）

δは表皮深さ、ρは導電体の電気抵抗、ωは電流の角周波数＝２π×周波数、μは導電体の絶対透磁率である。本実施の形態では、バンプの材料として、Ｐｂフリー半田を用いている。Ｐｂフリー半田の成分は、一般的にすず（Ｓｎ）の比率が非常に大きい。従って、バンプにおける表皮効果は、Ｓｎのバルクに対しての表皮効果と、ほぼ同程度となる。例えば、周波数を１[ＧＨｚ]とすると、バンプの表皮深さδは、約５．３１μｍと算出される。この値に対応して、表皮深さδよりも、絶縁膜１６の寸法を小さくすることが出来る。これにより、表皮効果による電流の集中を、効果的に緩和できる。また、表皮深さが算出できれば、表皮効果が生じる領域を特定できる。すなわち、図３における境界線２４が得られる。従って、この領域に対応させるように、絶縁膜１６を形成することができる。 More preferably, the insulating film 16 is provided as uniformly as possible in the region where the skin effect occurs on the bump. The skin effect is a phenomenon in which current concentrates in a region from a metal surface where high-frequency current flows to a specific depth. This depth is called the skin depth (hereinafter, the skin depth is indicated as δ for the sake of explanation). The skin depth δ is a depth at which the current becomes 1 / e (about 0.37) of the surface current, and can be calculated by the following equation (1).

δ = (2ρ / ωμ) 1/2 (1)

δ is the skin depth, ρ is the electrical resistance of the conductor, ω is the angular frequency of the current = 2π × frequency, and μ is the absolute permeability of the conductor. In the present embodiment, Pb-free solder is used as a bump material. The component of Pb-free solder generally has a very large tin (Sn) ratio. Therefore, the skin effect on the bump is almost the same as the skin effect on the bulk of Sn. For example, if the frequency is 1 [GHz], the skin depth δ of the bump is calculated to be about 5.31 μm. Corresponding to this value, the dimension of the insulating film 16 can be made smaller than the skin depth δ. Thereby, the current concentration due to the skin effect can be effectively alleviated. Further, if the skin depth can be calculated, a region where the skin effect occurs can be specified. That is, the boundary line 24 in FIG. 3 is obtained. Therefore, the insulating film 16 can be formed so as to correspond to this region.

一般的に、直流電流は、電気抵抗が低い経路に集中して流れる。例えば、導電体内で、二つの点を結ぶ経路が複数ある場合、経路の距離が長くなるほど、電気抵抗は高くなる。従って、最も距離の短い経路に電流が集中する。配線からバンプへ電子が流れ込む場合も、電子は、最短距離を流れる。従って、電子が進んでくる方向から見て、最も近くにある、バンプ表面と配線の接合箇所に電流が集中する。また、高周波電流が流れると、表皮効果によって、バンプの表面に電流が集中する。即ち、電子は、バンプの表面側を集中的に移動する。このように、配線を流れてくる電子が最短距離を通るような経路と、バンプ表面を通るような経路とにおいて、集中的に電子が流れる。その結果、バンプの表面側ほど、電流密度が大きい。   In general, direct current flows in a concentrated manner in a path with low electrical resistance. For example, when there are a plurality of paths connecting two points in the conductor, the electrical resistance increases as the distance between the paths increases. Therefore, current concentrates on the path with the shortest distance. Even when electrons flow from the wiring to the bumps, the electrons flow through the shortest distance. Therefore, the current concentrates on the bump surface and the wiring junction that are closest to each other when viewed from the direction in which electrons travel. When a high-frequency current flows, the current concentrates on the surface of the bump due to the skin effect. That is, electrons move intensively on the surface side of the bump. In this way, electrons flow intensively in a route in which electrons flowing through the wiring pass through the shortest distance and a route in which the electrons pass through the bump surface. As a result, the current density is higher on the surface side of the bump.

ＥＭは、電子が移動する方向へ、金属原子が移動する現象である。バリアメタルを有する半導体装置では、配線を流れてきた電子が、バリアメタルを通過して、バンプへ到達する。従って、ＥＭも、この様な流れで起きる。バリアメタルは、一般的に、ＥＭを起こしにくい（ＥＭ耐性が高い）材料を用いて形成されている。しかし、バリアメタルの一部に電流が集中すると、ＥＭの進行がその部分で急速に進む。そして、バリアメタルの一部が貫通したり、クラックが入ったりして、微小な空隙が生じてしまう。バリアメタルが破損すると、その破損位置で、バリアメタルの下層にある配線のＥＭが急速に進む。例えば、配線に、ＡｌやＣｕを主要な材料とする配線などのＥＭを起こしやすい（ＥＭ耐性の低い）材料を用いると、容易に断線にいたる。   EM is a phenomenon in which metal atoms move in the direction in which electrons move. In a semiconductor device having a barrier metal, electrons flowing through the wiring pass through the barrier metal and reach the bumps. Therefore, EM also occurs in such a flow. The barrier metal is generally formed using a material that does not easily cause EM (high EM resistance). However, when the current concentrates on a part of the barrier metal, the EM progresses rapidly at that part. And a part of barrier metal penetrates or a crack enters, and a minute gap is generated. When the barrier metal is broken, the EM of the wiring under the barrier metal rapidly proceeds at the broken position. For example, if a material that easily causes EM (low EM resistance) such as a wiring mainly made of Al or Cu is used for the wiring, the wiring easily breaks.

従来の半導体装置の構造では、バンプ、バリアメタルおよびその下層の電極層は、単純な積層構造であった（例えば、特許文献６参照）。即ち、バンプ周辺部の電流分布は、上記に説明したように、バンプの表面側に集中していた。一方、特許文献１〜４、および特許文献７〜８では、バンプ、バリアメタルおよび電極層が、単純な積層構造ではない。熱膨張に伴う半田接合部の損傷や、製造方法の改善などの目的から、バンプと配線との間に、空孔や絶縁膜、凹凸などが形成されている。これらの構造によれば、通常の単純な積層構造と比較して、電流の分布に若干の相違が生じる可能性がある。しかしながら、特許文献１〜４、および特許文献７〜８においても、電流がバンプ表面側に集中することについての対策がなされていない。具体的には、バンプ表面側における電流の集中に対しての対策や、表皮効果に対する対策が、なんら講じられていなかった。   In the structure of the conventional semiconductor device, the bump, the barrier metal, and the underlying electrode layer have a simple laminated structure (see, for example, Patent Document 6). That is, the current distribution around the bumps is concentrated on the surface side of the bumps as described above. On the other hand, in Patent Documents 1 to 4 and Patent Documents 7 to 8, the bump, the barrier metal, and the electrode layer are not a simple laminated structure. For the purpose of damage to the solder joint part due to thermal expansion and improvement of the manufacturing method, holes, insulating films, irregularities, and the like are formed between the bump and the wiring. According to these structures, there is a possibility that a slight difference occurs in the current distribution as compared with a normal simple laminated structure. However, Patent Documents 1 to 4 and Patent Documents 7 to 8 do not take measures against current concentration on the bump surface side. Specifically, no measures were taken against current concentration on the bump surface side or the skin effect.

本発明者は、このような電流の集中をなくすことにより、局所的なＥＭの進行を避けることができることに着目した。即ち、局所的に集中していた電流を分散させることにより、ＥＭによる断線の恐れを、抑制することができる。従来は、供給される電流のほとんどが、バンプ表面側に集中して流れていた。従って、電流の分布に大きなばらつきがあった。電流が集中して流れる所では、ＥＭの進行が速く、断線にいたる可能性が大きい。一方、電流が集中しないバンプ中心側では、ＥＭの進行も遅い。よって、本発明者は、電流を分散させることにより、ＥＭの進行速度のばらつきを緩和することができると考え、本発明に至った。   The inventor of the present invention has focused on the fact that local EM progression can be avoided by eliminating such current concentration. That is, the possibility of disconnection due to EM can be suppressed by dispersing locally concentrated current. Conventionally, most of the supplied current is concentrated on the bump surface side. Therefore, there was a large variation in the current distribution. Where the current flows in a concentrated manner, the EM progresses quickly, and there is a high possibility of disconnection. On the other hand, the progress of EM is slow on the bump center side where current is not concentrated. Therefore, the present inventor considered that the dispersion of the EM traveling speed can be reduced by dispersing the current, and the present invention has been achieved.

このため、本実施の形態における半導体装置Ａは、電流の集中を緩和するために、第一の開口１５の中に絶縁膜１６を備える。実施の形態１では、直径が２μｍ程度の絶縁膜１６が、第一の開口１５の外周から５μｍ程度内側までの領域に、形成されている。絶縁膜１６を設けることによって、この部分の抵抗値が高くなるので、第一の開口１５の外周側において、電流を流れにくくすることができる。即ち、第一の開口１５の外側を高抵抗にし、第一の開口１５の中心側とのインピーダンスの差を小さくする。具体的には、第二の配線１４の内部において、第一の配線１１から第二の配線１４へ向かう方向における、第一の開口１５の外周側の電気抵抗が、第一の開口１５の中心側の電気抵抗よりも、大きくなる構造とする。これにより、従来、バンプ４表面側に流れていた電流が、バンプ４の中央側へと分散される。即ち、第二の配線１４およびバリアメタル２０を流れる電流が、バンプ４の中心側に分散される。絶縁膜１６の直径、および形成位置は、バンプ４に生じる表皮効果に対応して決められることが望ましい。   For this reason, the semiconductor device A in the present embodiment includes the insulating film 16 in the first opening 15 in order to alleviate current concentration. In the first embodiment, the insulating film 16 having a diameter of about 2 μm is formed in a region from the outer periphery of the first opening 15 to the inside of about 5 μm. Providing the insulating film 16 increases the resistance value of this portion, so that it is possible to make it difficult for current to flow on the outer peripheral side of the first opening 15. That is, the outside of the first opening 15 is made high resistance, and the difference in impedance from the center side of the first opening 15 is reduced. Specifically, the electric resistance on the outer peripheral side of the first opening 15 in the direction from the first wiring 11 to the second wiring 14 in the second wiring 14 is the center of the first opening 15. The structure is larger than the electrical resistance on the side. As a result, the current that has conventionally flowed to the surface side of the bump 4 is distributed to the center side of the bump 4. That is, the current flowing through the second wiring 14 and the barrier metal 20 is distributed to the center side of the bump 4. It is desirable that the diameter and formation position of the insulating film 16 are determined in accordance with the skin effect generated in the bump 4.

半導体装置Ａの製造方法の一例を、以下、説明する。シリコンチップに集積回路を形成し、半導体チップ１を形成する方法については、多くの文献が開示されているため、記載しない。半導体チップ１内部の第一の配線１１上に、第一の絶縁膜１３を、例えばＣＶＤ法などを用いて形成する。その後、フォトリソグラフィを行い、第一の開口１５を形成する。この時、絶縁膜１６を所定の位置に残すように、エッチングを行う。例えば、第一の開口１５の外周から５μｍ程度までの領域に、直径２μｍ程度の円形を有する絶縁膜１６を複数個残す。この場合には、第一の絶縁膜１３と絶縁膜１６とが、同じ材料で形成される。しかし、例えば、次のような方法も可能である。まず、第一の開口１５を形成した後で、再度ＣＶＤ法などを用いて、第一の開口１５内に、高抵抗の材料からなる絶縁層を形成する。その後、フォトリソグラフィを行い、絶縁膜１６を形成することができる。   An example of a method for manufacturing the semiconductor device A will be described below. A method of forming an integrated circuit on a silicon chip and forming the semiconductor chip 1 is not described because many documents are disclosed. A first insulating film 13 is formed on the first wiring 11 inside the semiconductor chip 1 by using, for example, a CVD method. Thereafter, photolithography is performed to form the first opening 15. At this time, etching is performed so as to leave the insulating film 16 in a predetermined position. For example, a plurality of insulating films 16 having a circular shape with a diameter of about 2 μm are left in a region from the outer periphery of the first opening 15 to about 5 μm. In this case, the first insulating film 13 and the insulating film 16 are formed of the same material. However, for example, the following method is also possible. First, after forming the first opening 15, an insulating layer made of a high-resistance material is formed in the first opening 15 again using the CVD method or the like. Thereafter, the insulating film 16 can be formed by performing photolithography.

その後、第二の配線１４を、例えばスパッタ法によって形成する。次に、パッシベーション層１７を、ＣＶＤ法などで形成する。次いで、第二の絶縁膜１９としてのポリイミドを写真製版で形成し、熱処理して硬化させる。その後、レジスト塗布、エッチングを行い、パッシベーション層１７と第二の絶縁膜１９を貫通する第二の開口１８を形成する。次いで、第二の開口１８に対応させて、例えばスパッタ膜を給電膜とした電解めっき法を用いて、バリアメタル２０を形成する。具体的には、第二の開口１８から露出している第二の配線１４上を含むウエハ全面に、スパッタ法によりＴｉ層２１、Ｃｕ層２２を形成する。次に、Ｃｕ層２２上にレジスト膜を設ける。次いで、このレジスト膜に、Ｎｉ層２３を形成する領域に対応した開口を形成する。形成したレジスト膜の開口の内部に、Ｔｉ膜２１およびＣｕ膜２２を給電膜とした電解めっき法により、Ｎｉ層２３を形成する。Ｎｉ層２３の厚さは、本実施の形態においては３μｍである。Ｎｉ層２３をあまり厚くすると、Ｎｉ層２３が有する内部応力が大きくなり、不具合の原因になる可能性がある。そのため、Ｎｉ層２３の厚さを、５μｍ以下にするのが好ましい。続いて、レジスト膜を残した状態で、レジスト開口内部のバリアメタル２０の上に、半田めっき層を、例えばめっき法などにより形成する。その後、レジスト膜を除去し、Ｔｉ層２１とＣｕ層２２のエッチングを行う。次いで、リフローを行い、バンプ４が形成される。バリアメタル２０の形成方法や、バンプ４の形成方法はこれらの方法に限られるものではなく、例えば、半田ペーストの印刷及びリフローにより、バンプ４を形成することもできる。   Thereafter, the second wiring 14 is formed by sputtering, for example. Next, the passivation layer 17 is formed by a CVD method or the like. Next, polyimide as the second insulating film 19 is formed by photolithography and cured by heat treatment. Thereafter, resist coating and etching are performed to form a second opening 18 that penetrates the passivation layer 17 and the second insulating film 19. Next, the barrier metal 20 is formed in correspondence with the second opening 18 by using, for example, an electrolytic plating method using a sputtered film as a power supply film. Specifically, a Ti layer 21 and a Cu layer 22 are formed on the entire surface of the wafer including the second wiring 14 exposed from the second opening 18 by sputtering. Next, a resist film is provided on the Cu layer 22. Next, an opening corresponding to a region where the Ni layer 23 is formed is formed in the resist film. An Ni layer 23 is formed inside the opening of the formed resist film by electrolytic plating using the Ti film 21 and the Cu film 22 as a power feeding film. The thickness of the Ni layer 23 is 3 μm in the present embodiment. If the Ni layer 23 is made too thick, the internal stress of the Ni layer 23 increases, which may cause a problem. Therefore, the thickness of the Ni layer 23 is preferably 5 μm or less. Subsequently, with the resist film remaining, a solder plating layer is formed on the barrier metal 20 inside the resist opening by, for example, a plating method. Thereafter, the resist film is removed, and the Ti layer 21 and the Cu layer 22 are etched. Next, reflow is performed to form the bumps 4. The formation method of the barrier metal 20 and the formation method of the bumps 4 are not limited to these methods. For example, the bumps 4 can be formed by printing and reflowing solder paste.

上記のように形成した、バンプ４を有する半導体チップ１を、基板２に取り付ける。具体的には、基板側の配線の上にバンプ４が載置されるようにした状態で、熱処理（リフロー）を行う。その結果、半導体チップ１と基板２を接続する、接合部３が形成される。   The semiconductor chip 1 having the bumps 4 formed as described above is attached to the substrate 2. Specifically, heat treatment (reflow) is performed in a state where the bumps 4 are placed on the wiring on the substrate side. As a result, the junction 3 that connects the semiconductor chip 1 and the substrate 2 is formed.

上記説明した半導体装置Ａでは、次のような効果が得られる。   In the semiconductor device A described above, the following effects can be obtained.

バンプ４表面側に集中していた電流を分散することにより、バンプ４表面側の電流量を抑制することができる。具体的には、バンプ４の表面側の電流密度を、低下させることができる。そのため、バンプ４近傍における、ＥＭの進行速度を、従来に比べて、同等もしくは遅くすることができる。これにより、配線が断線に至るまでの時間を、確保することができる。即ち、半導体装置Ａの寿命を、従来に比べて同等、もしくは従来よりも長くすることができる。よって、信頼性の向上を図ることができる。   By dispersing the current concentrated on the surface of the bump 4, the amount of current on the surface of the bump 4 can be suppressed. Specifically, the current density on the surface side of the bump 4 can be reduced. Therefore, the traveling speed of the EM in the vicinity of the bump 4 can be made equal or slower than the conventional one. Thereby, the time until the wiring is disconnected can be secured. That is, the lifetime of the semiconductor device A can be made equal to or longer than that of the conventional device. Thus, reliability can be improved.

また、本発明者は、バンプ４に対して電流を分散して供給することにより、次に述べる効果があることを見出した。従来、バリアメタルとバンプの境界領域には、合金層が生じていた。この合金層は、半導体装置の製造プロセスにおけるリフロー時に、バリアメタルがバンプ側へ熱拡散することによって、生じるものと予想されている。   Further, the present inventor has found that supplying the current to the bump 4 in a distributed manner has the following effects. Conventionally, an alloy layer has been formed in the boundary region between the barrier metal and the bump. This alloy layer is expected to be generated by thermal diffusion of the barrier metal to the bump side during reflow in the manufacturing process of the semiconductor device.

図４は、接合部３の周辺の断面図であり、半導体装置Ａにおいて、ＥＭが進行する様子を示している。半導体チップ１、基板２、バリアメタル２０およびバンプ４以外については、省略して示している。また、簡易的に、バンプ４の中心から右半分のみを示している。図４（ａ）から、ＥＭが進むにつれて、図４（ｂ）、図４（ｃ）と合金層２５が成長している。半導体装置Ａでは、バンプ４に対して電流が分散して供給されるため、バリアメタル２０のＥＭがほぼ均一に進む。それに伴い、合金層２５がほぼ均一に成長する。合金層２５が均一に成長すると、バリアメタル２０とともに、合金層２５が第二の配線１４のＥＭを抑制する。それによって、配線が断線に至るまでの時間を、長くすることができる。従って、半導体装置Ａの寿命を長くすることができ、信頼性の向上を図ることができる。   FIG. 4 is a cross-sectional view of the periphery of the joint 3 and shows how the EM proceeds in the semiconductor device A. FIG. The parts other than the semiconductor chip 1, the substrate 2, the barrier metal 20, and the bumps 4 are omitted. For simplicity, only the right half from the center of the bump 4 is shown. From FIG. 4A, as EM progresses, the alloy layer 25 grows as shown in FIG. 4B and FIG. 4C. In the semiconductor device A, since the current is distributed and supplied to the bumps 4, the EM of the barrier metal 20 proceeds substantially uniformly. Accordingly, the alloy layer 25 grows almost uniformly. When the alloy layer 25 grows uniformly, the alloy layer 25 together with the barrier metal 20 suppresses EM of the second wiring 14. Thereby, the time until the wiring is disconnected can be lengthened. Therefore, the life of the semiconductor device A can be extended and the reliability can be improved.

なお、絶縁膜１６の直径、および第一の開口１５内の絶縁膜１６の配置位置などは、実施の形態１に示した例に限られるものではない。例えば、下記に述べるような変形が可能である。   Note that the diameter of the insulating film 16 and the arrangement position of the insulating film 16 in the first opening 15 are not limited to the example shown in the first embodiment. For example, the following modifications are possible.

例えば、直径２μｍの絶縁膜１６を、２μｍの間隔で、第一の開口１５の外周から３列ほど形成することが出来る。この場合には、第一の開口１５の外周から、約１２μｍの領域まで、絶縁膜１６が形成される。また、例えば、大きさの異なる複数種類の絶縁膜１６を、第一の開口１５の中に形成することが出来る。例えば、絶縁膜１６と、絶縁膜１６よりも外形の大きな絶縁膜を、第一の開口１５へ形成することができる。この場合には、中央側には絶縁膜１６を、外周側には絶縁膜１６よりも外形の大きな絶縁膜を形成することが出来る。これにより、中央側では抵抗が低く、外周側には抵抗が高い状態とすることができる。好ましくは、表皮深さδを境界に、それぞれの絶縁膜を形成する。即ち、外周からの距離がδμｍの位置を境界として、中心側には絶縁膜１６、外周側には絶縁膜１６よりも外形の大きな絶縁膜を形成することが出来る。   For example, the insulating films 16 having a diameter of 2 μm can be formed in about 3 rows from the outer periphery of the first opening 15 at intervals of 2 μm. In this case, the insulating film 16 is formed from the outer periphery of the first opening 15 to a region of about 12 μm. Also, for example, a plurality of types of insulating films 16 having different sizes can be formed in the first opening 15. For example, the insulating film 16 and an insulating film having a larger outer shape than the insulating film 16 can be formed in the first opening 15. In this case, an insulating film 16 can be formed on the center side, and an insulating film having a larger outer shape than the insulating film 16 can be formed on the outer peripheral side. As a result, the resistance can be made low on the center side and high on the outer peripheral side. Preferably, each insulating film is formed with the skin depth δ as a boundary. That is, the insulating film 16 can be formed on the center side and the insulating film having an outer shape larger than that of the insulating film 16 can be formed on the outer peripheral side with the position at a distance of δ μm from the outer periphery as a boundary.

また、実施の形態１では第一の開口１５を円形としたが、例えば、多角形状の開口を設けることができる。半導体装置の配線パターンを設計する際に、例えば、配線の向きを４５°を基準に変化させる場合がある。このような場合には、開口を多角形にし、隣り合う辺が、配線の角度に合わせて方向を変えるような構造とする。例えば、正八角形の開口を設ける。これにより、配線と開口の辺とが平行になる。よって、配線と開口とを近づけて設計することができ、配線スペースを有効に活用することができる。例えば、図５に示すような、正八角形の開口２６を設けることができる。そして、絶縁膜１６を、境界線２７の外側に形成することが出来る。一方、電流分散を行うためには、電流の集中を避けるために、開口が円形であることが好ましい。これは、多角形の開口では、頂点側に電流が集中しやすくなるためである。従って、開口の形状については、状況に応じ、適宜選択することが好ましい。   In the first embodiment, the first opening 15 is circular. For example, a polygonal opening can be provided. When designing a wiring pattern of a semiconductor device, for example, the direction of the wiring may be changed with 45 ° as a reference. In such a case, the opening is formed in a polygonal shape, and adjacent sides change in direction according to the angle of the wiring. For example, a regular octagonal opening is provided. Thereby, the wiring and the side of the opening become parallel. Therefore, the wiring and the opening can be designed close to each other, and the wiring space can be used effectively. For example, a regular octagonal opening 26 as shown in FIG. 5 can be provided. Then, the insulating film 16 can be formed outside the boundary line 27. On the other hand, in order to perform current dispersion, it is preferable that the opening is circular in order to avoid current concentration. This is because the current tends to concentrate on the apex side in the polygonal opening. Therefore, the shape of the opening is preferably selected as appropriate according to the situation.

また、設計の際にＣＡＤを用いる場合、円形のパターンを多数用いると、データの増大に繋がり、好ましくない。これに対し、多角形のパターンは、円形のパターンに比べてデータ量が小さい。従って、八角形などの多角形を用いることで、データの増大を避けることができる。また、実施の形態１では、絶縁膜１６を円形としたが、これに限られるものではない。製造を容易にするなどの観点から、例えば、八角形などの多角形としても良い。   Further, when using CAD at the time of designing, using a large number of circular patterns leads to an increase in data, which is not preferable. On the other hand, the data amount of the polygonal pattern is smaller than that of the circular pattern. Therefore, an increase in data can be avoided by using a polygon such as an octagon. In the first embodiment, the insulating film 16 is circular. However, the present invention is not limited to this. From the viewpoint of facilitating production, for example, a polygon such as an octagon may be used.

また、本発明は、Ｐｂフリー半田により形成されたバンプを有する半導体装置に対し、効果的に、ＥＭの影響を抑制することができる。従来、バンプの材料として、Ｐｂ−Ｓｎ共晶半田（以下、共晶半田と称す）や、Ｐｂを多く含む高鉛半田が用いられてきた。共晶半田は、例えば、Ｐｂを約３７％と、Ｓｎを約６３％含んでいる。高鉛半田は、例えば、Ｓｎを約５％、Ｐｂを約９５％含んでいる。   In addition, the present invention can effectively suppress the influence of EM on a semiconductor device having bumps formed of Pb-free solder. Conventionally, Pb—Sn eutectic solder (hereinafter referred to as eutectic solder) or high lead solder containing a large amount of Pb has been used as a material for the bump. The eutectic solder contains, for example, about 37% Pb and about 63% Sn. The high lead solder contains, for example, about 5% Sn and about 95% Pb.

一般的に、金属原子の種類ごとに、ＥＭの起こり易さを表す指標が与えられている。これによると、Ｐｂ＞Ｓｎ＞Ａｌ＞Ｃｕ＞Ｎｉの順に、ＥＭが起こりやすい。即ち、Ｐｂ原子はＳｎ原子よりもＥＭを起こしやすい。従って、半導体装置を駆動させると、Ｐｂ原子が優先的にＥＭを起こす。一方、Ｃｕ原子やＮｉ原子は、Ｐｂ原子やＳｎ原子と比較して、ＥＭが起きにくい。よって、バンプの内部の、ＥＭによるＰｂ原子の移動が優先的に進行する。Ｓｎ原子もＥＭを起こすが、Ｐｂ原子が優先的にＥＭを起こすため、Ｐｂ原子が一方向に偏る。Ｐｂ原子がバンプ内部で一方向に偏ると、Ｓｎ原子はその反動で、逆方向へ押しやられる。このとき、Ｐｂ原子の移動の方向と逆の方向に、Ｓｎ原子が見かけ上移動する。即ち、Ｓｎ原子は、電子の移動する方向とは逆方向へ、見かけ上、移動する。この時、バリアメタルのＥＭと、Ｓｎ原子の移動との間に、斥力が生じる。従って、バリアメタルのＥＭ進行が、抑制される効果があった。その結果、ＥＭによる断線までの時間が、ある程度確保されていた。   In general, an index indicating the likelihood of occurrence of EM is given for each type of metal atom. According to this, EM tends to occur in the order of Pb> Sn> Al> Cu> Ni. That is, Pb atoms are more likely to cause EM than Sn atoms. Therefore, when the semiconductor device is driven, Pb atoms preferentially cause EM. On the other hand, Cu atoms and Ni atoms are less likely to cause EM than Pb atoms and Sn atoms. Therefore, movement of Pb atoms by EM in the bumps preferentially proceeds. Sn atoms also cause EM, but Pb atoms preferentially cause EM, so that Pb atoms are biased in one direction. When the Pb atom is biased in one direction inside the bump, the Sn atom is pushed back in the reverse direction. At this time, Sn atoms apparently move in the direction opposite to the direction of movement of Pb atoms. That is, the Sn atom apparently moves in the direction opposite to the direction in which the electrons move. At this time, repulsive force is generated between the EM of the barrier metal and the movement of Sn atoms. Therefore, there is an effect that the EM progress of the barrier metal is suppressed. As a result, the time until disconnection by EM was secured to some extent.

しかし、Ｐｂフリー半田では、このような力が働かない。Ｐｂフリー半田とは、鉛が含まれていないか、または環境負荷が少ない程度の鉛しか含まれていない半田である。一例として、Ｐｂ含有量が０．１％以下の、Ｐｂフリー半田がある。このようなＰｂフリー半田では、上述したようなＳｎ原子の見かけ上の移動が、殆ど生じない。従って、バリアメタルのＥＭを抑制する効果が、殆ど得られない。よって、共晶半田や高鉛半田の場合と比べて、ＥＭが早期に進行して、配線の断線が生じる可能性が大きい。   However, such a force does not work with Pb-free solder. Pb-free solder is solder that does not contain lead or contains only lead that has a low environmental impact. As an example, there is Pb-free solder having a Pb content of 0.1% or less. In such Pb-free solder, the apparent movement of Sn atoms as described above hardly occurs. Therefore, the effect of suppressing the EM of the barrier metal is hardly obtained. Therefore, compared with the case of eutectic solder or high lead solder, EM progresses at an early stage, and there is a high possibility that the wiring is disconnected.

図６は、本発明者が測定した、半導体装置の故障時間解析の結果である。共晶半田をバンプ材料とした半導体装置、およびＰｂフリー半田をバンプ材料として使用した半導体装置について、それぞれＨＴＯＬ(Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｐｅｒａｔｉｎｇ Ｌｉｆｅ)試験を行ったものである。横軸が電流密度、縦軸が故障時間（ＴＴＦ：Ｔｉｍｅ ｔｏ Ｆａｉｌｕｒｅ）である。各々のサンプルについて、抵抗値が、初期の通電状態に比べて１０％上昇するまでの時間を、ＴＴＦ１０％としている。このＴＴＦ１０％の値を、信頼性の指標としている。   FIG. 6 shows the result of failure time analysis of the semiconductor device measured by the present inventors. A HTOL (High Temperature Operating Life) test was performed on a semiconductor device using eutectic solder as a bump material and a semiconductor device using Pb-free solder as a bump material. The horizontal axis represents current density, and the vertical axis represents failure time (TTF: Time to Failure). For each sample, the time until the resistance value increases by 10% compared to the initial energized state is defined as TTF 10%. The value of 10% TTF is used as an index of reliability.

図６では、ひし形（◇）、三角形（△）、円（○）の三種類の測定点がプロットされている。◇は、共晶半田を用いたバンプを有する半導体装置（以下、共晶半田サンプルと称す）における、１３０℃環境での測定点である。△は、共晶半田サンプルにおける１４５℃環境での測定点である。なお、共晶半田サンプルについては、どちらの温度のサンプルも、Ｐｂを３７％含有している。○は、１５０℃環境でのＰｂフリー半田を用いたバンプを有する半導体装置（以下、Ｐｂフリー半田サンプルと称す）の測定点である。共晶半田サンプルの測定点に比べて、Ｐｂフリー半田サンプルの測定値は、ばらつきが大きい。例えば、電流密度Ｊが１４０００（Ａ／ｃｍ２）の時には、共晶半田サンプルにおける測定値の標準偏差σ１が、６０（ｈｒ）である。これに対し、Ｐｂフリー半田サンプルにおける測定値の標準偏差σ２は、１０６０（ｈｒ）である。このように、σ２は、σ１よりも、約１８倍大きい。 In FIG. 6, three types of measurement points, rhombus (◇), triangle (Δ), and circle (◯), are plotted. The symbol ◇ indicates a measurement point in a 130 ° C. environment in a semiconductor device having bumps using eutectic solder (hereinafter referred to as a eutectic solder sample). Δ is a measurement point in a 145 ° C. environment in a eutectic solder sample. As for the eutectic solder sample, the sample at either temperature contains 37% Pb. ○ is a measurement point of a semiconductor device having a bump using Pb-free solder in an environment of 150 ° C. (hereinafter referred to as a Pb-free solder sample). Compared with the measurement point of the eutectic solder sample, the measurement value of the Pb-free solder sample has a large variation. For example, when the current density J is 14000 (A / cm 2 ), the standard deviation σ 1 of the measured value in the eutectic solder sample is 60 (hr). On the other hand, the standard deviation σ 2 of the measured value in the Pb-free solder sample is 1060 (hr). Thus, σ 2 is about 18 times larger than σ 1 .

一般的に、共晶半田サンプルの測定値は、電流密度の増大に伴って、故障に至るまでの時間（寿命）が短くなる。図６においても、そのような傾向が見られる。一方、Ｐｂフリー半田サンプルの測定値は、共晶半田サンプルに比べ、測定値のばらつきが大きい。そして、Ｐｂフリー半田サンプルの寿命は、共晶半田サンプルの寿命よりも、短い場合と、長い場合とがある。前述したとおり、Ｐｂフリー半田では、共晶半田よりも、ＥＭが進行しやすい。このため、Ｐｂフリー半田サンプルが、共晶半田サンプルよりも寿命が短くなるのは、ＥＭの進行が速いことが原因と考えられる。しかしながら、Ｐｂフリー半田サンプルの寿命が、共晶半田サンプルの寿命よりも、長くなる場合がある。   Generally, the measured value of a eutectic solder sample has a shorter time (life) until failure as the current density increases. Such a tendency is also seen in FIG. On the other hand, the measured value of the Pb-free solder sample has a large variation in the measured value compared to the eutectic solder sample. The life of the Pb-free solder sample may be shorter or longer than that of the eutectic solder sample. As described above, EM proceeds more easily with Pb-free solder than with eutectic solder. For this reason, the reason why the life of the Pb-free solder sample is shorter than that of the eutectic solder sample is considered to be due to the rapid progress of EM. However, the life of the Pb-free solder sample may be longer than that of the eutectic solder sample.

本発明者は、それぞれのサンプルを比較した結果、電流分散による効果が、寿命の長期化に寄与することを見出した。換言すれば、共晶半田サンプルよりも寿命が長いＰｂフリー半田サンプルでは、バンプ接合部において、電流が分散して流れていることを見出した。従って、電流の集中を避けるような構造により、Ｐｂフリー半田を用いたバンプを有する半導体装置の寿命を、共晶半田を用いたバンプを有する半導体装置の寿命に比べて、同等以上にすることができる。一方、電流分散の効果が得られないと、Ｐｂフリー半田を用いた半導体装置では、共晶半田を用いた半導体装置よりも、寿命が短くなってしまう可能性がある。このように、本発明は、Ｐｂフリー半田によって形成されたバンプを有する半導体装置に対して、更に効果的といえる。なお、接合部は、半導体チップ側接合部と、基板側接合部との二箇所に大別できる。本実施の形態では、半導体装置Ａを、チップ側接合部で電流分散の効果が得られるような構造とした。   As a result of comparing the respective samples, the present inventor has found that the effect of current dispersion contributes to the extension of the lifetime. In other words, it was found that in the Pb-free solder sample having a longer lifetime than the eutectic solder sample, the current flows in a distributed manner at the bump joint. Therefore, the lifetime of a semiconductor device having bumps using Pb-free solder can be made equal to or longer than the lifetime of a semiconductor device having bumps using eutectic solder by a structure that avoids current concentration. it can. On the other hand, if the effect of current dispersion cannot be obtained, the lifetime of a semiconductor device using Pb-free solder may be shorter than that of a semiconductor device using eutectic solder. Thus, the present invention can be said to be more effective for a semiconductor device having bumps formed of Pb-free solder. In addition, a junction part can be divided roughly into two places, a semiconductor chip side junction part, and a board | substrate side junction part. In the present embodiment, the semiconductor device A has a structure in which an effect of current dispersion can be obtained at the chip side junction.

また、本発明は、電源電位バンプなどに対して好適である。電源電位バンプでは、電子が、半導体チップ１側からバンプ４側へと移動する。即ち、半導体チップ１の第二の配線１４から、バンプ４側へと、電子が移動する。従って、ＥＭの方向も、第二の配線１４からバンプ４側へと向かう方向となる。また、半導体チップ１には、複数の接合部３が備えられる。この中で、電源電位バンプおよびＧＮＤ電位バンプでは、他のバンプに比べて、流れる電流量が多い。従って、更に、本発明の効果が期待できる。   The present invention is also suitable for power supply potential bumps. In the power supply potential bump, electrons move from the semiconductor chip 1 side to the bump 4 side. That is, electrons move from the second wiring 14 of the semiconductor chip 1 to the bump 4 side. Accordingly, the direction of EM is also a direction from the second wiring 14 toward the bump 4 side. Further, the semiconductor chip 1 is provided with a plurality of joints 3. Among these, the power supply potential bump and the GND potential bump have a larger amount of current flowing than the other bumps. Therefore, the effect of the present invention can be further expected.

また、近年では、半導体装置の小型化に伴い、バンプを形成するピッチを狭くする（以下、狭ピッチ化と称す）ことが要求されている。本発明は、狭ピッチ化された半導体装置に対して、好適である。例えば、２００μｍ程度であったピッチを、１００μｍ程度に狭める場合がある。それに伴い、バンプの直径を、１００μｍ程度から５０μｍ程度へ縮小する必要がある。バンプの直径が半分になると、断面積が４分の１程度になる。また、体積は８分の１程度になる。電流密度は、流れる電流が一定であれば、面積に逆比例する。従って、バンプの直径が小さくなると、電流密度が増大する。ＥＭは、電子の流れが多いほど、進行が速い。従って、バンプのサイズが小さくなると、ＥＭの進行が速くなり、早期に配線が断線する恐れがあるが、本発明を適用することにより、こうした問題が起こるのを防ぐことができる。   In recent years, with the miniaturization of semiconductor devices, it is required to narrow the pitch for forming bumps (hereinafter referred to as narrow pitch). The present invention is suitable for a semiconductor device with a narrow pitch. For example, the pitch that was about 200 μm may be narrowed to about 100 μm. Accordingly, it is necessary to reduce the bump diameter from about 100 μm to about 50 μm. When the bump diameter is halved, the cross-sectional area is about one-fourth. Further, the volume is about 1/8. The current density is inversely proportional to the area if the flowing current is constant. Therefore, the current density increases as the bump diameter decreases. EM progresses faster as the flow of electrons increases. Accordingly, when the bump size is reduced, the EM progresses faster and the wiring may be disconnected at an early stage. However, by applying the present invention, it is possible to prevent such a problem from occurring.

また、本発明は、配線にＡｌを用いた半導体装置にも好適である。例えば、第二の配線１４にＡｌを用いた場合、Ａｌは、Ｃｕなどに比べて、容易にＥＭする。また、半導体装置の消費電力が大きい場合、接合部３に流れる電流も大きくなる。例えば、消費電力が５Ｗ程度の大きさになると、接合部３でのＥＭの影響が大きくなる。その結果、断線の恐れが大きくなるが、本発明を適用することにより、こうした問題が起こるのを防ぐことができる。   The present invention is also suitable for a semiconductor device using Al for wiring. For example, when Al is used for the second wiring 14, Al is easily EM compared to Cu or the like. Further, when the power consumption of the semiconductor device is large, the current flowing through the junction 3 also increases. For example, when the power consumption is about 5 W, the influence of EM at the junction 3 increases. As a result, the risk of disconnection increases, but the application of the present invention can prevent such problems from occurring.

なお、本発明は次のように表現することができる。
配線を有する半導体チップと、
前記配線上に備えられる絶縁層と、
前記絶縁層上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記配線と前記バリアメタルとの間に備えられ前記配線と前記バンプとが対向する領域にそれぞれ開口を有する複数の絶縁層が前記配線上に積層されていて、
前記配線と前記バリアメタルは前記開口を介して電気的に接続されており、
前記配線の上に、所定の形状に加工された絶縁膜パターンが設けられており、該絶縁膜パターンを構成する個々の絶縁膜は、前記開口のうちで最も小さい径の開口のなかに備えられ、前記絶縁膜が前記開口の中心側よりも前記開口の外周側に多く備えられることを特徴とする半導体装置。
この場合には、図３における絶縁膜１６の集合を絶縁膜パターンと称す。そして、一つの絶縁膜１６が、上述した絶縁膜に対応する。 The present invention can be expressed as follows.
A semiconductor chip having wiring;
An insulating layer provided on the wiring;
A barrier metal provided on the insulating layer;
A bump provided on the barrier metal;
A plurality of insulating layers provided between the wiring and the barrier metal, each having an opening in a region where the wiring and the bump face each other, are laminated on the wiring,
The wiring and the barrier metal are electrically connected through the opening,
An insulating film pattern processed into a predetermined shape is provided on the wiring, and each insulating film constituting the insulating film pattern is provided in an opening having the smallest diameter among the openings. The semiconductor device is characterized in that the insulating film is provided more on the outer peripheral side of the opening than on the center side of the opening.
In this case, the set of insulating films 16 in FIG. 3 is referred to as an insulating film pattern. One insulating film 16 corresponds to the above-described insulating film.

（第二の実施の形態）
以下、本発明の第２の実施の形態である半導体装置Ｂについて、図面を用いて詳細に説明する。 (Second embodiment)
Hereinafter, the semiconductor device B according to the second embodiment of the present invention will be described in detail with reference to the drawings.

図７は、第一の実施の形態である半導体装置Ｂを示す断面図である。半導体装置Ｂは、半導体チップ５と、基板２、および接合部３０とを有する。半導体チップ５は、例えば集積回路素子であり、例えばシリコンチップを用いて形成される。半導体チップ５の内部には、銅などの導電性材料を用いた回路パターン（以下、配線と称す）が形成されている。この配線上に、接合部３０が形成される。そして半導体チップ５は、接合部３０を介して、基板２と接続されている。基板２は、実施の形態１と同様の構造とすることができる。   FIG. 7 is a cross-sectional view showing the semiconductor device B according to the first embodiment. The semiconductor device B includes a semiconductor chip 5, a substrate 2, and a joint portion 30. The semiconductor chip 5 is, for example, an integrated circuit element, and is formed using, for example, a silicon chip. A circuit pattern (hereinafter referred to as wiring) using a conductive material such as copper is formed inside the semiconductor chip 5. A junction 30 is formed on the wiring. The semiconductor chip 5 is connected to the substrate 2 via the joint 30. The substrate 2 can have a structure similar to that of the first embodiment.

図８は、図７の接合部３０における、半導体チップ５側周辺の断面図である。配線３１の上に、パッシベーション層３２が形成されている。パッシベーション層３２における、バンプ４と対向する領域には、複数の貫通孔３３が設けられる。貫通孔３３は、パッシベーション層３２を貫通しており、例えば、円形の形状を有する。   FIG. 8 is a cross-sectional view of the periphery of the semiconductor chip 5 side at the joint 30 in FIG. A passivation layer 32 is formed on the wiring 31. A plurality of through holes 33 are provided in a region of the passivation layer 32 that faces the bumps 4. The through hole 33 penetrates the passivation layer 32 and has, for example, a circular shape.

配線３１は、例えばＡｌを用いて形成することができる。配線３１の厚さは、例えば、０．８μｍとすることができる。パッシベーション層３２の材質は、例えば、ＳｉＮとすることができる。パッシベーション層３２の厚さは、例えば、１μｍとすることができる。なお、貫通孔３３のより詳しい構造については、後ほど述べる。   The wiring 31 can be formed using, for example, Al. The thickness of the wiring 31 can be set to 0.8 μm, for example. The material of the passivation layer 32 can be SiN, for example. The thickness of the passivation layer 32 can be set to 1 μm, for example. A more detailed structure of the through hole 33 will be described later.

パッシベーション層３２上には、絶縁層３４が形成される。絶縁層３４には、開口３５が形成される。開口３５は、バンプ４と配線３１とが対向する領域に備えられている。開口３５からは、パッシベーション層３２と、貫通孔３３が露出する。即ち、貫通孔３３が形成されている領域が、開口３５の内側に含まれている。次いで、開口３５の内部、およびその近辺に渡って、バリアメタル２０が形成される。このとき、開口３５の内側にある、貫通孔３３を介して、バリアメタル２０と配線３１とが電気的に接続される。バリアメタル２０上には、バンプ４が形成される。バンプ４は、実施の形態１と同様の構造にすることができる。   On the passivation layer 32, an insulating layer 34 is formed. An opening 35 is formed in the insulating layer 34. The opening 35 is provided in a region where the bump 4 and the wiring 31 face each other. The passivation layer 32 and the through hole 33 are exposed from the opening 35. That is, a region where the through hole 33 is formed is included inside the opening 35. Next, the barrier metal 20 is formed in the opening 35 and in the vicinity thereof. At this time, the barrier metal 20 and the wiring 31 are electrically connected through the through hole 33 inside the opening 35. Bumps 4 are formed on the barrier metal 20. The bump 4 can have the same structure as in the first embodiment.

図９は、パッシベーション層３２の厚さ方向にみた、貫通孔３３周辺の平面図である。円形の貫通孔３３が、パッシベーション層３２に形成されている。貫通孔３３は、例えば、直径が２μｍ程度の円形とすることができる。図中の破線で示した境界線４１は、バンプ４と配線３１とが対向する領域の外縁を示している。境界線４２は、外縁から中心への距離が５μｍの境界線である。貫通孔３３は、バンプ４と配線３１とが対向する領域内において、領域の中心側に多く、領域の外縁側に少なく備えられる。具体的には、境界線４２の内側の領域に、集中的に備えられている。なお、境界線４２を、境界線４１から５μｍの距離とした理由は、バンプ４に生じる表皮効果を考慮したためである。   FIG. 9 is a plan view of the periphery of the through-hole 33 as viewed in the thickness direction of the passivation layer 32. A circular through hole 33 is formed in the passivation layer 32. The through hole 33 can be, for example, a circle having a diameter of about 2 μm. A boundary line 41 indicated by a broken line in the drawing indicates an outer edge of a region where the bump 4 and the wiring 31 face each other. The boundary line 42 is a boundary line whose distance from the outer edge to the center is 5 μm. In the region where the bump 4 and the wiring 31 face each other, the through hole 33 is provided more on the center side of the region and less on the outer edge side of the region. Specifically, it is intensively provided in a region inside the boundary line 42. The reason why the boundary line 42 is set to a distance of 5 μm from the boundary line 41 is because the skin effect generated in the bump 4 is taken into consideration.

実施の形態１で述べたように、従来の半導体装置では、電流集中によるＥＭの進行について、検討されていなかった。従って、バンプの表面側に電流が集中して、バリアメタルの一部にＥＭが集中していた。これにより、回路の断線が生じる可能性があった。   As described in the first embodiment, in the conventional semiconductor device, the progress of EM due to current concentration has not been studied. Therefore, current is concentrated on the surface side of the bump, and EM is concentrated on a part of the barrier metal. As a result, the circuit may be disconnected.

電流の集中をなくすために、半導体装置Ｂは、配線３１とバリアメタル２０が、複数の貫通孔３３を介して電気的に接続されている。貫通孔３３は、境界線４２の外側には少なく、境界線４２よりも内側には多く、形成される。貫通孔３３が多く形成されると、配線３１とバリアメタル２０との間の電流経路が多くなる。逆に、貫通孔３３が少ないと、電流経路が少ない。電流経路が少ない場所では、電気抵抗が高くなる。具体的には、パッシベーション層３２の膜厚方向における、境界線４１の外周側の電気抵抗が、境界線４１の中心側の電気抵抗よりも、高くなる。従って、境界線４１の外周側と内周側との電流の差を、小さくすることができる。これにより、バンプ４表面側を流れる電流の量を抑制できる。その結果、接合部３０全体の電流量のばらつきを、緩和することができる。   In order to eliminate the concentration of current, in the semiconductor device B, the wiring 31 and the barrier metal 20 are electrically connected through a plurality of through holes 33. The through holes 33 are formed in a small number outside the boundary line 42 and many inside the boundary line 42. If many through holes 33 are formed, the current path between the wiring 31 and the barrier metal 20 increases. Conversely, when the number of through holes 33 is small, the current path is small. In places where there are few current paths, the electrical resistance increases. Specifically, the electrical resistance on the outer peripheral side of the boundary line 41 in the film thickness direction of the passivation layer 32 is higher than the electrical resistance on the center side of the boundary line 41. Therefore, the difference in current between the outer peripheral side and the inner peripheral side of the boundary line 41 can be reduced. Thereby, the amount of current flowing on the surface side of the bump 4 can be suppressed. As a result, the variation in the amount of current in the entire joint portion 30 can be reduced.

半導体装置Ｂの製造方法の一例を示す。シリコンチップに集積回路を形成し、半導体チップ５を形成する方法は、多くの文献が開示されているため記載しない。半導体チップ５内部に備えられる配線３１上に、パッシベーション層３２を、例えばＣＶＤ法などを用いて形成する。その後、フォトリソグラフィ法によって、貫通孔３３を形成する。   An example of the manufacturing method of the semiconductor device B is shown. A method of forming an integrated circuit on a silicon chip and forming a semiconductor chip 5 is not described because many documents are disclosed. A passivation layer 32 is formed on the wiring 31 provided in the semiconductor chip 5 by using, for example, a CVD method. Thereafter, the through hole 33 is formed by photolithography.

次いで、パッシベーション層３２の上に、絶縁層３４としてのポリイミドを写真製版で形成し、熱処理して硬化させる。その後、レジスト塗布、エッチングを行い、開口３５を形成する。そして、開口３５から、貫通孔３３が露出される。次いで、開口３５の上に、例えばスパッタ法を用いて、バリアメタル２０を形成する。バリアメタル２０は、例えば、実施の形態１で説明したものと、同様の構造にすることができる。続いて、バリアメタル２０の上に、バンプ４を、例えばめっきやスクリーン印刷により形成する。   Next, a polyimide as an insulating layer 34 is formed on the passivation layer 32 by photolithography and cured by heat treatment. Thereafter, resist coating and etching are performed to form the opening 35. Then, the through hole 33 is exposed from the opening 35. Next, the barrier metal 20 is formed on the opening 35 by using, for example, a sputtering method. For example, the barrier metal 20 can have the same structure as that described in the first embodiment. Subsequently, the bumps 4 are formed on the barrier metal 20 by, for example, plating or screen printing.

上記のように形成した半導体チップＢを、実施の形態１で説明した方法と同様に、基板２に接続する。その結果、接合部３０が形成される。   The semiconductor chip B formed as described above is connected to the substrate 2 similarly to the method described in the first embodiment. As a result, the joint portion 30 is formed.

上記説明した、半導体装置Ｂでは、次のような効果が得られる。   In the semiconductor device B described above, the following effects can be obtained.

実施の形態１と同様に、バンプ４表面側に集中していた電流を、分散することができる。これにより、バンプ４表面側の電流密度を低下させることができる。そのため、ＥＭの進行速度を、従来に比べて、遅くすることができる。即ち、半導体装置Ｂの寿命を長くすることができ、信頼性の向上を図ることができる。   Similar to the first embodiment, the current concentrated on the surface of the bump 4 can be dispersed. Thereby, the current density on the bump 4 surface side can be reduced. For this reason, the EM traveling speed can be reduced as compared with the conventional EM. That is, the lifetime of the semiconductor device B can be extended, and the reliability can be improved.

また、実施の形態１と同様に、バンプ４に対して、電流を分散し供給することにより、合金層がほぼ均一に成長する。それによって、配線３１が断線に至るまでの時間を抑制することができる。あるいは、配線３１が断線する可能性を、抑制することができる。従って、半導体装置Ｂの寿命を長くでき、信頼性の向上を図ることができる。   Similarly to the first embodiment, the alloy layer grows substantially uniformly by distributing and supplying the current to the bumps 4. Thereby, the time until the wiring 31 is disconnected can be suppressed. Alternatively, the possibility that the wiring 31 is disconnected can be suppressed. Therefore, the lifetime of the semiconductor device B can be extended and the reliability can be improved.

なお、上述した実施の形態２は、下記のような変形が可能である。   The above-described second embodiment can be modified as follows.

実施の形態２では、貫通孔３３の大きさを、全て同一とした。しかし、例えば、大きさの異なる複数種類の貫通孔を、バンプ４と配線３１とが対向する領域に形成することができる。例えば、図１０（ａ）のように、第一の貫通孔４３と、第一の貫通孔４３よりも外形の大きな第二の貫通孔４４を、形成することができる。この場合には、領域の外縁側には第一の貫通孔４３を、領域の中央側には第二の貫通孔４４を形成することができる。好ましくは、表皮深さδを境界に、それぞれの貫通孔を形成する。即ち、外縁からの距離がδμｍの位置を境界として、外縁側には第一の貫通孔４３、中央側には第二の貫通孔４４を形成することが出来る。   In the second embodiment, the sizes of the through holes 33 are all the same. However, for example, a plurality of types of through holes having different sizes can be formed in a region where the bump 4 and the wiring 31 face each other. For example, as shown in FIG. 10A, the first through hole 43 and the second through hole 44 having a larger outer shape than the first through hole 43 can be formed. In this case, the first through hole 43 can be formed on the outer edge side of the region, and the second through hole 44 can be formed on the center side of the region. Preferably, each through hole is formed with the skin depth δ as a boundary. That is, the first through hole 43 can be formed on the outer edge side and the second through hole 44 can be formed on the center side with the position at a distance of δ μm from the outer edge as a boundary.

実施の形態２では、貫通孔３３を、円形に配列した。しかし、本発明は、これに限られるものではない。半導体装置の配線パターンを設計する際に、配線の向きを４５度を基準に変化させる場合がある。これに対応させて、バンプを形成するための領域を、八角形に設計する場合がある。例えば、図１０（ｂ）に示すように、貫通孔３３を、正八角形などの多角形となるように配列することができる。換言すれば、境界線４５と境界線４６とを、それぞれ正八角形に設定することができる。この時、境界線４５から、表皮深さσの値の距離に、境界線４６を設定することができる。これにより、半導体装置の製造が困難になることを回避できる。また、貫通孔３３は、円形以外の構造とすることができる。製造を容易にするなどの観点から、例えば、八角形などの多角形としても良い。   In the second embodiment, the through holes 33 are arranged in a circle. However, the present invention is not limited to this. When designing a wiring pattern of a semiconductor device, the direction of the wiring may be changed with 45 degrees as a reference. Corresponding to this, an area for forming a bump may be designed in an octagon. For example, as shown in FIG. 10B, the through-holes 33 can be arranged in a polygon such as a regular octagon. In other words, the boundary line 45 and the boundary line 46 can each be set to a regular octagon. At this time, the boundary line 46 can be set at a distance of the skin depth σ from the boundary line 45. Thereby, it can be avoided that the manufacture of the semiconductor device becomes difficult. Moreover, the through-hole 33 can be made into structures other than circular. From the viewpoint of facilitating production, for example, a polygon such as an octagon may be used.

また、実施の形態１で述べたように、本発明にかかる半導体装置Ｂが、Ｐｂフリー半田により形成されたバンプを有する場合、より効果的に、ＥＭの進行が抑制される。また、実施の形態１で述べたのと同様の理由により、バンプ４が電源電位バンプである場合、バンプ４を形成するピッチが狭い場合、または半導体装置４の消費電力が大きい場合などには、本発明の効果が更に効果的に得られる。   Further, as described in the first embodiment, when the semiconductor device B according to the present invention has bumps formed of Pb-free solder, the progress of EM is more effectively suppressed. For the same reason as described in the first embodiment, when the bump 4 is a power supply potential bump, when the pitch for forming the bump 4 is narrow, or when the power consumption of the semiconductor device 4 is large, The effects of the present invention can be obtained more effectively.

また、配線３１として、ＥＭを起こしやすい金属が用いられることがある。上述したように、ＥＭの起きやすさは、金属原子の種類によって異なる。例えば、半導体装置Ｂでは、配線３１として、ＥＭを起こしやすい金属の一つであるＡｌが用いられている。従って、バリアメタル２０の一部に、ボイドやクラックなどの空隙ができると、配線３１であるＡｌが、バンプ４側へ容易にＥＭを起こす。その後、配線３１が断線に至る。このような問題を解決するために、本発明の構造を用いることができる。   Further, a metal that easily causes EM may be used as the wiring 31. As described above, the likelihood of EM occurrence varies depending on the type of metal atom. For example, in the semiconductor device B, Al that is one of metals that easily cause EM is used as the wiring 31. Accordingly, when voids such as voids and cracks are formed in a part of the barrier metal 20, Al as the wiring 31 easily causes EM to the bump 4 side. Thereafter, the wiring 31 is disconnected. In order to solve such a problem, the structure of the present invention can be used.

また、実施の形態２では、配線３１の上に貫通孔３３を形成している。これは、実施の形態１が、二つの配線（第一の配線と第二の配線）を用いていることと、相違する。従って、実施の形態２では、配線３１の下層にある配線を、他の目的に使用することが可能となる。換言すれば、一つの配線のみを使用することによって、構造の複雑化、配線の増加を抑制する事ができる。一方、半導体装置の検査において、バリアメタル形成前に、配線に端子を接触させる事による、回路検査を行うことがある。従来の半導体装置では、配線上に貫通孔３３が形成されていなかった。従って、配線上に直接端子を接触させることが可能であった。それに対し、実施の形態２では、配線３１に直接端子を接触させることが難しい。従って、貫通孔３３の形成領域以外に、個別にパッド電極などの検査用電極を設ける必要がある。実施の形態１では、第二の配線上に直接端子を接触させる事ができる。従って、検査用電極を設ける必要がない。これらの点を考慮して、実施の形態１と実施の形態２を、適宜選択することができる。   In the second embodiment, the through hole 33 is formed on the wiring 31. This is different from the first embodiment using two wirings (first wiring and second wiring). Therefore, in the second embodiment, the wiring below the wiring 31 can be used for other purposes. In other words, the use of only one wiring can suppress the complexity of the structure and the increase in wiring. On the other hand, in a semiconductor device inspection, a circuit inspection may be performed by bringing a terminal into contact with a wiring before forming a barrier metal. In the conventional semiconductor device, the through-hole 33 is not formed on the wiring. Therefore, it was possible to contact the terminal directly on the wiring. On the other hand, in the second embodiment, it is difficult to make the terminal directly contact the wiring 31. Therefore, it is necessary to separately provide inspection electrodes such as pad electrodes in addition to the formation region of the through hole 33. In the first embodiment, the terminal can be brought into direct contact with the second wiring. Therefore, there is no need to provide an inspection electrode. In consideration of these points, the first embodiment and the second embodiment can be appropriately selected.

（第三の実施の形態）
以下、本発明の第３の実施の形態である半導体装置Ｃについて、図面を用いて詳細に説明する。 (Third embodiment)
Hereinafter, a semiconductor device C according to a third embodiment of the present invention will be described in detail with reference to the drawings.

図１１は、第一の実施の形態である半導体装置Ｃを示す断面図である。半導体装置Ｃは、半導体チップ１と、基板２、およびバンプ４を有する接合部５０とを有する。半導体チップ１および基板２は、例えば、実施の形態１と同様のものとすることができる。   FIG. 11 is a cross-sectional view showing the semiconductor device C according to the first embodiment. The semiconductor device C includes a semiconductor chip 1, a substrate 2, and a joint portion 50 having bumps 4. The semiconductor chip 1 and the substrate 2 can be the same as those in the first embodiment, for example.

図１２は、図１１の接合部５０の周辺における、半導体装置Ｃの断面図である。接合部５０の、半導体チップ１側を、拡大して示している。第一の配線１１、層間絶縁層１２、第一の絶縁膜１３、第二の配線１４、第一の開口１５、パッシベーション層１７は、例えば、実施の形態１と同様の構造とすることができる。   FIG. 12 is a cross-sectional view of the semiconductor device C in the vicinity of the joint portion 50 of FIG. The semiconductor chip 1 side of the joint portion 50 is shown enlarged. The first wiring 11, the interlayer insulating layer 12, the first insulating film 13, the second wiring 14, the first opening 15, and the passivation layer 17 can have the same structure as that of the first embodiment, for example. .

パッシベーション層１７上には、第二の絶縁膜５１が形成される。第二の絶縁膜５１は、例えば、ポリイミドを用いて形成することが出来る。第二の絶縁膜５１の膜厚は、例えば４μｍとすることが出来る。第二の絶縁膜は、バンプ４と第二の配線１４とが対向する領域に、第二の開口１８を有する。そして、第二の絶縁膜５１は、第二の開口１８の近傍において順テーパ形状を有している。即ち、第二の開口１８は、バンプ４から第二の配線１４に向かう方向へ、徐々に小さくなるような構造を有する。第二の絶縁膜５１の側壁と、第二の絶縁膜５１と第二の配線１４の界面とがなす角度θは、０°＜θ≦４５°である。θが小さいと、段差５２近傍の第二の絶縁膜５１の膜厚が小さくなる。膜厚が小さすぎると、絶縁性が不足してしまう。よって、絶縁性を考慮したうえで、角度θを決定することが好ましい。   A second insulating film 51 is formed on the passivation layer 17. The second insulating film 51 can be formed using, for example, polyimide. The film thickness of the second insulating film 51 can be set to 4 μm, for example. The second insulating film has a second opening 18 in a region where the bump 4 and the second wiring 14 face each other. The second insulating film 51 has a forward tapered shape in the vicinity of the second opening 18. That is, the second opening 18 has a structure that gradually decreases in the direction from the bump 4 toward the second wiring 14. The angle θ formed by the side wall of the second insulating film 51 and the interface between the second insulating film 51 and the second wiring 14 is 0 ° <θ ≦ 45 °. When θ is small, the film thickness of the second insulating film 51 near the step 52 is small. If the film thickness is too small, the insulation will be insufficient. Therefore, it is preferable to determine the angle θ in consideration of insulation.

次いで、第二の開口１８の内部、およびその近辺に渡って、バリアメタル２０が形成される。これにより、第二の開口１８を介して、バリアメタル２０と第二の配線１４とが電気的に接続される。バリアメタル２０上には、バンプ４が形成される。バリアメタル２０およびバンプ４の、材料および構造は、実施例１と同様の構造とすることができる。   Next, the barrier metal 20 is formed in the second opening 18 and in the vicinity thereof. Thereby, the barrier metal 20 and the second wiring 14 are electrically connected through the second opening 18. Bumps 4 are formed on the barrier metal 20. The material and structure of the barrier metal 20 and the bump 4 can be the same as those in the first embodiment.

実施の形態１で述べたように、従来の半導体装置では、電流集中によるＥＭの進行について、検討されていなかった。従って、バンプの表面側に電流が集中して、バリアメタルの一部にＥＭが集中していた。これにより、回路の断線が生じる可能性があった。   As described in the first embodiment, in the conventional semiconductor device, the progress of EM due to current concentration has not been studied. Therefore, current is concentrated on the surface side of the bump, and EM is concentrated on a part of the barrier metal. As a result, the circuit may be disconnected.

従来の半導体装置では、バリアメタル下層の、絶縁層やパッシベーション層に形成される開口の、外周部の段差を、ほぼ垂直に形成していた。具体的には、この段差の側壁が、ほぼ垂直になっていた。このため、この開口の上にバリアメタルを形成したときに、段差の被覆性が悪かった。即ち、段差の上端付近では、バリアメタルのカバレッジが悪かった。金属層における、膜厚方向の抵抗が不均一だと、膜厚の薄い部分に、集中的に電流が流れる。すなわち、バリアメタルに薄い部分があると、その部分に電流が集中する。特に、Ｎｉ膜などからなるバリアメタル２０は、バンプ４の主成分となるＳｎや、チップ内配線のＡｌやＣｕと比較して、抵抗が大きい。このため、バリアメタル２０が部分的に薄くなることによる電流集中の現象が、非常に顕著に現れる。電流が集中する位置では、ＥＭが集中して進み、さらにバリアメタルが薄くなる。その結果、バリアメタルにクラックなどの空隙が生じ、バリアメタル下層の配線が断線する恐れがある。また、特許文献５に開示されているような、なだらかな樹脂層の上にアンダーバンプメタル層を形成する方法がある。このような構造では、製造時の、カバレッジ不良による断線を防ぐことができる。しかし、製造時において良品と判断された半導体装置であっても、実使用を開始した後、ＥＭが生じ、断線に至る可能性がある。すなわち、初期不良なしと判断された半導体装置であっても、ＥＭが生じ、断線に至る可能性がある。   In the conventional semiconductor device, the step in the outer peripheral portion of the opening formed in the insulating layer and the passivation layer under the barrier metal is formed almost vertically. Specifically, the side wall of the step was almost vertical. For this reason, when the barrier metal was formed on the opening, the step coverage was poor. That is, the barrier metal coverage was poor near the top of the step. If the resistance in the film thickness direction in the metal layer is not uniform, current flows intensively in the thin film thickness portion. That is, if there is a thin part in the barrier metal, the current concentrates on that part. In particular, the barrier metal 20 made of a Ni film or the like has a higher resistance than Sn, which is the main component of the bump 4, and Al or Cu of the in-chip wiring. For this reason, the phenomenon of current concentration due to the partial thinning of the barrier metal 20 appears very remarkably. At the position where the current is concentrated, the EM is concentrated and the barrier metal becomes thinner. As a result, a gap such as a crack is generated in the barrier metal, and the wiring under the barrier metal may be disconnected. Further, there is a method of forming an under bump metal layer on a gentle resin layer as disclosed in Patent Document 5. With such a structure, disconnection due to poor coverage at the time of manufacture can be prevented. However, even a semiconductor device that is determined to be non-defective at the time of manufacture may cause EM after actual use is started and may be disconnected. That is, even a semiconductor device determined to have no initial failure may cause EM and lead to disconnection.

また、実施の形態１で述べたように、電流は、バンプの表面側に集中して流れる。絶縁層に形成される開口において、バンプと配線との接続がなされている。従って、開口の外側ほど、バンプの表面側に近い位置にある。よって、開口の外側に形成されるバリアメタルにおいて、電流が流れやすくなる。従って、段差被覆性が悪いと、容易にバリアメタルに空隙が生じる。   Further, as described in the first embodiment, the current flows concentrated on the surface side of the bump. In the opening formed in the insulating layer, the bump and the wiring are connected. Accordingly, the outer side of the opening is closer to the surface side of the bump. Therefore, current easily flows in the barrier metal formed outside the opening. Therefore, if the step coverage is poor, voids are easily generated in the barrier metal.

これに対し、半導体装置Ｃでは、第二の絶縁膜５１の側壁と、第二の絶縁膜５１と第二の配線１４の界面とがなす角度θを、例えばθ＝４５°の傾斜を有する構造としている。これにより、段差５２の被覆性を向上させることができる。θの値は、大きすぎると、被覆性の向上に寄与しないため、０＜θ≦４５°とすることができる。従って、段差付近において、バリアメタル２０の膜厚が、より均一に形成される。即ち、バリアメタル２０の膜厚が極端に薄い場所が形成されることを、防ぐことができる。   On the other hand, in the semiconductor device C, the angle θ formed by the side wall of the second insulating film 51 and the interface between the second insulating film 51 and the second wiring 14 is, for example, a structure having an inclination of θ = 45 °. It is said. Thereby, the coverage of the step 52 can be improved. If the value of θ is too large, it does not contribute to improvement of the coverage, so that 0 <θ ≦ 45 ° can be established. Accordingly, the film thickness of the barrier metal 20 is more uniformly formed in the vicinity of the step. That is, the formation of a place where the barrier metal 20 is extremely thin can be prevented.

上記説明した半導体装置Ｃでは、次のような効果が得られる。   In the semiconductor device C described above, the following effects can be obtained.

バリアメタル２０の膜厚が均一に形成されることにより、ＥＭが一部に集中するのを防ぐことができる。これにより、ＥＭの進行速度を、従来に比べて、遅くすることができる。即ち、半導体装置Ｃの寿命を長くすることができ、信頼性の向上を図ることができる。   By forming the barrier metal 20 to have a uniform thickness, it is possible to prevent EM from concentrating on a part. Thereby, the advancing speed of EM can be made slow compared with the past. That is, the lifetime of the semiconductor device C can be extended, and the reliability can be improved.

また、バリアメタル２０からバンプ４に向かう電流が、より均一になる。それに伴い、バリアメタル２０のＥＭが、分散される。従って、実施の形態１で説明したように、合金層がほぼ均一に成長する。それによって、配線が断線に至るまでの時間を抑制したり、配線が断線する可能性を抑制したりすることができる。従って、半導体装置Ｃの寿命を長くすることができ、信頼性の向上を図ることができる。   Further, the current from the barrier metal 20 toward the bump 4 becomes more uniform. Accordingly, the EM of the barrier metal 20 is dispersed. Therefore, as described in the first embodiment, the alloy layer grows substantially uniformly. Thereby, it is possible to suppress the time until the wiring is disconnected, or to suppress the possibility that the wiring is disconnected. Therefore, the life of the semiconductor device C can be extended and the reliability can be improved.

なお、本発明は、実施の形態３に示した例に限られるものではない。例えば、下記に述べるような変形が可能である。   The present invention is not limited to the example shown in the third embodiment. For example, the following modifications are possible.

半導体装置Ｃでは、第二の絶縁膜５１の材料として、ポリイミドを用いた。しかし、本発明はこれに限られるものではない。第二の絶縁膜５１の材料としては、例えば、ＳｉＯ２やＳｉＮなどを用いることができる。また、第二の絶縁膜５１を形成せずに、パッシベーション層１７に対して、角度θの傾斜を有する段差を設けることができる。バリアメタル２０が形成される位置の、絶縁膜の段差の側壁を角度θで傾斜させることにより、同様の効果を得ることができる。また、段差５２が曲面を描くように形成されていてもよい。この場合には、バリアメタル２０をより均一に形成することができる。 In the semiconductor device C, polyimide is used as the material of the second insulating film 51. However, the present invention is not limited to this. As a material of the second insulating film 51, for example, SiO 2 or SiN can be used. Further, a step having an inclination of the angle θ can be provided with respect to the passivation layer 17 without forming the second insulating film 51. A similar effect can be obtained by inclining the side wall of the step of the insulating film at the position where the barrier metal 20 is formed at an angle θ. Further, the step 52 may be formed so as to draw a curved surface. In this case, the barrier metal 20 can be formed more uniformly.

また、実施の形態１で述べたように、本発明にかかる半導体装置Ｃが、Ｐｂフリー半田により形成されたバンプを有する場合、効果的に、ＥＭの進行が抑制される。また、実施の形態１で述べたのと同様の理由により、バンプ４が電源電位バンプである場合、バンプ４を形成するピッチが狭い場合、半導体装置Ｃの消費電力が大きい場合、または第二の配線１４としてＥＭを起こしやすい金属が用いられる場合などには、本発明の効果が更に効果的に得られる。   Further, as described in the first embodiment, when the semiconductor device C according to the present invention has bumps formed of Pb-free solder, the progress of EM is effectively suppressed. For the same reason as described in the first embodiment, when the bump 4 is a power supply potential bump, when the pitch for forming the bump 4 is narrow, when the power consumption of the semiconductor device C is large, or the second When a metal that easily causes EM is used as the wiring 14, the effect of the present invention can be obtained more effectively.

以上説明した実施の形態３は、例えば、実施の形態１または実施の形態２と組み合わせることができる。これにより、更に効果的に、ＥＭによる断線の可能性を抑制することができる。   Embodiment 3 described above can be combined with Embodiment 1 or Embodiment 2, for example. Thereby, the possibility of the disconnection by EM can be suppressed more effectively.

（第四の実施の形態）
以下、本発明の第４の実施の形態である半導体装置Ｄの、バンプの製造方法について、図面を用いて詳細に説明する。図１３は、半導体装置Ｄの断面図である。半導体装置Ｄは、半導体チップ６０と、基板２、およびバンプ７５を有する接合部６６とを有する。 (Fourth embodiment)
Hereinafter, a bump manufacturing method of the semiconductor device D according to the fourth embodiment of the present invention will be described in detail with reference to the drawings. FIG. 13 is a cross-sectional view of the semiconductor device D. The semiconductor device D includes a semiconductor chip 60, a substrate 2, and a joint portion 66 having bumps 75.

以下、図１４〜図２１を用いて、半導体装置Ｄの製造方法の、一例を示す。なお、以下の説明においては、バリアメタルおよびバンプの製造方法のみを述べる。半導体チップにバリアメタルを形成するまでの工程は、従来の技術および実施の形態１〜３と同様とすることができる。図１４は、多層配線構造６１を有する半導体チップ６０にパッド用開口６２を形成した状態の、バンプ形成部近傍の断面図である。パッド用開口６２を有する絶縁層６３が、パッシベーション層６４および配線６５の上に形成されている。   Hereinafter, an example of a method for manufacturing the semiconductor device D will be described with reference to FIGS. In the following description, only the barrier metal and bump manufacturing methods will be described. The process until the barrier metal is formed on the semiconductor chip can be the same as that of the conventional technique and the first to third embodiments. FIG. 14 is a cross-sectional view in the vicinity of the bump forming portion in a state where the pad opening 62 is formed in the semiconductor chip 60 having the multilayer wiring structure 61. An insulating layer 63 having a pad opening 62 is formed on the passivation layer 64 and the wiring 65.

次に、図１５に示すように、第一の金属層７１および第二の金属層７２を、パッド用開口６２を覆うように形成する。これらの金属層は、例えば、スパッタ法により形成することができる。第一の金属層７１は、例えばＴｉ層であり、膜厚を０．１８μｍとすることができる。第二の金属層７２は、例えばＣｕ層であり、膜厚を０．６μｍとすることができる。   Next, as shown in FIG. 15, the first metal layer 71 and the second metal layer 72 are formed so as to cover the pad openings 62. These metal layers can be formed by sputtering, for example. The first metal layer 71 is, for example, a Ti layer, and can have a thickness of 0.18 μm. The second metal layer 72 is a Cu layer, for example, and can have a thickness of 0.6 μm.

続いて、図１６に示すように、パッド用開口６２を避けるように、フォトレジスト膜８０を、第二の金属層７２上に形成する。   Subsequently, as shown in FIG. 16, a photoresist film 80 is formed on the second metal layer 72 so as to avoid the pad opening 62.

次いで、図１７に示すように、スパッタ膜（第二の金属層７２）を給電膜とした電解めっきにより、第三の金属層７３を形成する。第三の金属層７３は、例えばＮｉ層であり、膜厚を５μｍとすることができる。なお、第三の金属層７３上には、自然酸化膜が形成されているので、次の工程に移る前に、ドライエッチングによりこの自然酸化膜を除去する。次に、図１８に示すように、スパッタ膜を給電膜とした電解めっきにより、半田めっき層７４を形成する。半田めっき層７４は、例えば、ＳｎにＡｇを２％含むような半田材料を用いて形成される。半田めっき層７４の膜厚は、例えば、約５０μｍとすることができる。   Next, as shown in FIG. 17, a third metal layer 73 is formed by electrolytic plating using the sputtered film (second metal layer 72) as a power supply film. The third metal layer 73 is, for example, a Ni layer, and can have a thickness of 5 μm. Since the natural oxide film is formed on the third metal layer 73, the natural oxide film is removed by dry etching before proceeding to the next step. Next, as shown in FIG. 18, a solder plating layer 74 is formed by electrolytic plating using a sputtered film as a power feeding film. The solder plating layer 74 is formed using, for example, a solder material containing 2% Ag in Sn. The film thickness of the solder plating layer 74 can be about 50 μm, for example.

あるいは、次のような方法も可能である。図１８における半田めっき層７４のかわりに、例えば、真空蒸着法などによる半田層を形成することができる。   Alternatively, the following method is also possible. Instead of the solder plating layer 74 in FIG. 18, for example, a solder layer can be formed by a vacuum deposition method or the like.

その後、図１９に示すように、フォトレジスト膜８０を除去する。この時、第三の金属層７３の側面が露出し、自然酸化膜（以下、酸化膜８１と称す）が形成される。   Thereafter, as shown in FIG. 19, the photoresist film 80 is removed. At this time, the side surface of the third metal layer 73 is exposed, and a natural oxide film (hereinafter referred to as an oxide film 81) is formed.

次いで、図２０に示すように、第一の金属層７１と第二の金属層７２を、エッチングする。この時、酸化膜８１が除去されないように、エッチングを行う。例えば、実施の形態４では、第三の金属層７３にＮｉを用いている。この場合には、水酸化カリウム（ＫＯＨ）と過酸化水素水（Ｈ２Ｏ２）を用いたウェットエッチングを行うことができる。または、過酸化水素水（Ｈ２Ｏ２）のみを用いてエッチングを行うことができる。これらのエッチング液を用いることにより、Ｎｉ層表面の自然酸化膜を、効果的に残すことができる。また、フッ酸（ＨＦ）などの、Ｎｉ層の酸化膜除去作用の強いエッチング液を用いる場合もある。この場合には、エッチング後、酸化雰囲気での熱処理工程を行う。これより、Ｎｉ層表面に酸化膜を改めて形成する。以上のようにして、第三の金属層７３の側面に、酸化膜８１が備えられる。エッチング後には、半田めっき層７４の形成位置に、第一の金属層７１、第二の金属層７２および第三の金属層７３が備えられる。これらの金属層は、バリアメタル７０と呼ばれる。続いて、図２１に示すように、半田めっき層７４のリフローを行い、バンプ７５を形成する。 Next, as shown in FIG. 20, the first metal layer 71 and the second metal layer 72 are etched. At this time, etching is performed so that the oxide film 81 is not removed. For example, in the fourth embodiment, Ni is used for the third metal layer 73. In this case, wet etching using potassium hydroxide (KOH) and hydrogen peroxide solution (H 2 O 2 ) can be performed. Alternatively, etching can be performed using only hydrogen peroxide water (H 2 O 2 ). By using these etchants, the natural oxide film on the Ni layer surface can be effectively left. In some cases, an etchant having a strong action of removing the Ni layer oxide film such as hydrofluoric acid (HF) is used. In this case, a heat treatment step in an oxidizing atmosphere is performed after the etching. Thus, an oxide film is newly formed on the Ni layer surface. As described above, the oxide film 81 is provided on the side surface of the third metal layer 73. After the etching, a first metal layer 71, a second metal layer 72, and a third metal layer 73 are provided at the position where the solder plating layer 74 is formed. These metal layers are called barrier metals 70. Subsequently, as shown in FIG. 21, the solder plating layer 74 is reflowed to form bumps 75.

従来の半導体装置のバンプ形成工程では、バリアメタルの側面の酸化膜を除去するための、ライトエッチング工程が行われていた。このライトエッチング工程は、バリアメタル上での半田の濡れ性を、良好にするために行われていた。バリアメタル側面に酸化膜がない場合、リフロー時に、半田はバリアメタル側面まで濡れる。従ってバリアメタルの表面および側面を覆うように、バンプが形成される。   In the bump forming process of the conventional semiconductor device, a light etching process is performed to remove the oxide film on the side surface of the barrier metal. This light etching process has been performed in order to improve the wettability of the solder on the barrier metal. When there is no oxide film on the side of the barrier metal, the solder gets wet to the side of the barrier metal during reflow. Accordingly, bumps are formed so as to cover the surface and side surfaces of the barrier metal.

一般的に、バリアメタルは、複数の金属層を積層して形成される。一般的に、最上層の金属層として、下層の金属層よりも電気抵抗が大きい材料を使用し、膜厚を大きくする。従って、一般的に、バリアメタルの最上層における金属層は、下層側の金属層に比べて、ＥＭ耐性が大きい。例えば、第三の金属層は、Ｎｉを用いており、膜厚を５μｍとしている。そして、下層の金属層は、第三の金属層よりも、薄膜で、電気抵抗の小さい材料が使用されている。   Generally, the barrier metal is formed by laminating a plurality of metal layers. In general, a material having a higher electrical resistance than the lower metal layer is used as the uppermost metal layer, and the film thickness is increased. Therefore, generally, the metal layer in the uppermost layer of the barrier metal has a higher EM resistance than the metal layer on the lower layer side. For example, the third metal layer uses Ni and has a thickness of 5 μm. The lower metal layer is made of a material having a smaller electrical resistance than the third metal layer.

半田がバリアメタルの側面まで回りこむと、ＥＭ耐性が低い第二の電極層や第一の電極層と、半田が接触する。よって、ＥＭ耐性の高い第三の電極層が、バリアメタルとして十分に機能しなくなる。また、電流は、できるだけ抵抗の少ない場所を流れようとする。従って、積層構造であるバリアメタルの、最上層側よりも、最下層側で電流が流れる恐れがある。また、表皮効果の影響により、バリアメタルの側面側周辺には、電流が集中する。表皮効果により集中した電流が、バリアメタルの下層の側面で、さらに一箇所に集中する。それに伴い、ＥＭがバリアメタル下層に集中する。その結果、バリアメタルとしての効果を、発揮しなくなる恐れがある。   When the solder reaches the side surface of the barrier metal, the solder comes into contact with the second electrode layer or the first electrode layer having low EM resistance. Therefore, the third electrode layer having high EM resistance does not sufficiently function as a barrier metal. Also, the current tends to flow through a place with as little resistance as possible. Therefore, the current may flow in the lowermost layer side rather than the uppermost layer side of the barrier metal having a laminated structure. In addition, due to the skin effect, current concentrates around the side surface of the barrier metal. The current concentrated by the skin effect is further concentrated in one place on the side surface of the lower layer of the barrier metal. Along with this, EM concentrates in the lower layer of the barrier metal. As a result, the effect as a barrier metal may not be exhibited.

これに対し、半導体装置Ｄでは、第三の金属層７３の側面に酸化膜８１が形成されている。酸化膜は、溶融半田との濡れ性が低い。よって、溶融半田の塗れがせき止められる。従って、第二の金属層７２および第一の金属層７１に、溶融半田が回り込むのを防ぐことができる。これにより、第三の金属層７３の表面上にのみ、バンプ７５が形成される。換言すれば、バリアメタル７０には、バンプ７５が形成されていない部分がある。そして、この部分の一部もしくは全部では、バリアメタル７０が酸化している。   On the other hand, in the semiconductor device D, the oxide film 81 is formed on the side surface of the third metal layer 73. The oxide film has low wettability with molten solder. Therefore, the application of molten solder is prevented. Therefore, it is possible to prevent the molten solder from entering the second metal layer 72 and the first metal layer 71. As a result, the bump 75 is formed only on the surface of the third metal layer 73. In other words, the barrier metal 70 has a portion where the bump 75 is not formed. The barrier metal 70 is oxidized in part or all of this part.

上記説明した半導体装置Ｄでは、次のような効果が得られる。   In the semiconductor device D described above, the following effects can be obtained.

バンプ７５がバリアメタル７０の側面に回りこまないので、従来のバンプと比較して、配線とバンプとの平均距離が、小さくなる。従来の半導体装置では、第一の金属層７１を経由してバンプへと電子が流れるような経路があった。しかし、実施の形態４では、全ての経路において、第三の金属層７３を経由してバンプへと電子が流れる。従って、従来第一の金属層７１から直接バンプへ移動していた電子がなくなる。換言すれば、全ての電子が、第一の金属層７１から第三の金属層７３までの距離を進まなければならない。よって、電子が移動する距離の平均が、従来の構造に比べて、長くなる。そして、配線からバンプへと流れる電子の移動経路の、最大距離と、最小距離との差が、少なくなる。よって、電流の分布における、最大値と、最小値との差が、小さくなる。その結果、ＥＭの集中が緩和される。従って、ＥＭによる断線の恐れを、抑制することができる。   Since the bump 75 does not go around the side surface of the barrier metal 70, the average distance between the wiring and the bump is smaller than that of the conventional bump. In the conventional semiconductor device, there is a path through which electrons flow to the bump via the first metal layer 71. However, in the fourth embodiment, electrons flow to the bumps via the third metal layer 73 in all paths. Therefore, the electrons that have been transferred from the first metal layer 71 directly to the bumps are eliminated. In other words, all electrons must travel a distance from the first metal layer 71 to the third metal layer 73. Therefore, the average distance traveled by the electrons is longer than that of the conventional structure. Then, the difference between the maximum distance and the minimum distance of the movement path of electrons flowing from the wiring to the bump is reduced. Therefore, the difference between the maximum value and the minimum value in the current distribution becomes small. As a result, the concentration of EM is eased. Therefore, the fear of disconnection by EM can be suppressed.

バンプ７５が、第三の金属層７３上にのみ形成されるため、第二の金属層７２および第一の金属層７１と、バンプ７５との間に直接電流が流れることがない。従って、積層構造としてのバリアメタルの効果が、十分に得られることとなる。即ち、バリアメタル７０における、ＥＭ耐性の低下を防ぐことができる。   Since the bump 75 is formed only on the third metal layer 73, no current flows directly between the second metal layer 72 and the first metal layer 71 and the bump 75. Therefore, the effect of the barrier metal as a laminated structure can be sufficiently obtained. That is, it is possible to prevent the EM resistance from being lowered in the barrier metal 70.

なお、本発明は、上記に説明した製造方法に限られるものではない。バンプ形成工程において、バリアメタルの側壁に、酸化膜を残す。そして、バリアメタルの最も上層の金属層にのみ、半田を形成する。このような構造とすることで、同様の効果を得ることができる。   The present invention is not limited to the manufacturing method described above. In the bump forming process, an oxide film is left on the side wall of the barrier metal. Then, solder is formed only on the uppermost metal layer of the barrier metal. By adopting such a structure, the same effect can be obtained.

以上説明した実施の形態４は、例えば、実施の形態１または実施の形態２と組み合わせることができる。また、実施の形態３と組み合わせることができる。これにより、更に効果的に、ＥＭによる断線の可能性を抑制することができる。   The fourth embodiment described above can be combined with, for example, the first embodiment or the second embodiment. Further, it can be combined with Embodiment Mode 3. Thereby, the possibility of the disconnection by EM can be suppressed more effectively.

（第五の実施の形態）
以下、本発明の第五の実施の形態である半導体装置Ｅについて、図面を用いて詳細に説明する。 (Fifth embodiment)
Hereinafter, a semiconductor device E according to a fifth embodiment of the present invention will be described in detail with reference to the drawings.

図２２は、第五の実施の形態である、半導体装置Ｅの断面図である。半導体装置Ｅは、半導体チップ１と、基板９０、およびバンプ４を有する接合部９１とを有する。半導体チップ１は、例えば、実施の形態１で述べたものと同様の構造とすることができる。基板９０の内部は、例えば、複数層の配線層９２および接続ビア７とが形成されている構造とすることができる。その結果、半導体チップ１と、半導体装置の外部端子となる基板９０裏面上の半田ボール８とが、配線層９２と接続ビア７とを介して電気的に接続されている。なお、配線層９２は、実施の形態１の配線層６と同一の構造とすることができる。   FIG. 22 is a cross-sectional view of a semiconductor device E according to the fifth embodiment. The semiconductor device E includes a semiconductor chip 1, a substrate 90, and a joint portion 91 having bumps 4. The semiconductor chip 1 can have a structure similar to that described in the first embodiment, for example. For example, the substrate 90 may have a structure in which a plurality of wiring layers 92 and connection vias 7 are formed. As a result, the semiconductor chip 1 and the solder balls 8 on the back surface of the substrate 90 serving as external terminals of the semiconductor device are electrically connected via the wiring layer 92 and the connection via 7. The wiring layer 92 can have the same structure as the wiring layer 6 of the first embodiment.

図２３は、図２２の接合部９１の周辺における、半導体装置Ｅの断面図である。尚、図２３は、接合部９１の基板９０側を図示している。配線層９２が、基板９０の内部に形成されている。配線層９２の上には、電極めっき層９６が備えられる。配線層９２は、例えば、銅（Ｃｕ）を用いて形成することができる。電極めっき層９６は、例えば、配線層９２上に、Ｎｉ−Ｐ／Ａｕめっきによって表面処理を行うことにより、形成することができる。基板９０および電極めっき層９６の上には、ソルダーレジスト９３が形成される。ソルダーレジスト９３には、開口９４が形成される。開口９４は、ソルダーレジスト９３の膜厚方向に見て、例えば、円形の形状を有する。   FIG. 23 is a cross-sectional view of the semiconductor device E around the joint 91 in FIG. FIG. 23 shows the substrate 90 side of the joint portion 91. A wiring layer 92 is formed inside the substrate 90. An electrode plating layer 96 is provided on the wiring layer 92. The wiring layer 92 can be formed using, for example, copper (Cu). The electrode plating layer 96 can be formed, for example, by performing a surface treatment on the wiring layer 92 by Ni—P / Au plating. A solder resist 93 is formed on the substrate 90 and the electrode plating layer 96. An opening 94 is formed in the solder resist 93. The opening 94 has, for example, a circular shape when viewed in the film thickness direction of the solder resist 93.

開口９４の内部には、複数の絶縁膜９５が形成されている。絶縁膜９５は、ソルダーレジスト９３と同層に形成される。絶縁膜９５の材質は、例えば、ソルダーレジスト９３と同じ材質とすることができる。開口の深さ方向に見た、絶縁膜９５の厚さは、例えば、ソルダーレジスト９３と同じ厚さとすることができる。絶縁膜９５は、絶縁性の高い物質からなる。しかし、絶縁膜９５の材質および構造は、これに限られるものではない。電極めっき層９６や配線層９２よりも、電気抵抗の高い材料からなる高抵抗膜を、絶縁膜９５として、設けることができる。絶縁膜９５が設けられた位置が、設けられていない位置に比べて、高い電気抵抗を有するように、絶縁膜９５の材料を選択することができる。なお、開口９４および絶縁膜９５の、より詳しい構造については、後ほど述べる。   A plurality of insulating films 95 are formed inside the opening 94. The insulating film 95 is formed in the same layer as the solder resist 93. The material of the insulating film 95 can be the same material as the solder resist 93, for example. The thickness of the insulating film 95 viewed in the depth direction of the opening can be the same as that of the solder resist 93, for example. The insulating film 95 is made of a highly insulating material. However, the material and structure of the insulating film 95 are not limited to this. A high resistance film made of a material having a higher electric resistance than the electrode plating layer 96 and the wiring layer 92 can be provided as the insulating film 95. The material of the insulating film 95 can be selected so that the position where the insulating film 95 is provided has a higher electrical resistance than the position where the insulating film 95 is not provided. A more detailed structure of the opening 94 and the insulating film 95 will be described later.

電極めっき層９６上には、バンプ４が形成される。このとき、バンプ４と電極めっき層９６の間に、絶縁膜９５および、ソルダーレジスト９３の一部が挟み込まれる。バンプ４は、例えば、第一の実施の形態で示したものと、同様の構造にすることができる。   A bump 4 is formed on the electrode plating layer 96. At this time, the insulating film 95 and part of the solder resist 93 are sandwiched between the bump 4 and the electrode plating layer 96. For example, the bump 4 can have the same structure as that shown in the first embodiment.

図２４は、ソルダーレジスト９３の膜厚方向に見た、開口９４および絶縁膜９５の平面図である。円形の開口９４が、ソルダーレジスト９３に形成されている。開口９４の直径は、例えば、５０μｍとすることができる。絶縁膜９５は、例えば直径が約５μｍ程度の円形とすることができる。図２４中に破線で示した境界線９７は、開口９４の外周側から、約５μｍの距離にある。絶縁膜９５は、開口９４の、外周から中心への距離が約５μｍまでの領域に、集中的に設けられている。そして、絶縁膜９５は、開口９４の外周から５μｍ以上内側の領域には、設けられていない。なお、実施の形態１で述べたのと同様に、バンプ４に生じる表皮効果を考慮しているため、５μｍの位置に境界線９７を定めている。なお、製造を行う上で、絶縁膜９５の加工精度が高くない場合には、絶縁膜９５の直径を、例えば１０μｍなどとしてもよい。配線層９２からバンプ４に向かう方向における、開口９４の外周側の電気抵抗が、開口９４の中心側の電気抵抗に比べて、大きくなる構造とする。   FIG. 24 is a plan view of the opening 94 and the insulating film 95 as viewed in the film thickness direction of the solder resist 93. A circular opening 94 is formed in the solder resist 93. The diameter of the opening 94 can be set to 50 μm, for example. The insulating film 95 can be a circle having a diameter of about 5 μm, for example. A boundary line 97 indicated by a broken line in FIG. 24 is at a distance of about 5 μm from the outer peripheral side of the opening 94. The insulating film 95 is intensively provided in a region where the distance from the outer periphery to the center of the opening 94 is about 5 μm. The insulating film 95 is not provided in a region 5 μm or more from the outer periphery of the opening 94. As described in the first embodiment, the boundary line 97 is defined at a position of 5 μm because the skin effect generated in the bump 4 is taken into consideration. In manufacturing, if the processing accuracy of the insulating film 95 is not high, the diameter of the insulating film 95 may be set to 10 μm, for example. The electric resistance on the outer peripheral side of the opening 94 in the direction from the wiring layer 92 toward the bump 4 is larger than the electric resistance on the central side of the opening 94.

一般的に、電流は、電気抵抗が低い経路に集中して流れる。従って、電子が進んでくる方向から見て、最も近くにある、バンプ表面と配線との接合箇所に、電流が集中する。また、高周波電流が流れると、表皮効果によって、バンプの表面に、電流が集中する。即ち、電子は、バンプの表面側を集中的に移動する。このように、配線を流れてくる電子が最短距離を通るような経路と、バンプ表面を通るような経路とにおいて、集中的に電子が流れる。その結果、バンプの表面側ほど、電流密度が大きくなる。   In general, current flows in a concentrated manner in a path with low electrical resistance. Therefore, the current concentrates at the junction between the bump surface and the wiring that is closest to the electron traveling direction. When a high-frequency current flows, the current concentrates on the surface of the bump due to the skin effect. That is, electrons move intensively on the surface side of the bump. In this way, electrons flow intensively in a route in which electrons flowing through the wiring pass through the shortest distance and a route in which the electrons pass through the bump surface. As a result, the current density increases toward the surface of the bump.

従来の半導体装置の構造では、半導体チップ側の接合部に対して、ＥＭ対策としてのバリアメタルを形成していた。特に、半導体チップ内の配線の材料として、ＥＭを起こしやすいＡｌを用いる場合に、バリアメタルが使用されていた。一方、基板側の接合部に対しては、特に対策が行われていなかった。すなわち、従来の半導体装置の構造では、ランドとしての基板電極とバンプとが、直接接合する構造であった（例えば、特許文献５参照）。基板側では、バンプが接合されるランドに、例えば、ＡｕやＮｉなどの材料が用いられる。ＡｕやＮｉなどは、ＥＭを起こしにくい材料である。従って、基板側近傍では、ＥＭによる断線の恐れが少なかった。もしくは、ＥＭによる断線が生じるまで、半導体装置の寿命としては十分な時間が得られていた。   In the structure of the conventional semiconductor device, a barrier metal as an EM countermeasure is formed at the junction on the semiconductor chip side. In particular, a barrier metal has been used when Al that easily causes EM is used as a wiring material in a semiconductor chip. On the other hand, no particular countermeasure has been taken for the bonding portion on the substrate side. That is, in the structure of the conventional semiconductor device, the substrate electrode as a land and the bump are directly joined (for example, refer to Patent Document 5). On the substrate side, for example, a material such as Au or Ni is used for the land to which the bump is bonded. Au, Ni, and the like are materials that do not easily cause EM. Accordingly, there is little risk of disconnection due to EM in the vicinity of the substrate side. Alternatively, sufficient time has been obtained as the lifetime of the semiconductor device until disconnection by EM occurs.

しかし、近年では、半導体装置の小型化に伴い、バンプ周辺の構造の小型化も進んでいる。半導体装置に供給する電流の量は、変わらないか、あるいは増加する傾向にある。このため、バンプ周辺の電流密度が大きくなる。結果、バンプ周辺に生じる電子の流れが増加する。これにより、ＥＭが進行し、配線が早期に断線する恐れが、大きくなるという問題があった。バンプに供給される電流密度が大きくなると、ＥＭが進み、基板側のバンプ近傍においても、断線が生じる恐れがある。   However, in recent years, along with miniaturization of semiconductor devices, miniaturization of structures around bumps is also progressing. The amount of current supplied to the semiconductor device does not change or tends to increase. For this reason, the current density around the bump increases. As a result, the flow of electrons generated around the bump increases. As a result, there is a problem that the EM progresses and the possibility that the wiring is disconnected early increases. When the current density supplied to the bumps increases, EM progresses and there is a risk of disconnection even in the vicinity of the bumps on the substrate side.

よって、本発明者は、電流を分散させることにより、ＥＭの進行速度のばらつきを緩和することができると考え、本発明に至った。   Therefore, the present inventor considered that the dispersion of the EM traveling speed can be reduced by dispersing the current, and the present invention has been achieved.

本実施の形態における半導体装置Ｅは、電流の集中を緩和するために、開口９４の中に絶縁膜９５を備える。実施の形態５では、直径が５μｍ程度の絶縁膜９５が、開口９４の外周から５μｍ程度内側までの領域に、形成されている。絶縁膜９５を設けた部分では、抵抗値が高くなる。換言すれば、開口９４の外側を高抵抗にし、開口９４の中心側を、相対的に低抵抗にする。よって、開口９４の外周側において、電流を流れにくくすることができる。これにより、従来、バンプ４表面側に流れていた電流が、バンプ４の中央側へと分散される。絶縁膜９５の直径、および形成位置は、バンプ４に生じる表皮効果に対応して、決められることが望ましい。   The semiconductor device E in the present embodiment includes an insulating film 95 in the opening 94 in order to alleviate current concentration. In the fifth embodiment, an insulating film 95 having a diameter of about 5 μm is formed in a region from the outer periphery of the opening 94 to the inside of about 5 μm. In the portion where the insulating film 95 is provided, the resistance value becomes high. In other words, the outside of the opening 94 has a high resistance, and the center side of the opening 94 has a relatively low resistance. Therefore, it is possible to make it difficult for current to flow on the outer peripheral side of the opening 94. As a result, the current that has conventionally flowed to the surface side of the bump 4 is distributed to the center side of the bump 4. It is desirable that the diameter and formation position of the insulating film 95 are determined in accordance with the skin effect generated in the bump 4.

より好ましくは、表皮深さδを算出した上で、境界線９７の位置を定める。そして、絶縁膜９５の直径、および形成位置を決定する。   More preferably, the position of the boundary line 97 is determined after calculating the skin depth δ. Then, the diameter and formation position of the insulating film 95 are determined.

半導体装置Ｅの製造方法の一例を、以下、説明する。一般的に、バンプ４は、半導体チップ１に対して、形成される。そして、バンプ４を有する半導体チップ１が、基板９０に対してフリップチップ接続される。   An example of a method for manufacturing the semiconductor device E will be described below. In general, the bump 4 is formed on the semiconductor chip 1. Then, the semiconductor chip 1 having the bumps 4 is flip-chip connected to the substrate 90.

ソルダーレジスト９３上で、接合部９１が形成される位置には、開口９４が形成される。開口９４は、例えば、フォトリソグラフィ法を用いて形成される。次いで、電極めっき層９６の上に、絶縁膜９５を形成する。また、例えば絶縁膜９５がソルダーレジスト９３と同じ材料で形成される場合がある。この場合には、絶縁膜９５の位置にあたるソルダーレジスト９３を残すように、フォトリソグラフィを行う。   On the solder resist 93, an opening 94 is formed at a position where the joint 91 is formed. The opening 94 is formed using, for example, a photolithography method. Next, an insulating film 95 is formed on the electrode plating layer 96. For example, the insulating film 95 may be formed of the same material as the solder resist 93. In this case, photolithography is performed so that the solder resist 93 corresponding to the position of the insulating film 95 is left.

上記説明した半導体装置Ｅでは、次のような効果が得られる。   In the semiconductor device E described above, the following effects can be obtained.

バンプ４表面側に集中していた電流を分散することにより、バンプ４内の電流密度の最大値を低下させることができる。そのため、バンプ４近傍における、ＥＭの進行速度を、従来に比べて、同等もしくは遅くすることができる。これにより、配線が断線にいたるまでの時間を、確保することができる。即ち、半導体装置Ｅの寿命を、従来同等、もしくは従来以上とすることができる。すなわち、信頼性の向上を図ることができる。   By dispersing the current concentrated on the surface side of the bump 4, the maximum value of the current density in the bump 4 can be reduced. Therefore, the traveling speed of the EM in the vicinity of the bump 4 can be made equal or slower than the conventional one. Thereby, the time until the wiring reaches the disconnection can be secured. That is, the lifetime of the semiconductor device E can be made equal to or longer than the conventional one. That is, reliability can be improved.

また、本発明者は、バンプ４に対して電流を分散して供給することにより、次に述べる効果があることを見出した。従来、バンプ、電極めっき層および配線層のそれぞれの境界領域には、合金層が生じていた。この合金層は、第一の合金層と第二の合金層に区分できる。第一の合金層は、製造プロセスにおけるリフロー時に、電極めっき層の金属がバンプ側へ熱拡散することによって、生じるものと予想されている。また、第二の合金層は、バンプから配線層側へ、Ｓｎ原子などが拡散することにより形成されると予想されている。   Further, the present inventor has found that supplying the current to the bump 4 in a distributed manner has the following effects. Conventionally, an alloy layer has been formed in each boundary region of a bump, an electrode plating layer, and a wiring layer. This alloy layer can be divided into a first alloy layer and a second alloy layer. The first alloy layer is expected to be generated by thermal diffusion of the metal of the electrode plating layer to the bump side during reflow in the manufacturing process. The second alloy layer is expected to be formed by the diffusion of Sn atoms and the like from the bump to the wiring layer side.

図２５は、接合部９１の周辺の断面図であり、半導体装置Ｅにおいて、ＥＭが進行する様子を示している。半導体チップ１、基板９０、電極めっき層９６、配線層９２、絶縁膜９５およびバンプ４以外については、省略して示している。また、簡易的に、バンプ４の中心から左半分のみを示している。図２５（ａ）から、ＥＭが進むにつれて、図２５（ｂ）、図２５（ｃ）と、第一の合金層９８と第二の合金層９９とがそれぞれ成長している。半導体装置Ｅでは、バンプ４に対して電流が分散して供給されるため、電極めっき層９６でのＥＭがほぼ均一に進む。それに伴い、第一の合金層９８がほぼ均一に成長する。本発明者の実験によれば、第一の合金層９８として、電極めっき層９６に含まれるＮｉと、バンプに含まれるＳｎと、そして配線層９２のＣｕとが合金を形成したものが、観測されている。一方、第二の合金層９９は、電極めっき層９６がポーラスになった位置の空隙を介して、配線層９２のＣｕ原子が拡散することにより形成される。この時、Ｃｕ原子と、バンプ４のＳｎ原子との間で、置換が行われる。その結果、ＳｎとＣｕとの合金が形成され、第二の合金層９９が形成される。これらの合金層が、ほぼ均一に形成されると、ＥＭによる断線が起きにくくなる。従って、半導体装置Ｅの寿命を長くすることができ、信頼性の向上を図ることができる。   FIG. 25 is a cross-sectional view of the periphery of the joint portion 91 and shows how the EM proceeds in the semiconductor device E. FIG. The components other than the semiconductor chip 1, the substrate 90, the electrode plating layer 96, the wiring layer 92, the insulating film 95, and the bumps 4 are omitted. For simplicity, only the left half from the center of the bump 4 is shown. From FIG. 25A, as EM progresses, FIG. 25B, FIG. 25C, and the first alloy layer 98 and the second alloy layer 99 grow. In the semiconductor device E, since the current is distributed and supplied to the bumps 4, the EM in the electrode plating layer 96 proceeds substantially uniformly. Accordingly, the first alloy layer 98 grows almost uniformly. According to the experiments by the present inventors, as the first alloy layer 98, it was observed that Ni contained in the electrode plating layer 96, Sn contained in the bump, and Cu in the wiring layer 92 formed an alloy. Has been. On the other hand, the second alloy layer 99 is formed by diffusing Cu atoms in the wiring layer 92 through a gap at a position where the electrode plating layer 96 becomes porous. At this time, substitution is performed between the Cu atoms and the Sn atoms of the bumps 4. As a result, an alloy of Sn and Cu is formed, and the second alloy layer 99 is formed. When these alloy layers are formed almost uniformly, disconnection due to EM hardly occurs. Therefore, the lifetime of the semiconductor device E can be extended and the reliability can be improved.

なお、絶縁膜９５の直径、および開口９４内の絶縁膜９５の配置位置などは、実施の形態５に示した例に限られるものではない。例えば、下記に述べるような変形が可能である。   Note that the diameter of the insulating film 95 and the position of the insulating film 95 in the opening 94 are not limited to the example shown in the fifth embodiment. For example, the following modifications are possible.

例えば、絶縁膜９５の直径を、表皮深さδよりも小さくすることが出来る。これにより、表皮効果による電流集中に対して、効果的に電流分散を行うことができる。また、開口９４を、多角形状とすることができる。これにより、実施の形態１における第一の開口１５を多角形状とした場合と同様に、配線スペースの有効活用などの効果が得られる。例えば、配線スペースの有効化や、生産時のＣＡＤデータ量の抑制などが、可能となる。また、電流分散の観点からは、開口９４が円形であることが好ましい。従って、開口の形状は、状況に応じ、適宜選択することが好ましい。   For example, the diameter of the insulating film 95 can be made smaller than the skin depth δ. Thereby, current distribution can be effectively performed with respect to current concentration due to the skin effect. Further, the opening 94 can be polygonal. Thereby, like the case where the 1st opening 15 in Embodiment 1 is made into polygonal shape, effects, such as effective utilization of wiring space, are acquired. For example, the wiring space can be validated and the amount of CAD data during production can be reduced. From the viewpoint of current dispersion, the opening 94 is preferably circular. Accordingly, the shape of the opening is preferably selected as appropriate according to the situation.

また、本発明にかかる半導体装置Ｅが、Ｐｂフリー半田により形成されたバンプを有する場合には、効果的に、ＥＭの進行が抑制される。図６は、本発明者が測定した、半導体装置の故障時間解析の結果である。実施の形態１において説明したように、Ｐｂフリー半田を用いたサンプルの測定値は、従来の共晶半田のサンプルと比較して、寿命が長い場合と、寿命が短い場合がある。寿命が長くなる場合は、接合部での電流分散の効果が得られている。実施の形態１は、半導体チップ側接合部において、電流分散の効果が得られるような構造である。これに対し、実施の形態５は、基板側接合部において、電流分散の効果が得られるような構造とする。このような構造でも同様に、ＥＭによる断線の可能性を抑制することができる。更に、実施の形態１〜４と実施の形態５とを組み合わせることにより、高いＥＭ抑制効果を得る事も可能である。   Further, when the semiconductor device E according to the present invention has bumps formed of Pb-free solder, the progress of EM is effectively suppressed. FIG. 6 shows the result of failure time analysis of the semiconductor device measured by the present inventors. As described in the first embodiment, the measured value of a sample using Pb-free solder may be longer or shorter than that of a conventional eutectic solder sample. When the lifetime becomes long, the effect of current dispersion at the junction is obtained. The first embodiment has a structure in which an effect of current dispersion is obtained at the semiconductor chip side junction. On the other hand, the fifth embodiment has a structure in which an effect of current dispersion can be obtained at the substrate side junction. Similarly, with such a structure, the possibility of disconnection due to EM can be suppressed. Furthermore, a high EM suppression effect can be obtained by combining the first to fourth embodiments and the fifth embodiment.

また、実施の形態１で述べたのと同様の理由により、バンプ４を形成するピッチが狭い場合、または半導体装置４の消費電力が大きい場合には、本発明の効果が更に効果的に得られる。また、配線層９２の材料として、ＥＭを起こしやすい金属が用いられた場合には、本発明の効果が効果的に得られる。また、本発明は、ＧＮＤ電位バンプに対して好適である。バンプ４がＧＮＤ電位バンプである場合、バンプ４におけるＥＭの生じる方向が、配線側からバンプ４側へ向かう方向となる。また、バンプ４に流れる電流の量が、他のバンプと比較して、大きくなる可能性が大きい。従って、このようなＧＮＤ電位バンプに対して、本発明を適用することにより、ＥＭによる断線の恐れを抑制することができる。   Further, for the same reason as described in the first embodiment, when the pitch for forming the bumps 4 is narrow or when the power consumption of the semiconductor device 4 is large, the effect of the present invention can be obtained more effectively. . Further, when a metal that easily causes EM is used as the material of the wiring layer 92, the effect of the present invention can be effectively obtained. Further, the present invention is suitable for the GND potential bump. When the bump 4 is a GND potential bump, the direction in which EM occurs in the bump 4 is the direction from the wiring side to the bump 4 side. In addition, there is a high possibility that the amount of current flowing through the bump 4 is larger than that of other bumps. Therefore, by applying the present invention to such a GND potential bump, the risk of disconnection due to EM can be suppressed.

なお、実施の形態１〜４では、半導体チップと基板とを、バンプを介して接合している。しかし、本発明はこのような構造に限られるものではない。例えば、二つの半導体チップが、バンプを介して接続されるような、チップ・トゥ・チップ（Ｃｈｉｐ・ｔｏ・Ｃｈｉｐ）構造とすることができる。   In the first to fourth embodiments, the semiconductor chip and the substrate are bonded via bumps. However, the present invention is not limited to such a structure. For example, a chip-to-chip structure in which two semiconductor chips are connected via bumps can be used.

また、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々変形させて実施することができる。   The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

実施の形態１における半導体装置Ａの断面図である。1 is a cross-sectional view of a semiconductor device A in a first embodiment. 半導体装置Ａにおける半導体チップ側接合部の断面図である。4 is a cross-sectional view of a semiconductor chip side bonding portion in a semiconductor device A. FIG. 実施の形態１における開口および絶縁膜の平面図である。4 is a plan view of an opening and an insulating film in the first embodiment. FIG. 実施の形態１における接合部での、エレクトロマイグレーション時の様子を示す説明図である。FIG. 6 is an explanatory diagram showing a state at the time of electromigration at a joint portion in the first embodiment. 実施の形態１の変形例である開口および絶縁膜の平面図である。FIG. 10 is a plan view of an opening and an insulating film that are modifications of the first embodiment. 本発明における、電流密度と寿命の関係を示す図である。It is a figure which shows the relationship between the current density and lifetime in this invention. 実施の形態２における半導体装置Ｂの断面図である。6 is a cross-sectional view of a semiconductor device B in a second embodiment. FIG. 半導体装置Ｂにおける半導体チップ側接合部の断面図である。4 is a cross-sectional view of a semiconductor chip side joint in the semiconductor device B. FIG. 実施の形態２における絶縁膜および貫通孔の平面図である。10 is a plan view of an insulating film and a through hole in Embodiment 2. FIG. 実施の形態２の変形例としての貫通孔の平面図である。10 is a plan view of a through hole as a modification of the second embodiment. FIG. 実施の形態３における半導体装置Ｃの断面図である。7 is a cross-sectional view of a semiconductor device C in a third embodiment. FIG. 半導体装置Ｃにおける半導体チップ側接合部の断面図である。4 is a cross-sectional view of a semiconductor chip side joint in the semiconductor device C. FIG. 実施の形態４における半導体装置Ｄの断面図である。FIG. 6 is a cross-sectional view of a semiconductor device D in a fourth embodiment. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 半導体装置Ｄの半導体チップ側接合部の製造方法を示す説明図である。6 is an explanatory view showing a method for manufacturing a semiconductor chip side bonding portion of the semiconductor device D. FIG. 実施の形態５における半導体装置Ｅの断面図である。FIG. 10 is a cross-sectional view of a semiconductor device E in a fifth embodiment. 半導体装置Ｅにおける基板側接合部の断面図である。4 is a cross-sectional view of a substrate-side bonding portion in a semiconductor device E. FIG. 実施の形態５における開口および絶縁膜の平面図である。FIG. 10 is a plan view of an opening and an insulating film in a fifth embodiment. 実施の形態５における接合部での、エレクトロマイグレーション時の様子を示す説明図である。FIG. 10 is an explanatory diagram showing a state at the time of electromigration at a joint portion in a fifth embodiment.

符号の説明Explanation of symbols

Ａ，Ｂ，Ｃ，Ｄ，Ｅ 半導体装置
１ 半導体チップ ２ 基板 ３ 接合部
４ バンプ ５ 半導体チップ ６ 配線層
７ 接続ビア １１ 第一の配線 １２ 層間絶縁層
１３ 第一の絶縁膜 １４ 第二の配線 １５ 第一の開口
１６ 絶縁膜 １７ パッシベーション層
１８ 第二の開口 １９ 第二の絶縁膜 ２０バリアメタル
２１ Ｔｉ層 ２２ Ｃｕ層 ２３Ｎｉ層
２４ 境界線 ２５ 合金層 ２６開口
２７ 境界線
３０ 接合部 ３１ 配線 ３２パッシベーション層
３３ 貫通孔 ３４ 絶縁層 ３５開口
４１ 境界線 ４２ 境界線 ４３貫通孔
４４ 貫通孔 ４５ 境界線 ４６境界線
５０ 接合部 ５１ 絶縁層 ５２段差
６０ 半導体チップ ６１ 多層配線構造 ６２パッド用開口
６３ 絶縁層 ６４ パッシベーション層
６５ 配線 ６６ 接合部 ７０バリアメタル
７１ 第一の金属層 ７２ 第二の金属層 ７３第三の金属層
７４ 半田めっき層 ７５ バンプ ８０フォトレジスト膜
８１ 酸化膜
９０ 基板 ９１ 接合部 ９２配線層
９３ ソルダーレジスト ９４開口
９５ 絶縁膜 ９６ 電極めっき層 ９７ 境界線
９８ 第一の合金層 ９９ 第二の合金層 A, B, C, D, E Semiconductor device 1 Semiconductor chip 2 Substrate 3 Junction 4 Bump 5 Semiconductor chip 6 Wiring layer 7 Connection via 11 First wiring 12 Interlayer insulating layer 13 First insulating film 14 Second wiring 15 First opening 16 Insulating film 17 Passivation layer 18 Second opening 19 Second insulating film 20 Barrier metal 21 Ti layer 22 Cu layer 23 Ni layer 24 Boundary line 25 Alloy layer 26 Opening 27 Boundary line 30 Junction 31 Wiring 32 Passivation layer 33 Through hole 34 Insulating layer 35 Opening 41 Boundary line 42 Boundary line 43 Through hole 44 Through hole 45 Boundary line 46 Boundary line 50 Junction 51 Insulating layer 52 Step 60 Semiconductor chip 61 Multilayer wiring structure 62 Pad opening 63 Insulating layer 64 Passivation layer 65 Wiring 66 Junction 70 Barrier metal 71 First metal layer 72 Second metal layer 7 Third metal layer 74 Solder plating layer 75 Bump 80 Photoresist film 81 Oxide film 90 Substrate 91 Joint part 92 Wiring layer 93 Solder resist 94 Opening 95 Insulating film 96 Electrode plating layer 97 Boundary line 98 First alloy layer 99 Second Alloy layer

Claims (15)

配線を有する半導体チップと、
前記配線上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記配線と前記バリアメタルとの間に備えられ前記配線と前記バンプとが対向する領域にそれぞれ開口を有する複数の絶縁膜が前記配線上に積層されていて、
前記配線と前記バリアメタルが前記複数の開口を介して電気的に接続されている半導体装置であって、
これらの開口のうちで最も小さい径の開口の中にさらに複数の絶縁膜が備えられ、該絶縁膜が前記開口の中心側よりも外周側に多く備えられることを特徴とする半導体装置。 A semiconductor chip having wiring;
A barrier metal provided on the wiring;
A bump provided on the barrier metal;
A plurality of insulating films provided between the wiring and the barrier metal, each having an opening in a region where the wiring and the bump face each other, are laminated on the wiring,
The semiconductor device in which the wiring and the barrier metal are electrically connected through the plurality of openings,
A semiconductor device characterized in that a plurality of insulating films are further provided in the opening having the smallest diameter among these openings, and the insulating films are provided more on the outer peripheral side than on the central side of the opening. 前記最も小さい径の開口の中に備えられる絶縁膜の直径が、前記バンプに及ぶ表皮効果の表皮深さよりも小さいことを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein a diameter of an insulating film provided in the opening having the smallest diameter is smaller than a skin depth of a skin effect reaching the bump. 前記最も小さい径の開口の中に備えられる複数の絶縁膜が、前記最も小さい径の開口の外周から前記表皮深さに相当する距離までに多く備えられることを特徴とする請求項２に記載の半導体装置。   3. The plurality of insulating films provided in the opening having the smallest diameter are provided in a large amount from an outer periphery of the opening having the smallest diameter to a distance corresponding to the skin depth. Semiconductor device. 配線を有する半導体チップと、
前記配線上に備えられる絶縁層と、
前記絶縁層上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記絶縁層は前記配線と前記バンプが対向する領域に備えられ、
前記配線と前記バリアメタルは複数の貫通孔を介して電気的に接続され、
前記バンプ側の前記絶縁層表面において、前記領域の中心側に備えられた複数の前記貫通孔の総面積が、前記領域の外縁側に備えられた複数の前記貫通孔の総面積よりも大きいことを特徴とする半導体装置。 A semiconductor chip having wiring;
An insulating layer provided on the wiring;
A barrier metal provided on the insulating layer;
A bump provided on the barrier metal;
The insulating layer is provided in a region where the wiring and the bump face each other,
The wiring and the barrier metal are electrically connected through a plurality of through holes,
On the surface of the insulating layer on the bump side, the total area of the plurality of through holes provided on the center side of the region is larger than the total area of the plurality of through holes provided on the outer edge side of the region. A semiconductor device characterized by the above. 前記絶縁層表面における前記貫通孔の直径が、前記バンプに生じる表皮効果における表皮深さの長さよりも小さいことを特徴とする請求項４に記載の半導体装置。   The semiconductor device according to claim 4, wherein a diameter of the through hole in the surface of the insulating layer is smaller than a length of a skin depth in a skin effect generated in the bump. 配線を有する半導体チップと、
前記配線上に備えられる絶縁層と、
前記絶縁層上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記絶縁層は前記配線と前記バンプが対向する領域に開口を有し、
前記配線と前記バリアメタルは前記開口を介して電気的に接続されている半導体装置であって、
前記開口の径は前記バンプから前記配線に向かう方向へ徐々に小さくなる構造を有し、
前記開口の側壁と、前記絶縁層と前記配線の界面とが成す角度θが０°＜θ≦４５°であることを特徴とする半導体装置。 A semiconductor chip having wiring;
An insulating layer provided on the wiring;
A barrier metal provided on the insulating layer;
A bump provided on the barrier metal;
The insulating layer has an opening in a region where the wiring and the bump face each other,
The wiring and the barrier metal are semiconductor devices electrically connected through the opening,
The diameter of the opening has a structure that gradually decreases in the direction from the bump toward the wiring,
An angle θ formed by a side wall of the opening and an interface between the insulating layer and the wiring is 0 ° <θ ≦ 45 °. 請求項１〜３のいずれか１項に記載の半導体装置であって、
前記複数の開口の径は前記バンプから前記配線に向かう方向へ徐々に小さくなる構造を有し、該開口の側壁と該絶縁層と前記配線との界面とが成す角度θが０°＜θ≦４５°であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The diameters of the plurality of openings have a structure that gradually decreases in the direction from the bump toward the wiring, and an angle θ formed by the side wall of the opening and the interface between the insulating layer and the wiring is 0 ° <θ ≦. A semiconductor device having an angle of 45 °. 請求項４または５に記載の半導体装置であって、
前記絶縁層の上に第二の絶縁膜が備えられ、
前記第二の絶縁膜は前記開口と中心を同一にする第二の開口を有し、
前記第二の開口の径は前記バンプから前記配線に向かう方向へ徐々に小さくなる構造を有し、前記第二の開口の側壁と前記絶縁層と前記配線との界面とが成す角度θが０°＜θ≦４５°であることを特徴とする半導体装置。 A semiconductor device according to claim 4 or 5, wherein
A second insulating film is provided on the insulating layer;
The second insulating film has a second opening whose center is the same as the opening;
The diameter of the second opening gradually decreases in the direction from the bump toward the wiring, and the angle θ formed by the side wall of the second opening and the interface between the insulating layer and the wiring is 0. A semiconductor device characterized in that ° <θ≤45 °. 配線を有する半導体チップと、
前記配線上に備えられるバリアメタルと、
前記バリアメタル上に備えられるバンプとを有し、
前記バリアメタルの表面には前記バンプが形成されていない部分があって、該部分のバリアメタルは酸化されていることを特徴とする半導体装置。 A semiconductor chip having wiring;
A barrier metal provided on the wiring;
A bump provided on the barrier metal;
2. A semiconductor device according to claim 1, wherein the surface of the barrier metal has a portion where the bump is not formed, and the barrier metal in the portion is oxidized. 請求項１〜８のいずれか１項に記載の半導体装置であって、
前記バリアメタルの表面には前記バンプが形成されていない部分があって、該部分のバリアメタルは酸化されていることを特徴とする半導体装置。 A semiconductor device according to any one of claims 1 to 8,
2. A semiconductor device according to claim 1, wherein the surface of the barrier metal has a portion where the bump is not formed, and the barrier metal in the portion is oxidized. 半導体チップと、
前記半導体チップに備えられるバンプと、
配線を有する基板とを有し、
前記配線上に開口を有する絶縁層が備えられ、前記バンプが前記開口を介して前記配線に電気的に接続されている半導体装置であって、
前記開口内において前記配線上に複数の絶縁膜が備えられ、
前記絶縁膜が前記開口の中心側よりも前記開口の外周側に多く備えられることを特徴とする半導体装置。 A semiconductor chip;
A bump provided in the semiconductor chip;
A substrate having wiring,
An insulating layer having an opening on the wiring is provided, and the bump is electrically connected to the wiring through the opening,
A plurality of insulating films are provided on the wiring in the opening,
The semiconductor device is characterized in that the insulating film is provided more on the outer peripheral side of the opening than on the center side of the opening. 前記バンプの材料は鉛の含有量が０．１％以下であることを特徴とする請求項１〜１１いずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the bump material has a lead content of 0.1% or less. 前記バンプが前記半導体チップの面方向に隣接するピッチが２００μｍ以下であることを特徴とする請求項１〜１２いずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a pitch of the bumps adjacent to the surface direction of the semiconductor chip is 200 μm or less. 前記バンプの直径が１００μｍ以下であることを特徴とする請求項１〜１３いずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the bump has a diameter of 100 μm or less. 前記配線の材料がＡｌであることを特徴とする請求項１〜１４いずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a material of the wiring is Al.
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