JP2007180476A - Manufacturing method of circuit board, and circuit board - Google Patents
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Abstract
Description
本発明は、例えばプリント基板や半導体パッケージ基板などの回路基板の製造方法及び回路基板に関する。 The present invention relates to a method of manufacturing a circuit board such as a printed board or a semiconductor package board, and a circuit board.
プリント基板や半導体パッケージ基板における導体パターンは、一般的に絶縁層の表面に形成された銅パターンによって構成されている。通常、このような導体パターンを形成する場合には、絶縁層上に形成された導体膜をエッチングするサブトラクティブ法が用いられている。しかし、近年の導体パターンの細線化や高密度化に伴い、電解メッキ処理によって導体パターンを形成するセミアディティブ法を用いた形成方法が提案されている(例えば、特許文献1参照)。 A conductor pattern in a printed circuit board or a semiconductor package substrate is generally composed of a copper pattern formed on the surface of an insulating layer. Usually, when such a conductor pattern is formed, a subtractive method of etching a conductor film formed on an insulating layer is used. However, with recent thinning and high density of conductor patterns, a forming method using a semi-additive method for forming a conductor pattern by electrolytic plating has been proposed (for example, see Patent Document 1).
ここで、セミアディティブ法を用いた導体パターンの形成方法について説明する。まず、絶縁基板41の全面にPd(パラジウム)からなるメッキ触媒核を形成し、無電解メッキ処理によって絶縁基板41上に無電解銅メッキ層である通電層42を形成する。次に、通電層42上にドライフィルムレジストを貼り合わせ、フォトリソグラフィ技術により通電層42の形成領域に開口を有するパターン用マスク43を形成する(図9(a))。そして、パターン形成用マスク43で被覆されずに露出した通電層42上に、電解メッキ処理によって電解銅メッキ層である導体層44を形成する(図9(b))。その後、レジスト層43を剥離し、導体層44で被覆されていない通電層42を除去することで導体パターン45を形成する(図9(c))。
このとき、導体層44は、直流(DC)電流による電解メッキ処理によって形成されているため、図9(c)に示すように、断面は太鼓状となっている。
At this time, since the
しかしながら、上記従来の回路基板の製造方法には、以下の課題が残されている。すなわち、上記従来の回路基板の製造方法では、電解銅メッキ層が断面太鼓状となる。このため、導体パターンを狭ピッチ化した際、パターン形成用マスクを膨潤または溶解して確実に剥離するために、形成する予定の電解銅メッキ層の層厚に対して1.5倍程度の厚いパターン形成用マスクの層厚が必要であり、導体パターンの狭ピッチ化が困難であった。 However, the following problems remain in the conventional circuit board manufacturing method. That is, in the conventional circuit board manufacturing method, the electrolytic copper plating layer has a drum shape in cross section. For this reason, when the pitch of the conductor pattern is narrowed, the pattern forming mask swells or dissolves and is reliably peeled off, so that it is about 1.5 times thicker than the thickness of the electrolytic copper plating layer to be formed. The layer thickness of the pattern forming mask is necessary, and it is difficult to narrow the pitch of the conductor pattern.
本発明は、前述の課題に鑑みてなされたもので、導体パターンの狭ピッチ化が可能な回路基板の製造方法及び回路基板を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a circuit board manufacturing method and a circuit board capable of narrowing a conductor pattern.
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明の回路基板の製造方法は、絶縁層上に導体パターンを形成する回路基板の製造方法において、前記絶縁層上に通電層を形成する通電層形成工程と、前記通電層上にパターン用マスクを形成するマスク形成工程と、前記通電層のうち前記パターン用マスクの非形成領域に、電流方向を周期的に反転するPR電解メッキ処理により導体層を形成する導体層形成工程とを備えることを特徴とする。 The present invention employs the following configuration in order to solve the above problems. That is, the circuit board manufacturing method of the present invention is a circuit board manufacturing method in which a conductor pattern is formed on an insulating layer. In the circuit board manufacturing method, a conductive layer forming step of forming a conductive layer on the insulating layer, and a pattern on the conductive layer are provided. A mask forming step of forming a mask for forming, and a conductor layer forming step of forming a conductor layer in a non-formation region of the pattern mask in the conductive layer by PR electrolytic plating processing that periodically reverses the current direction. It is characterized by that.
また、本発明の回路基板は、絶縁層上に導体パターンが形成された回路基板において、
前記導体パターンが、前記絶縁層上に形成された通電層と、該通電層上に形成された導体層とを備え、前記導体層は、側壁と底面とのなす角が90°以下であることを特徴とする。
The circuit board of the present invention is a circuit board having a conductor pattern formed on an insulating layer.
The conductor pattern includes a current-carrying layer formed on the insulating layer and a conductor layer formed on the current-carrying layer, and the conductor layer has an angle formed by a side wall and a bottom surface of 90 ° or less. It is characterized by.
この発明では、PR電解メッキ処理を用いることで側壁と底面とのなす角が90°以下である導体層が形成でき、パターン用マスクの除去が容易に行える。
すなわち、被メッキ物を通電層上にメッキするフォワード電流と被メッキ物を溶かすリバース電流とを周期的に流すことで、導体層をその幅が通電層から離間するにしたがって大きくならないように形成できる。このため、導体層形成工程において導体層がパターン用マスクの内周壁を押し広げることがない。そのため、複数の導体パターン間の距離を短縮しても、パターン用マスクを除去するための剥離液がパターン用マスクの底部まで導体層によって妨げられることなく浸透する。したがって、パターン用マスクが確実に除去でき、導体パターンの狭ピッチ化や縮小化が図れる。
In the present invention, by using the PR electrolytic plating treatment, a conductor layer having an angle between the side wall and the bottom surface of 90 ° or less can be formed, and the pattern mask can be easily removed.
That is, by periodically passing a forward current for plating the object to be plated on the current-carrying layer and a reverse current for melting the object to be plated, the conductor layer can be formed so that its width does not increase as the distance from the current-carrying layer increases. . For this reason, the conductor layer does not push the inner peripheral wall of the pattern mask in the conductor layer forming step. Therefore, even if the distance between the plurality of conductor patterns is shortened, the stripping solution for removing the pattern mask penetrates to the bottom of the pattern mask without being obstructed by the conductor layer. Therefore, the pattern mask can be surely removed, and the pitch and size of the conductor pattern can be reduced.
また、本発明の回路基板の製造方法は、前記導体層形成工程で、被メッキ物を溶かすリバース電流が、被メッキ物を堆積させるフォワード電流と比較して、電流量が0.3倍以上5倍以下であると共に、前記リバース電流を流す時間が0.02倍以上0.2倍以下であることが好ましい。
この発明では、リバース電流をフォワード電流と比較して電流量を0.3倍以上5倍以下(フォワード電流の電流量とリバース電流の電流量との比が1:0.3から1:5)とすると共に、電流を流す時間を0.02倍以上0.2倍以下(フォワード電流を流す時間とリバース電流を流す時間との比が5:1から50:1)とすることで、導体層をその幅が通電層から離間するにしたがって大きくならないように確実に形成できる。
なお、フォワード電流を流す時間とリバース電流を流す時間との比は10:1から30:1であることがより好ましい。
In the circuit board manufacturing method of the present invention, in the conductor layer forming step, the reverse current that melts the object to be plated has a current amount of 0.3 times or more 5 times the forward current that deposits the object to be plated. It is preferable that the time during which the reverse current flows is 0.02 times or more and 0.2 times or less.
In the present invention, the reverse current is compared with the forward current, and the amount of current is not less than 0.3 times and not more than 5 times (the ratio of the forward current amount to the reverse current amount is 1: 0.3 to 1: 5). And the current flow time is 0.02 to 0.2 times (the ratio of the forward current flow time to the reverse current flow time is 5: 1 to 50: 1). Can be reliably formed so that the width does not increase as the distance from the conductive layer increases.
In addition, it is more preferable that the ratio of the time for supplying the forward current and the time for supplying the reverse current is 10: 1 to 30: 1.
また、本発明の回路基板の製造方法は、前記導体層形成工程で形成される前記導体層の層厚が、前記パターン用マスクの層厚と同等であることが好ましい。
この発明では、パターン用マスクの層厚を導体層の層厚と同等にすることで、マスク形成工程においてフォトリソグラフィ技術を用いてパターン用マスクを形成する場合、露光光が細くてもレジスト層の底面まで確実に露光、現像することができる。このため、パターン用マスクの開口領域の狭ピッチ化や縮小化が図れる。したがって、導体パターンのさらなる狭ピッチ化や縮小化が図れる。
In the method for manufacturing a circuit board according to the present invention, it is preferable that a layer thickness of the conductor layer formed in the conductor layer forming step is equal to a layer thickness of the pattern mask.
According to the present invention, when the pattern mask is formed using the photolithography technique in the mask forming process by making the layer thickness of the pattern mask equal to the layer thickness of the conductor layer, the resist layer can be formed even if the exposure light is thin. Exposure and development can be ensured up to the bottom surface. For this reason, it is possible to reduce the pitch or reduce the opening area of the pattern mask. Therefore, the conductor pattern can be further narrowed and reduced in pitch.
また、本発明の回路基板の製造方法は、前記導体層形成工程で、前記導体層の幅が、前記通電層から離間するにしたがって短く形成されていることが好ましい。
また、本発明の回路基板は、前記導体層の幅が、前記絶縁層から離間するにしたがって短くなることが好ましい。
この発明では、導体層の側壁と底面とのなす角度を90°未満とすることで、導体層の側壁とパターン用マスクとの間に間隙が形成されるため、剥離液をパターン用マスクの底部までより確実に浸透させることができる。
In the method for manufacturing a circuit board according to the present invention, it is preferable that in the conductor layer forming step, the width of the conductor layer is shortened as the distance from the conductive layer increases.
In the circuit board of the present invention, it is preferable that the width of the conductor layer becomes shorter as the distance from the insulating layer increases.
In this invention, since the gap between the side wall of the conductor layer and the pattern mask is formed by setting the angle formed between the side wall and the bottom surface of the conductor layer to be less than 90 °, the stripping solution is applied to the bottom of the pattern mask. Can penetrate more reliably.
また、本発明の回路基板の製造方法は、前記導体層形成工程で、被メッキ物を溶かすリバース電流が、被メッキ物を堆積させるフォワード電流と比較して、電流量が2倍以上5倍以下である共に、前記リバース電流を流す時間が0.02倍以上0.2倍以下であることが好ましい。
この発明では、リバース電流をフォワード電流と比較して電流量を2倍以上5倍以下(フォワード電流の電流量とリバース電流の電流量との比が1:2から1:5)とすると共に、電流を流す時間を0.02倍以上0.2倍以下(フォワード電流を流す時間とリバース電流を流す時間との比が5:1から50:1)とすることで、パターン用マスクの開口領域における内周面と導体層との間に間隙を確実に形成できる。
In the circuit board manufacturing method of the present invention, in the conductor layer forming step, the reverse current that melts the object to be plated has a current amount of 2 to 5 times that of a forward current that deposits the object to be plated. In addition, it is preferable that the time for which the reverse current flows is 0.02 to 0.2 times.
In the present invention, the reverse current is compared with the forward current and the amount of current is set to 2 to 5 times (the ratio of the forward current to the reverse current is 1: 2 to 1: 5), and By setting the current flow time to 0.02 to 0.2 times (the ratio of the forward current flow time to the reverse current flow time is 5: 1 to 50: 1), the opening area of the pattern mask A gap can be reliably formed between the inner peripheral surface and the conductor layer.
また、本発明の回路基板の製造方法は、前記導体層形成工程の後、前記導体層の表面に電解メッキ処理により被覆層を形成する被覆層形成工程を備えることが好ましい。
また、本発明の回路基板は、前記導体パターンの側面に、被覆層が形成されていることが好ましい。
この発明では、導体層の側壁とパターン用マスクとの間に間隙が形成されているため、新たにマスクを形成することなく導体層の側面に被覆層を形成できる。すなわち、被メッキ物を通電層上にメッキするフォワード電流と被メッキ物を溶かすリバース電流とを周期的に流すことで、導体層の幅が通電層から離間するにしたがって短くなるように形成される。このため、パターン用マスクと導体層との間に間隙が形成され、導体層の側面に被覆層が形成される。したがって、製造工程を増加させることなく導体パターンの側面にも被覆層が形成できる。
Moreover, it is preferable that the manufacturing method of the circuit board of this invention is equipped with the coating layer formation process which forms a coating layer by the electrolytic plating process on the surface of the said conductor layer after the said conductor layer formation process.
Moreover, it is preferable that the circuit board of this invention has the coating layer formed in the side surface of the said conductor pattern.
In the present invention, since the gap is formed between the side wall of the conductor layer and the pattern mask, the coating layer can be formed on the side surface of the conductor layer without forming a new mask. That is, the forward current for plating the object to be plated on the current-carrying layer and the reverse current for melting the object to be plated are periodically passed so that the width of the conductor layer becomes shorter as the distance from the current-carrying layer increases. . For this reason, a gap is formed between the pattern mask and the conductor layer, and a covering layer is formed on the side surface of the conductor layer. Therefore, a coating layer can be formed also on the side surface of the conductor pattern without increasing the number of manufacturing steps.
また、本発明の回路基板の製造方法は、前記導体層形成工程で、前記導体層の幅方向の中央部に、谷部を形成することが好ましい。
また、本発明の回路基板は、前記導体層の幅方向の中央部に、谷部が形成されていることが好ましい。
この発明では、導体層の幅方向の中央部に谷部を形成することで、例えばワイヤボンディングなどを行う際のボンディング位置の位置決めが容易となる。
Moreover, it is preferable that the manufacturing method of the circuit board of this invention forms a trough part in the center part of the width direction of the said conductor layer at the said conductor layer formation process.
Moreover, it is preferable that the trough part is formed in the center part of the width direction of the said conductor layer.
In this invention, by forming a trough at the center in the width direction of the conductor layer, positioning of a bonding position when performing, for example, wire bonding becomes easy.
また、本発明の回路基板の製造方法は、前記導体層形成工程で、被メッキ物を溶かすリバース電流が、被メッキ物を堆積させるフォワード電流と比較して、電流量が2.5倍以上5倍以下である共に、前記リバース電流を流す時間が0.02倍以上0.2倍以下であることが好ましい。
この発明では、リバース電流をフォワード電流と比較して電流量を2.5倍以上5倍以下(フォワード電流の電流量とリバース電流の電流量との比が1:2.5から1:5)とすると共に、電流を流す時間を0.02倍以上0.2倍以下(フォワード電流を流す時間とリバース電流を流す時間との比が5:1から50:1)とすることで、導体層の幅方向の中央部に谷部を形成できる。
In the circuit board manufacturing method of the present invention, in the conductor layer forming step, the reverse current for melting the object to be plated has a current amount of 2.5 times or more 5 times the forward current for depositing the object to be plated. It is preferable that the time during which the reverse current is applied is 0.02 to 0.2 times.
In this invention, the reverse current is compared with the forward current, and the current amount is 2.5 times or more and 5 times or less (the ratio of the forward current amount to the reverse current amount is 1: 2.5 to 1: 5). And the current flow time is 0.02 to 0.2 times (the ratio of the forward current flow time to the reverse current flow time is 5: 1 to 50: 1). A trough can be formed at the center in the width direction.
また、本発明の回路基板の製造方法は、前記被覆層形成工程の後で前記パターン用マスクを除去することが好ましい。
この発明では、導体層上に被覆層を形成してからパターン用マスクを除去するので、製造工程の増加が抑制される。
In the circuit board manufacturing method of the present invention, it is preferable that the pattern mask is removed after the coating layer forming step.
In this invention, since the mask for pattern is removed after forming the coating layer on the conductor layer, an increase in the manufacturing process is suppressed.
本発明の回路基板の製造方法及び回路基板によれば、側壁と底面とのなす角が90°以下である導体層を形成することで、導体パターンの間に配置されたパターン用マスクの底面まで確実に除去することができるので、導体パターンの狭ピッチ化や縮小化が図れる。 According to the circuit board manufacturing method and the circuit board of the present invention, by forming a conductor layer having an angle of 90 ° or less between the side wall and the bottom surface, the bottom surface of the pattern mask arranged between the conductor patterns is formed. Since it can be removed reliably, the pitch and size of the conductor pattern can be reduced.
以下、本発明にかかる回路基板の第1の実施形態を、図1を参照しながら説明する。
本実施形態における回路基板1は、いわゆる多層配線基板の表面の層に用いられる基板であって、絶縁基板(絶縁層)2と、絶縁基板2の一方の面に形成された導体パターン3と、導体パターン3の表面に形成された第1及び第2被覆層4a、4bとを備えている。なお、特に断りのない限り、導体パターン3は絶縁基板2の両面に形成されるが、本明細書では模式的に片面のみを示している。
A circuit board according to a first embodiment of the present invention will be described below with reference to FIG.
The
絶縁基板2は、例えばポリイミド樹脂のような絶縁性材料によって形成された基板であり、その層厚が例えば25μmとなっている。また、絶縁基板2にはその厚さ方向に貫通するビア5が形成されており、このビア5には導電材料が充填されている。
The insulating
導体パターン3は、通電層6と、通電層6上に形成された導体層7とによって構成されている。
通電層6は、例えば銅(Cu)によって構成されており、絶縁基板2の一面に無電解メッキ処理を施した後さらに電解メッキ処理を施し、これを薄くすることによって形成されている。ここで、この通電層6の層厚は、例えば1μmとなっている。
導体層7は、通電層6と同様に、例えば銅によって構成されており、通電層6上に電流方向を周期的に反転するPR電解メッキ処理を施すことによって形成されている。この導体層7は、その断面がほぼ台形状(側面と底面とのなす角度が90°未満)となっており、その幅が通電層6から離間するにしたがって漸次短くなるように形成されている。ここで、この導体層7の層厚は、例えば10μmとなっている。
The
The
The
第1被覆層4aは、銅で構成された導体パターン3の表面への拡散を抑制する機能を有しており、例えばニッケル(Ni)によって構成されている。ここで、第1被覆層4aの層厚は、例えば3μmとなっている。
また、第2被覆層4bは、ワイヤボンディング時におけるワイヤボンディング特性を向上させる機能を有しており、例えば金(Au)によって構成されている。ここで、第2被覆層4bの層厚は、例えば0.3μmとなっている。
The
Moreover, the
次に、以上のような構成の回路基板1の製造方法を、図2を用いて説明する。
最初に、通電層形成工程を行う。これは、絶縁基板2に貫通孔であるビア5を形成する。そして、絶縁基板2の両面に無電解メッキ処理によって厚さ1μm程度の無電解銅メッキ層を形成した後、電解メッキ処理によって厚さ20μm程度の電解銅メッキ層を形成してビア5を銅で充填する。そして、形成した電解銅メッキ層を薄くして、厚さ1μm程度の通電層6を形成する(図2(a))。
続いて、マスク形成工程を行う。これは、通電層6上にドライフィルムレジストを貼り合わせ、フォトリソグラフィ技術により、導体層7の形成領域に開口を有するパターン用マスク11を形成する(図2(b))。ここでは、平面視においてパターン用マスク11の開口領域とビア5とが重なるように形成している。
Next, a method for manufacturing the
First, an energization layer forming process is performed. This forms a via 5 which is a through hole in the insulating
Subsequently, a mask forming process is performed. In this process, a dry film resist is bonded onto the
そして、導体層形成工程を行う。これは、電流方向を周期的に反転させるPR電解メッキ処理によって通電層6に給電しながら、パターン用マスク11の開口領域に導体層7を形成する。ここで、通電層6上に被メッキ物である銅を堆積させるフォワード電流の電流量を2A/dm2(以下、ASDと称する)、電流を流す時間を20msecとし、通電層6上に堆積された被メッキ物である銅を溶かすリバース電流の電流量を4ASD、電流を流す時間を1msecとしている。
これにより、断面がほぼ台形状である導体層7が形成される。ここで、導体層7が断面ほぼ台形状であることから、パターン用マスク11の開口領域における内周面と導体層7の側面との間に間隙が形成される。
And a conductor layer formation process is performed. This forms the
Thereby, the
次に、被覆層形成工程を行う。これは、電解メッキ処理によって通電層6に給電しながら、パターン用マスク11の開口領域に第1被覆層4aを形成して導体層7の表面に積層する。さらに、第1被覆層4aと同様に、電解メッキ処理によって第1被覆層4a上に第2被覆層4bを積層する(図2(d))。ここで、パターン用マスク11の開口領域における内周面と導体層7の側面との間に間隙が形成されているので、第1及び第2被覆層4a、4bの形成時に、第1及び第2被覆層4a、4bが導体層7の側面にまで形成される。
Next, a coating layer forming step is performed. In this process, the
そして、水酸化ナトリウム水溶液などのアルカリ性水溶液を剥離液として用いてパターン用マスク11を除去する(図2(e))。
最後に、過硫化水系エッチング液を用いたウエットエッチング法によって、通電層6のうち導体層7が形成されていない非形成領域を除去する。これにより、導体パターン3が形成される(図2(f))。
以上のようにして回路基板1を製造する。
Then, the
Finally, the non-formation area | region in which the
The
このように構成された回路基板1及び回路基板の製造方法によれば、導体層7の側壁とパターン用マスク11との間に間隙が形成されるので、パターン用マスク11を除去するためのアルカリ性水溶液がパターン用マスク11の底部まで確実に浸透することができる。このため、パターン用マスク11の開口領域の間隔を小さくしても、パターン用マスク11の剥離が確実に行われる。したがって、導体パターン3の狭ピッチ化や縮小化が図れる。
また、パターン用マスク11の開口領域における内周面と導体層7との間に間隙が形成されるので、新たにマスクを形成することなく導体層7の側面に第1及び第2被覆層4a、4bを形成できる。したがって、製造工程数を増加させることなく導体パターン3の側面にも第1及び第2被覆層4a、4bを形成できる。また、第1及び第2被覆層4a、4bの幅が導体パターン3の幅と同等となることによっても、狭ピッチ化や縮小化が図れる。
ここで、リバース電流をフォワード電流と比較して電流量を2倍以上5倍以下(フォワード電流の電流量とリバース電流の電流量との比が1:2から1:5)とすると共に、電流を流す時間を0.02倍以上0.2倍以下(フォワード電流を流す時間とリバース電流を流す時間との比が5:1から50:1)とすることで、通電層6から離間するにしたがってその幅が短くなる導体層7が形成されるので、パターン用マスク11の開口領域における内周面と導体層7との間に間隙が確実に形成される。
According to the
Further, since a gap is formed between the inner peripheral surface in the opening region of the
Here, the reverse current is compared with the forward current so that the current amount is 2 to 5 times (the ratio of the forward current amount to the reverse current amount is 1: 2 to 1: 5), and the current Is set to be 0.02 times or more and 0.2 times or less (the ratio of the time for supplying the forward current and the time for supplying the reverse current is 5: 1 to 50: 1). Therefore, since the
次に、第2の実施形態について、図3を参照しながら説明する。なお、以下の説明において、上記実施形態で説明した構成要素には同一符号を付し、その説明を省略する。
第2の実施形態と第1の実施形態との異なる点は、本実施形態の回路基板20では、導体層21の幅方向の中央部に谷部22が形成されている点である。
Next, a second embodiment will be described with reference to FIG. In the following description, the same reference numerals are given to the components described in the above embodiment, and the description thereof is omitted.
The difference between the second embodiment and the first embodiment is that in the
次に、以上のような構成の回路基板20の製造方法を、図4を用いて説明する。
本実施形態における回路基板の製造方法は、第1の実施形態と同様にマスク形成工程において通電層6上にパターン用マスク11を形成した後(図4(a))、PR電解メッキ処理による導体層形成工程を行う。ここで、フォワード電流の電流量を2ASD、電流を流す時間を20msecとし、リバース電流の電流量を10ASD、電流を流す時間を1msecとしている。
これにより、断面がほぼ台形状であってその幅方向の中央部に谷部22が形成された導体層21が形成される(図4(b))。ここで、上述と同様に、パターン用マスク11の開口領域における内周面と導体層21の側面との間には間隙が形成されている。
Next, a method for manufacturing the
The circuit board manufacturing method according to the present embodiment is similar to the first embodiment in that after the
As a result, a
続いて、被覆層形成工程を行う。これは、第1の実施形態と同様に、電解メッキ処理によって通電層6に給電しながら第1及び第2被覆層4a、4bを形成する(図4(c))。
そして、パターン用マスク11を除去し、ウエットエッチング法によって、通電層6のうち導体層21が形成されていない非形成領域を除去する。これにより、導体パターン23が形成される(図4(d))。
以上のようにして回路基板20を製造する。
Subsequently, a coating layer forming step is performed. As in the first embodiment, the first and second coating layers 4a and 4b are formed while supplying power to the
Then, the
The
以上のように構成された回路基板の製造方法及び回路基板20においても、上述した第1の実施形態と同様の作用、効果を奏するが、導体層21の幅方向の中央部に谷部22を形成することで、第1及び第2被覆層4a、4b上に例えばワイヤボンディングなどを行う際の位置決めが容易となる。
ここで、リバース電流をフォワード電流と比較して電流量を2.5倍以上5倍以下(フォワード電流の電流量とリバース電流の電流量との比が1:2.5から1:5)とすると共に、電流を流す時間を0.02倍以上0.2倍以下(フォワード電流を流す時間とリバース電流を流す時間との比が5:1から50:1)とすることで、導体層21の幅方向の中央部に谷部22が形成される。
The circuit board manufacturing method and the
Here, comparing the reverse current with the forward current, the current amount is 2.5 times or more and 5 times or less (the ratio of the forward current amount to the reverse current amount is 1: 2.5 to 1: 5). In addition, by setting the current flowing time to 0.02 to 0.2 times (the ratio of the forward current flowing time to the reverse current flowing time is 5: 1 to 50: 1), the conductor layer 21
次に、第3の実施形態について、図5を参照しながら説明する。なお、以下の説明において、上記実施形態で説明した構成要素には同一符号を付し、その説明を省略する。
第3の実施形態と第1の実施形態との異なる点は、本実施形態の回路基板30では導体パターン31が被覆層で覆われていない点である。なお、本実施形態の回路基板30は、いわゆる多層配線基板の内側の層に用いられる基板となっている。
すなわち、導体パターン31は、通電層6と、通電層6上に形成された導体層32とによって構成されており、層厚が例えば15μmとなっている。そして、導体層32は、断面の形状がほぼ長方形となっている。
Next, a third embodiment will be described with reference to FIG. In the following description, the same reference numerals are given to the components described in the above embodiment, and the description thereof is omitted.
The difference between the third embodiment and the first embodiment is that the
That is, the
次に、以上のような構成の回路基板30の製造方法を、図6を用いて説明する。
本実施形態における回路基板の製造方法は、第1の実施形態と同様にマスク形成工程において通電層6上にパターン用マスク33を形成する(図6(a))。ここで、パターン用マスク33の層厚は、導体層32の層厚と同等(例えば、15μm程度)としている。これにより、幅の狭い光をドライフィルムレジストに照射した場合でも、照明光がドライフィルムレジストの底面まで十分な光量で到達する。したがって、導体層32のピッチを例えば8μm以下の6μm程度まで狭ピッチとすること可能となっている。
Next, a method for manufacturing the
In the circuit board manufacturing method according to the present embodiment, the
続いて、PR電解メッキ処理による導体層形成工程を行う。ここで、フォワード電流の電流量を0.5ASD、電流を流す時間を20msecとし、リバース電流の電流量を1ASD、電流を流す時間を1msecとしている。これにより、断面がほぼ長方形状であり、層厚が15μmである導体層32が形成される(図6(b))。そして、パターン用マスク33を除去し、ウエットエッチング法によって通電層6のうち導体層32が形成されていない非形成領域を除去する(エッチダウン)。このとき、導体層32の上面も薄くエッチングされる。これにより、層厚15μmの導体パターン31が形成される(図6(c))。
以上のようにして回路基板30を製造する。
Subsequently, a conductor layer forming step by PR electrolytic plating is performed. Here, the amount of forward current is 0.5 ASD, the time for flowing current is 20 msec, the amount of reverse current is 1 ASD, and the time for flowing current is 1 msec. As a result, the
The
以上のように構成された回路基板の製造方法及び回路基板30においても、上述した第1の実施形態と同様の作用、効果を奏するが、パターン用マスク33の層厚を導体層32の層厚と同等とすることで、照明光の幅が狭くてもドライフィルムレジストの底面まで十分な光量で到達する。したがって、導体層32を狭ピッチとすることができる。
ここで、リバース電流をフォワード電流と比較して電流量を0.3倍以上5倍以下(フォワード電流の電流量とリバース電流の電流量との比が1:0.3から1:5)とすると共に、電流を流す時間を0.02倍以上0.2倍以下(フォワード電流を流す時間とリバース電流を流す時間との比が5:1から50:1)とすることで、導体層をその幅が通電層から離間するにしたがって大きくならないように確実に形成できる。
The circuit board manufacturing method and the
Here, the reverse current is compared with the forward current, and the amount of current is 0.3 to 5 times (ratio of forward current and reverse current is 1: 0.3 to 1: 5). In addition, the current flowing time is set to 0.02 times or more and 0.2 times or less (the ratio of the time for flowing the forward current to the time for flowing the reverse current is 5: 1 to 50: 1). The width can be reliably formed so as not to increase as the distance from the conductive layer increases.
次に、本発明にかかる回路基板を実施例により具体的に説明する。
まず、実施例1として、PR電解メッキ処理におけるフォワード電流の電流量を2ASD、電流を流す時間を20msecとし、リバース電流の電流量を4ASD、電流を流す時間を1msecとして電解銅メッキ層である導体層7を通電層6上に形成し、この導体層7の表面にニッケルで構成された被覆層4を形成した。これを図7に示す。
図7に示すように、通電層から離間するにしたがってその幅が短くなるように導体層が形成され導体パターンの側面にも被覆層が形成されていることを確認した。
Next, the circuit board according to the present invention will be specifically described with reference to examples.
First, as Example 1, the current of the forward current in the PR electroplating process is 2 ASD, the current flowing time is 20 msec, the reverse current is 4 ASD, and the current flowing time is 1 msec. The
As shown in FIG. 7, it was confirmed that the conductor layer was formed so that the width thereof became shorter as the distance from the current-carrying layer was increased, and the covering layer was also formed on the side surface of the conductor pattern.
また、実施例2として、PR電解メッキ処理におけるフォワード電流の電流量を2ASD、電流を流す時間を20msecとし、リバース電流の電流量を4ASD、電流を流す時間を1msecとして通電層6上に電解銅メッキ層である導体層7を形成した。同様に、実施例3として、PR電解メッキ処理におけるフォワード電流の電流量を2ASD、電流を流す時間を20msecとし、リバース電流の電流量を10ASD、電流を流す時間を1msecとして通電層6上に電解銅メッキ層である導体層21を形成した。さらに、実施例4として、PR電解メッキ処理におけるフォワード電流の電流量を0.5ASD、電流を流す時間を20msec、リバース電流の電流量を1ASD、電流を流す時間を1msecとして通電層6上に電解銅メッキ層である導体層32を形成した。その上、比較例1として、直流電解メッキ処理によって通電層42上に電解銅メッキ層である導体層44を形成した。これら実施例2〜4及び比較例1で形成された導体層を図8(a)〜(d)に示す。
In Example 2, the amount of forward current in the PR electroplating process was 2 ASD, the current flow time was 20 msec, the reverse current amount was 4 ASD, and the current flow time was 1 msec. A
図8(a)に示すように、PR電解メッキ処理によって導体層を形成することで通電層6から離間するにしたがってその幅が短くなるように導体層が形成されることを確認した。また、図8(b)に示すように、PR電解メッキ処理におけるフォワード電流とリバース電流との電流量や電流を流す時間を調整することで、導体層の幅方向の中央部に谷部を形成できることを確認した。そして、図8(c)に示すように、PR電解メッキ処理におけるフォワード電流とリバース電流との電流量や電流を流す時間を調整することで、断面が長方形の導体層が形成されることを確認した。一方、図8(d)に示すように、直流電解メッキ処理では、導体層の断面が太鼓型となることを確認した。
As shown in FIG. 8A, it was confirmed that the conductor layer was formed by PR electrolytic plating so that the conductor layer was formed so that the width thereof was shortened as the distance from the
なお、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記実施形態において、回路基板1、20、30を半導体パッケージ基板としているが、プリント基板としてもよい。
また、回路基板1、20、30には絶縁基板2の一面にのみ導体パターン2、23、31が形成されているが、絶縁基板2の他面にも同様に導体パターン2、23、31を形成し、ビア5を介して双方の導体パターンを接続する構成としてもよい。
また、複数の回路基板1、20、30を接着して積層する構成としてもよい。ここで、導体パターンの積層方法としては一括積層法や逐次積層法、一括積層法及び逐次積層法を組み合わせた方法などを用いることができる。
また、回路基板1、20、30は、絶縁基板2上に導体パターン2、23、31を形成した構成となっているが、導体パターン2、23、31が形成される表層に絶縁層が形成されていれば、絶縁基板2に代えて、内部で導体パターンが積層されて表層に絶縁層が形成された基板を用い、この基板の絶縁層上に導体パターン2、23、31を形成する構成としてもよい。
In addition, this invention is not limited to the said embodiment, A various change can be added in the range which does not deviate from the meaning of this invention.
For example, in the above embodiment, the
In addition,
Also, a plurality of
The
また、絶縁基板2としてポリイミド基板を用いているが、BTレジンやガラスエポキシ基板など、他の絶縁性材料を用いてもよい。
また、絶縁基板2に無電解メッキ処理を施すことで通電層6を形成しているが、スパッタ法など、他の手法を施すことによって形成してもよい。
また、絶縁基板2にビア5を形成しているが、絶縁基板2の両面の間で電気的な接続をする必要がなければビア5を形成しなくてもよい。
Further, although a polyimide substrate is used as the insulating
In addition, the
In addition, although the via 5 is formed in the insulating
また、通電層6を、絶縁基板2の一面に無電解銅メッキ層及び電解銅メッキ層を形成した後で薄くすることによって形成されているが、絶縁基板2の一面にスパッタ法を用いて銅薄膜を形成した後で電解メッキ処理で厚さ1μm〜3μmの電解銅メッキ層を形成することや、絶縁基板2上に無電解メッキ処理で厚さ1μm程度の無電解銅メッキ層を形成することなど、他の方法によって形成してもよい。
また、通電層6や導体層7、21、32としては、導電性を有していれば銅に限られない。
また、通電層6の層厚を1μmとしているが、電解メッキ処理時に通電層6の全域に給電を行うことができ、通電層6のうち導体層7、21、32の非形成領域を除去するときに導体層7、21、32が過度にエッチングされなければ、これに限らない。
The
Further, the
In addition, although the thickness of the
また、第1の実施形態において、導体層形成工程でフォワード電流の電流量とリバース電流の電流量との比を1:2から1:5としているが、断面ほぼ台形状の導体層7が形成できれば、これに限られない。同様に、フォワード電流を流す時間とリバース電流を流す時間との比を5:1から50:1としているが、これに限られない。
そして、第2の実施形態において、導体層形成工程でフォワード電流の電流量とリバース電流の電流量との比を1:2.5から1:5としているが、断面ほぼ台形状であって中央に谷部22を有する導体層21が形成できれば、これに限られない。同様に、フォワード電流を流す時間とリバース電流を流す時間との比を5:1から50:1としているが、この範囲に限られず、10:1から30:1としてもよい。
さらに、第3の実施形態において、導体層形成工程でフォワード電流の電流量とリバース電流の電流量との比を1:0.3から1:5としているが、底面と側面とのなす角度が90°以下の導体層32が形成できれば、これに限られない。同様に、フォワード電流を流す時間とリバース電流を流す時間との比を5:1から50:1としているが、これに限られない。
In the first embodiment, the ratio of the forward current amount and the reverse current amount is 1: 2 to 1: 5 in the conductor layer forming step, but the
In the second embodiment, the ratio of the amount of forward current and the amount of reverse current is set to 1: 2.5 to 1: 5 in the conductor layer forming step. If the
Furthermore, in the third embodiment, the ratio of the forward current amount and the reverse current amount is set to 1: 0.3 to 1: 5 in the conductor layer forming step, but the angle formed between the bottom surface and the side surface is If the
また、第1及び第2被覆層4a、4bとしては、ニッケル(Ni)や金のほかに、Pdや錫(Sn)、銀(Ag)、白金(Pt)、ロジウム(Rh)あるいはこれらにニッケルや金を含めたうちの2以上を含む金属を用いてもよい。
また、導体パターン3、23上に被覆層を2層形成しているが、1層であってもよく、被覆層を3層以上積層してもよい。
また、パターン用マスク11、33がドライフィルムレジストを貼り合せた後でフォトリソグラフィ技術を用いることで形成されているが、液状レジストを塗布した後にフォトリソグラフィ技術を用いることによって形成されてもよい。ここで、液状レジストの塗布方法としては、ディップ法やコーター法を用いることができる。
In addition to nickel (Ni) and gold, the first and second coating layers 4a and 4b include Pd, tin (Sn), silver (Ag), platinum (Pt), rhodium (Rh), or nickel. You may use the metal containing 2 or more of metal metals including gold.
Further, although two coating layers are formed on the
The pattern masks 11 and 33 are formed by using a photolithography technique after bonding a dry film resist, but may be formed by using a photolithography technique after applying a liquid resist. Here, a dipping method or a coater method can be used as a coating method of the liquid resist.
1,20,30 回路基板
2 絶縁基板(絶縁層)
3,23,31 導体パターン
4a 第1被覆層(被覆層)
4b 第2被覆層(被覆層)
6 通電層
7,21,32 導体層
11,33 パターン用マスク
22 谷部
1, 20, 30
3, 23, 31
4b Second coating layer (coating layer)
6
Claims (13)
前記絶縁層上に通電層を形成する通電層形成工程と、
前記通電層上にパターン用マスクを形成するマスク形成工程と、
前記通電層のうち前記パターン用マスクの非形成領域に、電流方向を周期的に反転するPR電解メッキ処理により導体層を形成する導体層形成工程とを備えることを特徴とする回路基板の製造方法。 In the method of manufacturing a circuit board for forming a conductor pattern on an insulating layer,
An energization layer forming step of forming an energization layer on the insulating layer;
A mask forming step of forming a pattern mask on the conductive layer;
A method for producing a circuit board, comprising: a conductor layer forming step of forming a conductor layer by PR electrolytic plating that periodically reverses a current direction in a region where the pattern mask is not formed in the conductive layer. .
前記導体パターンが、前記絶縁層上に形成された通電層と、該通電層上に形成された導体層とを備え、
前記導体層は、側壁と底面とのなす角が90°以下であることを特徴とする回路基板。 In a circuit board in which a conductor pattern is formed on an insulating layer,
The conductor pattern comprises an energization layer formed on the insulating layer, and a conductor layer formed on the energization layer,
An angle formed by the side wall and the bottom surface of the conductor layer is 90 ° or less.
The circuit board according to any one of claims 10 to 12, wherein a trough is formed at a central portion in the width direction of the conductor layer.
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