JP2007180226A

JP2007180226A - Method for manufacturing nonvolatile semiconductor memory device

Info

Publication number: JP2007180226A
Application number: JP2005376233A
Authority: JP
Inventors: Koichi Sao; 浩一左尾; Kiyohiko Sakakibara; 清彦榊原
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-12-27
Filing date: 2005-12-27
Publication date: 2007-07-12

Abstract

<P>PROBLEM TO BE SOLVED: To form a contact, a floating gate and a control gate in a desired shape and dimension so that a part of a mask is not left behind on a main surface of a semiconductor substrate of a memory cell area, in a production process of a nonvolatile semiconductor memory device. <P>SOLUTION: A nonvolatile semiconductor memory device 100 comprises a memory cell area 51, and a peripheral circuit area 52. A method for manufacturing the device comprises the steps of forming a first conductive film through a first insulating film 4 on a main surface of a semiconductor substrate 1 where the memory cell area 51 is located; depositing a second conductive film, patterning the second conductive film, forming a gate electrode on the main surface of the semiconductor substrate where the peripheral circuit area is located, and also leaving the second conductive film on the upper surface of the first conductive layer through a second insulating film; using the second conductive film remained on the upper surface of the first conductive layer as a mask to form impurity diffusion layers 24, 25; forming a control gate CG; and forming a floating gate FG. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、不揮発性半導体記憶装置の製造方法、特に、半導体基板の主表面上に、メモリセル領域と周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法に関する。 The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device, and more particularly to a method for manufacturing a nonvolatile semiconductor memory device including a memory cell region and a peripheral circuit region on a main surface of a semiconductor substrate.

一般に、半導体基板の主表面上に、複数のメモリセルが形成されたメモリセル領域と、このメモリセル領域の周囲に位置する半導体基板の主表面上に形成された複数種類の周辺回路トランジスタが形成された周辺回路領域とを備えた不揮発性半導体記憶装置が知られている。このような不揮発性半導体記憶装置においては、周辺回路トランジスタのソースおよびドレインを形成する際には、メモリセル領域を覆うレジストマスクを形成した状態で、半導体基板の主表面に不純物を注入することにより形成されている（下記特許文献１参照）。
特開２００３−３０９１９３号公報 In general, a memory cell region in which a plurality of memory cells are formed on a main surface of a semiconductor substrate and a plurality of types of peripheral circuit transistors formed on the main surface of the semiconductor substrate located around the memory cell region are formed. A nonvolatile semiconductor memory device having a peripheral circuit region formed is known. In such a nonvolatile semiconductor memory device, when forming the source and drain of the peripheral circuit transistor, an impurity is implanted into the main surface of the semiconductor substrate with a resist mask covering the memory cell region formed. It is formed (see Patent Document 1 below).
JP 2003-309193 A

しかし、上記従来の不揮発性半導体記憶装置の製造方法においては、周辺回路トランジスタのソースおよびドレインを形成する際に形成されたレジストマスクを除去する際に、レジストマスクの一部がメモリセル領域が位置する半導体基板の主表面上に残留する場合があった。特に、高濃度の不純物注入を行い周辺回路トランジスタのソースおよびドレインを形成する際には、レジストマスクが硬質化し易く、レジストマスクを完全に除去することは困難であり、半導体基板の主表面上にレジストマスクの一部が残留するという問題があった。特に、近年、チップ面積のうちメモリセル領域の占める割合が大きくなっており、大きなメモリセル領域全面に形成されたレジストマスクを完全に除去することは困難なものとなっている。 However, in the conventional method for manufacturing a nonvolatile semiconductor memory device, when removing the resist mask formed when forming the source and drain of the peripheral circuit transistor, a part of the resist mask is located in the memory cell region. In some cases, it remains on the main surface of the semiconductor substrate. In particular, when a high concentration impurity is implanted to form the source and drain of a peripheral circuit transistor, the resist mask is easily hardened, and it is difficult to completely remove the resist mask. There was a problem that a part of the resist mask remained. In particular, in recent years, the ratio of the memory cell region to the chip area has increased, and it is difficult to completely remove the resist mask formed on the entire surface of the large memory cell region.

このため、コンタクトホールが形成される部分にレジストマスクが残留していると、残留したレジストマスクが、コンタクトホールの形成を阻害するという問題があった。また、レジストマスクが残留することにより、コントロールゲートや、フローティングゲートを形成する工程において、残留したレジストマスクが、所望形状のコントロールゲートやフローティングゲートの形成を阻害するという問題があった。 For this reason, if the resist mask remains in the portion where the contact hole is formed, there is a problem that the remaining resist mask hinders the formation of the contact hole. Further, since the resist mask remains, in the process of forming the control gate and the floating gate, there is a problem that the remaining resist mask hinders the formation of the control gate and the floating gate having a desired shape.

本発明は、上記課題に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置の製造過程において、メモリセル領域が位置する半導体基板の主表面上にレジストマスクの一部が残留することを抑制することができ、これにより、コンタクト、フローティングゲートおよびコントロールゲートを所望の形状、寸法に形成することができる不揮発性半導体記憶装置の製造方法を提供することである。 The present invention has been made in view of the above problems, and its object is to leave a part of the resist mask on the main surface of the semiconductor substrate in which the memory cell region is located in the manufacturing process of the nonvolatile semiconductor memory device. Accordingly, it is an object of the present invention to provide a method for manufacturing a nonvolatile semiconductor memory device in which contacts, floating gates, and control gates can be formed in desired shapes and dimensions.

本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に形成されたメモリセルを有するメモリセル領域と、メモリセル領域が位置する半導体基板の主表面と隣り合う半導体基板の主表面上に形成され、メモリセルの駆動を制御する制御トランジスタを有する周辺回路領域とを備える不揮発性半導体記憶装置の製造方法であって、メモリセル領域が位置する半導体基板の主表面上に、第１絶縁膜を介して第１導電膜を形成する工程と、第２導電膜を堆積し、該第２導電膜をパターニングして、周辺回路領域が位置する半導体基板の主表面上に制御トランジスタのゲート電極を形成すると共に、第１導電膜の上面上に、第２絶縁膜を介して、第２導電膜を残す工程と、第１導電膜の上面上に残留した第２導電膜をレジストマスクとして、半導体基板の主表面に不純物を導入して、制御トランジスタのソースまたはドレインとして機能する不純物拡散層を形成する工程と、第１導電膜上に形成された第２導電膜をパターニングして、コントロールゲートを形成する工程と、コントロールゲートをレジストマスクとして、第１導電膜をパターニングして、コントロールゲート下に位置する半導体基板の主表面上にフローティングゲートを形成する工程とを備える。 A method for manufacturing a nonvolatile semiconductor memory device according to the present invention includes: a memory cell region having memory cells formed on a main surface of a semiconductor substrate; and a semiconductor substrate adjacent to the main surface of the semiconductor substrate in which the memory cell region is located. A non-volatile semiconductor memory device manufacturing method comprising a peripheral circuit region having a control transistor for controlling driving of a memory cell, formed on the main surface, on the main surface of the semiconductor substrate in which the memory cell region is located, Forming a first conductive film through the first insulating film; depositing a second conductive film; patterning the second conductive film; and controlling transistors on a main surface of the semiconductor substrate in which the peripheral circuit region is located Forming the gate electrode, leaving the second conductive film on the upper surface of the first conductive film via the second insulating film, and removing the second conductive film remaining on the upper surface of the first conductive film. The step of introducing impurities into the main surface of the semiconductor substrate to form an impurity diffusion layer functioning as the source or drain of the control transistor, and patterning the second conductive film formed on the first conductive film , Forming a control gate, and patterning the first conductive film using the control gate as a resist mask to form a floating gate on the main surface of the semiconductor substrate located under the control gate.

本発明に係る不揮発性半導体記憶装置の製造方法によれば、メモリセル領域が位置する半導体基板の主表面上にレジストマスクが残留することを抑制することができ、これにより、コンタクトホール、フローティングゲートおよび、コントロールゲートを所望の形状に形成することができる。 According to the method for manufacturing a nonvolatile semiconductor memory device according to the present invention, it is possible to suppress the resist mask from remaining on the main surface of the semiconductor substrate in which the memory cell region is located. In addition, the control gate can be formed in a desired shape.

図１から図７を用いて、本実施の形態１に係る不揮発性半導体記憶装置およびその製造方法について説明する。図１は、この不揮発性半導体記憶装置１００に設けられたチップの平面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板１と、この半導体基板１の主表面上に形成された複数のメモリセルを有するメモリセル領域５１と、このメモリセル領域５１の周囲に位置する半導体基板１の主表面に形成された周辺回路領域１０２とを備えている。周辺回路領域１０２は、複数の周辺回路領域に分割されている。この図１において、メモリセル領域５１と、周辺回路領域１０２とを備えたチップのチップ面積は、例えば、４０×１０^６〜８０×１０^６[μｍ^２]程度とされている。そして、メモリセル領域５１の面積は、デコーダを含めて、例えば、１０×１０^６〜３０×１０^６[μｍ^２]程度とされており、チップ面積の３０〜５０％程度とされている。なお、デコーダを除いたメモリセル領域の面積は、例えば、１×１０^６〜１０×１０^６[μｍ^２]程度とされており、面積の占有率は、例えば、１０〜２０％程度とされている。このように、メモリセル領域５１は、チップの表面上に大きな割合を占めている。 A nonvolatile semiconductor memory device and a manufacturing method thereof according to the first embodiment will be described with reference to FIGS. FIG. 1 is a plan view of a chip provided in the nonvolatile semiconductor memory device 100. As shown in FIG. 1, a nonvolatile semiconductor memory device 100 includes a semiconductor substrate 1, a memory cell region 51 having a plurality of memory cells formed on the main surface of the semiconductor substrate 1, and the memory cell region. 51 and a peripheral circuit region 102 formed on the main surface of the semiconductor substrate 1 located around 51. The peripheral circuit region 102 is divided into a plurality of peripheral circuit regions. In FIG. 1, the chip area of the chip including the memory cell region 51 and the peripheral circuit region 102 is, for example, about 40 × 10 ⁶ to 80 × 10 ⁶ [μm ² ]. The area of the memory cell region 51 including the decoder is, for example, about 10 × 10 ⁶ to 30 × 10 ⁶ [μm ² ], and is about 30 to 50% of the chip area. The area of the memory cell area excluding the decoder is, for example, about 1 × 10 ⁶ to 10 × 10 ⁶ [μm ² ], and the area occupancy is, for example, about 10 to 20%. Yes. Thus, the memory cell region 51 occupies a large proportion on the surface of the chip.

図２は、不揮発性半導体記憶装置１００の断面図である。この図２に示されるように、半導体基板１の主表面上には、複数のメモリセルが形成されたメモリセル領域５１と、このメモリセル領域５１に隣接する半導体基板１の主表面上に形成された周辺回路領域５２と、この周辺回路領域５２に隣接する半導体基板１の主表面上に形成された周辺回路領域５３と、この周辺回路領域５３に隣接する半導体基板１の主表面上に形成された周辺回路領域５４と、この周辺回路領域５４に隣接する半導体基板１の主表面上に形成された周辺回路領域５５とが形成されている。そして、半導体基板１の主表面のうち、メモリセル領域５１と周辺回路領域５２との境界部分と、周辺回路領域５２と周辺回路領域５３との境界部分と、周辺回路領域５３と周辺回路領域５４との境界部分と、周辺回路領域５４と周辺回路領域５５との境界部分とに位置する半導体基板１の主表面には、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）等からなる分離領域２が形成されている。 FIG. 2 is a cross-sectional view of the nonvolatile semiconductor memory device 100. As shown in FIG. 2, a memory cell region 51 in which a plurality of memory cells are formed on the main surface of the semiconductor substrate 1 and a main surface of the semiconductor substrate 1 adjacent to the memory cell region 51 are formed. Peripheral circuit region 52 formed, peripheral circuit region 53 formed on the main surface of semiconductor substrate 1 adjacent to peripheral circuit region 52, and formed on the main surface of semiconductor substrate 1 adjacent to peripheral circuit region 53. Peripheral circuit region 54 formed and peripheral circuit region 55 formed on the main surface of semiconductor substrate 1 adjacent to peripheral circuit region 54 are formed. Of the main surface of the semiconductor substrate 1, the boundary between the memory cell region 51 and the peripheral circuit region 52, the boundary between the peripheral circuit region 52 and the peripheral circuit region 53, the peripheral circuit region 53 and the peripheral circuit region 54. The main surface of the semiconductor substrate 1 located at the boundary between the peripheral circuit region 54 and the peripheral circuit region 55 is separated by, for example, STI (Shallow Trench Isolation) or SGI (Shallow Groove Isolation). Region 2 is formed.

メモリセル領域５１が位置する半導体基板１の主表面には、Ｐ型のウエル領域８が形成されており、このＰ型のウエル領域８の周囲を覆うように、Ｎ型のウエル領域３が形成されている。そして、Ｐ型のウエル領域８が位置する半導体基板１の主表面上には、絶縁膜（第１絶縁膜）４を介して形成されたフローティングゲートＦＧと、このフローティングゲートＦＧ上に、絶縁膜１６を介して形成されたコントロールゲートＣＧと、フローティングゲートＦＧと隣り合う半導体基板１の主表面上に形成され、ソースまたはドレインとして機能する不純物拡散層３２、３３とが形成されている。 A P-type well region 8 is formed on the main surface of the semiconductor substrate 1 where the memory cell region 51 is located, and an N-type well region 3 is formed so as to cover the periphery of the P-type well region 8. Has been. A floating gate FG formed via an insulating film (first insulating film) 4 is formed on the main surface of the semiconductor substrate 1 where the P-type well region 8 is located, and an insulating film is formed on the floating gate FG. Control gate CG formed via 16 and impurity diffusion layers 32 and 33 formed on the main surface of semiconductor substrate 1 adjacent to floating gate FG and functioning as a source or drain are formed.

コントロールゲートＣＧの半導体基板１の主表面に対して垂直な方向の厚さは、例えば、１００〜３００ｎｍ程度とされている。また、コントロールゲートＣＧは、例えば、Ｎ_２が１０〜３０ＫｅＶの下、１×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入されており、さらに、Ｐ（リン）が例えば、１０〜８０ＫｅＶの下、１×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入された多結晶シリコン等から形成されている。 The thickness of the control gate CG in the direction perpendicular to the main surface of the semiconductor substrate 1 is, for example, about 100 to 300 nm. In addition, the control gate CG is implanted with, for example, about ² × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ] under N ₂ of 10 to 30 KeV, and P (phosphorus) is, for example, 10 to 80 KeV. The polycrystalline silicon is implanted at about 1 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ].

フローティングゲートＦＧは、Ｐ（リン）が例えば、１×１０^１５〜１０×１０^１５[ｃｍ^−２]程度導入された多結晶シリコン等から構成されている。不純物拡散層３２、３３は、半導体基板１の主表面に、例えば、Ａｓ（ヒ素）や、Ｂ（ホウ素）等を注入して、形成されている。 The floating gate FG is made of, for example, polycrystalline silicon into which P (phosphorus) is introduced at about 1 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ]. The impurity diffusion layers 32 and 33 are formed by injecting, for example, As (arsenic), B (boron), or the like into the main surface of the semiconductor substrate 1.

不純物拡散層３２、３３が位置する半導体基板１の主表面上には、金属膜、金属シリサイドなどからなる導電膜６７が形成されている。そして、不純物拡散層３２の上面上に形成された導電膜６７の上面上には、不純物拡散層３２に電圧を印加するコンタクト１０１が形成されている。また、フローティングゲートＦＧおよびコントロールゲートＣＧの側面上には、例えば、酸化シリコン膜からなるサイドウォール３９が形成されている。コントロールゲートＣＧの上面上には、金属膜または金属シリサイドなどからなる導電膜６５が形成されている。そして、コントロールゲートＣＧおよびフローティングゲートＦＧを覆うように層間絶縁膜６６が形成されている。 A conductive film 67 made of a metal film, metal silicide, or the like is formed on the main surface of the semiconductor substrate 1 where the impurity diffusion layers 32 and 33 are located. A contact 101 for applying a voltage to the impurity diffusion layer 32 is formed on the upper surface of the conductive film 67 formed on the upper surface of the impurity diffusion layer 32. In addition, sidewalls 39 made of, for example, a silicon oxide film are formed on the side surfaces of the floating gate FG and the control gate CG. A conductive film 65 made of a metal film or metal silicide is formed on the upper surface of the control gate CG. An interlayer insulating film 66 is formed so as to cover the control gate CG and the floating gate FG.

周辺回路領域５２が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４０が形成されている。そして、この周辺回路領域５２が位置する半導体基板１の主表面には、Ｎ型のウエル領域１４と、このＮ型のウエル領域１４を覆うように形成されたＰ型のウエル領域９とが形成されている。そして、制御トランジスタ４０は、ウエル領域１４が位置する半導体基板１の主表面上に、絶縁膜４を介して形成されたゲート電極２０ｂと、このゲート電極２０ｂが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に形成され、ソースまたはドレインとして機能する不純物拡散層２４、２５と、例えば、酸化シリコン等からなり、ゲート電極２０ｂの側面上に形成されたサイドウォール３９とを備えている。 A control transistor 40 for controlling the driving of the memory cell MC is formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 52 is located. An N-type well region 14 and a P-type well region 9 formed so as to cover the N-type well region 14 are formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 52 is located. Has been. The control transistor 40 includes a gate electrode 20b formed on the main surface of the semiconductor substrate 1 where the well region 14 is located via the insulating film 4, and a main surface of the semiconductor substrate 1 where the gate electrode 20b is located. Impurity diffusion layers 24 and 25 formed on the main surface of the adjacent semiconductor substrate 1 and functioning as a source or drain, and a sidewall 39 made of, for example, silicon oxide and formed on the side surface of the gate electrode 20b. ing.

ゲート電極２０ｂは例えば、Ｎ_２が１０〜４０ＫｅＶの下、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入されており、さらに、Ｐ（リン）が例えば、１０〜４０ＫｅＶの下、１×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入された多結晶シリコン等から形成されており、不純物拡散層２４、２５は、ＡｓやＢ等の不純物が導入されることにより、形成されている。ゲート電極２０ｂの上面上には、導電膜６５が形成されており、不純物拡散層２４、２５が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。 In the gate electrode 20b, for example, N ₂ is implanted at about 1.0 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ] under 10 to 40 KeV, and P (phosphorus) is, for example, 10 to 40 KeV. The bottom is made of polycrystalline silicon or the like implanted at about 1 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ], and the impurity diffusion layers 24 and 25 are formed by introducing impurities such as As and B. Is formed. A conductive film 65 is formed on the upper surface of the gate electrode 20b, and a conductive film 67 is formed on the main surface of the semiconductor substrate 1 where the impurity diffusion layers 24 and 25 are located. A contact 101 is connected to the conductive film 67.

周辺回路領域５３が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４１が形成されている。この周辺回路領域５３が位置する半導体基板１の主表面には、Ｐ型のウエル領域９が形成されている。制御トランジスタ４１は、ウエル領域９の上面が位置する半導体基板１の主表面上に、絶縁膜４を介して形成されたゲート電極２０ｃと、このゲート電極２０ｃが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に形成され、ソースまたはドレインとして機能する不純物拡散層２７、２８と、例えば、酸化シリコン等からなり、ゲート電極２０ｃの側面上に形成されたサイドウォール３９とを備えている。 A control transistor 41 for controlling the driving of the memory cell MC is formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 53 is located. A P-type well region 9 is formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 53 is located. The control transistor 41 includes a gate electrode 20c formed on the main surface of the semiconductor substrate 1 where the upper surface of the well region 9 is located via the insulating film 4, and a main surface of the semiconductor substrate 1 where the gate electrode 20c is located. Impurity diffusion layers 27 and 28 formed on the main surface of the adjacent semiconductor substrate 1 and functioning as a source or drain, and a sidewall 39 made of, for example, silicon oxide and formed on the side surface of the gate electrode 20c. ing.

ゲート電極２０ｃは例えば、Ｎ_２が１０〜４０ＫｅＶの下、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入されており、さらに、Ｐ（リン）が例えば、１〜４０ＫｅＶの下、１×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入された多結晶シリコン等から形成されている。ゲート電極２０ｂの上面上には、導電膜６５が形成されており、不純物拡散層２７、２８が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。 In the gate electrode 20c, for example, N ₂ is implanted at about 1.0 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ] under 10 to 40 KeV, and P (phosphorus) is, for example, 1 to 40 KeV. The lower layer is made of polycrystalline silicon or the like implanted at about 1 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ]. A conductive film 65 is formed on the upper surface of the gate electrode 20b, and a conductive film 67 is formed on the main surface of the semiconductor substrate 1 where the impurity diffusion layers 27 and 28 are located. A contact 101 is connected to the conductive film 67.

周辺回路領域５４が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４２が形成されている。この周辺回路領域５４が位置する半導体基板１の主表面上には、Ｎ型のウエル領域１２と、このＮ型のウエル領域１２の周囲を覆うように形成されたエル領域７とが形成されている。制御トランジスタ４２は、Ｎ型のウエル領域１２の上面が位置する半導体基板１の主表面上に、絶縁膜４を介して形成されたゲート電極２０ｄと、このゲート電極２０ｄが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面上に形成され、ソースまたはドレインとして機能する不純物拡散層３６、３７と、ゲート電極２０ｄの側面上に形成され、例えば、酸化シリコン膜からなるサイドウォール３９とを備えている。 A control transistor 42 that controls driving of the memory cell MC is formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 54 is located. On the main surface of the semiconductor substrate 1 where the peripheral circuit region 54 is located, an N-type well region 12 and an L region 7 formed so as to cover the periphery of the N-type well region 12 are formed. Yes. The control transistor 42 includes a gate electrode 20d formed on the main surface of the semiconductor substrate 1 where the upper surface of the N-type well region 12 is located via an insulating film 4, and the semiconductor substrate 1 where the gate electrode 20d is located. Formed on the main surface of the semiconductor substrate 1 adjacent to the main surface, impurity diffusion layers 36 and 37 functioning as a source or drain, and formed on the side surface of the gate electrode 20d, for example, a sidewall 39 made of a silicon oxide film And.

ゲート電極２０ｄは例えば、Ｎ_２が１０〜４０ＫｅＶの下、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入されており、さらに、ＢＦ２が例えば、１０〜４０ＫｅＶの下、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入された多結晶シリコン等から形成されている。ゲート電極２０ｄの上面上には、導電膜６５が形成されており、不純物拡散層３６、３７が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。 In the gate electrode 20d, for example, N ₂ is implanted at about 1.0 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ] under 10-40 KeV, and BF 2 is, for example, below 10-40 KeV, It is made of polycrystalline silicon or the like implanted at about 0.0 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ]. A conductive film 65 is formed on the upper surface of the gate electrode 20d, and a conductive film 67 is formed on the main surface of the semiconductor substrate 1 where the impurity diffusion layers 36 and 37 are located. A contact 101 is connected to the conductive film 67.

周辺回路領域５５が位置する半導体基板１の主表面には、メモリセルＭＣの駆動を制御する制御トランジスタ４３が形成されている。また、周辺回路領域５５が位置する半導体基板１の主表面には、Ｎ型のウエル領域７が形成されている。そして、制御トランジスタ４３は、ウエル領域７の上面が位置する半導体基板１の主表面上に絶縁膜４を介して、形成されたゲート電極２０ｅと、このゲート電極２０ｅが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に形成され、ソースまたはドレインとして機能する不純物拡散層６２、６３と、ゲート電極２０ｅの側面上に形成されたサイドウォール３９とを備えている。 A control transistor 43 that controls driving of the memory cell MC is formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 55 is located. An N-type well region 7 is formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 55 is located. The control transistor 43 includes a gate electrode 20e formed on the main surface of the semiconductor substrate 1 where the upper surface of the well region 7 is located via the insulating film 4, and the main electrode of the semiconductor substrate 1 where the gate electrode 20e is located. Impurity diffusion layers 62 and 63 formed on the main surface of the semiconductor substrate 1 adjacent to the surface and functioning as a source or drain, and a sidewall 39 formed on the side surface of the gate electrode 20e are provided.

ゲート電極２０ｅは例えば、Ｎ_２が１０〜４０ＫｅＶの下、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入されており、さらに、ＢＦ２が例えば、１０〜４０ＫｅＶの下、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入された多結晶シリコン等から形成されている。ゲート電極２０ｅの上面上には、導電膜６５が形成されており、不純物拡散層６２、６３が位置する半導体基板１の主表面上には、導電膜６７が形成されている。この導電膜６７には、コンタクト１０１が接続されている。 In the gate electrode 20e, for example, N ₂ is implanted at about 1.0 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ] under 10-40 KeV, and BF 2 is, for example, below 10-40 KeV, It is made of polycrystalline silicon or the like implanted at about 0.0 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ]. A conductive film 65 is formed on the upper surface of the gate electrode 20e, and a conductive film 67 is formed on the main surface of the semiconductor substrate 1 where the impurity diffusion layers 62 and 63 are located. A contact 101 is connected to the conductive film 67.

上記のように構成された不揮発性半導体記憶装置１００の製造工程について説明する。図３は、不揮発性半導体記憶装置１００の第１工程を示す断面図である。この図３に示されるように、まず、半導体基板１の主表面上に、分離領域２を形成する。そして、半導体基板１の主表面上に熱酸化を施して、絶縁膜４を半導体基板１の主表面上に形成する。絶縁膜４を形成した後に、メモリセル領域５１が位置する半導体基板１の主表面に、Ｐ（リン）を導入して、ウエル領域３を形成する。このウエル領域３を形成した後に、周辺回路領域５４、５５が位置する半導体基板１の主表面上に、Ｐ（リン）等の不純物を導入して、ウエル領域７を形成する。ウエル領域７を形成した後に、メモリセル領域５１と、周辺回路領域５２、５３が位置する半導体基板１の主表面に、ホウ素（Ｂ）を導入して、メモリセル領域５１が位置する半導体基板１の主表面上に、ウエル領域８を形成すると共に、周辺回路領域５２、５３が位置する半導体基板１の主表面上に、ウエル領域９を形成する。ウエル領域８、９を形成した後に、周辺回路領域５４が位置する半導体基板１の主表面に、Ｐ（リン）やＡｓ（ヒ素）を導入して、ウエル領域１２を形成する。ウエル領域１２を形成した後に、周辺回路領域５２が位置する半導体基板１の主表面に、Ｂ（ホウ素）を注入して、ウエル領域１４を形成する。 A manufacturing process of the nonvolatile semiconductor memory device 100 configured as described above will be described. FIG. 3 is a cross-sectional view showing a first step of the nonvolatile semiconductor memory device 100. As shown in FIG. 3, first, an isolation region 2 is formed on the main surface of the semiconductor substrate 1. Then, thermal oxidation is performed on the main surface of the semiconductor substrate 1 to form the insulating film 4 on the main surface of the semiconductor substrate 1. After forming the insulating film 4, P (phosphorus) is introduced into the main surface of the semiconductor substrate 1 where the memory cell region 51 is located to form the well region 3. After the well region 3 is formed, an impurity such as P (phosphorus) is introduced onto the main surface of the semiconductor substrate 1 where the peripheral circuit regions 54 and 55 are located to form the well region 7. After the well region 7 is formed, boron (B) is introduced into the main surface of the semiconductor substrate 1 where the memory cell region 51 and the peripheral circuit regions 52 and 53 are located, so that the semiconductor substrate 1 where the memory cell region 51 is located. A well region 8 is formed on the main surface of the semiconductor substrate 1 and a well region 9 is formed on the main surface of the semiconductor substrate 1 where the peripheral circuit regions 52 and 53 are located. After the well regions 8 and 9 are formed, P (phosphorus) and As (arsenic) are introduced into the main surface of the semiconductor substrate 1 where the peripheral circuit region 54 is located to form the well region 12. After the well region 12 is formed, B (boron) is implanted into the main surface of the semiconductor substrate 1 where the peripheral circuit region 52 is located to form the well region 14.

ウエル領域１４を形成した後に、半導体基板１の主表面上に、ポリシリコン膜を堆積して、このポリシリコン膜に、Ｐ（リン）を例えば、１０〜４０ＫｅＶの下、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]程度注入して、導電膜を形成する。そして、この導電膜にパターニングを施して、メモリセル領域５１が位置する半導体基板１の主表面上に導電膜１７を形成する。導電膜１７の上面上に、酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜とを順次積層してなる、絶縁膜１６を形成する。 After forming the well region 14, a polysilicon film is deposited on the main surface of the semiconductor substrate 1, and P (phosphorus) is added to the polysilicon film at a rate of 1.0 × 10 ¹⁵ under 10 to 40 KeV, for example. About 10 × 10 ¹⁵ [cm ⁻² ] is implanted to form a conductive film. Then, the conductive film is patterned to form the conductive film 17 on the main surface of the semiconductor substrate 1 where the memory cell region 51 is located. An insulating film 16 is formed on the upper surface of the conductive film 17 by sequentially stacking a silicon oxide film, a silicon nitride film, and a silicon oxide film.

このように、絶縁膜１６を形成した後に、例えば、不純物が導入された多結晶シリコン膜等からなる導電膜を形成する。そして、この導電膜の上面上に、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により絶縁膜を堆積する。この絶縁膜にパターニングを施して、コントロールゲートや、周辺回路領域５２、５３、５４、５５に形成されるゲート電極のパターンが形成された絶縁膜２１を形成する。そして、メモリセル領域５１を覆うようなマスク１５を形成し、絶縁膜２１をマスクとして、絶縁膜２１下に位置する導電膜にパターニングを施して、ゲート電極２０ｂ〜２０ｅを形成する。 Thus, after forming the insulating film 16, for example, a conductive film made of a polycrystalline silicon film or the like into which impurities are introduced is formed. Then, an insulating film is deposited on the upper surface of the conductive film by, for example, a CVD method using TEOS (Tetraethoxysilane) gas. The insulating film is patterned to form the insulating film 21 on which the control gate and the gate electrode pattern formed in the peripheral circuit regions 52, 53, 54, and 55 are formed. Then, a mask 15 is formed so as to cover the memory cell region 51, and the conductive film located under the insulating film 21 is patterned using the insulating film 21 as a mask to form gate electrodes 20b to 20e.

図４は、不揮発性半導体記憶装置１００の製造工程の第２工程を示す断面図である。この図４に示されるように、周辺回路領域５３〜５５が位置する半導体基板１の主表面上を覆うと共に、メモリセル領域５１および周辺回路領域５２が位置する半導体基板１が位置する部分が開口したマスク２３を半導体基板１の主表面上に形成する。このため、周辺回路領域５２が位置する半導体基板１の主表面のうち、ゲート電極２０ｂ下に位置する半導体基板１の主表面と隣り合う半導体基板１の主表面が外方に露出する。また、メモリセル領域５１が位置する半導体基板１の主表面上を覆う導電膜２０ａも外方に露出する。 FIG. 4 is a cross-sectional view showing a second step of the manufacturing process of the nonvolatile semiconductor memory device 100. As shown in FIG. 4, the main surface of semiconductor substrate 1 where peripheral circuit regions 53 to 55 are located is covered, and a portion where semiconductor substrate 1 where memory cell region 51 and peripheral circuit region 52 are located is opened. The mask 23 is formed on the main surface of the semiconductor substrate 1. For this reason, the main surface of the semiconductor substrate 1 adjacent to the main surface of the semiconductor substrate 1 located under the gate electrode 20b among the main surface of the semiconductor substrate 1 in which the peripheral circuit region 52 is located is exposed to the outside. The conductive film 20a covering the main surface of the semiconductor substrate 1 where the memory cell region 51 is located is also exposed to the outside.

そして、半導体基板１の主表面の上方から、例えば、Ａｓ（ヒ素）を１〜１０ＫｅＶの下、１．０×１０^１４〜１０×１０^１４[ｃｍ^−２]程度導入し、また、Ｂ（ホウ素）を１０〜２０ＫｅＶの下、１．０×１０^１３〜１０×１０^１３[ｃｍ^−２]程度導入して、ゲート電極２０ｂが位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に不純物拡散層（第１不純物拡散層）２４ａ、２５ａを形成する。この不純物拡散層２４ａ、２５ａの導電型は、Ｎ型の導電型とされている。このように、導電膜２０ａが不純物拡散層２４ａ、２５ａを形成する際に、マスクとして機能しており、メモリセル領域５１が位置する半導体基板１の主表面を覆うマスクを形成する必要がなく、メモリセル領域５１内にマスクの一部が残留することを抑制することができる。 Then, for example, As (arsenic) is introduced at about 1.0 × 10 ¹⁴ to 10 × 10 ¹⁴ [cm ⁻² ] under 1 to 10 KeV from above the main surface of the semiconductor substrate 1, and B (boron) ) Under 10-20 KeV, about 1.0 × 10 ¹³ to 10 × 10 ¹³ [cm ⁻² ], and the main surface of the semiconductor substrate 1 adjacent to the main surface of the semiconductor substrate 1 where the gate electrode 20b is located Impurity diffusion layers (first impurity diffusion layers) 24a and 25a are formed. The conductivity type of the impurity diffusion layers 24a and 25a is an N-type conductivity type. Thus, the conductive film 20a functions as a mask when forming the impurity diffusion layers 24a and 25a, and it is not necessary to form a mask that covers the main surface of the semiconductor substrate 1 where the memory cell region 51 is located. It is possible to prevent a part of the mask from remaining in the memory cell region 51.

その一方で、導電膜２０ａ内にも、不純物拡散層２４ａ、２５ａを形成する際に半導体基板１内に注入される不純物が導入される。しかし、導電膜２０ａの大部分は、コントロールゲートＣＧを形成する際に、除去されるため、不純物が導入されたとしても形成されるコントロールゲートＣＧに大きな影響が与えられることが抑制されている。さらに、導電膜２０ａ内に予め導入されている不純物濃度は、不純物拡散層２４ａ、２５ａの不純物濃度より１桁高いため、不純物拡散層２４ａ、２５ａを形成する際に、半導体基板１の主表面に導入される不純物が導電膜２０ａ内に導入されることにより、導電膜２０ａ内の不純物濃度は、殆んど変動せず、形成されるコントロールゲートＣＧに与えられる影響は小さいものとなっている。さらに、形成されるコントロールゲートＣＧは、配線として機能するものであり、導入されている不純物の濃度が変動することによるメモリセルの特性への影響は小さいものとなっている。 On the other hand, impurities implanted into the semiconductor substrate 1 when the impurity diffusion layers 24a and 25a are formed are also introduced into the conductive film 20a. However, since most of the conductive film 20a is removed when the control gate CG is formed, it is suppressed that the control gate CG that is formed is greatly affected even if impurities are introduced. Further, since the impurity concentration introduced in advance into the conductive film 20a is one digit higher than the impurity concentration of the impurity diffusion layers 24a and 25a, the impurity diffusion layers 24a and 25a are formed on the main surface of the semiconductor substrate 1 when the impurity diffusion layers 24a and 25a are formed. By introducing the introduced impurity into the conductive film 20a, the impurity concentration in the conductive film 20a hardly fluctuates, and the influence given to the formed control gate CG is small. Further, the formed control gate CG functions as a wiring, and the influence on the characteristics of the memory cell due to the variation of the concentration of the introduced impurity is small.

そして、導電膜１７の上面上には、絶縁膜１６および導電膜２０ａが形成されているため、不純物拡散層２４ａ、２５ａを形成する際に、半導体基板１の主表面に導入される不純物が導電膜１７にまで達することが抑制されている。特に、導電膜２０ａは、半導体基板１の主表面に対して垂直な方向の厚みが、１００〜３００ｎｍ程度とされているため、不純物拡散層２４ａ、２５ａを形成する際に導入される不純物が導電膜１７にまで達することが抑制されている。 Since the insulating film 16 and the conductive film 20a are formed on the upper surface of the conductive film 17, impurities introduced into the main surface of the semiconductor substrate 1 are conductive when the impurity diffusion layers 24a and 25a are formed. Reaching the film 17 is suppressed. In particular, since the conductive film 20a has a thickness in the direction perpendicular to the main surface of the semiconductor substrate 1 of about 100 to 300 nm, impurities introduced when forming the impurity diffusion layers 24a and 25a are conductive. Reaching the film 17 is suppressed.

その上、導電膜１７内に導入されている不純物の濃度は、不純物拡散層２４ａ、２５ａ内の不純物濃度より１桁程度濃度が高いため、不純物拡散層２４ａ、２５ａを形成する際に、半導体基板１の主表面内に導入される不純物によって、導電膜１７内の不純物濃度は殆んど変動せず、形成されるフローティングゲートＦＧに与えられる影響が抑制されている。このため、形成されるメモリセルＭＣの特性が変動することが抑制されている。 In addition, since the concentration of the impurity introduced into the conductive film 17 is about one digit higher than the impurity concentration in the impurity diffusion layers 24a and 25a, the semiconductor substrate is formed when forming the impurity diffusion layers 24a and 25a. The impurity concentration in the conductive film 17 hardly fluctuates due to the impurities introduced into the main surface of 1 and the influence given to the formed floating gate FG is suppressed. For this reason, fluctuations in the characteristics of the formed memory cell MC are suppressed.

すなわち、不純物拡散層２４ａ、２５ａを形成する際に、導電膜２０ａをマスクとして用いたとしても、形成されるコントロールゲートＣＧおよびフローティングゲートＦＧに与えられる影響が小さい一方で、面積が大きなメモリセル領域５１の全面にマスクを形成しなくても済むこととなり、マスクの一部が、メモリセル領域５１が位置する半導体基板１の主表面上に残留することを抑制することができる。特に、図１に示すように、メモリセル領域５１の面積は大きいため、メモリセル領域５１が位置する半導体基板１の主表面上にマスクを形成して、不純物を半導体基板１の主表面に導入すると、メモリセル領域５１が位置する半導体基板１の主表面上にマスクの一部が残留しやすい一方で、上記のように、導電膜２０ａをマスクとして用いることにより、マスクが半導体基板の主表面上に残留することを抑制することができる。そして、不純物拡散層２４ａ、２５ａを形成した後に、マスク２３を除去する。 That is, even when the conductive film 20a is used as a mask when forming the impurity diffusion layers 24a and 25a, the memory cell region having a large area while having little influence on the formed control gate CG and floating gate FG. It is not necessary to form a mask on the entire surface of 51, and it is possible to suppress a part of the mask from remaining on the main surface of the semiconductor substrate 1 where the memory cell region 51 is located. In particular, as shown in FIG. 1, since the area of the memory cell region 51 is large, a mask is formed on the main surface of the semiconductor substrate 1 where the memory cell region 51 is located, and impurities are introduced into the main surface of the semiconductor substrate 1. Then, while a part of the mask tends to remain on the main surface of the semiconductor substrate 1 where the memory cell region 51 is located, the mask can be used as the mask by using the conductive film 20a as described above. It can suppress remaining on. Then, after the impurity diffusion layers 24a and 25a are formed, the mask 23 is removed.

図５は、不揮発性半導体記憶装置１００の製造工程の第３工程を示す断面図である。この図５に示されるように、周辺回路領域５３と、メモリセル領域５１が位置する部分が開口するように形成され、周辺回路領域５２、５４、５５が位置する領域を覆うマスク２６が、半導体基板１の主表面上に形成される。 FIG. 5 is a cross-sectional view showing a third step in the manufacturing process of the nonvolatile semiconductor memory device 100. As shown in FIG. 5, a peripheral circuit region 53 and a portion where the memory cell region 51 is located are formed so as to open, and a mask 26 covering the region where the peripheral circuit regions 52, 54 and 55 are located is a semiconductor. It is formed on the main surface of substrate 1.

そして、ゲート電極２０ｃ下に位置する半導体基板１の主表面と、隣り合う半導体基板１の主表面にＰ（リン）が、１０〜４０ＫｅＶの下、１×１０^１３〜１０×１０^１３[ｃｍ^−２]程度導入されて、不純物拡散層２７ａ、２８ａが形成される。この際、メモリセル領域５１内に形成された導電膜２０ａは、マスクとして機能しており、メモリセル領域５１が位置する半導体基板１の主表面を覆うマスクを形成する必要がなく、メモリセル領域５１が位置する半導体基板１の主表面上にマスクの一部が残留することが抑制されている。 Then, P (phosphorus) is 10 to 40 KeV at 1 × 10 ¹³ to 10 × 10 ¹³ [cm ^{− on} the main surface of the semiconductor substrate 1 located under the gate electrode 20 c and the main surface of the adjacent semiconductor substrate 1. ² ] is introduced to form impurity diffusion layers 27a and 28a. At this time, the conductive film 20a formed in the memory cell region 51 functions as a mask, and it is not necessary to form a mask covering the main surface of the semiconductor substrate 1 where the memory cell region 51 is located. It is suppressed that a part of mask remains on the main surface of the semiconductor substrate 1 in which 51 is located.

そして、不純物拡散層２７ａ、２８ａを形成する際にも、Ｐ（リン）が導入される。しかし、導電膜２０ａ内に導入されているＰ（リン）の不純物濃度は、不純物拡散層２７ａ、２８ａの不純物濃度より、２桁以上濃度が高く、不純物拡散層２７ａ、２８ａを形成する際に、Ｐ（リン）が導電膜２０ａ内に導入されたとしても、導電膜２０ａ内の不純物濃度は、殆んど変動せず、形成されるコントロールゲートＣＧの特性に殆んど影響がないものとなっている。また、導電膜１７内に導入されたＰ（リン）の不純物濃度は、不純物拡散層２７ａ、２８ａの不純物濃度よりも、１桁以上高いため、不純物拡散層２７ａ、２８ａを形成する際に、導入されるＰ（リン）が導電膜１７内に導入されたとしても、形成されるフローティングゲートＦＧの特性に大きな影響が生じ難いものとなっている。 Further, P (phosphorus) is also introduced when the impurity diffusion layers 27a and 28a are formed. However, the impurity concentration of P (phosphorus) introduced into the conductive film 20a is two orders of magnitude higher than the impurity concentration of the impurity diffusion layers 27a and 28a, and when forming the impurity diffusion layers 27a and 28a, Even if P (phosphorus) is introduced into the conductive film 20a, the impurity concentration in the conductive film 20a hardly changes and the characteristics of the formed control gate CG are hardly affected. ing. Further, since the impurity concentration of P (phosphorus) introduced into the conductive film 17 is one digit or more higher than the impurity concentration of the impurity diffusion layers 27a and 28a, it is introduced when forming the impurity diffusion layers 27a and 28a. Even if P (phosphorus) is introduced into the conductive film 17, the characteristics of the formed floating gate FG are hardly affected.

さらに、不純物拡散層２７ａ、２８ａの導電型と、導電膜１７の導電型とは、いずれも、Ｎ型とされているため、不純物拡散層２７ａ、２８ａを形成する不純物が導電膜１７内に導入されたとしても、形成されるフローティングゲートＦＧの特性が大きく変動することが抑制されている。なお、不純物拡散層２７ａ、２８ａを形成した後に、マスク２６を除去する。 Further, since the conductivity type of the impurity diffusion layers 27 a and 28 a and the conductivity type of the conductive film 17 are both N-type, impurities forming the impurity diffusion layers 27 a and 28 a are introduced into the conductive film 17. Even if it is done, it is suppressed that the characteristic of the floating gate FG formed changes greatly. Note that the mask 26 is removed after the impurity diffusion layers 27a and 28a are formed.

上記図４および図５に示されるように、異なる周辺回路領域５２、５３には、それぞれ、導電型や不純物濃度が異なる不純物が導入されるため、各周辺回路領域５２、５３に不純物を導入する度に、異なるマスクを形成する必要がある。このため、周辺回路領域に不純物を導入する工程が複数ある場合では、複数回、マスクを形成する必要がある。その一方で、メモリセル領域５１においては、導電膜２０ａがマスクとして機能するため、メモリセル領域５１には、マスクを形成する必要がなく、マスクの残渣がメモリセル領域５１内に形成されることが抑制されている。そして、複数回、マスクを形成する必要がある場合においても、メモリセル領域５１上にマスクを形成する必要がなく、メモリセル領域５１内にマスクの残渣が残留することを抑制することができる。 As shown in FIG. 4 and FIG. 5, since impurities having different conductivity types and impurity concentrations are introduced into the different peripheral circuit regions 52 and 53, impurities are introduced into the peripheral circuit regions 52 and 53, respectively. It is necessary to form a different mask each time. For this reason, when there are a plurality of steps of introducing impurities into the peripheral circuit region, it is necessary to form a mask a plurality of times. On the other hand, in the memory cell region 51, since the conductive film 20a functions as a mask, it is not necessary to form a mask in the memory cell region 51, and a mask residue is formed in the memory cell region 51. Is suppressed. Even when it is necessary to form a mask a plurality of times, it is not necessary to form a mask on the memory cell region 51, and the residue of the mask can be suppressed from remaining in the memory cell region 51.

図６は、不揮発性半導体記憶装置１００の製造工程の第４工程を示す断面図である。この図６に示されるように、メモリセル領域５１の部分が開口しており、周辺回路領域５２〜５５の領域を覆うように形成されたマスク２９を半導体基板１の主表面上に形成する。導電膜２０ａの上面上に形成された絶縁膜２１を用いて、導電膜２０ａをパターニングして、コントロールゲートＣＧを形成する。そして、このコントロールゲートＣＧをマスクとして、導電膜１７および絶縁膜１６をパターニングして、フローティングゲートＦＧを形成する。 FIG. 6 is a cross-sectional view showing a fourth step in the manufacturing process of the nonvolatile semiconductor memory device 100. As shown in FIG. 6, a portion of the memory cell region 51 is open, and a mask 29 formed so as to cover the peripheral circuit regions 52 to 55 is formed on the main surface of the semiconductor substrate 1. Using the insulating film 21 formed on the upper surface of the conductive film 20a, the conductive film 20a is patterned to form a control gate CG. Then, using the control gate CG as a mask, the conductive film 17 and the insulating film 16 are patterned to form the floating gate FG.

この際、コントロールゲートＣＧを形成する際に、導電膜２０ａの上面上にマスクの一部が残留すること抑制されているため、コントロールゲートＣＧを良好に形成することができる。さらに、所望形状のコントロールゲートＣＧを形成することができるので、コントロールゲートＣＧをマスクとして用いて形成されるフローティングゲートＦＧも所望形状に形成することができる。 At this time, when the control gate CG is formed, the control gate CG can be satisfactorily formed because part of the mask is suppressed from remaining on the upper surface of the conductive film 20a. Furthermore, since the control gate CG having a desired shape can be formed, the floating gate FG formed using the control gate CG as a mask can also be formed in the desired shape.

すなわち、不揮発性半導体記憶装置１００の製造工程は、メモリセル領域５１を導電膜２０ａで覆い、導電膜２０ａをマスクとして機能させると共に、この導電膜２０ａに導入された不純物濃度よりも低い不純物を導入する低濃度不純物導入工程と、この低濃度不純物導入工程後に、導電膜２０ａにパターニングを施して、コントロールゲートＣＧおよびフローティングゲートＦＧを形成する工程を含んでいる。 That is, in the manufacturing process of the nonvolatile semiconductor memory device 100, the memory cell region 51 is covered with the conductive film 20a, and the conductive film 20a functions as a mask, and impurities lower than the impurity concentration introduced into the conductive film 20a are introduced. A low-concentration impurity introduction step, and after the low-concentration impurity introduction step, patterning is performed on the conductive film 20a to form a control gate CG and a floating gate FG.

フローティングゲートＦＧが形成されることにより、フローティングゲートＣＧ下に位置する半導体基板１の主表面と隣り合う半導体基板１の主表面が外方に露出する。そして、フローティングゲートＦＧ下に位置する半導体基板１の主表面と隣り合う半導体基板１の主表面に、Ａｓ（ヒ素）を例えば、１０〜６０ＫｅＶの下、１×１０^１３〜１０×１０^１３[ｃｍ^−２]程度導入すると共に、Ｂ（ホウ素）を１０〜４０ＫｅＶの下、１×１０^１４〜１０×１０^１４[ｃｍ^−２]程度導入する。これにより、フローティングゲートＦＧと隣り合う半導体基板１の主表面には、不純物拡散層３２、３３ａが形成される。このように、不純物拡散層３２、３３ａを形成した後に、マスク２９を除去する。そして、不純物拡散層３３ａが位置する半導体基板１の主表面上に、さらに、Ｐ（リン）やＡｓ（ヒ素）を導入して、半導体基板１の主表面上に図２に示す不純物拡散層３３を形成する。 By forming floating gate FG, the main surface of semiconductor substrate 1 adjacent to the main surface of semiconductor substrate 1 located under floating gate CG is exposed to the outside. Then, As (arsenic) is applied to the main surface of the semiconductor substrate 1 adjacent to the main surface of the semiconductor substrate 1 located under the floating gate FG under, for example, 10 to 60 KeV, 1 × 10 ¹³ to 10 × 10 ¹³ [cm. ⁻² ] and about 1 × 10 ¹⁴ to 10 × 10 ¹⁴ [cm ⁻² ] of B (boron) under 10 to 40 KeV. Thereby, impurity diffusion layers 32 and 33a are formed on the main surface of semiconductor substrate 1 adjacent to floating gate FG. Thus, after forming the impurity diffusion layers 32 and 33a, the mask 29 is removed. Then, P (phosphorus) or As (arsenic) is further introduced onto the main surface of the semiconductor substrate 1 where the impurity diffusion layer 33a is located, and the impurity diffusion layer 33 shown in FIG. Form.

図７は、不揮発性半導体記憶装置１００の製造工程の第５工程を示す断面図である。この図７に示されるように、周辺回路領域５４においては、周辺回路領域５４以外の領域を覆うようなマスク３５を形成した後に、周辺回路領域５４が位置する半導体基板１の主表面に、不純物を導入し、不純物拡散層３６ａ、３７ａを形成する。この際、導入される不純物濃度は、コントロールゲートＣＧに導入されている不純物濃度と、１桁程度低い不純物が導入されており、例えば、ＢＦ２（フッ化硼素）等を、１０〜２０ＫｅＶ、１．０×１０¹⁴〜１０×１０¹⁴[ｃｍ^−２]の条件の下で導入している。さらに、不純物拡散層３６ａ、３７ａに不純物を導入して、図２に示す不純物拡散層３６、３７を形成する。この際、コントロールゲートＣＧ内に導入された不純物濃度と同じ桁数程度の濃度の不純物を導入し、例えば、ＢＦ２（フッ化硼素）等を、１０〜３０ＫｅＶ、１×１０^１５〜１０×１０^１５[ｃｍ^−２]の条件の下で導入する。 FIG. 7 is a cross-sectional view showing a fifth step in the manufacturing process of the nonvolatile semiconductor memory device 100. As shown in FIG. 7, in the peripheral circuit region 54, after forming a mask 35 that covers a region other than the peripheral circuit region 54, impurities are formed on the main surface of the semiconductor substrate 1 where the peripheral circuit region 54 is located. Then, impurity diffusion layers 36a and 37a are formed. At this time, the impurity concentration to be introduced is an impurity concentration that is about one digit lower than the impurity concentration introduced into the control gate CG. For example, BF2 (boron fluoride) or the like is 10 to 20 KeV, 1. 0 × 10 ^¹⁴ ~10 × 10 ¹⁴ is introduced under the condition of ^{[cm -2].} Further, impurities are introduced into the impurity diffusion layers 36a and 37a to form the impurity diffusion layers 36 and 37 shown in FIG. At this time, an impurity having the same order of concentration as the impurity concentration introduced into the control gate CG is introduced. For example, BF2 (boron fluoride) or the like is added at 10 to 30 KeV, 1 × 10 ¹⁵ to 10 × 10 ^15. It introduce | transduces on the conditions of [cm ^<-2 >].

図２において、周辺回路領域５２においては、周辺回路領域５２以外の領域を覆うように、マスクを形成し、図４において示される不純物拡散層２４ａ、２５ａが位置する半導体基板１の主表面上に不純物を導入して、不純物拡散層２４、２５を形成する。この際、導入される不純物濃度は、図４に示された不純物拡散層２４ａ、２５ａを形成する際に、導入される不純物濃度よりも高く、また、コントロールゲートＣＧに導入されている不純物濃度と略同じ桁数の不純物濃度の不純物が導入される。例えば、Ａｓ（ヒ素）を、２０〜７０ＫｅＶ、１×１０^１５〜１０×１０^１５[ｃｍ^−２]の条件の下、半導体基板１の主表面に導入する。 In FIG. 2, in peripheral circuit region 52, a mask is formed so as to cover regions other than peripheral circuit region 52, and on the main surface of semiconductor substrate 1 where impurity diffusion layers 24a and 25a shown in FIG. 4 are located. Impurities are introduced to form impurity diffusion layers 24 and 25. At this time, the impurity concentration introduced is higher than the impurity concentration introduced when the impurity diffusion layers 24a and 25a shown in FIG. 4 are formed, and the impurity concentration introduced into the control gate CG Impurities having an impurity concentration of approximately the same number of digits are introduced. For example, As (arsenic) is introduced into the main surface of the semiconductor substrate 1 under the conditions of ²⁰ to 70 KeV and 1 × 10 ¹⁵ to 10 × 10 ¹⁵ [cm ⁻² ].

周辺回路領域５３においては、周辺回路領域５３が位置する部分が開口しており、メモリセル領域５１および周辺回路領域５２、５４、５５を覆うようなマスクを形成し、図５に示す不純物拡散層２７ａ、２８ａが位置する半導体基板１の主表面に不純物を導入して、不純物拡散層２７、２８を形成する。この際、不純物拡散層２７ａ、２８ａを形成する際に、半導体基板１の主表面に導入された不純物濃度よりも高く、また、コントロールゲートＣＧ内に導入されている不純物濃度に近似する不純物を半導体基板１の主表面に導入する。例えば、Ｐを、３０〜６０ＫｅＶ、１×１０^１４〜１０×１０^１４[ｃｍ^−２]の条件の下で導入すると共に、Ａｓを、３０〜５０ＫｅＶ、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]の条件の下で導入する。 In the peripheral circuit region 53, a portion where the peripheral circuit region 53 is located is opened, a mask is formed so as to cover the memory cell region 51 and the peripheral circuit regions 52, 54, 55, and the impurity diffusion layer shown in FIG. Impurity diffusion layers 27 and 28 are formed by introducing impurities into the main surface of semiconductor substrate 1 where 27a and 28a are located. At this time, when forming the impurity diffusion layers 27a and 28a, an impurity that is higher than the impurity concentration introduced into the main surface of the semiconductor substrate 1 and approximates the impurity concentration introduced into the control gate CG is formed in the semiconductor. It is introduced into the main surface of the substrate 1. For example, P is introduced under conditions of 30 to 60 KeV, 1 × 10 ¹⁴ to 10 × 10 ¹⁴ [cm ⁻² ], and As is introduced to 30 to 50 KeV, 1.0 × 10 ¹⁵ to 10 × 10 ^15. It introduce | transduces on the conditions of [cm ^<-2 >].

周辺回路領域５５においては、周辺回路領域５５が位置する部分が開口しており、メモリセル領域５１および周辺回路領域５２〜５４を覆うマスクを形成し、周辺回路領域５５が位置する半導体基板１の主表面上に、不純物を導入して、不純物領域射６２、６３を形成する。この際、例えば、Ｂ（ホウ素）を１０〜３０ＫｅＶ、１．０×１０^１４〜１０×１０^１４[ｃｍ^−２]の条件の下で導入すると共に、ＢＦ２を、２０ＫｅＶ、１．０×１０^１５〜１０×１０^１５[ｃｍ^−２]の条件の下で導入する。 In the peripheral circuit region 55, a portion where the peripheral circuit region 55 is located is opened, a mask is formed to cover the memory cell region 51 and the peripheral circuit regions 52 to 54, and the semiconductor substrate 1 in which the peripheral circuit region 55 is located is formed. Impurity region shots 62 and 63 are formed on the main surface by introducing impurities. At this time, for example, B (boron) is introduced under conditions of 10 to 30 KeV and 1.0 × 10 ¹⁴ to 10 × 10 ¹⁴ [cm ⁻² ], and BF 2 is added to 20 KeV and 1.0 × 10 ^15. It introduce | transduces on the conditions of 10 * 10 ^< ¹⁵ > [cm ^<-2 >].

すなわち、不揮発性半導体記憶装置１００の製造工程は、形成されたコントロールゲートＣＧおよびフローティングゲートＦＧが位置するメモリセル領域を含む領域にマスクを形成し、コントロールゲートＣＧおよびフローティングゲートＦＧに導入された不純物濃度よりも１桁低い不純物濃度または、同じ桁数の不純物濃度であって、既に周辺回路領域５２、５３、５４、５５に形成されている不純物拡散層内に導入された不純物濃度よりも高い不純物を、周辺回路領域５２、５３、５４、５５が位置する半導体基板１の主表面上に導入する高濃度不純物導入工程を含んでいる。 That is, in the manufacturing process of the nonvolatile semiconductor memory device 100, the mask is formed in the region including the memory cell region where the formed control gate CG and floating gate FG are located, and the impurity introduced into the control gate CG and floating gate FG. Impurity concentration that is one digit lower than the concentration or higher than the impurity concentration already introduced in the impurity diffusion layers already formed in the peripheral circuit regions 52, 53, 54, 55. Is introduced into the main surface of the semiconductor substrate 1 in which the peripheral circuit regions 52, 53, 54, and 55 are located.

不純物拡散層２４、２５、２６、２７、３６、３７、６２、６３を形成する工程のうち、高濃度不純物導入工程においては、メモリセル領域５１にマスクを形成する一方で、低濃度不純物濃度導入工程においては、メモリセル領域５１にマスクを形成しないことにより、メモリセル領域５１にマスクが形成される回数を低減することができ、メモリセル領域５１内にマスクの残渣が残留することを抑制することができる。 Among the steps of forming the impurity diffusion layers 24, 25, 26, 27, 36, 37, 62, 63, in the high concentration impurity introduction step, a mask is formed in the memory cell region 51 while the low concentration impurity concentration introduction. In the process, by not forming a mask in the memory cell region 51, the number of times the mask is formed in the memory cell region 51 can be reduced, and the residue of the mask in the memory cell region 51 is suppressed. be able to.

コントロールゲートＣＧおよびフローティングゲートＦＧを形成する際に、マスクの一部が半導体基板１の主表面上に残留することが抑制されているため、コントロールゲートＣＧおよびフローティングゲートＦＧを所望の形状に形成することができる。 When the control gate CG and the floating gate FG are formed, it is suppressed that a part of the mask remains on the main surface of the semiconductor substrate 1, so that the control gate CG and the floating gate FG are formed in a desired shape. be able to.

このように、所望形状のコントロールゲートＣＧおよびフローティングゲートＦＧを形成することができるため、形成されたコントロールゲートＣＧおよびフローティングゲートＦＧが、コンタクトホール１０１ａが形成される領域にまで突出する等の諸問題の発生を抑制することができる。このため、コンタクトホール１０１ａを所望の形状に形成することができる。 As described above, since the control gate CG and the floating gate FG having desired shapes can be formed, various problems such as the control gate CG and the floating gate FG formed to protrude to the region where the contact hole 101a is formed. Can be suppressed. For this reason, the contact hole 101a can be formed in a desired shape.

以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 Although the embodiment of the present invention has been described above, it should be considered that the embodiment disclosed this time is illustrative and not restrictive in all respects. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明は、メモリセル領域と周辺回路領域とを備えた不揮発性半導体記憶装置の製造方法に好適である。 The present invention is suitable for a method of manufacturing a nonvolatile semiconductor memory device having a memory cell region and a peripheral circuit region.

不揮発性半導体記憶装置に設けられたチップの平面図である。It is a top view of the chip | tip provided in the non-volatile semiconductor memory device. 不揮発性半導体記憶装置の断面図である。It is sectional drawing of a non-volatile semiconductor memory device. 不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing process of a non-volatile semiconductor memory device. 不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing process of a non-volatile semiconductor memory device. 不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing process of a non-volatile semiconductor memory device. 不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of the manufacturing process of a non-volatile semiconductor memory device. 不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。It is sectional drawing which shows the 5th process of the manufacturing process of a non-volatile semiconductor memory device.

Explanation of symbols

２分離離領域、２０ｂゲート電極、２０導電膜、２４ａ、２５ａ、２７ａ、２８ａ不純物拡散層（第１不純物拡散層）、２４、２５、２７、２８不純物拡散層、４０、４１、４２、４３制御トランジスタ、５１メモリセル領域、５２、５３、５４、５５周辺回路領域、１００不揮発性半導体記憶装置、１０１コンタクト、１０１ａコンタクトホール、ＣＧフローティングゲート、ＦＧフローティングゲート、ＭＣメモリセル。 2 separation / separation region, 20b gate electrode, 20 conductive film, 24a, 25a, 27a, 28a impurity diffusion layer (first impurity diffusion layer), 24, 25, 27, 28 impurity diffusion layer, 40, 41, 42, 43 control Transistor, 51 Memory cell region, 52, 53, 54, 55 Peripheral circuit region, 100 Non-volatile semiconductor memory device, 101 contact, 101a contact hole, CG floating gate, FG floating gate, MC memory cell.

Claims

A memory cell region having memory cells formed on the main surface of the semiconductor substrate;
A non-volatile semiconductor memory device comprising: a peripheral circuit region formed on a main surface of the semiconductor substrate adjacent to a main surface of the semiconductor substrate in which the memory cell region is located and having a control transistor for controlling driving of the memory cell A manufacturing method of
Forming a first conductive film on a main surface of the semiconductor substrate in which the memory cell region is located via a first insulating film;
A second conductive film is deposited, and the second conductive film is patterned to form a gate electrode of the control transistor on the main surface of the semiconductor substrate where the peripheral circuit region is located. Leaving the second conductive film on the upper surface through a second insulating film;
Using the second conductive film remaining on the upper surface of the first conductive film as a mask, introducing impurities into the main surface of the semiconductor substrate to form an impurity diffusion layer functioning as a source or drain of the control transistor When,
Patterning the second conductive film formed on the first conductive film to form a control gate;
Patterning the first conductive film using the control gate as a mask to form a floating gate on the main surface of the semiconductor substrate located under the control gate;
A method for manufacturing a nonvolatile semiconductor memory device comprising:

The step of forming the impurity diffusion layer of the control transistor includes using the second conductive film as a mask and applying a second impurity having a concentration lower than the impurity concentration of the first impurity introduced into the first conductive film to the semiconductor substrate. Introducing into the main surface to form a first impurity diffusion layer;
Forming a mask covering the main surface of the semiconductor substrate in which the memory cell region is located, and applying a third impurity having an impurity concentration higher than the impurity concentration of the second impurity to the semiconductor substrate in which the first impurity diffusion layer is located; The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, further comprising: forming the impurity diffusion layer by introducing the impurity diffusion layer into the main surface of the semiconductor device.

The said impurity diffusion layer is formed after forming the said control gate and the said floating gate after forming the said 1st impurity diffusion layer, and forming the said control gate and the said floating gate. A method for manufacturing a nonvolatile semiconductor memory device.

4. The impurity diffusion layer is formed by introducing an impurity having the same conductivity type as that of the impurity introduced into the first conductive film into the main surface of the semiconductor substrate. 5. The manufacturing method of the non-volatile semiconductor memory device of description.