JP4022049B2

JP4022049B2 - Method for manufacturing insertable flash memory cell structure

Info

Publication number: JP4022049B2
Application number: JP2001150986A
Authority: JP
Inventors: 清祥徐; 清松楊
Original assignee: 力晶半導體股▲ふん▼有限公司
Priority date: 2001-05-21
Filing date: 2001-05-21
Publication date: 2007-12-12
Anticipated expiration: 2021-05-21
Also published as: JP2002353341A

Description

【０００１】
【発明の属する技術分野】
本発明は一種のチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法に係り、特に、ＣＭＯＳ装置とフラッシュメモリセルを結合させるもので、基板上にフラッシュメモリセル構造とＣＭＯＳ装置を同時に製作して製造コストを下げ、製造工程を簡素化し、且つＣＭＯＳ装置に高電圧操作と低電圧操作の機能を保留し、フラッシュメモリセルとＣＭＯＳ装置の装置間の操作効率を有効に改善し、且つその全体体積もこの両者を別個に生産してから結合するよりも小さくする製造方法に関する。
【０００２】
【従来の技術】
周知のフラッシュメモリとＣＭＯＳロジック回路の多くはそれぞれ設計生産され、組合せ使用上、設計者の必要により回路設計を選択組合せ可能であるが、整合後の体積が場所をとり、科学技術が日々進歩する今日にあって過大であり、特に現在、業界製品の多くは規格化の傾向にあり、ほとんどの製品の相互組合せは一定の様式を有し、ゆえにもし大部分の規格設定で、一つのフラッシュメモリとＣＭＯＳロジック回路の整合集積回路を設計すれば、有効にその占有空間を減少できる。
【０００３】
このため、上述の問題に対し、有効にフラッシュメモリセルとＣＭＯＳ装置の装置間の操作効率を向上でき、且つその全体体積もこの両者を別個に製造した後に結合したものより小さくできる解決方法が求められている。
【０００４】
【発明が解決しようとする課題】
本発明の主要な目的は、一種のチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法を提供することにあり、それは基板上に同時にフラッシュメモリセルとＣＭＯＳロジック装置を形成し、以てフラッシュメモリセル構造とＣＭＯＳロジック装置を結合し、並びに整合体積空間を縮小する目的を達成する製造方法であるものとする。
【０００５】
本発明の次の目的は、一種のチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法を提供することにあり、それは、ＣＭＯＳ装置の進行可能な高電圧操作と低電圧操作部分を保留し、ゆえに有効に全体の操作効率を高める製造方法であるものとする。
【０００６】

【課題を解決するための手段】
請求項１の発明は、複数のディープｐ形ウェル層（１２、１２ａ、１２ｂ）をｎ形基板（１０）内にイオン注入により形成するステップ、上記各ディープｐ形ウェル層（１２、１２ａ、１２ｂ）内にｎ形ウェル（１４、１４ａ、１４ｂ）をイオン注入により形成するステップ、上記ｎ形基板（１０）内のＣＭＯＳ装置領域第１ディープｐ形ウェル層（１２ａ）及び第２ディープｐ形ウェル層（１２ｂ）間の適当な位置に複数のｐ形ウェル（１３ａ、１３ｂ）をイオン注入により形成するステップ、フラッシュメモリセル領域ディープｐ形ウェル層（１２）内の上記ｎ形ウェル（１４）の表面に浅いｐ形レイアウト領域（１５）をイオン注入により形成するステップ、上記ｎ形基板（１０）上にチャネル酸化層（２０）を成長させ並びに第１ポリシリコン層（２２）を堆積させるステップ、上記チャネル酸化層（２０）と第１ポリシリコン層（２２）をエッチングして、上記浅いｐ形レイアウト領域（１５）を含むｎ形ウェル（１４）の上の部分を残すステップ、ＯＮＯ層（２４）を上記残された第１ポリシリコン層（２２）の上に堆積させるステップ、厚い酸化層（２５）を、ＣＭＯＳ装置領域内の第１ディープｐ形ウェル層（１２ａ）及び第１ｐ形ウェル（１３ａ）上に堆積した上記第１ポリシリコン層（２２）の部分上に成長させるステップ、薄い酸化層（２６）を、ＣＭＯＳ装置領域内の第２ディープｐ形ウェル層（１２ｂ）及び第２ｐ形ウェル（１３ｂ）上に堆積した上記第１ポリシリコン層（２２）の部分上に成長させるステップ、第２ポリシリコン層（２７）を上記ｎ形基板（１０）全面の上に堆積させるステップ、上記浅いｐ形レイアウト領域（１５）を含むｎ形ウェル層（１４）上の上記チャネル酸化層（２０）と上記第１及び第２ポリシリコン層（２２、２７）とＯＮＯ層（２４）をエッチングし、両側が露出した矩形重畳層（３０）を形成するステップ、酸化作用を進行させ、該矩形重畳層（３０）の露出した両面と該ｎ形ウェル層（１４）の表面間に、微細型酸化層（２１）を形成するステップ、ディープｐ形レイアウト領域（１６）を、該矩形重畳層（３０）の一側にあって該ｎ形ウェル（１４）内にイオン注入して形成するステップ、複数のｎ形レイアウト領域（１７）（１８）を該ｎ形ウェル（１４）内にあって、該矩形重畳層（３０）の両側にイオン注入により形成し、且つｎ形レイアウト領域（１７）を上記ディープｐ形レイアウト領域（１６）内に位置せしめるステップ、上記ｎ形基板（１０）内にイオン注入により形成した各ｎ形ウェル（１４、１４ａ、１４ｂ）とｐ形ウェル層（１２、１２ａ、１２ｂ）上に堆積した上記厚い酸化層（２５）と上記薄い酸化層（２６）と上記第２ポリシリコン層（２７）をエッチングし、それぞれ一つの重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）を形成するステップ、第１ライトｎ形ドープイオン注入領域（１３０ｂ）を、上記ｐ形ウェル（１３ｂ）上の１つの上記重畳層（３０ｃ）の両側にイオン注入により形成するステップ、第１ライトｐ形ドープイオン注入領域（１４０ｂ）を、上記ｎ形ウェル（１４ｂ）上の１つの上記重畳層（３０ｄ）の両側にイオン注入により形成するステップ、第２ライトｎ形ドープイオン注入領域（１３０ａ）を、その他のもう一つのｐ形ウェル（１３ａ）上の重畳層（３０ｂ）の両側にイオン注入により形成するステップ、第２ライトｐ形ドープイオン注入領域（１４０ａ）を、上記ｎ形ウェル（１４ａ）上のもう一つの上記重畳層（３０ａ）の両側にイオン注入により形成するステップ、サイドウォールスペーサ（１２０ａ、１２０ｂ）を上記矩形重畳層（３０）と上記各重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）の両側に形成するステップ、上記各ｐ形ウェル（１３ａ、１３ｂ）上の重畳層（３０ｂ、３０ｃ）の両側にｎ形レイアウト領域（１３１ａ、１３１ｂ）をイオン注入により形成するステップ、上記各ｎ形ウェル（１４ａ、１４ｂ）上の重畳層（３０ａ、３０ｄ）の両側にｐ形レイアウト領域（１４１ａ、１４１ｂ）をイオン注入により形成するステップ、一つの絶縁層（３２）を形成して上記ｎ形基板（１０）上の上記矩形重畳層（３０）と全ての上記重畳層（３０ａ、３０ｂ、３０ｃ、３０ｄ）を被覆させるステップ、上記ｎ形基板（１０）上の上記矩形重畳層（３０）の一側及び各重畳層（３０ａ、３０ｂ、３０ｃ及び３０ｄ）の両側にコンタクトチャネル（３３）を形成し、一部のイオン注入領域を露出させるステップ、第１金属層（４０）を上記絶縁層（３２）の上に堆積させ、並びに局部エッチングして該コンタクトチャネル（３３）中に第１金属線（４０１）を連接させるステップ、以上の各ステップを含むことを特徴とする、嵌入式フラッシュメモリセル構造の製造方法としている。
請求項２の発明は、前記第１金属層を前記絶縁層の上に堆積させ、並びに局部エッチングして該コンタクトチャネル中に第１金属線を連接させるステップの後に、ａ．第１誘電層を上記第１金属層の上に堆積させ、並びに複数のコンタクトチャネルをエッチングするステップ、ｂ．第２金属層を第１誘電層の上に形成し、並びに局部エッチングし、一部のコンタクトチャネル中に第２金属線を連接させるステップ、ｃ．ステップａ、ｂを重複して行い必要な設計の層数とするステップ、ｄ．一つの保護層を堆積させて最後の金属層の上を被覆するステップ、を含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項３の発明は、前記ＯＮＯ層を該第１ポリシリコン層の上に堆積させるステップの後に一部の該ＯＮＯ層をエッチングするステップを有することを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項４の発明は、前記第２ポリシリコン層を該薄い酸化層の上に堆積させるステップの後に、タングテンけい素合金を該第２ポリシリコン層の上に堆積させるステップを含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項５の発明は、前記基板上の矩形重畳層の上方及びその一側と各重畳層の上方及び両側にコンタクトチャネルをエッチングするステップの後に、シリサイドを各コンタクトチャネルの下のイオン注入領域内に堆積させるステップを含むことを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項６の発明は、前記シリサイドを各コンタクトチャネルの下のイオン注入領域内に堆積させるステップの後に、上記ｎ形ウェル層とｐ形ウェル層内のイオン注入領域を深くすることを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
請求項７の発明は、前記ｎ形をｐ形に置き換えると同時に、前記ｐ形をｎ形に置き換えることを特徴とする、請求項１に記載の嵌入式フラッシュメモリセル構造の製造方法としている。
【０００７】
【発明の実施の形態】
図１から図２６に示されるのは本発明の好ましい一つの実施例の各ステップを示す断面図である。図示されるように、本実施例のステップは以下を包括する。
ステップＡ：フラッシュメモリセル領域ディープｐ形ウェル層１２、及びＣＭＯＳ装置領域第１ディープｐ形ウェル層１２ａ、第２ディープｐ形ウェル層１２ｂを、ｎ形基板１０内の適当な位置にあってイオン注入して配置する。これは図１に示されるとおりである。
ステップＢ：フラッシュメモリセル領域ディープｐ形ウェル層１２内にｎ形ウェル層１４をイオン注入して配置し、該ＣＭＯＳ装置領域第１ディープｐ形ウェル層１２ａ内において第１ｎ形ウェル層１４ａをイオン注入して配置し、第２ディープｐ形ウェル層１２ｂ内に第２ｎ形ウェル層１４ｂをイオン注入して配置する。これは図２に示されるとおりである。
ステップＣ：ｎ形基板１０内のＣＭＯＳ装置領域第１ディープｐ形ウェル及び第２ディープｐ形ウェル間の適当な位置に更にイオン注入して配置して第１ｐ形ウェル１３ａと第２ｐ形ウェル１３ｂを形成する。これは図３に示されるとおりである。
ステップＤ：フラッシュメモリセル領域ディープｐ形ウェル層１２内のｎ形ウェル層１４の表面にイオン注入により浅いｐ形レイアウト領域１５を形成する。これは図４に示されるとおりである。
ステップＥ：チャネル酸化層２０を基板１０の上に成長させ、並びに第１ポリシリコン層２２を堆積させる。これは図５に示されるとおりである。
ステップＦ：ＣＭＯＳ装置領域のチャネル酸化層２０と第１ポリシリコン層２２をエッチングする。これは図６に示されるとおりである。
ステップＧ：ＯＮＯ層２４を第１ポリシリコン層２２の上に堆積させ、並びにＣＭＯＳ装置領域のＯＮＯ層２４をエッチングする。これは図７に示されるとおりである。
ステップＨ：ＣＭＯＳ装置領域の上に厚い酸化層２５を成長させ、並びに局部エッチングして第２ｎ形ウェル層１４ｂと第２ｐ形ウェル１３ｂ上の厚い酸化層２５を除去する。これは図８に示されるとおりである。
ステップＩ：ＣＭＯＳ装置領域の第２ｎ形ウェル層１４ｂと第２ｐ形ウェル層１３ｂの上に薄い酸化層２６を成長させる。これは図９に示されるとおりである。
ステップＪ：第２ポリシリコン層２７とタングステン合金層２８を堆積させる。これは図１０に示されるとおりである。
ステップＫ：フラッシュメモリセル領域のチャネル酸化層２０と各成長層と堆積層をエッチングし、矩形重畳層３０を形成する。この矩形重畳層３０の両側は露出したチャネル酸化層ブロックとされ、並びに酸化作用を進行し、該矩形重畳層３０と該ｎ形ウェル層１４の表面間に微細型酸化層２１を形成する。これは図１１に示されるとおりである。
ステップＬ：フラッシュメモリセル領域内の矩形重畳層３０の一側にあって、イオン注入でディープｐ形レイアウト領域１６をｎ形ウェル層１４内に設ける。これは図１２に示されるとおりである。
ステップＭ：フラッシュメモリセル領域内の矩形重畳層３０の両側にあって、それぞれイオン注入によりｎ形レイアウト領域１７、１８を、該ｎ形ウェル層１４内において形成する。これは図１３に示されるとおりである。
ステップＮ：ＣＭＯＳ装置領域の上に設けられた各成長層と各堆積層をエッチングして、それぞれ一つの重畳層３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。これは図１４に示されるとおりである。
ステップＯ：第１ライトｎ形ドープイオン注入領域１３０ｂを、ＣＭＯＳ装置領域第２ｐ形ウェル層１３ｂの上の重畳層３０ｃの両側にイオン注入により形成する。これは図１５に示されるとおりである。
ステップＰ：第１ライトｐ形ドープイオン注入領域１４０ｂを、ＣＭＯＳ装置領域第２ｐ形ウェル１３ｂの上の重畳層３０ｄの両側にイオン注入して配置する。これは図１６に示されるとおりである。
ステップＱ：第２ライトｎ形ドープイオン注入領域１３０ａを、ＣＭＯＳ装置領域第１ｐ型ウェル１３ａの上の重畳層３０ｂの両側にイオン注入して配置する。これは図１７に示されるとおりである。
ステップＲ：第２ライトｐ形ドープイオン注入領域１４０ａを、ＣＭＯＳ装置領域第１ｎ型ウェル１４ａの上の重畳層３０ａの両側にイオン注入して配置する。これは図１８に示されるとおりである。
ステップＳ：一つの絶縁層を堆積し、並びにエッチングしてサイドウォールスペーサ１２０ａ、１２０ｂをフラッシュメモリセル領域内の矩形重畳層３０の両側と、該ＣＭＯＳ装置領域の第１ｐ形ウェル１３ａの上の重畳層３０ｂの両側に形成し、比較的濃いｎ形レイアウト領域１３１ｂを第２ｐ形ウェル１３ｂの上の重畳層３０ｃの両側にイオン注入して配置し、比較的濃いｎ形レイアウト領域１３１ａをレイアウトする。これは図１９に示されるとおりである。
ステップＴ：ＣＭＯＳ装置領域の第１ｎ形ウェル層１４ａ上の重畳層３０ａの両側に、比較的濃いｐ形レイアウト領域１４１ｂをイオン注入して配置し、第２ｎ形ウェル１４ｂの上の重畳層３０ｄの両側に、比較的濃いｐ形レイアウト領域１４１ｂをレイアウトする。これは図２０に示されるとおりである。
ステップＵ：一つの絶縁層３２を形成して基板１０上の全ての矩形重畳層及び各重畳層３０ａ、３０ｂ、３０ｃ及び３０ｄを被覆する。これは図２１に示されるとおりである。
ステップＶ：基板１０の上の矩形重畳層３０の一側及び各重畳層３０ａ、３０ｂ、３０ｃ及び３０ｄの両側にコンタクトチャネル３３を設け、その一部のイオン注入領域を暴露し、並びにシリサイド３４を各コンタクトチャネル３３の下のイオン注入領域内に堆積させ、続いて、深い部分のｎ形ウェルとｐ形ウェル内のイオン注入領域を加え、これにより堆積したシリサイド３３４の接合面への浸透貫通を防止する。これは図２２に示されるとおりである。
ステップＷ：第１金属層４０を絶縁層３２の上に堆積させ、並びに局部エッチングし、コンタクトチャネル３３中に第１金属線４０１を連接させる。これは図２３に示されるとおりである。
ステップＸ：第１誘電層４２を第１金属層４０の上に堆積させ、並びに複数のコンタクトチャネル４２２をエッチングする。これは図２４に示されるとおりである。
ステップＹ：第２金属層４４を第１誘電層４２の上に形成し、並びに局部エッチングし、一部のコンタクトチャネル４２２中に第２金属線４４１を連接させる。これは図２５に示されるとおりである。
ステップＺ：ステップＸ、Ｙを重複して行い必要な設計の層数とし、最後に一つの保護層５０を堆積させて金属層の上を被覆する。これは図２６に示されるとおりである。
【０００８】
このほか、特に、本発明では低電圧ＣＭＯＳ装置及び高電圧ＣＭＯＳ装置が設けられ、その低電圧ＣＭＯＳ装置はロジック制御、デコーダの用途に用いられる。高電圧ＣＭＯＳ装置は、高電圧スイッチ、ワード線ドライバ用途に用いられる。低電圧ＣＭＯＳ装置は快速操作の要求を満足させる必要があり、高電圧ＣＭＯＳ装置は比較的高いブレークダウン電圧を受ける必要がある。該フラッシュメモリセルの操作モードは以下の表１に示されるように、読み取り時には、そのワード線電圧が３．３Ｖで、ビット線電圧が０Ｖで、ソース線電圧は１ボルトである。
【表１】
【０００９】
【発明の効果】
総合すると、本発明はチャネル経由で書込みと消去する嵌入式フラッシュメモリセル構造の製造方法に係り、特に、ＣＭＯＳ装置とフラッシュメモリセルを結合させた構造の製造方法であり、それは有効にフラッシュメモリセルとＣＭＯＳ装置の相対間の操作効率を改善するだけでなく、全体体積も、両者を各自設計生産後に結合させたものより小さくしている。ゆえに本発明は新規性、進歩性及び産業上の利用価値を有し、特許請求の要件を具備している。
【００１０】
なお、以上の説明は、本発明の好ましい一つの実施例に係るものに過ぎず、本発明の実施範囲を限定するものではなく、即ちこの構造中のｐ形半導体とｎ形半導体は相互に互換の材質とされ、例えばｎ形ウェル／ディープｐ形ウェル／ｎ形基板モードはまた、ｐ形ウェル／ディープｎ形ウェル／ｐ形基板モードとなすことができる。本発明の請求範囲に記載の形状、構造、特徴及び精神に基づく変化及び修飾は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【図１】本発明の好ましい一つの実施例のステップ断面図である。
【図２】本発明の好ましい一つの実施例のステップ断面図である。
【図３】本発明の好ましい一つの実施例のステップ断面図である。
【図４】本発明の好ましい一つの実施例のステップ断面図である。
【図５】本発明の好ましい一つの実施例のステップ断面図である。
【図６】本発明の好ましい一つの実施例のステップ断面図である。
【図７】本発明の好ましい一つの実施例のステップ断面図である。
【図８】本発明の好ましい一つの実施例のステップ断面図である。
【図９】本発明の好ましい一つの実施例のステップ断面図である。
【図１０】本発明の好ましい一つの実施例のステップ断面図である。
【図１１】本発明の好ましい一つの実施例のステップ断面図である。
【図１２】本発明の好ましい一つの実施例のステップ断面図である。
【図１３】本発明の好ましい一つの実施例のステップ断面図である。
【図１４】本発明の好ましい一つの実施例のステップ断面図である。
【図１５】本発明の好ましい一つの実施例のステップ断面図である。
【図１６】本発明の好ましい一つの実施例のステップ断面図である。
【図１７】本発明の好ましい一つの実施例のステップ断面図である。
【図１８】本発明の好ましい一つの実施例のステップ断面図である。
【図１９】本発明の好ましい一つの実施例のステップ断面図である。
【図２０】本発明の好ましい一つの実施例のステップ断面図である。
【図２１】本発明の好ましい一つの実施例のステップ断面図である。
【図２２】本発明の好ましい一つの実施例のステップ断面図である。
【図２３】本発明の好ましい一つの実施例のステップ断面図である。
【図２４】本発明の好ましい一つの実施例のステップ断面図である。
【図２５】本発明の好ましい一つの実施例のステップ断面図である。
【図２６】本発明の好ましい一つの実施例のステップ断面図である。
【図２７】本発明の好ましい一つの実施例の回路表示図である。
【符号の説明】
１０基板
１２フラッシュメモリセル領域ｐ形ウェル層
１２ａＣＭＯＳ装置領域第１ディープｐ形ウェル層
１２ｂＣＭＯＳ装置領域第２ディープｐ形ウェル層
１２０ａサイドウォールスペーサ
１２０ｂサイドウォールスペーサ
１３ａＣＭＯＳ装置領域第１ｐ形ウェル
１３ｂＣＭＯＳ装置領域第２ｐ形ウェル
１３０ａ高電圧ライトドープｎ形イオン注入領域
１３０ｂ低電圧ライトドープｎ形イオン注入領域
１４フラッシュメモリセル領域ｎ形ウェル層
１４ａＣＭＯＳ装置領域第１ｎ形ウェル層
１４ｂＣＭＯＳ装置領域第２ｎ形ウェル層
１４０ａ高電圧ライトドープｐ形イオン注入領域
１４０ｂ低電圧ライトドープｐ形イオン注入領域
１５フラッシュメモリセル領域の浅いｐ形レイアウト領域
１６フラッシュメモリセル領域の深いｐ形レイアウト領域
１７フラッシュメモリセル領域のｎ形レイアウト領域
１８フラッシュメモリセル領域のｎ形レイアウト領域
２０チャネル酸化層
２１微細形酸化層
２２第１ポリシリコン層
２４ＯＮＯ層
２５厚い酸化層
２６薄い酸化層
２７第２ポリシリコン層
２８タングステンケイ素合金
３０矩形重畳層
３０ａ、３０ｂ、３０ｃ、３０ｄ重畳層
３２絶縁層
３３コンタクトチャネル
３４シリサイド
４０第１金属層
４０１第１金属線
４２第１誘電層
４２２コンタクトチャネル
４４第２金属層
４４１第２金属線
５０保護層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an insertion type flash memory cell structure in which writing and erasing are performed via a kind of channel, and in particular, a CMOS device and a flash memory cell are combined, and the flash memory cell structure and the CMOS device are simultaneously formed on a substrate. Reduce the manufacturing cost, simplify the manufacturing process, hold the function of high voltage operation and low voltage operation in the CMOS device, effectively improve the operation efficiency between the flash memory cell and the CMOS device, and The present invention also relates to a manufacturing method in which the total volume is smaller than that in which both are produced separately and then combined.
[0002]
[Prior art]
Many of the known flash memory and CMOS logic circuits are designed and produced, and in combination use, circuit designs can be selected and combined as required by the designer, but the volume after matching takes place, and science and technology advance day by day. Today it is overwhelming, especially nowadays many of the industry products are in the trend of standardization, most of the product combinations have a certain style, so in most standard settings, one flash memory If the matching integrated circuit of the CMOS logic circuit is designed, the occupied space can be effectively reduced.
[0003]
For this reason, there is a need for a solution that can effectively improve the operation efficiency between the flash memory cell and the CMOS device, and that the overall volume of the above problem can be made smaller than that obtained after the two are manufactured separately. It has been.
[0004]
[Problems to be solved by the invention]
A principal object of the present invention is to provide a method of manufacturing an insertable flash memory cell structure for writing and erasing via a kind of channel, which simultaneously forms a flash memory cell and a CMOS logic device on a substrate. It is assumed that the manufacturing method achieves the purpose of combining the flash memory cell structure and the CMOS logic device and reducing the matching volume space.
[0005]
It is a further object of the present invention to provide a method for manufacturing an insertable flash memory cell structure in which writing and erasing is performed via a kind of channel, which is capable of advancing high voltage operation and low voltage operation part of a CMOS device. Suppose that the manufacturing method is suspended and therefore effectively increases the overall operational efficiency.
[0006]

[Means for Solving the Problems]
The invention of claim 1 is a step of forming a plurality of deep p-type well layers (12, 12a, 12b) in an n-type substrate (10) by ion implantation, and each of the deep p-type well layers (12, 12a, 12b). ) n-type well in the (14, 14a, 14b) the step of forming by ion implantation, the n-type substrate (10) CMOS device regions first deep p-type well layer in the (12a) and the second deep p-well Forming a plurality of p-type wells (13a, 13b) at an appropriate position between the layers (12b) by ion implantation ; the n-type well (14) in the flash memory cell region deep p-type well layer (12 ) ; the step of shallow p-type layout area on the surface (15) formed by ion implantation, on the n-type substrate (10) is grown channel oxide layer (20) and the first port Depositing silicon layer (22), the channel oxide layer (20) and the first polysilicon layer (22) is etched, the top of the n-type well including the shallow p-type layout area (15) (14) A step of depositing an ONO layer (24) over the remaining first polysilicon layer (22) , a thick oxide layer (25), and a first deep p-type well in the CMOS device region. Growing on the portion of the first polysilicon layer (22) deposited on the layer (12a) and the first p-type well (13a) , a thin oxide layer (26) is formed on the second deep p in the CMOS device region. shape well layer (12b) and the step of growing on the part of the 2p-well above were deposited on (13b) the first polysilicon layer (22), a second polysilicon layer (27) above Depositing in the form substrate (10) over the entire surface, the shallow p-type layout area (15) n-type well layer containing (14) the channel oxide layer on (20) and said first and second polysilicon layer (22, 27) and the ONO layer (24) are etched to form a rectangular superposed layer (30) with both sides exposed, and an oxidation action is advanced to expose both sides of the rectangular superposed layer (30) exposed to the n Forming a fine oxide layer (21) between the surfaces of the well layer (14) , and forming a deep p-type layout region (16) on one side of the rectangular overlapping layer (30). (14) a step of ion-implanting and forming a plurality of n-type layout regions (17) and (18) in the n-type well (14) and ion-implanting on both sides of the rectangular superposition layer (30) And an n-type layout The step of the door region (17) allowed to position on the deep p-type layout area (16) in each n-type well formed by ion implantation into the n-type substrate (10) (14, 14a, 14b) and the p-type well The thick oxide layer (25) , the thin oxide layer (26), and the second polysilicon layer (27) deposited on the layers (12, 12a, 12b) are etched to form one overlapping layer (30a, 30b). , 30c, 30d), and a step of forming a first light n-type doped ion implantation region (130b ) on both sides of one overlapping layer (30c) on the p-type well ( 13b) by ion implantation. The first light p-type doped ion implantation region (140b) is formed by ion implantation on both sides of one overlapping layer (30d) on the n-type well (14b) . Step second light n-type doped ion implantation region (130a), the step of forming by ion implantation on either side of the other one more p-type well (13a) on the superimposed layers (30b), the second light p-doped An ion implantation region (140a) is formed by ion implantation on both sides of another overlapping layer (30a) on the n-type well (14a) , and sidewall spacers (120a, 120b) are formed on the rectangular overlapping layer ( 30) and the step of forming on both sides of each of the overlapping layers (30a, 30b, 30c, 30d) , n-type layout regions ( 30) on both sides of the overlapping layers (30b, 30c) on the p-type wells (13a, 13b) 131a, the step of the 131b) is formed by ion implantation, the respective n-well (14a, 14b) on the superimposed layers (30a, on each side of the 30d) Forming form layout area (141a, 141b) and by ion implantation, one insulating layer (32) formed by the rectangular superimposed layers on the n-type substrate (10) (30) and all the superimposed layers ( 30a, 30b, 30c, 30d) , contact channels on one side of the rectangular superposition layer (30) on the n-type substrate (10) and on both sides of each superposition layer (30a, 30b, 30c and 30d) Forming (33) and exposing a portion of the ion implantation region, depositing a first metal layer (40) on the insulating layer (32) and locally etching into the contact channel (33) . The method includes a step of connecting the first metal wire (401) to each other and the above-described steps.
The invention of claim 2 further comprises the steps of: depositing the first metal layer on the insulating layer and locally etching to connect the first metal line into the contact channel; Depositing a first dielectric layer over the first metal layer and etching a plurality of contact channels; b. Forming a second metal layer on the first dielectric layer, as well as locally etching to connect the second metal line into a portion of the contact channel; c. Steps a and b are repeated to obtain the required number of design layers, d. The method of claim 1 , further comprising: depositing a protective layer to cover the last metal layer.
The invention according to claim 3, characterized by having a step of etching portions of the ONO layer after the step of depositing the ONO layer over the first polysilicon layer, fitted according to claim 1 This is a manufacturing method of a flash memory cell structure.
The invention of claim 4 includes the step of depositing a tungsten tungsten alloy on the second polysilicon layer after the step of depositing the second polysilicon layer on the thin oxide layer. The method of manufacturing the insertion type flash memory cell structure according to claim 1 .
According to a fifth aspect of the present invention, after the step of etching the contact channel above and on one side of the rectangular superposition layer on the substrate and above and on both sides of each superposition layer, silicide is introduced into the ion implantation region under each contact channel. A method for manufacturing a fit-type flash memory cell structure according to claim 1 , comprising the step of:
The invention of claim 6, after the step of depositing the silicide ion implantation region under each contact channel, characterized by deep ion implantation region of the n-type well layer and the p-type well layer The method of manufacturing the insertion type flash memory cell structure according to claim 1 .
According to a seventh aspect of the present invention, there is provided the method of manufacturing the insertion type flash memory cell structure according to the first aspect, wherein the p-type is replaced with the n-type simultaneously with the replacement of the n-type with the p-type.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 to FIG. 26 are sectional views showing the steps of one preferred embodiment of the present invention. As shown, the steps of this embodiment include:
Step A: The flash memory cell region deep p-type well layer 12 and the CMOS device region first deep p-type well layer 12a and second deep p-type well layer 12b are placed in appropriate positions in the n-type substrate 10 and ions Inject and place. This is as shown in FIG.
Step B: An n-type well layer 14 is ion-implanted and disposed in the flash memory cell region deep p-type well layer 12, and the first n-type well layer 14a is ionized in the CMOS device region first deep p-type well layer 12a. The second n-type well layer 14b is ion-implanted and arranged in the second deep p-type well layer 12b. This is as shown in FIG.
Step C: The first p-type well 13a and the second p-type well 13b are formed by further implanting ions at an appropriate position between the first deep p-type well and the second deep p-type well in the CMOS device region in the n-type substrate 10. Form. This is as shown in FIG.
Step D: A shallow p-type layout region 15 is formed on the surface of the n-type well layer 14 in the flash memory cell region deep p-type well layer 12 by ion implantation. This is as shown in FIG.
Step E: A channel oxide layer 20 is grown on the substrate 10 and a first polysilicon layer 22 is deposited. This is as shown in FIG.
Step F: Etch the channel oxide layer 20 and the first polysilicon layer 22 in the CMOS device region. This is as shown in FIG.
Step G: An ONO layer 24 is deposited on the first polysilicon layer 22 and the ONO layer 24 in the CMOS device region is etched. This is as shown in FIG.
Step H: A thick oxide layer 25 is grown on the CMOS device region and is locally etched to remove the thick oxide layer 25 on the second n-type well layer 14b and the second p-type well 13b. This is as shown in FIG.
Step I: A thin oxide layer 26 is grown on the second n-type well layer 14b and the second p-type well layer 13b in the CMOS device region. This is as shown in FIG.
Step J: Deposit a second polysilicon layer 27 and a tungsten alloy layer 28. This is as shown in FIG.
Step K: The channel oxide layer 20, each growth layer, and the deposited layer in the flash memory cell region are etched to form a rectangular overlapping layer 30. Both sides of the rectangular overlapping layer 30 are exposed channel oxide block, and the oxidation action proceeds to form a fine oxide layer 21 between the surfaces of the rectangular overlapping layer 30 and the n-type well layer 14. This is as shown in FIG.
Step L: A deep p-type layout region 16 is provided in the n-type well layer 14 by ion implantation on one side of the rectangular overlapping layer 30 in the flash memory cell region. This is as shown in FIG.
Step M: N-type layout regions 17 and 18 are formed in the n-type well layer 14 on both sides of the rectangular overlapping layer 30 in the flash memory cell region by ion implantation, respectively. This is as shown in FIG.
Step N: Each growth layer and each deposited layer provided on the CMOS device region are etched to form one overlapping layer 30a, 30b, 30c, 30d, respectively. This is as shown in FIG.
Step O: The first light n-type doped ion implantation region 130b is formed by ion implantation on both sides of the overlapping layer 30c on the CMOS device region second p-type well layer 13b. This is as shown in FIG.
Step P: The first light p-type doped ion implantation region 140b is ion-implanted and arranged on both sides of the overlapping layer 30d on the CMOS device region second p-type well 13b. This is as shown in FIG.
Step Q: The second light n-type doped ion implantation region 130a is ion-implanted and arranged on both sides of the overlapping layer 30b on the CMOS device region first p-type well 13a. This is as shown in FIG.
Step R: The second light p-type doped ion implantation region 140a is ion-implanted and arranged on both sides of the overlapping layer 30a on the CMOS device region first n-type well 14a. This is as shown in FIG.
Step S: Deposit and etch one insulating layer to overlap the sidewall spacers 120a and 120b on both sides of the rectangular overlapping layer 30 in the flash memory cell region and the first p-type well 13a in the CMOS device region. A relatively dark n-type layout region 131b is formed on both sides of the layer 30b and is ion-implanted on both sides of the overlapping layer 30c on the second p-type well 13b to lay out the relatively dark n-type layout region 131a. This is as shown in FIG.
Step T: A relatively dark p-type layout region 141b is ion-implanted on both sides of the overlapping layer 30a on the first n-type well layer 14a in the CMOS device region, and the overlapping layer 30d on the second n-type well 14b is formed. A relatively dark p-type layout area 141b is laid out on both sides. This is as shown in FIG.
Step U: One insulating layer 32 is formed to cover all the rectangular overlapping layers on the substrate 10 and the overlapping layers 30a, 30b, 30c and 30d. This is as shown in FIG.
Step V: A contact channel 33 is provided on one side of the rectangular superposition layer 30 on the substrate 10 and on both sides of each superposition layer 30a, 30b, 30c and 30d, a part of the ion implantation region is exposed, and the silicide 34 is attached to each contact channel. Deposit in the ion implantation region below 33, and then add deep ion implant regions in the n-type and p-type wells to prevent penetration of the deposited silicide 334 into the interface. This is as shown in FIG.
Step W: Deposit the first metal layer 40 on the insulating layer 32 and perform local etching to connect the first metal line 401 into the contact channel 33. This is as shown in FIG.
Step X: Deposit a first dielectric layer 42 on the first metal layer 40 and etch a plurality of contact channels 422. This is as shown in FIG.
Step Y: A second metal layer 44 is formed on the first dielectric layer 42 and is locally etched to connect the second metal line 441 into a part of the contact channel 422. This is as shown in FIG.
Step Z: Steps X and Y are repeated to obtain the required number of layers. Finally, one protective layer 50 is deposited to cover the metal layer. This is as shown in FIG.
[0008]
In addition, in particular, the present invention is provided with a low voltage CMOS device and a high voltage CMOS device, and the low voltage CMOS device is used for logic control and decoder applications. High voltage CMOS devices are used for high voltage switches and word line driver applications. Low voltage CMOS devices need to meet the requirements for fast operation, and high voltage CMOS devices need to receive a relatively high breakdown voltage. As shown in Table 1 below, the operation mode of the flash memory cell is as follows. At the time of reading, the word line voltage is 3.3V, the bit line voltage is 0V, and the source line voltage is 1 volt.
[Table 1]
[0009]
【The invention's effect】
In general, the present invention relates to a method of manufacturing a flash-type flash memory cell structure in which writing and erasing are performed via a channel, and more particularly, a method of manufacturing a structure in which a CMOS device and a flash memory cell are combined, which is effectively a flash memory cell. In addition to improving the relative operational efficiency between the CMOS device and the CMOS device, the overall volume is also made smaller than the combination of both after their own design production. Therefore, the present invention has novelty, inventive step and industrial utility value, and has the requirements of the claims.
[0010]
The above description is only for one preferred embodiment of the present invention, and does not limit the scope of the present invention. That is, the p-type semiconductor and the n-type semiconductor in this structure are compatible with each other. For example, an n-type well / deep p-type well / n-type substrate mode can also be a p-type well / deep n-type well / p-type substrate mode. All changes and modifications based on the shape, structure, features and spirit described in the claims of the present invention shall belong to the claims of the present invention.
[Brief description of the drawings]
FIG. 1 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 2 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 3 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 4 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 5 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 6 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 7 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 8 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 9 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 10 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 11 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 12 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 13 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 14 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 15 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 16 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 17 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 18 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 19 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 20 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 21 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 22 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 23 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 24 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 25 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 26 is a step cross-sectional view of one preferred embodiment of the present invention.
FIG. 27 is a circuit diagram of one preferred embodiment of the present invention.
[Explanation of symbols]
10 substrate 12 flash memory cell region p-type well layer 12a CMOS device region first deep p-type well layer 12b CMOS device region second deep p-type well layer 120a sidewall spacer 120b sidewall spacer 13a CMOS device region first p-type well 13b CMOS device region second p-type well 130a High-voltage light-doped n-type ion implantation region 130b Low-voltage light-doped n-type ion implantation region 14 Flash memory cell region n-type well layer 14a CMOS device region first n-type well layer 14b CMOS device region first 2n-type well layer 140a high-voltage light-doped p-type ion implantation region 140b low-voltage light-doped p-type ion implantation region 15 shallow p-type layout region 16 in flash memory cell region deep p-type in flash memory cell region I-type region 17 Flash memory cell region n-type layout region 18 Flash memory cell region n-type layout region 20 Channel oxide layer 21 Fine oxide layer 22 First polysilicon layer 24 ONO layer 25 Thick oxide layer 26 Thin oxide layer 27 2 Polysilicon layer 28 Tungsten silicon alloy 30 Rectangular overlapping layer 30a, 30b, 30c, 30d Overlapping layer 32 Insulating layer 33 Contact channel 34 Silicide 40 First metal layer 401 First metal line 42 First dielectric layer 422 Contact channel 44 Second Metal layer 441 Second metal wire 50 Protective layer

Claims

Forming a plurality of deep p-type well layers (12, 12a, 12b) in an n-type substrate (10) by ion implantation;
Each deep p-type well layer (12, 12a, 12b) step of the n-type well (14, 14a, 14b) and is formed by ion implantation into,
A plurality of p-type wells (13a, 13b) are arranged at appropriate positions between the first deep p-type well layer (12a) and the second deep p-type well layer (12b ) in the CMOS device region in the n-type substrate (10) . Forming by ion implantation;
Forming a shallow p-type layout region (15) on the surface of the n-type well (14) in the flash memory cell region deep p-type well layer (12 ) by ion implantation;
Growing a channel oxide layer (20 ) on the n-type substrate (10 ) and depositing a first polysilicon layer (22) ;
Etching the channel oxide layer (20) and the first polysilicon layer (22) , leaving a portion above the n-type well (14) including the shallow p-type layout region (15) ;
Depositing an ONO layer (24) over the remaining first polysilicon layer (22) ;
A thick oxide layer (25) is grown on the portion of the first polysilicon layer (22) deposited on the first deep p-type well layer (12a) and the first p-type well (13a) in the CMOS device region. Step,
A thin oxide layer (26) is grown on the portion of the first polysilicon layer (22) deposited on the second deep p-type well layer (12b) and the second p-type well (13b) in the CMOS device region. Step,
Depositing a second polysilicon layer (27) on the entire surface of the n-type substrate (10) ;
Etch the channel oxide layer (20) , the first and second polysilicon layers (22, 27), and the ONO layer (24) on the n-type well layer (14) including the shallow p-type layout region (15). Forming a rectangular superposition layer (30) with both sides exposed;
A step of oxidizing, and forming a fine oxide layer (21) between both exposed surfaces of the rectangular superposition layer (30) and the surface of the n-type well layer (14) ;
Forming a deep p-type layout region (16) by ion implantation into the n-type well (14) on one side of the rectangular overlap layer (30) ;
A plurality of n-type layout regions (17) and (18) are formed in the n-type well (14) by ion implantation on both sides of the rectangular overlapping layer (30) , and the n-type layout region (17) is formed. Positioning in the deep p-type layout region (16) ;
Each n-type well formed by ion implantation into the n-type substrate (10) (14, 14a, 14b) and the p-type well layer (12, 12a, 12b) above the thick oxide layer deposited on the (25) above Etching the thin oxide layer (26) and the second polysilicon layer (27) to form one overlapping layer (30a, 30b, 30c, 30d) , respectively;
Forming a first light n-type doped ion implantation region (130b) by ion implantation on both sides of one superposition layer (30c) on the p-type well ( 13b) ;
Forming a first light p-type doped ion implantation region (140b) by ion implantation on both sides of one overlapping layer (30d) on the n-type well (14b) ;
Forming a second light n-type doped ion implantation region (130a) by ion implantation on both sides of the overlapping layer (30b) on the other p-type well (13a) ;
Forming a second light p-type doped ion implantation region (140a) on both sides of another superimposed layer (30a) on the n-type well (14a) by ion implantation;
Forming sidewall spacers (120a, 120b) on both sides of the rectangular overlapping layer (30) and the respective overlapping layers (30a, 30b, 30c, 30d) ;
Forming n-type layout regions (131a, 131b) on both sides of the overlapping layers (30b, 30c ) on the p-type wells (13a, 13b ) by ion implantation;
Forming p-type layout regions (141a, 141b) on both sides of the overlapping layers (30a, 30d ) on the n-type wells (14a, 14b ) by ion implantation;
Forming one insulating layer (32 ) to cover the rectangular overlapping layer (30) on the n-type substrate (10 ) and all the overlapping layers (30a, 30b, 30c, 30d) ;
A contact channel (33) is formed on one side of the rectangular superposition layer (30 ) on the n-type substrate (10) and on both sides of each superposition layer (30a, 30b, 30c and 30d), and a part of the ion implantation region Step to expose,
Depositing a first metal layer (40) on the insulating layer (32) and locally etching to connect the first metal line (401) into the contact channel (33) ;
A method for manufacturing a fit-type flash memory cell structure comprising the steps described above.

After depositing the first metal layer on the insulating layer and locally etching to connect the first metal line into the contact channel, a. Depositing a first dielectric layer over the first metal layer and etching a plurality of contact channels; b. Forming a second metal layer on the first dielectric layer, as well as locally etching to connect the second metal line into a portion of the contact channel; c. Steps a and b are repeated to obtain the required number of design layers, d. The method of claim 1 , further comprising: depositing a protective layer to cover the last metal layer.

2. The fabrication of an insertable flash memory cell structure according to claim 1 , comprising the step of etching a portion of the ONO layer after the step of depositing the ONO layer on the first polysilicon layer. Method.

The method of claim 1 , further comprising the step of depositing a tungsten alloy on the second polysilicon layer after the step of depositing the second polysilicon layer on the thin oxide layer. A method of manufacturing the insertion type flash memory cell structure.

Etching a contact channel above and on one side of the rectangular superposition layer on the substrate and above and on both sides of each superposition layer, and including depositing silicide in an ion implantation region under each contact channel. The method of manufacturing the insertion type flash memory cell structure according to claim 1 , wherein:

After the step of depositing the silicide ion implantation region under each contact channel, characterized by deep ion implantation region of the n-type well layer and the p-type well layer, according to claim 1 A method of manufacturing an insertable flash memory cell structure.

2. The method of manufacturing an insertable flash memory cell structure according to claim 1 , wherein the n-type is replaced with the n-type simultaneously with the n-type.