JP2007179602A - Semiconductor device - Google Patents

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JP2007179602A
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JP2005373757A
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Kiyoo Ito
Riichiro Takemura
清男 伊藤
理一郎 竹村
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Hitachi Ltd
株式会社日立製作所
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory cell of a high speed/low voltage DRAM running under a voltage of 1 V or lower and array peripheral circuits thereof. <P>SOLUTION: A DRAM cell is composed of a memory cell transistor in a FD-SOI MOST structure and a planer capacitor. Since it has no junction leakage current, it does not lose the accumulated charge and can operate under a low voltage. Further, the gate and well are connected in a cross coupled sense amplifier using a FD-SOI MOST. Thus, the threshold dynamically changes to achieve high-speed sensing. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、CMOS回路が半導体チップ上に集積された半導集積回路に関する。 The present invention relates to a semiconductor integrated circuit in which CMOS circuits are integrated on a semiconductor chip. より特定的には、本発明は、MOSダイナミック・ランダムアクセス・メモリ(DRAM)の低電圧・高速動作を実現する回路方式ならびにデバイス方式に関する。 More particularly, the present invention relates to a circuit scheme and device system for low voltage and high-speed operation of the MOS dynamic random access memory (DRAM).

MOSトランジスタ(MOST)は、微細化とともにMOSTの閾値電圧V のばらつきが増大するので、チップ内のMOSTの動作速度が益々ばらつくようになる。 MOS transistor (MOST), the variation in the threshold voltage V T of the MOST increases with miniaturization, the operating speed of the MOST in the chip becomes increasingly uneven. この速度ばらつきは、その動作電圧V DDが低下するほど顕著になる。 This rate variation has its operating voltage V DD is pronounced as drops. したがって、低電圧動作には、V のばらつきの少ないMOSTが望まれるようになってきている。 Therefore, the low-voltage operation has come to a small variation MOST of V T are desired. 図9(b)は、非特許文献1に掲載された図であるが、図示するように、V のばらつきの標準偏差σはバルクMOSTの微細化とともに増大する。 FIG. 9 (b), is a diagram published in non-patent document 1, as shown, the standard deviation σ of the variations in V T increases with miniaturization of bulk MOST. 図中σ intは、MOSTのチャンネル内の不純物原子の数のばらつきやその位置のばらつきで決まるいわゆるイントリンシックV の標準偏差、σ extは、チャンネルの寸法などのばらつきで決まるいわゆるエクストリンシックV の標準偏差である。 Figure sigma int is the standard deviation of the so-called intrinsic V T determined by the variation in the number of variations and its position of the impurity atoms in the channel of the MOST, sigma ext is the so-called extrinsic V T determined by the variation of such dimensions of the channel it is a standard deviation of. 全体のV ばらつきσは両者のばらつきで決まる。 Overall V T variation σ is determined by the variation of both. 微細加工技術が90nm程度でもσは30mV程度にもなる。 Microfabrication technology also becomes about 30mV even σ of about 90 nm. 一個のチップ内では5σ程度のV ばらつき(ΔV )を考慮して設計する必要があるので、この値は150mVにもなる。 Since the single chip has to be designed in consideration of the V T variation of about 5σ (ΔV T), this value also becomes 150 mV. したがって、V DD −(V T0 +ΔV )で表されるチップ内の各MOSTの実効ゲート電圧は大きくばらつくようになる。 Therefore, V DD - effective gate voltage of each MOST within the chip represented by (V T0 + ΔV T) is as large variations. ここでV T0は、平均のV である。 Here V T0 is the average of V T. このゲート電圧は、MOSTの負荷駆動電流にほぼ比例するから、たとえば、V T0 =0.3V、ΔV =150mVでは、V DDが1V以下になるとMOSTの駆動電流は急激に減少し、0.45Vになると駆動電流はゼロになり回路遅延時間は無限大になる。 The gate voltage, since substantially proportional to the load driving current of MOST, for example, V T0 = 0.3V, the driving current of the [Delta] V T = 150 mV, when V DD is less than 1V MOST decreases sharply, 0. It becomes 45V and the driving current circuit delay time is zero is infinity. このようなV ばらつきは、ダイナミック・ランダム・アクセスメモリ(DRAM)などに使われるセンスアンプのオフセット電圧(対MOSTのV の差)も増加させ、センス動作を不安定にする。 Such V T variation, (the difference in V T pairs MOST) offset voltage of the sense amplifier to be used such as dynamic random access memory (DRAM) is also increased, to destabilize the sensing operation.

このような微細化・低電圧化にともなう速度ばらつきや動作の不安定性を抑えるためには、完全空乏型SOI(完全空乏形の2重ゲート構造のSOI(Silicon On Insulator) (以下、FD−SOI)MOSTを使えばよい。該SOIMOSTの詳細な構造と特性は、非特許文献2に記載されている。 Such in order to suppress the instability of speed variation or behavior associated with miniaturization and low voltage, fully-depleted SOI (double gate structure of a complete depletion mode SOI (Silicon On Insulator) (hereinafter, FD-SOI ) MOST should you use. detailed structure and characteristics of the SOIMOST is described in non-Patent Document 2.

非特許文献2に示される構造の概略を以下に示す。 The outline of the structure shown in Non-Patent Document 2 shown below. 図9(a)は、それぞれ、NチャンネルMOST(NMOST)とPチャネルMOST(PMOST)の断面図と等価回路である。 9 (a) is, respectively, a sectional view and an equivalent circuit of the N-channel MOST (NMOST) and a P-channel MOST (PMOST). ゲートGはNiSiなどの金属珪化物膜ゲート電極、ゲート直下のチャンネル形成部は単結晶半導体薄膜(SOI層)、DあるいはSはP型あるいはN型高濃度極薄ドレインあるいはソース拡散層、BOXは埋め込み酸化膜層(BOX層:Buried OXide)、BOXの直下にはPMOSTならn+ウェル層、NMOSTならp+ウェル層とその直下にさらに深いnウェル層(n−Well)が形成され、それらはp型基板の上に集積されている。 The gate G is a metal silicide film gate electrode, such as NiSi, channel forming portion of the gate immediately below the single-crystal semiconductor thin film (SOI layer), D or S is P-type or N-type high concentration ultrathin drain or source diffusion layer, BOX is buried oxide film layer (BOX layer: buried oXide), PMOST if n + well layer immediately below the BOX, NMOST if p + well layer and further deep n-well layer immediately below (n-well) are formed, they are p-type It is integrated on a substrate. このMOSTの特長は、図9(c)に示すように、ゲート材料の種類とBOX層下のウェルの濃度、それにウェル層に印加する電圧でV を制御できることである。 Features of this MOST is as shown in FIG. 9 (c), the type and concentration of the well under the BOX layer of gate material, it is to be controlled V T The voltage applied to the well layer. 実際のMOSTは、チャンネル長(Lg)は100nm以下、MOSTが形成されているSOI層の厚さは20nm以下、BOX層の厚さは10nm以下、その下部のウェル層の濃度は10 16 cm −3から10 18 cm −3程度である。 Actual MOST, the channel length (Lg) is 100nm or less, the thickness of the SOI layer MOST is formed 20nm or less, the thickness of the BOX layer is 10nm or less, the concentration of the well layer of the bottom 10 16 cm - 3 is about 10 18 cm -3. 前述したように、薄いBOX膜などによって、MOSTのV のばらつきのσは、従来のバルク構造の20パーセント以下(図9(b))に低減される。 As described above, by a thin BOX layer, the σ of the variations in V T of MOST, 20 percent of the conventional bulk structure below is reduced (FIG. 9 (b)). ランダムなばらつきなのでセンスアンプのオフセットを決定するイントリンシックのV ばらつきにいたっては、10分の1以下と無視できるほど小さくなる。 Since random variation is reached to the V T variation intrinsic to determine the offset of the sense amplifier becomes negligibly small as 1/10 or less. 該2重ゲートMOST構造は、上部のMOSTと下部のMOSTが並列接続された一個のMOSTとみなすことができる。 The double gate MOST structure can be regarded as one of the MOST the top of the MOST and a lower MOST are connected in parallel. ここで下部のMOSTでは、ウェルがゲートでBOX層がゲート絶縁膜になる。 Wherein the bottom of the MOST, wells BOX layer becomes a gate insulating film in the gate. したがって、図9(c)のNMOSTの例で示すように、下部のウェル電圧を変えると2重ゲートMOST全体の閾値電圧V を大きく変えることができる。 Accordingly, as shown in the example of NMOST of FIG. 9 (c), it is possible to significantly change the threshold voltage V T of the entire double gate MOST changing the bottom of the well voltage. ウェル層は他から絶縁されているので、pn接合リーク電流を発生させることなく、ウェル電圧を大きく変化させられるからである。 Since the well layer is insulated from the other, without causing pn junction leakage current, it is because it is varied greatly well voltage.

一方、DRAMでは、データ対線を浮遊状態のV DD /2にプリチャージした後に、ワード線を駆動してデータ線に読み出されたメモリセルの微小信号電圧を、該V DD /2のレベルを参照して差動増幅器(センスアンプ)で弁別する。 On the other hand, in the DRAM, the data line pair to V DD / 2 in a floating state after precharging, a small signal voltage of the memory cell read to the data line by driving the word line, of the V DD / 2 level with reference to the discrimination in the differential amplifier (sense amplifier). このセンス方式はミッド・ポイント・センシング(mid−point sensing)とも呼ばれ、メモリセルアレー内に雑音を発生させないうえに、データ線の充電電流が少なく低消費電力に適していることは良く知られている。 This sensing method is also referred to as mid-point sensing (mid-point sensing), on top which does not generate noise in the memory cell array, the charging current of the data line is suitable for low power consumption reduced is well known ing. しかしセンスアンプがV DD /2という低電圧をもとに動作するので、本来、高速動作は困難である。 However, since the sense amplifier is to be working on the basis of the low voltage of V DD / 2, the original, high-speed operation is difficult. したがって、このような条件下でも高速に増幅できる回路・デバイス方式が見出せれば、その分だけV DDを下げることができる。 Therefore, such a circuit device system capable of amplifying at a high speed even in conditions Midasere, can be reduced that much V DD.

本明細書に記載される発明のうち、代表的なものは以下の通りである。 Of the inventions described herein, typical ones are as follows.

メモリセルを駆動する複数のワード線と、ワード線と直交しメモリセルと情報の授受を行う複数のデータ対線と、ワード線とデータ線の交点に接続された1個のMOSトランジスタと1個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするMOSトランジスタから成り、データ線をプリチャージすることによってデータ線に結合する電圧は、ワード線を駆動することによってデータ線に結合する電圧にほぼ等しいかあるいは小さく、かつ2つの結合電圧は互いに逆極性である。 A plurality of word lines for driving the memory cell, and a plurality of data line pair for transferring the memory cell information orthogonal to the word line, one by one MOS transistor and connected at the intersections of word lines and data lines a plurality of memory cells consisting of capacitors, consisting MOS transistor for precharging the data line, the voltage to be coupled to the data lines by precharging the data line is coupled to the data line by driving the word line approximately equal to or smaller voltage, and the two coupling voltage is opposite in polarity.

更に好ましくは、データ線をプリチャージすることによってデータ線に結合する電圧は、データ線の取りうる電圧の最小値側に向かって結合するものであり、ワード線を駆動することによってデータ線に結合する電圧は、データ線の取りうる電圧の最大値側に向かって結合するものである。 More preferably, the voltage coupled to the data lines by precharging the data lines is one that binds toward the minimum value of the voltage that can be taken of the data lines, coupled to the data line by driving the word line voltage is one which binds toward the maximum value of the voltage that can be taken of the data lines.

また、別の観点から見れば、メモリセルを駆動する複数のワード線と、ワード線と直交しメモリセルと情報の授受を行う複数のデータ対線と、ワード線とデータ線の交点に接続された1個のMOSトランジスタと1個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするMOSトランジスタから成り、データ線をプリチャージすることによってデータ線に結合する電圧は、データ線の取りうる電圧の最大値側に結合するものである。 From another point of view, a plurality of word lines for driving the memory cell, and a plurality of data line pair for transferring the memory cell information orthogonal to the word lines are connected to the intersections of word lines and data lines one MOS transistor and a plurality of memory cells consisting of one capacitor and consists MOS transistor for precharging the data line, the voltage to be coupled to the data lines by precharging the data lines, the data lines one that binds to the maximum value side of the can take voltage.

さらに望ましくは、データ線のプリチャージ電圧は、データ線の取りうる電圧の最大値と最小値のほぼ中間に設定される。 More desirably, the precharge voltage of the data line is set approximately midway between the maximum value and the minimum value of the voltage that can be taken of the data lines.

また、別の観点から見れば、第1のゲートと埋め込み酸化膜の下に存在するウェル層を第2のゲートとする2重ゲートを有する完全空乏形SOI構造のMOSトランジスタを含む回路と、その構造のMOSトランジスタとキャパシタから成るメモリセルを含むものである。 From another point of view, the circuit including MOS transistors of fully depleted type SOI structure having a double gate to the well layer underlying the buried oxide film and the first gate and the second gate, the it is intended to include MOS transistor and a memory cell comprising a capacitor structure.

更に望ましくは、キャパシタは、その構造のMOSトランジスタの第1のゲートを第1の電極とし、MOSトランジスタのドレインあるいはソースを第2の電極とする。 Further preferably, the capacitor, the first gate of the MOS transistor of the structure as the first electrode, the drain or source of the MOS transistor and the second electrode.

本発明によれば、CMOS DRAMの低電圧化、高速化ならびに小型化が可能になる。 According to the present invention enables low voltage of CMOS DRAM, high-speed and small size.

本発明は、FD−SOIのMOST構造あるいはその特性を活かした、1V以下の低電圧DRAMに好適な高速DRAM用のメモリセル、メモリセルアレー、あるいはセンスアンプなどの周辺回路を提供するものである。 The present invention is to provide utilizing MOST structure or its characteristics of FD-SOI, the following memory cells for a suitable high-speed DRAM in the low voltage DRAM 1V, the peripheral circuits such as a memory cell array, or a sense amplifier, .

即ち、上述したFD−SOIMOSTの特性を使えば、安定動作に優れる低電圧DRAMが実現する可能性である。 That is, With the characteristics of the FD-SOI MOST described above is the possibility of low voltage DRAM excellent in stable operation is realized. FD−SOIMOSTは、上記のように、V のばらつきが小さく、したがってセンスアンプのオフセット電圧も無視できるほど小さくなる。 FD-SOI MOST, as described above, the variation of V T is small, hence the smaller the ignorable offset voltage of the sense amplifier. たとえば3シグマ(標準偏差)で5mV以下にもでき、その分だけ実効的に雑音が小さくなり、また増幅速度のばらつきも小さくなるから、SOIMOSTはDRAMに好適なデバイスである。 For example 3 can also below 5mV sigma (standard deviation), effectively noise is reduced by that much, and because the variation of the rate of amplification becomes small, SOI MOST is a suitable device to DRAM.

以下、実施例に従い、SOIMOSTを用いたDRAMについて詳細に説明する。 Hereinafter, in accordance with embodiments will be described in detail DRAM using SOI MOST.

図1は、本発明の一実施例で、SOIMOSTを用いたDRAMの断面図である。 Figure 1 is one embodiment of the present invention, is a cross-sectional view of a DRAM using SOI MOST. このような構造をとると、メモリセルの電荷蓄積ノード内に余分な不純物を拡散していないのでリーク電流は無視できるほど小さい、したがってリフレッシュ時間が十分長くなるなどのデータ保持特性が改善される、アルファ線や宇宙線が入射してもセル内の収集面積が極めて小さいのでソフトエラーは無視できるほど小さくなる、あるいはV のばらつきが顕著に少なくなるのでセンスアンプのオフセット電圧が小さくなりその感度が向上する。 Taking such a structure, since not diffused excess impurities in the charge storage node of the memory cell leak current is negligibly small, so that the data retention characteristics such as the refresh time is sufficiently long is improved, since the collection area within even cell alpha and cosmic rays are incident is extremely small soft error is negligible, or its sensitivity offset voltage becomes smaller in the sense amplifier because the variation of V T is significantly reduced improves. さらには、DRAMではデータ線からの高電圧(V DD )をセルノードにフルに書き込むためにワード電圧をV DD +V 以上に昇圧する必要があるが、この昇圧電圧もV のばらつきが少ない分だけ小さくでき、また基板効果がないので、ワード回路の低電圧設計が可能となる。 Furthermore, it is necessary to boost the word voltage to write high voltage from the data line in the DRAM (V DD) to the full cell node than V DD + V T, the variation of the boosted voltage V T less min only it can be reduced, and since there is no substrate effect, it is possible to lower voltage design of the word circuit. 周辺のロジック回路とほぼ同じ構造を使って高集積なメモリセルやセンスアンプを構成できる利点もある。 There is also an advantage of constituting a highly integrated memory cell and a sense amplifier using substantially the same structure as the peripheral logic circuit. メモリセル(MC)は、スイッチ用のNMOSTと情報電荷蓄積用のNMOSキャパシタ(図では平面構造)から構成されている。 Memory cells (MC) is composed of (planar structure in FIG.) NMOS capacitor NMOST information charge accumulating the switch. メモリセルでは、NMOSTのゲートはワード線(図1ではWL )に、またソースあるいはドレインはデータ線DLに、またドレインあるいはソースはキャパシタ電極に接続されている。 In the memory cell, the gate of the NMOST to the word line (WL 0 in FIG. 1), and the source or drain to the data line DL, the drain or source is connected to the capacitor electrode. 該セル内のコンタクトからメタル配線で形成されたデータ線DLは、図2のように、ワード線WL の上部をワード線WL に直交して配線される。 Data line DL formed of metal wire from the contact within the cell, as shown in FIG. 2, it is wired orthogonally top of the word lines WL 0 to the word line WL 0. キャパシタは該MOSTとともに、SOI層、BOX、ならびに直流電圧(たとえば0.5V)の印加されたp型ウェル層(p+)を共有し、それらは共通のn−ウェル(n−Well)の上部に形成されている。 Capacitor together with the MOST, SOI layer, BOX, and p-type well layer applied DC voltage (e.g., 0.5V) (p +) to share, on top of which a common n- wells (n-Well) It is formed. 電極PLには、良く知られているように、データ線の最大電圧V DDの半分、すなわちV DD /2が印加されている。 The electrode PL, as is well known, half of the maximum voltage V DD of the data lines, i.e. V DD / 2 is applied. 2値の情報蓄積電圧V DDと0Vの両者に対してキャパシタの電極間電圧は最小になり、一定のストレス電圧に対してキャパシタ絶縁膜は薄くでき、その分だけ容量値が大きく取れるからである。 Information storage voltage V DD and the voltage between electrodes of the capacitor for both 0V binary is minimized, the capacitor insulating film for a constant stress voltage can thin because that much capacitance can be taken large . ここで、セルにV DDが書き込まれる場合にも、セル内のMOSTのソースと電極PLの間に大きな容量を形成させるためには、キャパシタの電極PLにV DD /2が印加された状態でMOS構造のキャパシタを深く空乏層化させる必要がある。 Here, even when V DD is written to the cell, in order to form a large capacitance between the source and the electrode PL of the MOST in the cell, in a state where the V DD / 2 is applied to the electrodes PL of the capacitor it is necessary to deeply depleted the capacitor of the MOS structure. 通常スイッチMOSTのV はエンハンス型なので、結局、MOSキャパシタのゲート(電極PL)材料は、該MOSTとは異なる仕事関数の材料でなければならない。 Since V T of the normal switch MOST of enhancement type, after all, the MOS capacitor gate (electrode PL) material must be a material different work function with the MOST. 通常、電極PL材料は、ワード線材料よりも仕事関数の小さい、たとえば、ワード線材料がNiSiならErSi xなどや、ワード線材料がPtSiならばNiSiになる。 Usually, the electrode PL material, a low work function than the word line material, for example, the word line material or the like NiSi if ErSi x, word line material is NiSi if PtSi. ここでメモリセルのリフレッシュ時間を確保するために、サブスレッショルド電流を抑えなければならない。 Here in order to secure the refresh time of the memory cells must suppress the subthreshold current. このため、該MOSTのV はある一定の値、たとえば0.7V以上に選ばなければならないが、該V をそれほど大きく選べない場合には、周知のように、非選択時のワード線電圧を負にして実効的にV を大きくすることができる。 Therefore, a constant value V T is in the said MOST, for example, must be chosen above 0.7 V, if not choose a much larger the V T, as is well known, the non-selection time of the word line voltage it can be increased effectively V T to the negative. たとえば、後述するように、V T0 =0.2Vなら、ワード電圧は、非選択時には−0.5V(後述)、選択時にはV DDが0.5Vの時には、1.2Vに選べばよい。 For example, as will be described later, if V T0 = 0.2V, the word voltage during non-selection -0.5 V (described later), when V DD is 0.5V during selection may be selected to 1.2V. さらに、本実施例では、小型化のために、センスアンプのp−ウェル(p+)とアレーのp−ウェル(p+)は同じ層で構成し、センスアンプ内のNMOSTとセル内のスイッチNMOSTは浅い溝形アイソレーション(STI)で分離し、センスアンプ内あるいは周辺回路内のNMOSTとPMOSTとは深い他の溝形アイソレーション(STI)で分離している。 Furthermore, in this embodiment, for compactness, the sense amplifier p- well (p +) and the array p- well (p +) is configured in the same layer, the switch NMOST in NMOST the cell in the sense amplifier separated by a shallow trench type isolation (STI), are separated by a deep other grooved isolation (STI) and NMOST and PMOST within the or peripheral circuits sense amplifier.

図2は基準寸法をFとしてレイアウトした2種類のセル、図3はそれらに対応したデータ線回路である。 2 two types of cells were laid out reference dimension as F, FIG. 3 is a data line circuit corresponding to them. SOIMOSTを使わなくても、低雑音で高集積なセルレイアウトであるが、SOI構造なら上述した顕著な利点が出てくるので、断面はSOI構造であることを前提に説明する。 Without using SOI MOST, is a highly-integrated cell layout with low noise, since the remarkable advantages described above if SOI structures come out, the cross-section will be described on the assumption that the SOI structure. 尚、図1に示されているセル断面は、これらのセルのA−A'断面である。 The cell cross-section shown in FIG. 1 is an A-A 'cross section of these cells. セル(a)は、図3(a)に示すように、ワード線WLとデータ対線(DLと/DL)2つの交点の一方に接続されたセル(以下、1−Tセルと略称)で、セル1個で1ビットの情報を扱う。 Cell (a), as shown in FIG. 3 (a), the word line WL and the data line pair (DL and / DL) 2 single one in the cell connected at the intersection (hereinafter, referred to as 1-T cell) , in one cell dealing with one bit of information. ここで、DLに接続されているセルが読み出される場合を考えてみよう。 Here, consider the case where the cell connected to DL is read. 蓄積電圧がV DDなら、該V DDとデータ線のプリチャージ電圧V DD /2の差とセルノードの容量C とデータ線容量C の大きさで決まる信号電圧v If the storage voltage V DD, the V DD and the data line precharge voltage V DD / 2 of the difference and the cell node capacitance C S and the data line capacitance C signal voltage determined by the magnitude of D v S
=(V DD /2)・C /(C +C v S = (V DD / 2 ) · C S / (C S + C D)
が、プリチャージ後のデータ線(DL)の浮遊電圧V DD /2に重畳して出力する。 But in a superposing the floating voltage V DD / 2 which is a data line after precharging (DL). その極性はV DD /2に対して正極性である。 Its polarity is a positive polarity with respect to V DD / 2. もし蓄積電圧が0Vなら、同様にして、その信号は負極性である。 If If the storage voltage is 0V, in the same manner, the signal is negative polarity. 1−Tセルでは、一方のデータ線(/DL)電圧はV DD /2のままで、該V DD /2を基準にして、上記の正極性あるいは負極性の信号はセンスアンプ(図中SA)で弁別される。 1-T in cell, remains one of the data lines (/ DL) voltage V DD / 2, based on the V DD / 2, the positive polarity or negative polarity of the signal of the sense amplifier (figure SA ) are distinguished by. 図4のセンスアンプは、交差結合型のNMOSアンプ(M とM )とPMOSアンプ(M とM )が縦積みされた構成で、通常はNMOSアンプを動作して、ある程度信号を増幅した後でPMOSアンプを動作させるので、高速化にはNMOSアンプでできるだけ高速に増幅する必要がある。 The sense amplifier of FIG. 4 is a configuration in which cross-coupled NMOS amplifier (M 1 and M 2) and PMOS amplifier (M 3 and M 4) were stacked vertically, typically by operating the NMOS amplifier, some signal since operating the PMOS amplifier after amplification, the faster it is necessary to amplify as fast as possible in NMOS amplifier. 一方、2−Tセルは、図3(b)に示すように、2つの交点のそれぞれに接続されたセル(以下2−Tセルと略称)であり、2個のセルの一方にV DD 、他方に0V、あるいはその逆に一方に0V、他方にV DDを蓄積して読み出すことで1ビットの情報を扱う。 Meanwhile, the 2-T cell, as shown in FIG. 3 (b), are two each connected cells of intersection (hereinafter abbreviated as 2-T cells), whereas the V DD of two cells, on the other hand the handle 0V, or 0V to one vice versa, one bit of information by reading and other accumulated V DD to. したがって、データ対線のそれぞれに、蓄積情報によってその組み合わせは異なるが、常に正負の信号が出力され、この組み合わせがセンスアンプ(SA)で弁別される。 Therefore, the respective data line pair, the combination is different by the accumulation information is always output positive and negative signals, this combination is discriminated by the sense amplifier (SA). 図2では、1ビットで比較すると、両方のセル面積は同じセル面積(37.5F )である。 In Figure 2, when compared with 1 bit, both cell area is the same cell area (37.5F 2). したがって、1個のセル内のキャパシタの容量値C は2−Tセルの方が小さい。 Therefore, the capacitance value C S of the capacitor in one cell is smaller 2-T cells. たとえば、65ナノメータのプロセス技術でキャパシタ酸化膜厚が2.2nmの場合、酸窒化シリコン膜(SiON)等の比誘電率6〜7の高誘電体膜を用いることで、C は1−Tセルでは2.0fF、2−Tセルでは0.75fFを実現できる。 For example, if the capacitor oxide film thickness of 2.2nm in 65 nanometer process technology, the use of the high dielectric film having a relative dielectric constant 6-7 such as silicon oxynitride film (SiON), C S is 1-T the cell 2.0FF, can be realized 0.75fF a 2-T cell. 2−Tセルでは、正負のセル信号が差動で読み出されるから、実効的なC は0.75fF の2倍の1.5fF となる。 The 2-T cells, since the positive and negative cell signal is read out by the differential, the effective C S is twice the 1.5fF of 0.75FF. それでも1−TセルはC が大きい分だけ信号電圧は大きく、また、C の面積が大きい分だけ、C は加工ばらつきの影響を受け難い利点がある。 Still 1-T cell C S is larger amount corresponding signal voltage is large, also, only a large amount area of C S, C S has the advantage of not easily influenced by the processing variations. 一方、2−Tセルには、各種の雑音が少ないという利点がある。 On the other hand, the 2-T cell, there is an advantage that various noise is small. たとえば、図2(b)のレイアウトと図3(b)の動作方式を組み合わせると、隣接するデータ線から影響を受けにくいアレー構成が可能である。 For example, the combination of operation mode of the layout and 3 in FIG. 2 (b) (b), it is possible susceptible array constituting effect from the adjacent data line. すなわち、図示するように、ひとつおきのデータ対線、たとえばDL と/DL ならびにDL と/DL に信号を読み出し、センスアンプSA とSA を選択的に動作させれば、動作する対線同士は動作させない対線でシールドされるので他のデータ線から雑音を受け難くなる。 That is, as shown, every other data line pair, for example DL 0 and / DL 0 and reads a signal to the DL 2 and / DL 2, if ask selectively operate the sense amplifier SA 0 and SA 2, operation since wire pair between which is shielded by the wire pair is not operated less subject to noise from other data lines. これに対して、1−Tセルでは、すべてのデータ対線に信号が読み出されてから、それらをすべてのセンスアンプを同時に動作させて増幅するので、データ線間容量を介して隣接データ線の電圧変化の影響を受けやすい。 In contrast, in the 1-T cell, since the signal to all of the data line pair is read, since the amplification is operated them all sense amplifiers simultaneously, adjacent data lines via the capacitor between the data line susceptible to the influence of the voltage change. この種の雑音は、対線を交差する方法で相殺できるが面積が増加する。 Noise of this kind, can be canceled out by the method of crossing a wire pair area increases. また1−Tセルでは、ワード線を駆動した状態でセンスアンプを動作させる時、セル容量C の分だけデータ対線が電気的に不平衡になる。 In addition 1-T cell, when operating the sense amplifier in a state of driving the word line, an amount corresponding data line pair of the cell capacitance C S is electrically unbalanced. この不平衡は、センスアンプで増幅中に雑音として作用する。 This imbalance acts as noise during amplification by the sense amplifier. これに対して2−Tセルでは、対線のそれぞれにC が付加されるから、データ対線は常に平衡で雑音は発生しない。 The 2-T cell hand, since C S is added to each wire pair, the data line pair is not always noise at equilibrium occurs.

他の導体からデータ対線に結合する電圧もセル動作やセンスアンプの動作に影響を与えるので、この観点から1−Tセルと2−Tセルを比較してみよう。 Since influence the voltage cell operation and a sense amplifier operation to bind the other conductors in the data line pair, let's compare the 1-T cell and 2-T cells from this point of view. ここで、メモリセルMOSTのV (すなわちV TM )、プリチャージMOSTのV (V TP )、ならびに増幅開始時のセンスアンプMOSTのV (V TS )をそれぞれ0.2V、0.1V、0.1Vと仮定する。 Here, V T (i.e. V TM) memory cells MOST, V T (V TP) of the precharge MOST, and V T (V TS) to 0.2V respective sense amplifier MOST amplification start time, 0.1 V , it is assumed that the 0.1V. セルMOSTのV TMは、前述したように、非選択時にデータ線に流れるMOSTのサブスレッショルド電流を抑えてセルのリフレッシュ時間を十分確保するためには、0.7V程度に高くする必要がある。 V TM cell MOST, as described above, in order to secure a sufficient cell refresh time by suppressing the subthreshold current of the MOST flowing through the data line during non-selection, it is necessary to increase to approximately 0.7 V. 本実施例では、キャパシタとワード線の電極材の選択の容易さの点から、実際のV TMを0.2Vにし、非選択時の負のワード電圧−0.5Vの助けを借りて実効的にV TMを所要の0.7Vにしている。 In this embodiment, the effective in terms of ease of selection of the electrode material of the capacitor and the word line, the actual V TM to 0.2V, with the aid of negative word voltage -0.5V in the non-selected It has a V TM to the required 0.7V to. プリチャージMOSTのV TPは、周辺のロジック回路のV と同程度にできる。 V TP of the precharge MOST may to the same extent as V T of the peripheral logic circuit. ここで、プリチャージ時は、データ対線がV DDと0Vになった後にそれらをV DD /2にプリチャージする必要があるので、プリチャージ信号の振幅はV DD +V TP以上でなければならない。 Here, when the pre-charge, it is necessary to precharge them to V DD / 2 after the data line pair becomes V DD and 0V, the amplitude of the precharge signal must be V DD + V TP or . センスアンプのV TSは低いことが望まれる。 V TS of the sense amplifier is low it is desired. 増幅開始時のセンスアンプMOSTの実効ゲート電圧をできるだけ高くするためである。 Possible the effective gate voltage of the amplifier at the start of the sense amplifier MOST is to increase only. しかしこの値には下限がある。 However, this value is the lower limit. このV が低すぎると、読み出された信号を増幅しようとしても瞬時にMOSTが導通し信号が消失してしまうからである。 When the V T is too low, MOST also instantly trying amplifying the read signal is because the conduction and the signal is lost. センス時間は長くても10ns程度で、その程度の時間だけ信号を保持できればよいので、実際にはさらに小さくできて、V TSは−0.05V程度にできる。 At about 10ns even sense time is long, since it is sufficient hold signal by that much time, and can actually even smaller, V TS can be in the order of -0.05 V.

このような条件下でデータ対線への結合電圧を検討してみよう。 Let us consider the coupling voltage to the data line pair in such conditions. なお、前述したように、隣接データ線からの結合雑音は小さくできるのでここでは無視する。 As described above, coupling noise from neighboring data lines here neglected can be small. 信号電圧をセンスするまでに電圧が結合するタイミングは、プリチャージ終了時とワード線駆動時である。 Timing voltage signal voltages until the sense binds is a time at the completion of precharge and a word line drive. 図4で、データ線DLに接続されているメモリセルMCを読み出す場合を例にとろう。 In Figure 4, trying the case of reading data from the memory cells MC connected to the data line DL as an example. 振幅V のプリチャージ信号が高レベルから低レベルに駆動されNMOSで構成されたプリチャージ回路PCがオフになる時、その駆動線とデータ線間の容量C 、より具体的にはプリチャージ回路を構成する3個のMOSTの合計のゲート容量によって、データ対線には負方向の電圧Δ(C )が等しく結合する。 When the precharge signal amplitude V P precharge circuit PC, which is an NMOS is driven low will be turned off from the high level, capacitor C P between the driving lines and the data lines, precharge and more specifically by the gate capacitance of the sum of the three MOST constituting the circuit, the voltage of the negative delta (C P) is equal coupled to the data line pair. ゲート容量は、プリチャージ信号がV からほぼV DD /2+V TPまで降下する期間中だけ形成されるので、この結合電圧は、 Gate capacitance, because it is formed only during a period in which the precharge signal drops from V P to approximately V DD / 2 + V TP, the coupling voltage is
Δ(C )=(V P−DD /2−V TP )・C /(C +C Δ (C P) = (V P- V DD / 2-V TP) · C P / (C P + C D)
となる。 To become. またワード線を駆動すると、ワード線とデータ線の線間容量によってそれぞれのデータ線に電圧が結合し、これが信号電圧に重畳する。 Further, when driving the word line, the voltage coupled to the respective data lines by the line capacitance of the word line and the data line, which is superimposed on the signal voltage. 1−Tセルでは、信号電圧は常にセルが接続されたデータ線DLにのみ読み出され、他方のデータ線には読み出されない。 In 1-T cell, the signal voltage is always read only the cells connected data line DL, not read out the other data line. またセルが接続されている方の上記線間容量C WDはMOSTを介した大きなゲート容量なのに対して、それが接続されていない線間容量C' WDは無視できるほど小さな交差配線容量である。 Also the line capacitance C WD towards the cell are connected whereas a large gate capacitance via the MOST, a small cross-wiring capacitance as it is negligible capacitance C 'WD between the lines that are not connected. したがって、データ線DLには、ほぼC WDに対応する正方向の電圧Δ(C WD )が結合するが、他方のデータ線/DLには結合しない。 Thus, the data line DL, but the positive direction of the voltage corresponding to the substantially C WD Δ (C WD) are attached, do not bind to the other data line / DL. ゲート容量は、ワード電圧がV からほぼV DD /2+V TMに下降する期間だけ形成されるから、 Gate capacitance, because the word voltage is formed by period of decreasing substantially V DD / 2 + V TM from V W,
Δ(C WD )=(V −V DD /2−V TM )C WD /(C WD +C +C Δ (C WD) = (V W -V DD / 2-V TM) C WD / (C WD + C S + C D)
となる。 To become. 2−Tセルに対しても、同様に結合電圧が求められる。 Even for 2-T cells, likewise coupled voltage is obtained. ただし、2−Tセルでは、セルの記憶情報によって、正負の組み合わせは異なるものの、常に正負の信号がデータ対線に読み出される。 However, the 2-T cell, the stored information of the cell, although the sign of the combination vary, always positive and negative signals are read out to the data line pair. また上記のΔ(C WD )もデータ対線に等しく結合する。 Also equally bind to the above-described delta (C WD) also data line pair.

図5は、センスアンプ動作直前のデータ対線それぞれの電圧、差動電圧(対線間の電圧差)ならびにセンスアンプ内のオンとなるべきMOSTのゲート電圧を比較したものである。 Figure 5 is a comparison sense amplifier operation immediately before the data line pair respective voltages, the gate voltage of the MOST to be turned on in and the sense amplifier (a voltage difference between the line pair) differential voltage. 明らかに、1−Tセルでは、結合電圧を考慮に入れた実効信号電圧は、負極性信号(図中'L'読み出し)ではΔ(C WD )の分だけ小さくなり、逆に正極性信号(図中'H'読み出し)ではΔ(C WD )の分だけ大きくなる。 Obviously, the 1-T cell, the effective signal voltage that takes into account the coupling voltage, a negative polarity signal amount corresponding to the ( 'L' read in the figure) delta (C WD) becomes smaller, the reverse positive polarity signal ( in in 'H' read) FIG delta (C WD) amount corresponding increases of. これに対して、2−Tセルでは、常に一定で正負の極性の信号の和に等しい。 In contrast, in the 2-T cell, always equal to the sum of the positive and negative polarity of the signal constant. また、センスアンプのオンすべきMOSTのゲート電圧は、1−Tセルでは、'L'読み出しのほうが'H'読み出しよりもΔ(C WD )と信号電圧(v S1 )の和の分だけ小さくなる。 Further, the gate voltage of the MOST to be on the sense amplifier, the 1-T cell, 'L' than better is 'H' reading of the read delta (C WD) and minutes only small sum of the signal voltage (v S1) Become. したがってセンスアンプの高速動作は'L'読み出しのほうで決まってしまう。 Therefore, high-speed operation of the sense amplifier would be determined by the better of the 'L' reading. 一方、2−Tセルでは、上記の'L'読み出しの場合よりもΔ(C WD )とその信号電圧(v S2 )の和だけ大きい。 On the other hand, in the 2-T cell, only the sum of the above 'L' than in the case of reading delta (C WD) and the signal voltage (v S2) large. つまり2−Tセルの方がセンスアンプは高速動作することになる。 That is, the sense amplifier towards the 2-T cell will be high-speed operation. 1−Tセルか2−Tセルかを問わず、セル信号を高速にセンスするには、最初にオンとなるべきMOSTのゲート電圧が高いほどよい。 Regardless of whether 1-T cell or 2-T cells, to sense the cell signal at a high speed, the better the gate voltage of the first turned on to MOST is high. このためには、信号電圧とV DDが一定のもとでは、図5から、Δ(C )をできるだけ小さくする、あるいはΔ(C WD )− Δ(C )をできるだけ大きくすることである。 To this end, the signal voltage and V DD constant basis, from FIG. 5, Δ (C P) only small as possible, or Δ (C WD) - Δ is to maximize the (C P) . したがって、プリチャージ時の結合電圧をワード線駆動時のそれよりもできるだけ小さくする、あるいはプリチャージ時の結合電圧をできるだけ小さくしなければならない。 Therefore, it is necessary to reduce only the coupling voltage of the precharge as small as possible than when the word line driver, or a coupling voltage of the precharge. そのためには、たとえば、プリチャージ回路内のMOSTの寸法を小さくする、あるいはプリチャージ信号の電圧振幅を小さくすればよい。 For this purpose, for example, reducing the size of the MOST in the precharge circuit, or may be reduced to the voltage amplitude of the precharge signal. このことは、図6のセンスアンプ起動前のデータ対線電圧波形からも明らかである。 This is clear from the sense amplifier start before the data line pair voltage waveform of FIG. 図は、ワード線駆動時の結合電圧を一定にして、プリチャージ回路を構成する3個のMOSTの1つあたりのチャンネル幅W をパラメータにした波形で、明らかに、'L'読み出し、'H'読み出しともに、W を小さくしていくとプリチャージ時の参照電圧は上がる。 Figure by the coupling voltage at the word line driving constant, the waveform in which the channel width W P per one of the three MOST constituting a precharge circuit parameters, apparently, 'L' read ' H 'to read both the reference voltage during the precharge As you decrease the W P rises. あるいはもっと積極的にプリチャージ回路をPMOSで構成し、プリチャージ時にプリチャージ信号を低レベルから高レベルに立ち上げれば、データ線の結合電圧は正の方向になるので実効ゲート電圧はさらに増加しセンス速度を高速化できる。 Or constituted by more aggressively PMOS precharge circuit, by raising up the precharge signal when the precharge to high level from low level, coupling voltage of the data line is effective gate voltage is increased further since the positive direction the sense speed can be made faster.

尚、バルクCMOSを用いた1−Tセルでは、FD−SOIとは異なり、セル内のリーク電流やソフトエラーが問題になるが、これらは'H'側、すなわちV DDが蓄えられた場合の蓄積電圧を減少させる。 In the 1-T cell using a bulk CMOS, unlike FD-SOI, but leakage current or soft errors in the cell it becomes a problem, if they are 'H' side, i.e. V DD is stored reducing the reserved voltage. したがって、'H'をデータ線DLに読み出した場合、データ線/DLの電圧(参照電圧)に対する差の電圧、すなわちその信号電圧は小さくなる。 Therefore, when reading the 'H' to the data lines DL, the voltage difference with respect to the voltage (the reference voltage) of the data line / DL, i.e. the signal voltage thereof is reduced. 相対的に'L'側、すなわち0Vが蓄えられた場合の信号電圧が大きくなるから、上記の減少分だけ結合電圧Δ(C WD )− Δ(C )を下げておけばよい。 Relatively 'L' side, i.e. from the signal voltage when 0V is stored increases, the above decrease by coupling voltage Δ (C WD) - Δ it is sufficient to lower the (C P). つまり逆にΔ(C )を大きくすればよい。 That may be increased Δ a (C P) in the opposite. また、FD―SOIやバルクCMOSを問わず、2−Tセルでは、正負の極性の信号電圧の大きさとセンスアンプMOSTのゲート電圧の大きさを勘案して、結合電圧をV DD /2(250mV)の中心値に対して、正負の極性の信号が対称に読み出されるように設定する場合もある。 Further, regardless of the FD-SOI and bulk CMOS, the 2-T cell, in consideration of the magnitude of the gate voltage of a magnitude and sense amplifier MOST of the positive and negative polarity of the signal voltage, the coupling voltage V DD / 2 (250mV with respect to the center value of), positive and negative polarity signals is sometimes set to be read symmetrically. このためには、プリチャージMOSTのゲートサイズとして、メモリセルMOSTのゲート面積の半分程度となるW =50−100nm程度が望まれる。 For this purpose, as the gate size of the precharge MOST, W P = about 50-100nm which is about half the gate area of the memory cell MOST is desired.

図7は、センスアンプ内の交差結合しているMOSTなどのゲートとウェル(図1の端子BN)を接続し、該MOSTのV をダイナミックに変えて、センスアンプを高速に動作させる実施例である。 Figure 7 connects the gate and the well, such as MOST intersecting bonds in the sense amplifier (terminal BN of FIG. 1), examples of changing the V T of the MOST dynamically, to operate the sense amplifier at high speed it is. 1−Tセルか2−Tセルかを問わず、ダイナミック動作するまったく新しいエンハンス・デプレッション形センスアンプさえ実現できる。 Regardless of whether the 1-T cell or 2-T cell, even possible to realize completely new enhancement-depletion mode sense amplifier for dynamic behavior. このことは、たとえば、図9(c)のNMOST、V DD =1Vの例で明らかである。 This is, for example, NMOST of FIG. 9 (c), it is clear in the example of V DD = 1V. プリチャージ終了時には、M とM のゲート電圧もウェル電圧もV DD /2(0.5V)なので、それらのV は0.05V(点A)である。 At the completion of precharge, the gate voltage well voltage of M 1 and M 2 may V DD /2(0.5V) So their V T is 0.05 V (point A). データ線DL に負極性の信号v が読み出され、それが増幅され始めると、センスアンプ起動信号ACTがオンしてNMOSアンプ内のM が最初にオンし始め、M のゲート電圧は下がり始める。 The data lines DL 0 negative polarity of the signal v S is read, when it starts to be amplified, the sense amplifier activation signal ACT begins to turn on and M 1 is within the first NMOS amplifier is turned on, the gate voltage of M 2 It begins to fall. このときv が小さいのでM もわずかにオンしM のゲート電圧も下げようとするが、v の電圧差があるので、M のゲート電圧ほどには下がらない。 In this case v S but attempts to decrement also the gate voltage of M 2 also slightly turned to M 1 is smaller, v since there is a voltage difference of S, not reduced as much as the gate voltage of M 2. この過程でM のV は大きくなり、これがM のゲート電圧をより下げない方向に働く。 V T of M 2 in this process increases, it acts in a direction not lowered more the gate voltage of M 1. つまり時間とともに両MOSTのV の差は大きくなり、両ゲート電圧の差をますます大きくさせる、つまり増幅を加速させる。 That difference in V T for both MOST with time is increased, causing more and more increase the difference in both the gate voltage, that is to accelerate the amplification. これによって、M のゲート(DL )は放電され続ける。 Thus, M 2 of the gate (DL 0) continues to be discharged. 続いてPMOSアンプがその起動信号/ACTによってオンすると、データ対線にはすでに電圧差ができてしまっているので、PMOSTM のV は、M のそれよりも小さくなっている。 Subsequently, when the PMOS amplifier is turned on by the start signal / ACT, since already gone can voltage difference in the data line pair, V T of PMOSTM 4 is smaller than that of M 3. したがって、データ線/DLはM によってより充電される。 Accordingly, the data line / DL is more charged by M 4. これによって、NMOSTM のV は小さくなり、さらにデータ線の放電を加速させる。 Thus, V T of NMOSTM 1 is reduced, thereby further accelerating the discharge of the data line. 増幅の最終段階では、データ線DLは0Vに放電し、/DLはV DDに充電される。 In the final stage of the amplification, the data line DL is discharged to 0V, / DL is charged to V DD. オン状態のMOSTのV はますます小さくなり、オフ状態のMOSTのV はますます大きくなるので、そのフィードバック効果で増幅は高速に完了する。 The V T of the MOST in the on state becomes smaller and smaller, because the increasingly large V T of the MOST off, amplified by the feedback effect is completed at high speed. 増幅完了後、たとえオン状態のNMOST(M 、M )のV が小さくなっても(図9(c)の点B)、オフ状態のMOS After amplification completion, if the ON state NMOST (M 1, M 4) be V T becomes small (point B in FIG. 9 (c)), the off-state MOS
(M 、M )のV が十分大きくなるので(図9(c)の点C)、2個のインバータ、すなわちM とM で構成されるインバータとM とM で構成されるインバータには、片方が常に大きなV なので周知のサブスレショルド電流は流れない。 Since V T of (M 2, M 3) is sufficiently large (C point in FIG. 9 (c)), 2 pieces of inverters, i.e., composed of inverter composed and M 2 and M 4 in M 1 and M 3 the inverters, one does not flow very large V T Since known subthreshold current. たとえば、BOXの厚さが10nmのNMOSTでV DD =1Vの図9(c)の例では、インバータ内の1Vが入力されるNMOSTは、そのウェル電圧は1Vになるから、そのV は負の0.1Vであり、0Vが入力されるNMOSTは、そのウェル電圧は0Vになるから、そのV は正の0.1V以上となる。 For example, in the example of V DD = 1V at NMOST thickness of 10nm in BOX Figure 9 (c), NMOST the 1V in the inverter is input, since the well voltage becomes 1V, its V T negative a of 0.1V, NMOST 0V is input, since the well voltage becomes 0V, the V T is the positive 0.1V or higher. PMOSTについても同様である。 The same is true for PMOST. インバータ内のNMOSTがエンハンス状態になっているときには、他方のPMOSはデプリーション状態になっている。 When the NMOST in the inverter is in the enhancement state and the other PMOS has become depletion state. すなわち本実施例のセンスアンプは、デプリーション形MOSTの高い電流駆動能力と、エンハンス形MOSTの高いV によって、小さなサブスレショルド電流で高速な増幅が可能となる。 That sense amplifier of this embodiment, a high current driving capability of depletion type MOST, the higher enhancement type MOST V T, a high-speed amplification becomes possible with a small sub-threshold current. MOST構造としては、ウェル電圧に対するV の感度が高いことが望まれる。 The MOST structure, the sensitivity of V T against the well voltage is high is desired. それには、BOX層の厚さを薄くすることである。 To do this, it is to reduce the thickness of the BOX layer. DDがさらに低い場合、たとえば0.5V以下の場合でも、BOX層の厚さをたとえば酸化膜のトンネル電流が問題にならない程度の下限、たとえば2nm程度にすれば、ゲート電圧に対するV の感度が高くなり、デプリーション形のMOSTが実現できる。 If V DD is lower, for example even in the case of 0.5V or less, the lower limit of the degree to which tunneling current thickness of the BOX layer, for example oxide film is not an issue, for example, if the order of 2 nm, the sensitivity of V T against gate voltage becomes higher, MOST of the depletion type can be realized. 図8は、1−Tセルと2−Tセルのそれぞれに対して求めた動作波形である。 8 is an operation waveform obtained for each of the 1-T cell and 2-T cells. それぞれに対して、ゲートとウェルを接続しない場合と接続した場合について求めている。 For each seeking the case of connecting with the absence of connecting the gate and the well. ここでは、データ線あたり32個のセルが接続されている場合に相当するデータ線容量C =8fF、セルノードの容量C =2fF(1−T)、0.75fF(2−T)、データ線電圧V DD =0.5V、プリチャージMOSTのゲートサイズW =50nm、セルトランジスタのサイズW/L=97nm/65nm、ワード線とプリチャージ信号の立ち上がり時間trと立ち下がり時間tfはそれぞれ0.1nsを仮定している。 Here, the data line capacitance corresponds to the case where 32 cells per data line is connected C D = 8 fF, the capacitance of the cell node C S = 2fF (1-T ), 0.75fF (2-T), the data line voltage V DD = 0.5V, the gate size of the precharge MOST W P = 50 nm, the size W / L = 97nm / 65nm of the cell transistor, the fall time tf and the rise time tr of the word line and precharge signals, respectively 0 It assumes .1ns. また、ゲートとウェルを接続しない構成では、NMOSTの基板電圧V BN =0V、PMOSTの基板電圧V BP =0.5Vとしている。 In the configuration that does not connect the gate and the well, the substrate voltage of the NMOST V BN = 0V, and the substrate voltage V BP = 0.5V the PMOST. ゲートとウェルを接続すると高速動作することが明らかである。 It is clear that when connecting the gate and the well to high speed operation.

本発明のメモリセル及び周辺回路トランジスタの断面構造を示した図である。 Is a diagram showing the sectional structure of the memory cell and peripheral circuit transistors of the present invention. FD SOIMOSTを用いた1−T及び2−TDRAMセルのレイアウト例を示した図である。 Is a diagram showing a layout example of 1-T and 2-TDRAM cell using the FD SOI MOST. 図2のメモリセルを用いたアレーとセンスアンプの構成図例である。 Is a configuration diagram an example of the array and the sense amplifiers with the memory cell of FIG. 1−Tおよび2−Tセルを用いたデータ線とセンスアンプ回路構成を示した図である。 It is a diagram showing a data line and the sense amplifier circuit configuration using the 1-T and 2-T cells. センスアンプ動作直前のデータ対線それぞれの電圧、差動電圧(対線間の電圧差)ならびにセンスアンプ内のオンとなるべきMOSTのゲート電圧を比較表である。 Sense amplifier operation immediately before the data line pair respective voltages, a comparative table of the gate voltage of the well MOST should be turned on in the sense amplifier (a voltage difference between the line pair) differential voltage. 1−Tおよび2−Tセルのセンス動作前の読み出し動作の波形図例である。 It is a waveform diagram of the sense operation before the read operation of the 1-T and 2-T cells. ゲート・ウェル接続センスアンプの回路構成を示した図である。 It is a diagram showing a circuit configuration of the gate-well connection sense amplifier. 1−T及び2−Tセルのゲート・ウェル接続センスアンプ及び非接続センスアンプを用いたサイクル動作を示した図である。 It is a diagram illustrating a cycle operation using the 1-T and 2-T gate well connected sense amplifier and the non-connected sense amplifier of the cell. SOIMOSTの断面構造とバルクMOSTとSOIMOSTのしきい値ばらつきの比較及び、しきい値電圧のウェル電位依存性を示した図である。 SOIMOST sectional structure and comparison with the threshold variation of the bulk MOST and SOIMOST and is a diagram showing a well potential dependency of the threshold voltage.

符号の説明 DESCRIPTION OF SYMBOLS

・・・MOSTの閾値電圧、/ACT、ACT・・・アンプの起動信号、DL 、 /DL など・・・データ線、SOI・・・埋め込み酸化膜上のSi領域、BOX・・・埋め込み酸化膜、WL 、WL ,など・・・ワード線、STI・・・素子分離領域、p−Sub・・・p型半導体基板、n−Well・・・n型基板領域、p+・・・p型ウェル領域、n+・・・n型ウェル領域、CT・・・コンタクト、Diffusion、拡散層領域、PL・・・プレート電極、F・・・最小加工寸法、SA、SA ,SA ・・・センスアンプ、MC・・・メモリセル、C WD ,C' WD・・・ワード線データ線結合容量、V DD・・・電源電圧、C ・・・セルノード容量、C ・・・データ線容量、PC・・・プリチャージ回 Threshold voltage of V T ··· MOST, / ACT, ACT ··· amplifier activation signal, DL 0, / DL 0 ... etc. data lines, Si regions on SOI ... buried oxide film, BOX · · - the buried oxide film, WL 0, WL 1, ... etc. word line, STI ... isolation region, p-Sub ... p-type semiconductor substrate, n-Well ... n-type substrate region, p + - · · p-type well region, n + ··· n-type well region, CT · · · Contacts, diffusion, diffusion layer regions, PL · · · plate electrode, F · · · minimum feature size, SA, SA 0, SA 1 ... sense amplifier, MC ... memory cells, C WD, C 'WD ··· word lines data lines coupling capacitance, V DD ... power supply voltage, C S ... cell node capacitance, C D ... data line capacity, PC ··· precharge times 、C ・・・プリチャージ信号データ線結合容量、W ・・・プリチャージ回路ゲートサイズ、V BN・・・NMOSTウェル電位、V BP・・・PMOSTウェル電位。 , C P · · · precharge signal data line coupling capacitance, W P · · · precharge circuit gate sizes, V BN ··· NMOST well potential, V BP ··· PMOST well potential.

Claims (23)

  1. メモリセルを駆動する複数のワード線と、該ワード線と直交し該メモリセルと情報の授受を行う複数のデータ対線と、該ワード線と該データ線の交点に接続された1個のMOSトランジスタと1個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするMOSトランジスタから成り、データ線をプリチャージすることによって該データ線に結合する電圧は、ワード線を駆動することによってデータ線に結合する電圧にほぼ等しいかあるいは小さく、かつ該2つの結合電圧は互いに逆極性であることを特長とする半導体記憶装置。 A plurality of word lines for driving the memory cell, and a plurality of data line pair for transferring of the memory cell and the information orthogonal to the word line, one of the MOS connected to the intersections of the word lines and the data lines a plurality of memory cells composed of transistors and one capacitor comprises a MOS transistor for precharging the data line, the voltage to be coupled to the data lines by precharging the data line by driving the word line approximately equal to or smaller voltage coupled to the data lines, and a semiconductor memory device that features that the two coupling voltage is opposite in polarity.
  2. データ線をプリチャージすることによってデータ線に結合する該電圧は、データ線の取りうる電圧の最小値側に向かって結合するものであり、ワード線を駆動することによってデータ線に結合する電圧は、データ線の取りうる電圧の最大値側に向かって結合するものである請求項第1項の半導体装置。 The voltage coupled to the data lines by precharging the data lines is one that binds toward the minimum value of the voltage that can be taken of the data line, the voltage to be coupled to the data line by driving the word line the semiconductor device as in claim 1 wherein one that binds toward the maximum value of the voltage that can be taken of the data lines.
  3. メモリセルを駆動する複数のワード線と、該ワード線と直交し該メモリセルと情報の授受を行う複数のデータ対線と、該ワード線と該データ線の交点に接続された1個のMOSトランジスタと1個のキャパシタから成るメモリセルの複数個と、データ線をプリチャージするMOSトランジスタから成り、データ線をプリチャージすることによって該データ線に結合する電圧は、データ線の取りうる電圧の最大値側に結合するものである半導体装置。 A plurality of word lines for driving the memory cell, and a plurality of data line pair for transferring of the memory cell and the information orthogonal to the word line, one of the MOS connected to the intersections of the word lines and the data lines a plurality of memory cells composed of transistors and one capacitor comprises a MOS transistor for precharging the data line, the voltage to be coupled to the data lines by precharging the data lines, the voltage that can be taken of the data line the semiconductor device is one which binds to the maximum value side.
  4. データ線のプリチャージ電圧は、データ線の取りうる電圧の最大値と最小値のほぼ中間に設定された請求項第1項から第3項までの半導体装置。 The precharge voltage of the data line is approximately a semiconductor device from the intermediate to the set claims the first term to the third term of the maximum value and the minimum value of the voltage that can be taken of the data lines.
  5. 該メモリセルが該ワード線と該一対のデータ線の2つの交点に接続された請求項第1項から第4項までの半導体装置。 The memory cell is a semiconductor device of claims paragraph 1 which is connected to two points of intersection of said word lines and said pair of data lines to the fourth term.
  6. データ対線は1つおきのデータ線で構成され、該データ対線はひとつおきに選択動作する請求項第5項の半導体装置。 The data line pair is composed of every other data line, the semiconductor device according to claim 5, wherein said data line pair selecting operation every other.
  7. 1対のデータ線には、交差結合したMOSトランジスタから成るセンスアンプが接続されていることを特長とした請求項第1項から第6項までの半導体装置。 The pair of data lines, the semiconductor device of the sense amplifier consisting of cross-coupled MOS transistor is connected from the claims paragraph 1 which features an up Section 6.
  8. データ線の最大電圧は1V以下である請求項第1項から第7項までの半導体装置。 The maximum voltage of the data line is a semiconductor device of claims first term is less than 1V to paragraph 7.
  9. 第1のゲートと埋め込み酸化膜の下に存在するウェル層を第2のゲートとする2重ゲートを有する完全空乏形SOI構造のMOSトランジスタを含む回路と、該構造のMOSトランジスタとキャパシタから成るメモリセルを含む半導体装置。 A circuit including a MOS transistor of complete depletion type SOI structure having a double gate to the well layer underlying the buried oxide film and the first gate and the second gate, the memory comprising a MOS transistor and a capacitor of the structure a semiconductor device including a cell.
  10. 該キャパシタは、該構造のMOSトランジスタの第1のゲートを第1の電極とし、該MOSトランジスタのドレインあるいはソースを第2の電極としたことを特長とする請求項第9項の半導体装置。 The capacitor, the first gate of the MOS transistor of the structure as a first electrode, a semiconductor device according to claim 9 wherein that features that the drain or source of the MOS transistor and the second electrode.
  11. 該メモリセル群で構成されたメモリセルアレー内のそれぞれのメモリセル内の該MOSトランジスタと該キャパシタのSOI層ならびに第2のゲートはそれぞれ共通であることを特長とする請求項第10項の半導体装置。 The semiconductor of claim 10 wherein that features that the MOS transistor and the SOI layer and the second gate of the capacitor in each memory cell in the memory cell array constituted by the memory cell group is used in common therein apparatus.
  12. 共通のウェルの上に形成された請求項第11項の半導体装置。 Claim formed on a common well paragraph 11 of the semiconductor device.
  13. 第2のゲートには直流電圧が印加されている請求項第11項の半導体装置。 The second gate semiconductor device of claim 11 wherein the DC voltage is applied.
  14. 該MOSトランジスタの第1のゲート電極と該キャパシタの第1のゲート電極が異なる材料で形成されている請求項第10項の半導体装置。 The MOS first first semiconductor device according to claim 10, wherein the gate electrode are formed of different materials of the gate electrode and the capacitor of the transistor.
  15. 該キャパシタの第1のゲート電極は、アレー内で共通な電極層で形成されている請求項第11項の半導体装置。 First gate electrodes of the capacitor, the semiconductor device according to claim 11 wherein are formed of a common electrode layer in the array.
  16. キャパシタはほぼ平面構造である請求項第9項の半導体装置。 Capacitor semiconductor device according to claim 9, wherein a substantially planar structure.
  17. 該MOSトランジスタの第1ゲートはワード線に接続され、該MOSトランジスタのドレインあるいはソースはデータ線に接続され、該MOSトランジスタのソースあるいはドレインは該キャパシタの電極に接続された請求項第9項の半導体装置。 The first gate of the MOS transistor is connected to the word line, the drain or the source of the MOS transistor is connected to a data line, a source or drain of the MOS transistor according to claim 9, wherein connected to the electrodes of the capacitor semiconductor device.
  18. 該キャパシタの他の電極には、データ線の最大電圧のほぼ半分の直流電圧が印加される請求項第17項の半導体装置。 Other electrodes of the capacitor, approximately half of the semiconductor device according to claim 17 wherein the DC voltage is applied up to a voltage of the data line.
  19. 該MOSトランジスタの仕事関数は、該キャパシタの仕事関数よりも高い請求項第14項の半導体装置。 The work function of the MOS transistor, a semiconductor device of high claim 14 wherein than the work function of the capacitor.
  20. 該メモリセル内トランジスタはN型MOSであり、非選択時にはそのゲートに負電圧が印加される請求項第17項の半導体装置。 The memory cell transistors are N-type MOS, during non-selection device according to claim 17, wherein a negative voltage is applied to its gate.
  21. 交差結合したMOSトランジスタから成るセンスアンプのウェルとアレーのウェルは共通である請求項第9項の半導体装置。 Cross-linked semiconductor device according to claim 9, wherein the sense amplifier of the well and the array of wells are common consisting MOS transistor.
  22. 該回路は交差結合したMOSトランジスタから成るセンスアンプを含み、該トランジスタのゲートとウェルが接続された請求項第9項の半導体装置。 The circuit comprises a sense amplifier consisting of cross-coupled MOS transistors, the semiconductor device according to claim 9, wherein the gate and the well are connected to the transistor.
  23. 該MOSトランジスタは、デプリーションモードとエンハンスメントモードの間でダイナミックに変化する請求項第22項の半導体装置。 The MOS transistor is depletion mode and a semiconductor device according to claim 22, wherein the dynamically changing between the enhancement mode.
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