JP2007165918A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 ゲートリーク電流を抑制できる半導体装置とその製造方法を提供する。
【解決手段】 半導体基板と、この半導体基板の表面に形成されたチャネル領域と、この
チャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネ
ル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極と
を有する半導体装置において、前記ゲート絶縁膜が超格子単結晶絶縁体膜で形成されてい
る。
【選択図】 図2
【解決手段】 半導体基板と、この半導体基板の表面に形成されたチャネル領域と、この
チャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネ
ル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極と
を有する半導体装置において、前記ゲート絶縁膜が超格子単結晶絶縁体膜で形成されてい
る。
【選択図】 図2
Description
本発明は、半導体装置及び半導体装置の製造方法、特に単結晶高誘電体絶縁膜をゲート
絶縁膜に用いた極微細半導体装置及び半導体装置の製造方法に関する。
絶縁膜に用いた極微細半導体装置及び半導体装置の製造方法に関する。
LSI(Large Scaled Integrated Circuit)
の高速化・高集積化はスケーリング則によるMIS(Metal−Insulated−
Semiconductor)型FETの微細化によって進められてきた。これはSiO
2からなるゲート絶縁膜の膜厚、ゲート長等のMISFETの各部分を長さ方向と横方向
の寸法を同時に縮小することで微細化し、素子の特性を正常に保ち、性能を上げることを
可能にしてきた。
の高速化・高集積化はスケーリング則によるMIS(Metal−Insulated−
Semiconductor)型FETの微細化によって進められてきた。これはSiO
2からなるゲート絶縁膜の膜厚、ゲート長等のMISFETの各部分を長さ方向と横方向
の寸法を同時に縮小することで微細化し、素子の特性を正常に保ち、性能を上げることを
可能にしてきた。
しかしながら、従来から用いられているSiO2からなるゲート絶縁膜では、2nm以
下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制がで
きず消費電力の増加等の問題を回避できなかった。このため、SiO2よりも誘電率が高
い材料をゲート絶縁膜に用いて、SiO2換算膜厚を抑えつつ、物理膜厚を稼いでリーク
電流を抑えることが必要となり、高誘電体膜に関する研究が盛んに行われている。
下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制がで
きず消費電力の増加等の問題を回避できなかった。このため、SiO2よりも誘電率が高
い材料をゲート絶縁膜に用いて、SiO2換算膜厚を抑えつつ、物理膜厚を稼いでリーク
電流を抑えることが必要となり、高誘電体膜に関する研究が盛んに行われている。
しかし、高誘電体膜はSiO2膜より高誘電率を持つ優位性を示す一方、SiO2膜で
は現れなかったディメリットも多く観測されている。例えば、CVD(Chemical
Vapor Deposition)法やエピタキシャル法により単結晶高誘電体膜を
形成しようとする場合、以下の問題点が挙げられる。
は現れなかったディメリットも多く観測されている。例えば、CVD(Chemical
Vapor Deposition)法やエピタキシャル法により単結晶高誘電体膜を
形成しようとする場合、以下の問題点が挙げられる。
高誘電体膜にシリケート膜を使用した場合には、高温アニールによるナノメートルオー
ダーで金属酸化物結晶相とSiO2アモルファス相へ相分離する相分離現象が避けられな
かったことである(例えば、非特許文献1参照。)。
ダーで金属酸化物結晶相とSiO2アモルファス相へ相分離する相分離現象が避けられな
かったことである(例えば、非特許文献1参照。)。
この高温相分離現象を図4を参照しながら説明する。図4(a)に示すように、Si基
板41上に例えばHfシリケート膜42を堆積させ、高温アニールすると、図4(b)の
ように、Hfシリケート層42はHfO2結晶相43とSiO2アモルファス相44に分
離する。
板41上に例えばHfシリケート膜42を堆積させ、高温アニールすると、図4(b)の
ように、Hfシリケート層42はHfO2結晶相43とSiO2アモルファス相44に分
離する。
この相分離現象を避けるために、シリケート膜中のHf元素の含有量を減らす方法が考
えられているが、この方法では、誘電率の低下が避けられないため、高誘電率化のメリッ
トも失われる。MISFET作成のプロセス中では、ソース・ドレインの活性化のために
、少なくとも一度の高温加熱を経る工程があることから、相分離現象は避けられず、この
ために、アモルファス膜が選択的に形成され、アモルファス膜中の欠陥によるゲートリー
ク電流の増大や素子間のバラツキを避けることができなかった。
えられているが、この方法では、誘電率の低下が避けられないため、高誘電率化のメリッ
トも失われる。MISFET作成のプロセス中では、ソース・ドレインの活性化のために
、少なくとも一度の高温加熱を経る工程があることから、相分離現象は避けられず、この
ために、アモルファス膜が選択的に形成され、アモルファス膜中の欠陥によるゲートリー
ク電流の増大や素子間のバラツキを避けることができなかった。
そこで、相分離された結晶誘電膜のみをゲート絶縁膜に用いることが考えられ、相分離
される位置をチャネル領域に合わせて制御する必要があるが、この解決策は現在まで明ら
かになっていない。
される位置をチャネル領域に合わせて制御する必要があるが、この解決策は現在まで明ら
かになっていない。
また、CVD法やエピタキシャル法により単結晶高誘電体膜を形成した場合、シリコン
表面に積層された高誘電体膜の特性はシリコン基板界面の平坦性に敏感であり、絶縁膜と
シリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラフネスが十分に押
さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にSiO2を用いた場合に比べ、キャリ
アの高移動度が実現されなかった。
表面に積層された高誘電体膜の特性はシリコン基板界面の平坦性に敏感であり、絶縁膜と
シリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラフネスが十分に押
さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にSiO2を用いた場合に比べ、キャリ
アの高移動度が実現されなかった。
また、ソース・ドレイン領域よりも先にゲート絶縁膜が形成された場合、この絶縁膜を
パターニングしてチャネル領域を形成し、ソース・ドレイン領域の高温アニール工程を経
てMISFET素子を形成する過程において、高温プロセスにより多結晶化したり、半導
体基板との界面にシリケート層が形成されてしまうことなどが避けられなかった。逆に、
ソース・ドレインが先に形成され、ゲート絶縁膜を後で形成する場合は、微細なチャネル
領域に均一なエピタキシャル膜が形成できなかった。
パターニングしてチャネル領域を形成し、ソース・ドレイン領域の高温アニール工程を経
てMISFET素子を形成する過程において、高温プロセスにより多結晶化したり、半導
体基板との界面にシリケート層が形成されてしまうことなどが避けられなかった。逆に、
ソース・ドレインが先に形成され、ゲート絶縁膜を後で形成する場合は、微細なチャネル
領域に均一なエピタキシャル膜が形成できなかった。
さらに、10nm以下のチャネル長をもつ極微細MISFET装置では、ソース・ドレ
イン領域のチャネル方向への拡散が無視できなくなり、チャネル方向への拡散を避けるた
めに、金属ソース・ドレイン領域を形成し、ソース・ドレイン領域のチャネル方向への拡
散を抑えることが要求される。
イン領域のチャネル方向への拡散が無視できなくなり、チャネル方向への拡散を避けるた
めに、金属ソース・ドレイン領域を形成し、ソース・ドレイン領域のチャネル方向への拡
散を抑えることが要求される。
これらの従来技術における問題の解決は高誘電体のゲート絶縁膜としての信頼性と実用
性を左右するカギとなっている。
杉田義博、「ハフニウム酸化物及びハフニウムシリケートの評価」第62回応用物理学会学術講演会 講演予稿集、(2001.9.愛知工業大学)、12p−C−12、p.635
性を左右するカギとなっている。
杉田義博、「ハフニウム酸化物及びハフニウムシリケートの評価」第62回応用物理学会学術講演会 講演予稿集、(2001.9.愛知工業大学)、12p−C−12、p.635
CVD法やエピタキシャル法により単結晶高誘電体膜を形成する場合に、高温アニール
によりナノメートルオーダーで金属酸化物結晶相とSiO2アモルファス相へ分離する相
分離現象によるゲートリーク電流の増大や素子間のバラツキを避けることができないとい
う問題があった。
によりナノメートルオーダーで金属酸化物結晶相とSiO2アモルファス相へ分離する相
分離現象によるゲートリーク電流の増大や素子間のバラツキを避けることができないとい
う問題があった。
また、シリコン表面に積層された高誘電体膜の特性はシリコン基板界面の平坦性に敏感
であり、絶縁膜とシリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラ
フネスが十分に押さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にSiO2を用いた場
合に比べ、キャリアの高移動度が実現されないという問題があった。
であり、絶縁膜とシリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラ
フネスが十分に押さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にSiO2を用いた場
合に比べ、キャリアの高移動度が実現されないという問題があった。
本発明は上記事情を考慮してなされたものであって、シリケート膜の高温相分離現象を
利用して、アモルファス絶縁層、例えば、SiO2をマスクとして使い、相分離される位
置を制御し、下地が結晶質のチャネル領域に選択的に高品質な単結晶高誘電体金属酸化ゲ
ート絶縁膜を形成しゲートリーク電流の増大を抑制することのできる半導体装置とその製
造方法を提供することを目的とする。
利用して、アモルファス絶縁層、例えば、SiO2をマスクとして使い、相分離される位
置を制御し、下地が結晶質のチャネル領域に選択的に高品質な単結晶高誘電体金属酸化ゲ
ート絶縁膜を形成しゲートリーク電流の増大を抑制することのできる半導体装置とその製
造方法を提供することを目的とする。
また、エピタキシャル法による形成されやすい高誘電体多結晶質膜の単一な単結晶ドメ
インを歪緩和可能な極薄歪超格子を積層することにより比誘電率が大幅に増大した高誘電
体ゲート絶縁膜を備える半導体装置とその製造方法を提供することを目的とする。
インを歪緩和可能な極薄歪超格子を積層することにより比誘電率が大幅に増大した高誘電
体ゲート絶縁膜を備える半導体装置とその製造方法を提供することを目的とする。
本発明の第1の態様による半導体装置は、半導体基板と、この半導体基板の表面に形成
されたチャネル領域と、このチャネル領域の両側の半導体基板に形成されたソース・ドレ
イン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成
されたゲート電極とを有する半導体装置において、ゲート絶縁膜がシリケート層を相分離
することによって形成された単結晶金属酸化ゲート絶縁膜であることを特徴とする。
されたチャネル領域と、このチャネル領域の両側の半導体基板に形成されたソース・ドレ
イン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成
されたゲート電極とを有する半導体装置において、ゲート絶縁膜がシリケート層を相分離
することによって形成された単結晶金属酸化ゲート絶縁膜であることを特徴とする。
また、本発明の第2の態様による半導体装置は、半導体基板と、この半導体基板の表面
に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソ
ース・ドレイン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁
膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜は前記半
導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜であることを特徴とする。
に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソ
ース・ドレイン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁
膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜は前記半
導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜であることを特徴とする。
また、本発明の第3の態様による半導体装置の製造方法は、半導体基板表面のソース・
ドレイン形成予定領域上に金属層とアモルファス絶縁層を積層形成する工程と、このアモ
ルファス絶縁層と前記半導体基板表面のチャネル領域上にシリケート層を形成する工程と
、チャネル領域上の前記シリケート層を単結晶金属酸化ゲート絶縁膜に結晶化するととも
に前記アモルファス絶縁層上のシリケート層をシリコン酸化層とし前記単結晶金属酸化ゲ
ート絶縁膜層と相分離する工程と、半導体基板表面にソース・ドレイン領域を形成する工
程と、ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする。
ドレイン形成予定領域上に金属層とアモルファス絶縁層を積層形成する工程と、このアモ
ルファス絶縁層と前記半導体基板表面のチャネル領域上にシリケート層を形成する工程と
、チャネル領域上の前記シリケート層を単結晶金属酸化ゲート絶縁膜に結晶化するととも
に前記アモルファス絶縁層上のシリケート層をシリコン酸化層とし前記単結晶金属酸化ゲ
ート絶縁膜層と相分離する工程と、半導体基板表面にソース・ドレイン領域を形成する工
程と、ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする。
なお、単結晶金属酸化ゲート絶縁膜はチャネル長が10nm以下のチャネル領域に形成
しても良い。
しても良い。
なお、単結晶金属酸化ゲート絶縁膜を相分離した工程の後工程は500℃以下の熱処理
にて行う。
にて行う。
また、本発明の第4の態様による半導体装置の製造方法は、半導体基板表面にソース・
ドレイン領域を形成する工程と、このソース・ドレイン領域上にアモルファス絶縁層を形
成する工程と、半導体基板表面のチャネル領域上にこの半導体基板と格子定数の異なる超
格子単結晶ゲート絶縁膜をエピタキシャル成長させる工程と、この超格子単結晶ゲート絶
縁膜上にゲート電極を形成する工程を有することを特徴とする。
ドレイン領域を形成する工程と、このソース・ドレイン領域上にアモルファス絶縁層を形
成する工程と、半導体基板表面のチャネル領域上にこの半導体基板と格子定数の異なる超
格子単結晶ゲート絶縁膜をエピタキシャル成長させる工程と、この超格子単結晶ゲート絶
縁膜上にゲート電極を形成する工程を有することを特徴とする。
なお、超格子単結晶ゲート絶縁膜をモノレヤーエピタキシャル成長させても良い。
本発明に係る単結晶金属酸化膜をゲート絶縁膜に用いたMISFETにおいては、シリ
ケート膜の高温相分離現象やエピタキシャル膜の歪超格子構造を利用し、チャネル長が1
0nm以下のチャネル領域に選択的に高品質な高誘電体絶縁膜を形成でき、比誘電率が高
く、リーク電流や界面準位が少なく、キャリア移動度の高く、超微細化、高速かつ低消費
電力な半導体装置とその製造方法を提供することができる。
ケート膜の高温相分離現象やエピタキシャル膜の歪超格子構造を利用し、チャネル長が1
0nm以下のチャネル領域に選択的に高品質な高誘電体絶縁膜を形成でき、比誘電率が高
く、リーク電流や界面準位が少なく、キャリア移動度の高く、超微細化、高速かつ低消費
電力な半導体装置とその製造方法を提供することができる。
以下、図面を参照しながら本発明の実施形態を説明する。
(第1実施形態)
本発明の第1の実施形態によるMISFETの断面図を図1に示す。図1(a)に示す
ように、原子オーダーで平坦なSi基板11上に、アモルファス絶縁層、例えば、SiO
2マスク12を選択的に形成する。
本発明の第1の実施形態によるMISFETの断面図を図1に示す。図1(a)に示す
ように、原子オーダーで平坦なSi基板11上に、アモルファス絶縁層、例えば、SiO
2マスク12を選択的に形成する。
次に、図1(b)に示すように、シリケート層、例えば、Hfシリケート膜13をスパ
ッタ法などにより堆積する。
ッタ法などにより堆積する。
次に、図1(c)に示すように、Hfシリケート層が高温アニールにより相分離し、S
iO2マスクのない結晶質Si基板上領域に選択的に結晶化され、HfO2単結晶相膜1
4が形成され、SiO2マスクのある領域の上ではSiO2アモルファス相15が形成さ
れる。
iO2マスクのない結晶質Si基板上領域に選択的に結晶化され、HfO2単結晶相膜1
4が形成され、SiO2マスクのある領域の上ではSiO2アモルファス相15が形成さ
れる。
このようにして、SiO2マスクを用いて、相分離する際の結晶相の形成する位置を制
御することができ、SiO2マスクのない部分をチャネル領域にさせることで、単結晶H
fO2膜をチャネル領域のみに形成することができる。
御することができ、SiO2マスクのない部分をチャネル領域にさせることで、単結晶H
fO2膜をチャネル領域のみに形成することができる。
以下、図2を参照しながら本発明の第1の実施形態を詳細に説明する。この例はHfシ
リケート膜を高温アニールさせ、10nmサイズのチャネル領域に選択的に形成された単
結晶HfO2膜をゲート絶縁膜に用いることにより製造されたMISFET装置である。
リケート膜を高温アニールさせ、10nmサイズのチャネル領域に選択的に形成された単
結晶HfO2膜をゲート絶縁膜に用いることにより製造されたMISFET装置である。
断面構造は、原子のオーダーで平坦性を持つ半導体基板の上に、埋め込み金属ソース・
ドレイン領域と10nm以下のチャネル領域に金属シリケート膜から相分離することによ
って形成された単結晶高誘電体ゲート絶縁膜と金属ゲート電極が設けられ、側壁にSiO
2膜を有する構造になっている。
ドレイン領域と10nm以下のチャネル領域に金属シリケート膜から相分離することによ
って形成された単結晶高誘電体ゲート絶縁膜と金属ゲート電極が設けられ、側壁にSiO
2膜を有する構造になっている。
図2(a)に示すように、例えば、Si(111)面基板上に選択絶縁膜が形成された
基板21は、以下のように準備される。基板21が弗化水素(HF)や弗化アンモニウム
(NH4F)を含む液に浸漬されて、超純粋洗浄や乾燥させた後、スパッタ装置に装着さ
れる。
基板21は、以下のように準備される。基板21が弗化水素(HF)や弗化アンモニウム
(NH4F)を含む液に浸漬されて、超純粋洗浄や乾燥させた後、スパッタ装置に装着さ
れる。
この表面処理により、基板21表面のSiO2膜とSi基板21の異方性エッチングを
施し、原子オーダーで平坦な(111)面が得られている。次に、基板21上にSi3N
4マスク22膜をEB(Electron Beam)リソグラフィーにより形成する。
マスクに被覆された部分の幅は10nmであり、開口部は20nmである。
施し、原子オーダーで平坦な(111)面が得られている。次に、基板21上にSi3N
4マスク22膜をEB(Electron Beam)リソグラフィーにより形成する。
マスクに被覆された部分の幅は10nmであり、開口部は20nmである。
本実施形態では、基板は(111)単結晶シリコン(Si)、またSi基板上にさらに
Siをエピタキシャル成長させた(111)単結晶Siを用いても良い。または(100
)面など他の面方位やその他半導体からなる基板の前処理は弗化水素(HF)と弗化アン
モニウム(NH4F)液を用いてウェット処理して原子オーダーで平坦な表面を得るが、
ドライ処理による平坦化も可能である。
Siをエピタキシャル成長させた(111)単結晶Siを用いても良い。または(100
)面など他の面方位やその他半導体からなる基板の前処理は弗化水素(HF)と弗化アン
モニウム(NH4F)液を用いてウェット処理して原子オーダーで平坦な表面を得るが、
ドライ処理による平坦化も可能である。
また、EBリソグラフィーにより10nm以下のSi3N4マスク領域を形成したが、
EBリソグラフィー以外、X線リソグラフィーやその他ナノリソグラフィー技術を用いて
もよい。マスク材料はSi3N4以外に、SiO2とエッチングレートが異なるものであ
ればよい。
EBリソグラフィー以外、X線リソグラフィーやその他ナノリソグラフィー技術を用いて
もよい。マスク材料はSi3N4以外に、SiO2とエッチングレートが異なるものであ
ればよい。
次に、図2(b)に示すように20nm厚みの金属膜、例えば、Ti膜23を例えばシ
リコン基板上にスパッタ法により開口部にアモルファス相高誘電体膜が積層される。この
スパッタ法により形成される金属膜は、Hfシリケート膜でも良い。
リコン基板上にスパッタ法により開口部にアモルファス相高誘電体膜が積層される。この
スパッタ法により形成される金属膜は、Hfシリケート膜でも良い。
また、スパッタ法以外にCVD法やレーザアブレション法などにより形成してもよい。
また、Ti膜に変えて、Tiシリサイド膜をシリコン基板上にスパッタ法により形成して
も良い。
また、Ti膜に変えて、Tiシリサイド膜をシリコン基板上にスパッタ法により形成して
も良い。
次に、図2(c)に示すように、10nm厚みのSiO2膜24が例えば抵抗蒸着法に
より形成される。
より形成される。
次に、図2(d)に示すように、ドライエッチングによりマスクSi3N4膜22が選
択的に除去される。これにより、チャネル開口部が10nmの金属ソース・ドレイン埋め
込み構造が形成されている。
択的に除去される。これにより、チャネル開口部が10nmの金属ソース・ドレイン埋め
込み構造が形成されている。
次に、図2(e)に示すように、例えばスパッタ法によりHfO2が30%含有のHf
シリケートターゲットが用いられ、Arプラズマ雰囲気中で、基板温度を500℃として
、10nm厚みのHfシリケート膜25を試料一面に積層する。
シリケートターゲットが用いられ、Arプラズマ雰囲気中で、基板温度を500℃として
、10nm厚みのHfシリケート膜25を試料一面に積層する。
次に、図2(f)に示すように,窒素(N2)雰囲気で例えば1000℃、30秒間ア
ニールが施され、Hfシリケート膜が10nm程度サイズのHfO2結晶層とSiO2ア
モルファス層に相分離される。相分離する際、下地が単結晶である部分はHfO2の結晶
相が選択的に形成され、アモルファス層である部分はSiO2アモルファス層が選択的に
形成される。
ニールが施され、Hfシリケート膜が10nm程度サイズのHfO2結晶層とSiO2ア
モルファス層に相分離される。相分離する際、下地が単結晶である部分はHfO2の結晶
相が選択的に形成され、アモルファス層である部分はSiO2アモルファス層が選択的に
形成される。
従って、下地のSiO2膜は選択的結晶化のマスクとして使用される。SiO2膜のな
い単結晶Si基板21が下地であるチャネル領域にはHfO2の結晶化が選択的に進行し
、10nmサイズのチャネル領域の上にHfO2の単一な単結晶ドメイン26が選択的に
相分離され、もとのHfシリケート膜25よりも誘電率の高い高品質単結晶金属酸化ゲー
ト絶縁膜26が形成される。
い単結晶Si基板21が下地であるチャネル領域にはHfO2の結晶化が選択的に進行し
、10nmサイズのチャネル領域の上にHfO2の単一な単結晶ドメイン26が選択的に
相分離され、もとのHfシリケート膜25よりも誘電率の高い高品質単結晶金属酸化ゲー
ト絶縁膜26が形成される。
一方、下地がSiO2膜24の上ではHfO2の結晶化ができず、相分離されたSiO
2アモルファス層27が形成され、また、1000℃のアニールによりソース・ドレイン
領域に堆積されていたTi金属膜23がSiと反応し、TiシリサイドのTiSi228
であるソース・ドレイン領域となり、ゲート絶縁膜の高温アニールと同じ熱工程でソース
・ドレインの活性化が施され、その後のMISFET装置作製のプロセスにおいて500
℃以上の熱工程を経ることはない。
2アモルファス層27が形成され、また、1000℃のアニールによりソース・ドレイン
領域に堆積されていたTi金属膜23がSiと反応し、TiシリサイドのTiSi228
であるソース・ドレイン領域となり、ゲート絶縁膜の高温アニールと同じ熱工程でソース
・ドレインの活性化が施され、その後のMISFET装置作製のプロセスにおいて500
℃以上の熱工程を経ることはない。
また、シリケート膜には、Al、Sn、Sc、Ti、Sr、Y、Zr、Ba、La、G
d、Taの中の少なくとも一つの金属元素が含まれていればよい。
d、Taの中の少なくとも一つの金属元素が含まれていればよい。
ここでは、シリケート層を高温相分離する際、雰囲気は窒素雰囲気、1000℃、30
秒で行っているが、窒素以外に、必要に応じてHe雰囲気などのガス雰囲気、または数種
類混合ガスの雰囲気により行うこともできる。シリケートスパッタターゲットの組成比は
HfO2が30%含有、またはチャネルサイズに応じてチャネル領域に単結晶が形成でき
るように、5%〜70%まで制御可能である。尚、ZrO2などのナノクリスタル相が得
られうるZr化合物、例えばZr(OH)2やZr(OH)4のターゲットを用いてもよ
い。
秒で行っているが、窒素以外に、必要に応じてHe雰囲気などのガス雰囲気、または数種
類混合ガスの雰囲気により行うこともできる。シリケートスパッタターゲットの組成比は
HfO2が30%含有、またはチャネルサイズに応じてチャネル領域に単結晶が形成でき
るように、5%〜70%まで制御可能である。尚、ZrO2などのナノクリスタル相が得
られうるZr化合物、例えばZr(OH)2やZr(OH)4のターゲットを用いてもよ
い。
また、ソース・ドレインはまずTi金属を蒸着法により形成し、高温アニールによりT
iシリサイド膜を形成したが、Tiなどの金属をイオン注入しその後高温活性化により形
成してもよい。金属材料はTi以外にRu、Co、Mg、Taなどの金属を用いてもよい
。
iシリサイド膜を形成したが、Tiなどの金属をイオン注入しその後高温活性化により形
成してもよい。金属材料はTi以外にRu、Co、Mg、Taなどの金属を用いてもよい
。
次に、図2(g)に示すように、ゲート電極となる10nm厚みのTiSi2膜29を
スパッタ法により堆積する。
スパッタ法により堆積する。
最後に、図2(h)に示すように、例えばリフトオフ法によりSiO2膜27を側壁と
なるSiO2部分201だけを残して除去される。
なるSiO2部分201だけを残して除去される。
このように本実施例によれば、従来のシリケートゲート絶縁膜を用いたMISFETに
比較して極微細なチャネル領域に誘電率のより高い高品質な単結晶金属酸化ゲート絶縁膜
を形成することができ、シリケート絶縁膜の高温相分離現象を利用して、従来、技術的に
困難であったHfO2単結晶ゲート絶縁膜を用いた半導体装置とその製造方法が実現でき
る。
比較して極微細なチャネル領域に誘電率のより高い高品質な単結晶金属酸化ゲート絶縁膜
を形成することができ、シリケート絶縁膜の高温相分離現象を利用して、従来、技術的に
困難であったHfO2単結晶ゲート絶縁膜を用いた半導体装置とその製造方法が実現でき
る。
(第2実施形態)
次に、本発明の第2実施形態による半導体装置とその製造方法を図3に示す。
次に、本発明の第2実施形態による半導体装置とその製造方法を図3に示す。
図3(a)、(b)は図2(a)、(b)と同様な工程であり、Si基板上にEBリソ
グラフィーによりSi3N4マスク32が形成され、Ti金属33が例えばスパッタ法に
より開口部に堆積される。
グラフィーによりSi3N4マスク32が形成され、Ti金属33が例えばスパッタ法に
より開口部に堆積される。
次に、図3(c)に示すように、例えば700℃、30秒間ランプアニールが施され、
TiSi2シリサイドソース・ドレイン領域34が形成され、さらにSiO2マスク膜3
5が抵抗蒸着法により堆積される。
TiSi2シリサイドソース・ドレイン領域34が形成され、さらにSiO2マスク膜3
5が抵抗蒸着法により堆積される。
次に、図3(d)に示すように、Si3N4マスク膜32がSiO2膜35に対して選
択的にエッチングされる。次に、図3(d)により形成された基板がMBE真空チャンバ
ーに装着され、例えばN2ガス中で400℃まで加熱され、試料表面の残留水分やガスが
蒸発される。
択的にエッチングされる。次に、図3(d)により形成された基板がMBE真空チャンバ
ーに装着され、例えばN2ガス中で400℃まで加熱され、試料表面の残留水分やガスが
蒸発される。
次に、図3(e)に示すように、Zr金属ソースと酸素ガスが導入され、厚み2nmの
単結晶相ZrO2膜36が5nmサイズのチャネル領域にモノレーヤーずつエピタキシャ
ル成長される。この工程では、実施例1と同じように、SiO2アモルファスマスク35
領域の上では、結晶成長が不可能であるため、SiO2のない、Si単結晶下地のチャネ
ル開口部に選択的にZrO2の5nmサイズの単結晶超格子構造36が形成される。この
際、ZrO2結晶構造の格子定数は下地Siとの格子不整合率が−5.4%であり、非常
に大きいため、格子不整合を緩和するため、超格子薄膜全体が引っ張られ、比誘電率値は
ZrO2バルクの約2倍の25に増大されている。
単結晶相ZrO2膜36が5nmサイズのチャネル領域にモノレーヤーずつエピタキシャ
ル成長される。この工程では、実施例1と同じように、SiO2アモルファスマスク35
領域の上では、結晶成長が不可能であるため、SiO2のない、Si単結晶下地のチャネ
ル開口部に選択的にZrO2の5nmサイズの単結晶超格子構造36が形成される。この
際、ZrO2結晶構造の格子定数は下地Siとの格子不整合率が−5.4%であり、非常
に大きいため、格子不整合を緩和するため、超格子薄膜全体が引っ張られ、比誘電率値は
ZrO2バルクの約2倍の25に増大されている。
次に、図3(f)に示すように、ZrO2膜36の上にゲート電極TiSi237が形
成される。
成される。
次に、図3(g)に示すように側壁SiO2領域38を残してSiO2マスク領域35
が除去される。
が除去される。
このように本実施例によれば、チャネル領域に歪超格子ゲート絶縁膜を選択的に形成す
ることができる。また、ZrO2膜のバンドギャップは高誘電率金属酸化膜の中ではかな
り高いものであり、厚み2nmの膜でも十分にゲート絶縁膜として機能する上、歪超格子
効果により比誘電率が倍増されることから、高誘電率でかつリーク電流の少ない高品質単
結晶エピタキシャル膜が実現される。
ることができる。また、ZrO2膜のバンドギャップは高誘電率金属酸化膜の中ではかな
り高いものであり、厚み2nmの膜でも十分にゲート絶縁膜として機能する上、歪超格子
効果により比誘電率が倍増されることから、高誘電率でかつリーク電流の少ない高品質単
結晶エピタキシャル膜が実現される。
さらに単結晶Si基板とエピタキシャル成長された単結晶高誘電体ゲート絶縁膜の界面
において、界面準位が少なく、キャリア移動度も上昇されることにより、高誘電体ゲート
絶縁膜を有し、チャネル寸法が10nm以下、界面準位が少なく、高移動度の高性能のM
ISFETが実現される。
において、界面準位が少なく、キャリア移動度も上昇されることにより、高誘電体ゲート
絶縁膜を有し、チャネル寸法が10nm以下、界面準位が少なく、高移動度の高性能のM
ISFETが実現される。
また、ここでは、MBE法によりエピタキシャル膜が形成されているが、MOCVDな
どモノレーヤーが形成できる手法であればよい。また、高誘電体膜はZrO2を用いてい
るが、ZrのかわりにHf、Pb、La、Ce、Ti、Sr、Mg、Taなどの金属絶縁
膜、またはこれらの元素の組み合わせによる多元素からなるSi基板と格子定数の異なる
高誘電体エピタキシャル酸化膜を用いてもよい。
どモノレーヤーが形成できる手法であればよい。また、高誘電体膜はZrO2を用いてい
るが、ZrのかわりにHf、Pb、La、Ce、Ti、Sr、Mg、Taなどの金属絶縁
膜、またはこれらの元素の組み合わせによる多元素からなるSi基板と格子定数の異なる
高誘電体エピタキシャル酸化膜を用いてもよい。
ゲート電極は結晶性を有する導電性薄膜例えばTiシリサイドをMBE法などにより積
層する。またはCoシリサイドなども考えられる。
層する。またはCoシリサイドなども考えられる。
11…Si基板
12…SiO2マスク
13…Hfシリケート膜
14…HfO2単結晶相膜
15…SiO2アモルファス相膜
21…Si基板
22…Si3N4マスク膜
23…Ti金属薄膜
24…SiO2堆積膜
25…Hfシリケート膜
26…HfO2単結晶ゲート絶縁膜
27…SiO2アモルファス相膜
28…ソース・ドレイン領域TiSi2シリサイド膜
29…TiSi2ゲート電極
201…側壁SiO2膜
32…マスクSiO2膜
35…ソース・ドレイン領域TiSi2シリサイド膜
36…ZrO2エピタキシャルゲート絶縁膜
37…TiSi2ゲート電極層
38…側壁SiO2膜
41…Si基板
42…Hfシリケート膜
43…HfO2結晶相膜
44…SiO2アモルファス相膜
12…SiO2マスク
13…Hfシリケート膜
14…HfO2単結晶相膜
15…SiO2アモルファス相膜
21…Si基板
22…Si3N4マスク膜
23…Ti金属薄膜
24…SiO2堆積膜
25…Hfシリケート膜
26…HfO2単結晶ゲート絶縁膜
27…SiO2アモルファス相膜
28…ソース・ドレイン領域TiSi2シリサイド膜
29…TiSi2ゲート電極
201…側壁SiO2膜
32…マスクSiO2膜
35…ソース・ドレイン領域TiSi2シリサイド膜
36…ZrO2エピタキシャルゲート絶縁膜
37…TiSi2ゲート電極層
38…側壁SiO2膜
41…Si基板
42…Hfシリケート膜
43…HfO2結晶相膜
44…SiO2アモルファス相膜
Claims (3)
- 半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の
両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を覆うよ
うに形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体
装置において、前記ゲート絶縁膜は前記半導体基板と格子定数の異なる超格子単結晶ゲー
ト絶縁膜であることを特徴とする半導体装置。 - 半導体基板表面にソース・ドレイン領域を形成する工程と、このソース・ドレイン領域上
にアモルファス絶縁層を形成する工程と、前記半導体基板表面のチャネル領域上にこの半
導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜をエピタキシャル成長させる工程
と、この超格子単結晶ゲート絶縁膜上にゲート電極を形成する工程を有することを特徴と
する半導体装置の製造方法。 - 前記超格子単結晶ゲート絶縁膜をモノレヤーエピタキシャル成長させることを特徴とする
請求項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007005800A JP2007165918A (ja) | 2007-01-15 | 2007-01-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007005800A JP2007165918A (ja) | 2007-01-15 | 2007-01-15 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002280292A Division JP3963446B2 (ja) | 2002-09-26 | 2002-09-26 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007165918A true JP2007165918A (ja) | 2007-06-28 |
Family
ID=38248363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007005800A Abandoned JP2007165918A (ja) | 2007-01-15 | 2007-01-15 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2007165918A (ja) |
-
2007
- 2007-01-15 JP JP2007005800A patent/JP2007165918A/ja not_active Abandoned
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Date | Code | Title | Description |
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