JP2007165918A

JP2007165918A - 半導体装置及びその製造方法

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Publication number: JP2007165918A
Application number: JP2007005800A
Authority: JP
Inventors: Akimi Cho; 暁美張; Hideki Satake; 秀喜佐竹
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-01-15
Filing date: 2007-01-15
Publication date: 2007-06-28

Abstract

【課題】ゲートリーク電流を抑制できる半導体装置とその製造方法を提供する。
【解決手段】半導体基板と、この半導体基板の表面に形成されたチャネル領域と、この
チャネル領域の両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネ
ル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極と
を有する半導体装置において、前記ゲート絶縁膜が超格子単結晶絶縁体膜で形成されてい
る。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法、特に単結晶高誘電体絶縁膜をゲート
絶縁膜に用いた極微細半導体装置及び半導体装置の製造方法に関する。

ＬＳＩ（ＬａｒｇｅＳｃａｌｅｄＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）
の高速化・高集積化はスケーリング則によるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｄ−
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴの微細化によって進められてきた。これはＳｉＯ
_２からなるゲート絶縁膜の膜厚、ゲート長等のＭＩＳＦＥＴの各部分を長さ方向と横方向
の寸法を同時に縮小することで微細化し、素子の特性を正常に保ち、性能を上げることを
可能にしてきた。

しかしながら、従来から用いられているＳｉＯ_２からなるゲート絶縁膜では、２ｎｍ以
下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制がで
きず消費電力の増加等の問題を回避できなかった。このため、ＳｉＯ２よりも誘電率が高
い材料をゲート絶縁膜に用いて、ＳｉＯ_２換算膜厚を抑えつつ、物理膜厚を稼いでリーク
電流を抑えることが必要となり、高誘電体膜に関する研究が盛んに行われている。

しかし、高誘電体膜はＳｉＯ_２膜より高誘電率を持つ優位性を示す一方、ＳｉＯ_２膜で
は現れなかったディメリットも多く観測されている。例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ
ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法やエピタキシャル法により単結晶高誘電体膜を
形成しようとする場合、以下の問題点が挙げられる。

高誘電体膜にシリケート膜を使用した場合には、高温アニールによるナノメートルオー
ダーで金属酸化物結晶相とＳｉＯ_２アモルファス相へ相分離する相分離現象が避けられな
かったことである（例えば、非特許文献１参照。）。

この高温相分離現象を図４を参照しながら説明する。図４（ａ）に示すように、Ｓｉ基
板４１上に例えばＨｆシリケート膜４２を堆積させ、高温アニールすると、図４（ｂ）の
ように、Ｈｆシリケート層４２はＨｆＯ_２結晶相４３とＳｉＯ_２アモルファス相４４に分
離する。

この相分離現象を避けるために、シリケート膜中のＨｆ元素の含有量を減らす方法が考
えられているが、この方法では、誘電率の低下が避けられないため、高誘電率化のメリッ
トも失われる。ＭＩＳＦＥＴ作成のプロセス中では、ソース・ドレインの活性化のために
、少なくとも一度の高温加熱を経る工程があることから、相分離現象は避けられず、この
ために、アモルファス膜が選択的に形成され、アモルファス膜中の欠陥によるゲートリー
ク電流の増大や素子間のバラツキを避けることができなかった。

そこで、相分離された結晶誘電膜のみをゲート絶縁膜に用いることが考えられ、相分離
される位置をチャネル領域に合わせて制御する必要があるが、この解決策は現在まで明ら
かになっていない。

また、ＣＶＤ法やエピタキシャル法により単結晶高誘電体膜を形成した場合、シリコン
表面に積層された高誘電体膜の特性はシリコン基板界面の平坦性に敏感であり、絶縁膜と
シリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラフネスが十分に押
さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にＳｉＯ_２を用いた場合に比べ、キャリ
アの高移動度が実現されなかった。

また、ソース・ドレイン領域よりも先にゲート絶縁膜が形成された場合、この絶縁膜を
パターニングしてチャネル領域を形成し、ソース・ドレイン領域の高温アニール工程を経
てＭＩＳＦＥＴ素子を形成する過程において、高温プロセスにより多結晶化したり、半導
体基板との界面にシリケート層が形成されてしまうことなどが避けられなかった。逆に、
ソース・ドレインが先に形成され、ゲート絶縁膜を後で形成する場合は、微細なチャネル
領域に均一なエピタキシャル膜が形成できなかった。

さらに、１０ｎｍ以下のチャネル長をもつ極微細ＭＩＳＦＥＴ装置では、ソース・ドレ
イン領域のチャネル方向への拡散が無視できなくなり、チャネル方向への拡散を避けるた
めに、金属ソース・ドレイン領域を形成し、ソース・ドレイン領域のチャネル方向への拡
散を抑えることが要求される。

これらの従来技術における問題の解決は高誘電体のゲート絶縁膜としての信頼性と実用
性を左右するカギとなっている。
杉田義博、「ハフニウム酸化物及びハフニウムシリケートの評価」第６２回応用物理学会学術講演会講演予稿集、（２００１．９．愛知工業大学）、１２ｐ−Ｃ−１２、ｐ．６３５

ＣＶＤ法やエピタキシャル法により単結晶高誘電体膜を形成する場合に、高温アニール
によりナノメートルオーダーで金属酸化物結晶相とＳｉＯ_２アモルファス相へ分離する相
分離現象によるゲートリーク電流の増大や素子間のバラツキを避けることができないとい
う問題があった。

また、シリコン表面に積層された高誘電体膜の特性はシリコン基板界面の平坦性に敏感
であり、絶縁膜とシリコン基板間の格子定数の違いから生ずる格子不整合が原因で基板ラ
フネスが十分に押さえられず、結晶構造の歪や欠陥が生じ、絶縁膜にＳｉＯ_２を用いた場
合に比べ、キャリアの高移動度が実現されないという問題があった。

本発明は上記事情を考慮してなされたものであって、シリケート膜の高温相分離現象を
利用して、アモルファス絶縁層、例えば、ＳｉＯ_２をマスクとして使い、相分離される位
置を制御し、下地が結晶質のチャネル領域に選択的に高品質な単結晶高誘電体金属酸化ゲ
ート絶縁膜を形成しゲートリーク電流の増大を抑制することのできる半導体装置とその製
造方法を提供することを目的とする。

また、エピタキシャル法による形成されやすい高誘電体多結晶質膜の単一な単結晶ドメ
インを歪緩和可能な極薄歪超格子を積層することにより比誘電率が大幅に増大した高誘電
体ゲート絶縁膜を備える半導体装置とその製造方法を提供することを目的とする。

本発明の第１の態様による半導体装置は、半導体基板と、この半導体基板の表面に形成
されたチャネル領域と、このチャネル領域の両側の半導体基板に形成されたソース・ドレ
イン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁膜上に形成
されたゲート電極とを有する半導体装置において、ゲート絶縁膜がシリケート層を相分離
することによって形成された単結晶金属酸化ゲート絶縁膜であることを特徴とする。

また、本発明の第２の態様による半導体装置は、半導体基板と、この半導体基板の表面
に形成されたチャネル領域と、このチャネル領域の両側の前記半導体基板に形成されたソ
ース・ドレイン領域と、チャネル領域を覆うように形成されたゲート絶縁膜と、この絶縁
膜上に形成されたゲート電極とを有する半導体装置において、前記ゲート絶縁膜は前記半
導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜であることを特徴とする。

また、本発明の第３の態様による半導体装置の製造方法は、半導体基板表面のソース・
ドレイン形成予定領域上に金属層とアモルファス絶縁層を積層形成する工程と、このアモ
ルファス絶縁層と前記半導体基板表面のチャネル領域上にシリケート層を形成する工程と
、チャネル領域上の前記シリケート層を単結晶金属酸化ゲート絶縁膜に結晶化するととも
に前記アモルファス絶縁層上のシリケート層をシリコン酸化層とし前記単結晶金属酸化ゲ
ート絶縁膜層と相分離する工程と、半導体基板表面にソース・ドレイン領域を形成する工
程と、ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする。

なお、単結晶金属酸化ゲート絶縁膜はチャネル長が１０ｎｍ以下のチャネル領域に形成
しても良い。

なお、単結晶金属酸化ゲート絶縁膜を相分離した工程の後工程は５００℃以下の熱処理
にて行う。

また、本発明の第４の態様による半導体装置の製造方法は、半導体基板表面にソース・
ドレイン領域を形成する工程と、このソース・ドレイン領域上にアモルファス絶縁層を形
成する工程と、半導体基板表面のチャネル領域上にこの半導体基板と格子定数の異なる超
格子単結晶ゲート絶縁膜をエピタキシャル成長させる工程と、この超格子単結晶ゲート絶
縁膜上にゲート電極を形成する工程を有することを特徴とする。

なお、超格子単結晶ゲート絶縁膜をモノレヤーエピタキシャル成長させても良い。

本発明に係る単結晶金属酸化膜をゲート絶縁膜に用いたＭＩＳＦＥＴにおいては、シリ
ケート膜の高温相分離現象やエピタキシャル膜の歪超格子構造を利用し、チャネル長が１
０ｎｍ以下のチャネル領域に選択的に高品質な高誘電体絶縁膜を形成でき、比誘電率が高
く、リーク電流や界面準位が少なく、キャリア移動度の高く、超微細化、高速かつ低消費
電力な半導体装置とその製造方法を提供することができる。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１実施形態）
本発明の第１の実施形態によるＭＩＳＦＥＴの断面図を図１に示す。図１（ａ）に示す
ように、原子オーダーで平坦なＳｉ基板１１上に、アモルファス絶縁層、例えば、ＳｉＯ
_２マスク１２を選択的に形成する。

次に、図１（ｂ）に示すように、シリケート層、例えば、Ｈｆシリケート膜１３をスパ
ッタ法などにより堆積する。

次に、図１（ｃ）に示すように、Ｈｆシリケート層が高温アニールにより相分離し、Ｓ
ｉＯ_２マスクのない結晶質Ｓｉ基板上領域に選択的に結晶化され、ＨｆＯ_２単結晶相膜１
４が形成され、ＳｉＯ_２マスクのある領域の上ではＳｉＯ_２アモルファス相１５が形成さ
れる。

このようにして、ＳｉＯ_２マスクを用いて、相分離する際の結晶相の形成する位置を制
御することができ、ＳｉＯ_２マスクのない部分をチャネル領域にさせることで、単結晶Ｈ
ｆＯ_２膜をチャネル領域のみに形成することができる。

以下、図２を参照しながら本発明の第１の実施形態を詳細に説明する。この例はＨｆシ
リケート膜を高温アニールさせ、１０ｎｍサイズのチャネル領域に選択的に形成された単
結晶ＨｆＯ_２膜をゲート絶縁膜に用いることにより製造されたＭＩＳＦＥＴ装置である。

断面構造は、原子のオーダーで平坦性を持つ半導体基板の上に、埋め込み金属ソース・
ドレイン領域と１０ｎｍ以下のチャネル領域に金属シリケート膜から相分離することによ
って形成された単結晶高誘電体ゲート絶縁膜と金属ゲート電極が設けられ、側壁にＳｉＯ
_２膜を有する構造になっている。

図２（ａ）に示すように、例えば、Ｓｉ（１１１）面基板上に選択絶縁膜が形成された
基板２１は、以下のように準備される。基板２１が弗化水素（ＨＦ）や弗化アンモニウム
（ＮＨ_４Ｆ）を含む液に浸漬されて、超純粋洗浄や乾燥させた後、スパッタ装置に装着さ
れる。

この表面処理により、基板２１表面のＳｉＯ_２膜とＳｉ基板２１の異方性エッチングを
施し、原子オーダーで平坦な（１１１）面が得られている。次に、基板２１上にＳｉ_３Ｎ
_４マスク２２膜をＥＢ（ＥｌｅｃｔｒｏｎＢｅａｍ）リソグラフィーにより形成する。
マスクに被覆された部分の幅は１０ｎｍであり、開口部は２０ｎｍである。

本実施形態では、基板は（１１１）単結晶シリコン（Ｓｉ）、またＳｉ基板上にさらに
Ｓｉをエピタキシャル成長させた（１１１）単結晶Ｓｉを用いても良い。または（１００
）面など他の面方位やその他半導体からなる基板の前処理は弗化水素（ＨＦ）と弗化アン
モニウム（ＮＨ_４Ｆ）液を用いてウェット処理して原子オーダーで平坦な表面を得るが、
ドライ処理による平坦化も可能である。

また、ＥＢリソグラフィーにより１０ｎｍ以下のＳｉ_３Ｎ_４マスク領域を形成したが、
ＥＢリソグラフィー以外、Ｘ線リソグラフィーやその他ナノリソグラフィー技術を用いて
もよい。マスク材料はＳｉ_３Ｎ_４以外に、ＳｉＯ_２とエッチングレートが異なるものであ
ればよい。

次に、図２（ｂ）に示すように２０ｎｍ厚みの金属膜、例えば、Ｔｉ膜２３を例えばシ
リコン基板上にスパッタ法により開口部にアモルファス相高誘電体膜が積層される。この
スパッタ法により形成される金属膜は、Ｈｆシリケート膜でも良い。

また、スパッタ法以外にＣＶＤ法やレーザアブレション法などにより形成してもよい。
また、Ｔｉ膜に変えて、Ｔｉシリサイド膜をシリコン基板上にスパッタ法により形成して
も良い。

次に、図２（ｃ）に示すように、１０ｎｍ厚みのＳｉＯ_２膜２４が例えば抵抗蒸着法に
より形成される。

次に、図２（ｄ）に示すように、ドライエッチングによりマスクＳｉ_３Ｎ_４膜２２が選
択的に除去される。これにより、チャネル開口部が１０ｎｍの金属ソース・ドレイン埋め
込み構造が形成されている。

次に、図２（ｅ）に示すように、例えばスパッタ法によりＨｆＯ_２が３０％含有のＨｆ
シリケートターゲットが用いられ、Ａｒプラズマ雰囲気中で、基板温度を５００℃として
、１０ｎｍ厚みのＨｆシリケート膜２５を試料一面に積層する。

次に、図２（ｆ）に示すように，窒素（Ｎ_２）雰囲気で例えば１０００℃、３０秒間ア
ニールが施され、Ｈｆシリケート膜が１０ｎｍ程度サイズのＨｆＯ_２結晶層とＳｉＯ_２ア
モルファス層に相分離される。相分離する際、下地が単結晶である部分はＨｆＯ_２の結晶
相が選択的に形成され、アモルファス層である部分はＳｉＯ_２アモルファス層が選択的に
形成される。

従って、下地のＳｉＯ_２膜は選択的結晶化のマスクとして使用される。ＳｉＯ_２膜のな
い単結晶Ｓｉ基板２１が下地であるチャネル領域にはＨｆＯ_２の結晶化が選択的に進行し
、１０ｎｍサイズのチャネル領域の上にＨｆＯ_２の単一な単結晶ドメイン２６が選択的に
相分離され、もとのＨｆシリケート膜２５よりも誘電率の高い高品質単結晶金属酸化ゲー
ト絶縁膜２６が形成される。

一方、下地がＳｉＯ_２膜２４の上ではＨｆＯ_２の結晶化ができず、相分離されたＳｉＯ
_２アモルファス層２７が形成され、また、１０００℃のアニールによりソース・ドレイン
領域に堆積されていたＴｉ金属膜２３がＳｉと反応し、ＴｉシリサイドのＴｉＳｉ_２２８
であるソース・ドレイン領域となり、ゲート絶縁膜の高温アニールと同じ熱工程でソース
・ドレインの活性化が施され、その後のＭＩＳＦＥＴ装置作製のプロセスにおいて５００
℃以上の熱工程を経ることはない。

また、シリケート膜には、Ａｌ、Ｓｎ、Ｓｃ、Ｔｉ、Ｓｒ、Ｙ、Ｚｒ、Ｂａ、Ｌａ、Ｇ
ｄ、Ｔａの中の少なくとも一つの金属元素が含まれていればよい。

ここでは、シリケート層を高温相分離する際、雰囲気は窒素雰囲気、１０００℃、３０
秒で行っているが、窒素以外に、必要に応じてＨｅ雰囲気などのガス雰囲気、または数種
類混合ガスの雰囲気により行うこともできる。シリケートスパッタターゲットの組成比は
ＨｆＯ_２が３０％含有、またはチャネルサイズに応じてチャネル領域に単結晶が形成でき
るように、５％〜７０％まで制御可能である。尚、ＺｒＯ_２などのナノクリスタル相が得
られうるＺｒ化合物、例えばＺｒ（ＯＨ）_２やＺｒ（ＯＨ）_４のターゲットを用いてもよ
い。

また、ソース・ドレインはまずＴｉ金属を蒸着法により形成し、高温アニールによりＴ
ｉシリサイド膜を形成したが、Ｔｉなどの金属をイオン注入しその後高温活性化により形
成してもよい。金属材料はＴｉ以外にＲｕ、Ｃｏ、Ｍｇ、Ｔａなどの金属を用いてもよい
。

次に、図２（ｇ）に示すように、ゲート電極となる１０ｎｍ厚みのＴｉＳｉ_２膜２９を
スパッタ法により堆積する。

最後に、図２（ｈ）に示すように、例えばリフトオフ法によりＳｉＯ_２膜２７を側壁と
なるＳｉＯ_２部分２０１だけを残して除去される。

このように本実施例によれば、従来のシリケートゲート絶縁膜を用いたＭＩＳＦＥＴに
比較して極微細なチャネル領域に誘電率のより高い高品質な単結晶金属酸化ゲート絶縁膜
を形成することができ、シリケート絶縁膜の高温相分離現象を利用して、従来、技術的に
困難であったＨｆＯ_２単結晶ゲート絶縁膜を用いた半導体装置とその製造方法が実現でき
る。

（第２実施形態）
次に、本発明の第２実施形態による半導体装置とその製造方法を図３に示す。

図３（ａ）、（ｂ）は図２（ａ）、（ｂ）と同様な工程であり、Ｓｉ基板上にＥＢリソ
グラフィーによりＳｉ_３Ｎ_４マスク３２が形成され、Ｔｉ金属３３が例えばスパッタ法に
より開口部に堆積される。

次に、図３（ｃ）に示すように、例えば７００℃、３０秒間ランプアニールが施され、
ＴｉＳｉ_２シリサイドソース・ドレイン領域３４が形成され、さらにＳｉＯ_２マスク膜３
５が抵抗蒸着法により堆積される。

次に、図３（ｄ）に示すように、Ｓｉ_３Ｎ_４マスク膜３２がＳｉＯ_２膜３５に対して選
択的にエッチングされる。次に、図３（ｄ）により形成された基板がＭＢＥ真空チャンバ
ーに装着され、例えばＮ_２ガス中で４００℃まで加熱され、試料表面の残留水分やガスが
蒸発される。

次に、図３（ｅ）に示すように、Ｚｒ金属ソースと酸素ガスが導入され、厚み２ｎｍの
単結晶相ＺｒＯ_２膜３６が５ｎｍサイズのチャネル領域にモノレーヤーずつエピタキシャ
ル成長される。この工程では、実施例１と同じように、ＳｉＯ_２アモルファスマスク３５
領域の上では、結晶成長が不可能であるため、ＳｉＯ_２のない、Ｓｉ単結晶下地のチャネ
ル開口部に選択的にＺｒＯ_２の５ｎｍサイズの単結晶超格子構造３６が形成される。この
際、ＺｒＯ_２結晶構造の格子定数は下地Ｓｉとの格子不整合率が−５．４％であり、非常
に大きいため、格子不整合を緩和するため、超格子薄膜全体が引っ張られ、比誘電率値は
ＺｒＯ_２バルクの約２倍の２５に増大されている。

次に、図３（ｆ）に示すように、ＺｒＯ_２膜３６の上にゲート電極ＴｉＳｉ_２３７が形
成される。

次に、図３（ｇ）に示すように側壁ＳｉＯ_２領域３８を残してＳｉＯ_２マスク領域３５
が除去される。

このように本実施例によれば、チャネル領域に歪超格子ゲート絶縁膜を選択的に形成す
ることができる。また、ＺｒＯ_２膜のバンドギャップは高誘電率金属酸化膜の中ではかな
り高いものであり、厚み２ｎｍの膜でも十分にゲート絶縁膜として機能する上、歪超格子
効果により比誘電率が倍増されることから、高誘電率でかつリーク電流の少ない高品質単
結晶エピタキシャル膜が実現される。

さらに単結晶Ｓｉ基板とエピタキシャル成長された単結晶高誘電体ゲート絶縁膜の界面
において、界面準位が少なく、キャリア移動度も上昇されることにより、高誘電体ゲート
絶縁膜を有し、チャネル寸法が１０ｎｍ以下、界面準位が少なく、高移動度の高性能のＭ
ＩＳＦＥＴが実現される。

また、ここでは、ＭＢＥ法によりエピタキシャル膜が形成されているが、ＭＯＣＶＤな
どモノレーヤーが形成できる手法であればよい。また、高誘電体膜はＺｒＯ_２を用いてい
るが、ＺｒのかわりにＨｆ、Ｐｂ、Ｌａ、Ｃｅ、Ｔｉ、Ｓｒ、Ｍｇ、Ｔａなどの金属絶縁
膜、またはこれらの元素の組み合わせによる多元素からなるＳｉ基板と格子定数の異なる
高誘電体エピタキシャル酸化膜を用いてもよい。

ゲート電極は結晶性を有する導電性薄膜例えばＴｉシリサイドをＭＢＥ法などにより積
層する。またはＣｏシリサイドなども考えられる。

本発明における選択的に相分離する位置を制御する概念図。本発明の第１実施形態における工程および構造図を示す断面図。本発明の第２実施形態における工程および構造図を示す断面図。従来の金属シリケート膜が高温相分離される現象の概念図。

符号の説明

１１…Ｓｉ基板
１２…ＳｉＯ_２マスク
１３…Ｈｆシリケート膜
１４…ＨｆＯ_２単結晶相膜
１５…ＳｉＯ_２アモルファス相膜
２１…Ｓｉ基板
２２…Ｓｉ_３Ｎ_４マスク膜
２３…Ｔｉ金属薄膜
２４…ＳｉＯ_２堆積膜
２５…Ｈｆシリケート膜
２６…ＨｆＯ_２単結晶ゲート絶縁膜
２７…ＳｉＯ_２アモルファス相膜
２８…ソース・ドレイン領域ＴｉＳｉ_２シリサイド膜
２９…ＴｉＳｉ_２ゲート電極
２０１…側壁ＳｉＯ_２膜
３２…マスクＳｉＯ_２膜
３５…ソース・ドレイン領域ＴｉＳｉ_２シリサイド膜
３６…ＺｒＯ_２エピタキシャルゲート絶縁膜
３７…ＴｉＳｉ_２ゲート電極層
３８…側壁ＳｉＯ_２膜
４１…Ｓｉ基板
４２…Ｈｆシリケート膜
４３…ＨｆＯ_２結晶相膜
４４…ＳｉＯ_２アモルファス相膜

Claims

半導体基板と、この半導体基板の表面に形成されたチャネル領域と、このチャネル領域の
両側の前記半導体基板に形成されたソース・ドレイン領域と、前記チャネル領域を覆うよ
うに形成されたゲート絶縁膜と、この絶縁膜上に形成されたゲート電極とを有する半導体
装置において、前記ゲート絶縁膜は前記半導体基板と格子定数の異なる超格子単結晶ゲー
ト絶縁膜であることを特徴とする半導体装置。
半導体基板表面にソース・ドレイン領域を形成する工程と、このソース・ドレイン領域上
にアモルファス絶縁層を形成する工程と、前記半導体基板表面のチャネル領域上にこの半
導体基板と格子定数の異なる超格子単結晶ゲート絶縁膜をエピタキシャル成長させる工程
と、この超格子単結晶ゲート絶縁膜上にゲート電極を形成する工程を有することを特徴と
する半導体装置の製造方法。
前記超格子単結晶ゲート絶縁膜をモノレヤーエピタキシャル成長させることを特徴とする
請求項２記載の半導体装置の製造方法。