JP2007165552A - Non-volatile semiconductor storage device, and method of manufacturing same - Google Patents
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Abstract
Description
本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特にNAND型フラッシュメモリに関する。 The present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof, and more particularly to a NAND flash memory.
近年、デジタルカメラを初めとする記録媒体や携帯電話機を初めとする携帯オーディオ機器市場の急激な拡大に伴い、これらに使用されるNAND型フラッシュメモリの需要は急速に拡大しつつある。現在、これら機器の小型化、軽量化および高機能化の要求を満たすため、NAND型フラッシュメモリの微細化、高集積化、低電源電圧化および信頼性の向上が益々要求されるようになってきている。 In recent years, with the rapid expansion of the market of portable audio devices such as recording media including digital cameras and mobile phones, the demand for NAND flash memories used for these has been rapidly expanding. Currently, in order to meet the demands for miniaturization, weight reduction, and high functionality of these devices, there is an increasing demand for miniaturization, high integration, low power supply voltage, and improved reliability of NAND flash memory. ing.
このNAND型フラッシュメモリは、浮遊ゲート電極と制御ゲート電極との積層構造を含むMOSトランジスタが複数個直列に接続されて構成されており、高集積化に適したアレイ構造である。 This NAND-type flash memory is configured by connecting a plurality of MOS transistors including a stacked structure of floating gate electrodes and control gate electrodes in series, and is an array structure suitable for high integration.
このようなNAND型フラッシュメモリにおいて、従来の構造での微細化については、その限界が認識されてきている。そのため、新規材料や新構造の導入が検討されている。そのうち、有力な新構造の一つとして考えられているのが、SOI(Silicon On Insulator)基板を利用したデバイス構造である(特許文献1)。 In such a NAND flash memory, the limit of miniaturization in the conventional structure has been recognized. For this reason, introduction of new materials and new structures is being studied. Among them, a device structure using an SOI (Silicon On Insulator) substrate is considered as one of the promising new structures (Patent Document 1).
しかし、これまでに開示されているSOI基板を利用したNAND型フラッシュメモリ(以後、SOI−NAND型フラッシュメモリと称する)のデータ消去方法は、いずれも解決困難な欠点を有している。すなわち、SOI−NAND型フラッシュメモリの消去方式として確立された消去方式が存在していない。
本発明は、微細化および高集積化が可能であり、かつメモリセルに記憶された情報を正確に消去することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。 The present invention provides a nonvolatile semiconductor memory device that can be miniaturized and highly integrated, and that can accurately erase information stored in a memory cell, and a method of manufacturing the same.
本発明の一視点に係る不揮発性半導体記憶装置は、第1の半導体層と、前記第1の半導体層上に設けられた第1の絶縁層と、前記第1の絶縁層上に設けられた第2の半導体層とを有する基板と、それぞれが第1の方向に延在しかつ複数のメモリセルが直列に接続されて構成され、前記複数のメモリセルのそれぞれは、前記第2の半導体層上にトンネル絶縁膜、電荷蓄積層、ゲート絶縁膜および制御ゲート電極が順に積層されて構成された複数のメモリセル列と、前記第1の半導体層上で前記第1の絶縁層および前記第2の半導体層内に設けられ、かつ前記第1の半導体層と前記第2の半導体層とを電気的に接続する導電層とを具備する。 A nonvolatile semiconductor memory device according to one aspect of the present invention is provided on a first semiconductor layer, a first insulating layer provided on the first semiconductor layer, and the first insulating layer. A substrate having a second semiconductor layer, each extending in a first direction and having a plurality of memory cells connected in series, wherein each of the plurality of memory cells includes the second semiconductor layer; A plurality of memory cell columns configured by sequentially stacking a tunnel insulating film, a charge storage layer, a gate insulating film, and a control gate electrode; and the first insulating layer and the second layer on the first semiconductor layer. And a conductive layer that is provided in the semiconductor layer and electrically connects the first semiconductor layer and the second semiconductor layer.
本発明の一視点に係る不揮発性半導体記憶装置の製造方法は、第1の半導体層、第1の絶縁層および第2の半導体層が積層された基板に、複数のメモリセルに対応する複数のトンネル絶縁膜および複数の電荷蓄積層を順に形成する工程と、前記複数の電荷蓄積層の間に形成された前記第2の半導体層および前記第1の絶縁層の一部をエッチングして、前記第2の半導体層および前記第1の絶縁層内に前記第1の半導体層の上面を露出する開口部を形成する工程と、前記開口部内に前記第1の半導体層と前記第2の半導体層とを電気的に接続する導電層を形成する工程と、前記複数の電荷蓄積層上に複数のゲート絶縁膜および複数の制御ゲート電極を順に形成する工程とを具備する。 According to one aspect of the present invention, a method of manufacturing a nonvolatile semiconductor memory device includes a plurality of substrates corresponding to a plurality of memory cells on a substrate in which a first semiconductor layer, a first insulating layer, and a second semiconductor layer are stacked. A step of sequentially forming a tunnel insulating film and a plurality of charge storage layers; and etching the second semiconductor layer and a part of the first insulating layer formed between the plurality of charge storage layers, Forming an opening exposing the upper surface of the first semiconductor layer in the second semiconductor layer and the first insulating layer; and the first semiconductor layer and the second semiconductor layer in the opening. And a step of forming a plurality of gate insulating films and a plurality of control gate electrodes in order on the plurality of charge storage layers.
本発明によれば、微細化および高集積化が可能であり、かつメモリセルに記憶された情報を正確に消去することが可能な不揮発性半導体記憶装置およびその製造方法を提供することができる。 According to the present invention, it is possible to provide a nonvolatile semiconductor memory device that can be miniaturized and highly integrated, and that can accurately erase information stored in a memory cell, and a method of manufacturing the same.
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, elements having the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.
(第1の実施形態)
図1は、本発明の第1の実施形態に係るSOI−NAND型フラッシュメモリの回路図である。データ消去単位である1つのユニットは、直列に接続された複数のメモリセルMCと、その一端(ソース側)に直列に接続された選択トランジスタST1と、他端(ドレイン側)に直列に接続された選択トランジスタST2とにより構成されている。
(First embodiment)
FIG. 1 is a circuit diagram of an SOI-NAND flash memory according to the first embodiment of the present invention. One unit as a data erasing unit is connected in series to a plurality of memory cells MC connected in series, a select transistor ST1 connected in series to one end (source side), and the other end (drain side). And the selection transistor ST2.
メモリセルMCとしてのメモリセルトランジスタの制御ゲートには、ワード線WLが接続されている。選択トランジスタST1のゲートには、選択ゲート線SGSが接続されている。選択トランジスタST1のソースには、ソース線SLが接続されている。選択トランジスタST2のゲートには、選択ゲート線SGDが接続されている。選択トランジスタST2のドレインには、ビット線BLが接続されている。 A word line WL is connected to the control gate of the memory cell transistor as the memory cell MC. A selection gate line SGS is connected to the gate of the selection transistor ST1. A source line SL is connected to the source of the selection transistor ST1. A selection gate line SGD is connected to the gate of the selection transistor ST2. A bit line BL is connected to the drain of the selection transistor ST2.
選択ゲート線SGS,SGDは、選択トランジスタST1,ST2のオン/オフを制御するために設けられている。選択トランジスタST1,ST2は、データ書き込みおよび読み出し時に、ユニット内のメモリセルMCに所定の電位を供給するためのゲートとして機能する。 The selection gate lines SGS, SGD are provided for controlling on / off of the selection transistors ST1, ST2. The selection transistors ST1 and ST2 function as gates for supplying a predetermined potential to the memory cells MC in the unit at the time of data writing and reading.
このユニットがワード線に共通接続されるように複数個配置されてブロックが構成される。なお、本実施形態では、簡略化のために、1つのユニットに含まれるメモリセルMCが3個の場合を一例として示している。実際には、1つのユニットは、例えば16個のメモリセルMCを含むように構成される。 A plurality of units are arranged so as to be commonly connected to the word lines to form a block. In the present embodiment, for simplification, a case where three memory cells MC are included in one unit is shown as an example. Actually, one unit is configured to include, for example, 16 memory cells MC.
図2は、図1に示したSOI−NAND型フラッシュメモリの構成を示す平面図である。図3は、図2に示したIII−III線に沿ったSOI−NAND型フラッシュメモリの断面図である。図4は、図2に示したIV−IV線に沿ったSOI−NAND型フラッシュメモリの断面図である。図5は、図2に示したV−V線に沿ったSOI−NAND型フラッシュメモリの断面図である。 FIG. 2 is a plan view showing the configuration of the SOI-NAND flash memory shown in FIG. 3 is a cross-sectional view of the SOI-NAND flash memory taken along line III-III shown in FIG. FIG. 4 is a cross-sectional view of the SOI-NAND flash memory taken along line IV-IV shown in FIG. FIG. 5 is a sectional view of the SOI-NAND flash memory taken along line VV shown in FIG.
フラッシュメモリは、SOI基板上に設けられている。SOI基板は、半導体層11と、この半導体層11上に設けられた埋め込み絶縁層(BOX(Buried Oxide)絶縁層)12と、このBOX絶縁層12上に設けられた半導体層13とにより構成されている。半導体層13は、活性層として用いられる。
The flash memory is provided on the SOI substrate. The SOI substrate includes a
半導体層11としては、例えばシリコン層11が用いられる。BOX絶縁層12としては、例えばSiO2層が用いられる。半導体層13としては、例えばシリコン層からなるSOI層13が用いられる。
As the
SOI基板は、メモリセルMCが形成される領域であるメモリセル領域と、選択トランジスタST1,ST2が形成される領域である選択トランジスタ領域とを有している。なお、メモリセル領域に形成されたメモリセルMC群をメモリセル部、選択トランジスタ領域に形成された選択トランジスタ群を選択トランジスタ部と称する。 The SOI substrate has a memory cell region, which is a region where the memory cell MC is formed, and a selection transistor region, which is a region where the selection transistors ST1, ST2 are formed. The memory cell MC group formed in the memory cell region is referred to as a memory cell portion, and the selection transistor group formed in the selection transistor region is referred to as a selection transistor portion.
メモリセル領域のSOI層13には、低濃度のn型不純物(例えば、P)が導入されたn−型半導体領域13−1が設けられている。選択トランジスタ領域のSOI層13には、低濃度のp型不純物(例えば、B)が導入されたp−型半導体領域13−2,13−3が設けられている。p−型半導体領域13−2,13−3は、選択トランジスタST1,ST2のチャネル領域として機能する。
The
メモリセルMCは、以下のように構成される。n−型半導体領域13−1上には、アイランド状に複数のメモリセルMCに対応する複数の浮遊ゲート電極(電荷蓄積層)15が、トンネル絶縁膜14を介して設けられている。また、複数の浮遊ゲート電極15は、X方向およびY方向に沿って並ぶように設けられている。トンネル絶縁膜14としては、例えばSiO2が用いられる。浮遊ゲート電極15としては、例えばポリシリコンが用いられる。
The memory cell MC is configured as follows. On the n − type semiconductor region 13-1, a plurality of floating gate electrodes (charge storage layers) 15 corresponding to the plurality of memory cells MC are provided in an island shape via the tunnel
浮遊ゲート電極15上には、X方向に延在するように、ゲート絶縁膜16を介して制御ゲート電極17が設けられている。ゲート絶縁膜16としては、例えばONO膜が用いられる。制御ゲート電極17としては、例えばポリシリコンが用いられる。
A
選択トランジスタST1は、以下のように構成される。p−型半導体領域13−2上には、X方向に延在するように、ゲート絶縁膜18を介してゲート電極19が設けられている。ゲート電極19は、電気的に接続されたゲート電極19Aとゲート電極19Bとから構成されている。ゲート電極19Aは、各選択トランジスタに対応してアイランド状に設けられている。ゲート電極19Bは、X方向に延在するように、ゲート電極19A上に設けられている。
The selection transistor ST1 is configured as follows. A
p−型半導体領域13−2内には、選択トランジスタST1のドレインとしてのn型拡散領域13−4が設けられている。このようにして、ゲート電極19、ゲート絶縁膜18およびn型拡散領域13−4を含む選択トランジスタST1が構成される。
In the p − type semiconductor region 13-2, an n type diffusion region 13-4 as a drain of the selection transistor ST1 is provided. Thus, the select transistor ST1 including the
また、p−型半導体領域13−3には、ソースとしてのn型拡散領域13−5を含む選択トランジスタST2が設けられている。各メモリセルMCおよび選択トランジスタST1,ST2は、素子分離領域25により絶縁されている。さらに、各メモリセルMCおよび選択トランジスタST1,ST2の周囲は、層間絶縁層26で覆われている。
The p − type semiconductor region 13-3 is provided with a selection transistor ST2 including an n type diffusion region 13-5 as a source. Each memory cell MC and select transistors ST1, ST2 are insulated by an
ここで、図3に示すように、本実施形態のSOI−NAND型フラッシュメモリでは、SOI層13のセル領域に拡散層が存在しない。すなわち、ソース領域およびドレイン領域としての拡散層を有しないメモリセルトランジスタが直列に接続されてユニットが構成されている。
Here, as shown in FIG. 3, in the SOI-NAND flash memory of this embodiment, there is no diffusion layer in the cell region of the
この拡散層を有しないメモリセルトランジスタは、トランジスタ動作をすることがシミュレーションにより確認されている。図6は、このシミュレーションに用いたトランジスタを示す図である。簡略化のため、制御ゲート電極は考慮していない。 It has been confirmed by simulation that the memory cell transistor having no diffusion layer operates as a transistor. FIG. 6 is a diagram showing a transistor used in this simulation. For simplicity, the control gate electrode is not considered.
VFGと記されたセルのゲート電圧を変化させ、それ以外のセルのゲート電圧は2.5Vに固定されている。図6中のドレイン電圧Vdは、0.5Vに設定されている。さらに、SOI層13(具体的には、n−型半導体領域13−1)の電位Vsubを制御している。 The gate voltages of the cells marked VFG are changed, and the gate voltages of the other cells are fixed at 2.5V. The drain voltage Vd in FIG. 6 is set to 0.5V. Further, the potential Vsub of the SOI layer 13 (specifically, the n − type semiconductor region 13-1) is controlled.
図7は、膜厚10nmのSOI層13を用いた場合におけるSOI層13の電位Vsubを変化させたときのドレイン電流Idを示している。図8は、膜厚50nmのSOI層13を用いた場合におけるSOI層13の電位Vsubを変化させたときのドレイン電流Idを示している。図7および図8ともに、電圧VFGは、0Vに設定されている。
FIG. 7 shows the drain current Id when the potential Vsub of the
トランジスタ動作が保障されるためには、トランジスタがオフ特性を示さなければならない。SOI層13が厚い場合、電位Vsubをどのように変化させても大きなオフ電流が流れていることがわかる。一方、SOI層13が薄い場合、電位Vsubを適切に制御すればドレイン電流Idを小さくすることができる。これは、SOI層13を薄くすることによって、SOI層をほぼ空乏化できるためである。
In order to ensure transistor operation, the transistor must exhibit off characteristics. It can be seen that when the
従って、SOI層を適度に薄膜化することにより、トランジスタ動作をさせることが可能となる。図9は、Vsub=−1.17Vに設定して、電圧VFGを変化させたときのドレイン電流Idを示している。SOI層13の膜厚は10nmとしている。図9に示すように、SOI層13に形成されたトランジスタは、明瞭なオン−オフ特性を有する。すなわち、トランジスタ動作をしていることがわかる。
Therefore, transistor operation can be performed by reducing the thickness of the SOI layer appropriately. FIG. 9 shows the drain current Id when Vsub = −1.17 V and the voltage VFG is changed. The film thickness of the
以上から、図3に示したSOI−NAND型フラッシュメモリは、SOI層13の膜厚を適切に薄膜化すれば、SOI層13のセル領域に拡散層が存在しないにも関わらず、トランジスタ動作をさせることができるため、NAND型フラッシュメモリとしてのデバイス動作が可能である。
From the above, in the SOI-NAND flash memory shown in FIG. 3, if the thickness of the
ところで、図4に示すように、それぞれが直列に接続された複数のメモリセル列の間には、SOI層13とシリコン層11とを物理的かつ電気的に接続するように、複数の導電層22が設けられている。導電層22は、SOI層13およびBOX絶縁層12内に設けられ、かつ底面がシリコン層11に接触している。
By the way, as shown in FIG. 4, a plurality of conductive layers are connected between the plurality of memory cell columns connected in series so that the
また、導電層22の上面は、BOX絶縁層12の上面より高くかつSOI層13の上面より低く設定される。これは、導電層22の側面がSOI層13に接触し、かつ、導電層22が浮遊ゲート電極15に接触しないようにするためである。導電層22が浮遊ゲート電極15に接触しないようにすることで、導電層22の電位が浮遊ゲート電極15に伝達されない。これにより、導電層22を設けた場合でも、フラッシュメモリの誤動作を防止することができる。
The upper surface of the
導電層22のY方向の長さの条件としては、n型拡散領域13−4とn型拡散領域13−4との間で、かつn型拡散領域13−4,13−4に接触しない(重ならない)ことが必要である。なぜなら、このような重なる領域が存在すると、n型拡散領域13−4,13−4に印加された電圧がメモリセル部に伝わるため、誤動作を引き起こす恐れがあるためである。
The length of the
このように構成されたSOI−NAND型フラッシュメモリのデータ消去動作について説明する。 A data erasing operation of the SOI-NAND flash memory configured as described above will be described.
まず、シリコン層11に電位Vera(例えば20V)を供給する。すると、導電層22を介してSOI層13に20Vが供給される。また、選択ブロックのワード線WLを、0Vに設定する。これにより、選択ブロック内の全てのメモリセルMCは、浮遊ゲート電極15から電子が引き抜かれ、しきい値が負側へ引き下げられる。このようにして、BOX絶縁層12の下のシリコン層11から、メモリセルMCのデータ消去を行うことが可能となる。
First, a potential Vera (for example, 20 V) is supplied to the
なお、非選択ブロックについては、ワード線WLおよび選択ゲート線SGD,SGSをフローティングにする。これらは、SOI層13との容量結合により電位Vera近くまで引き上げられ、浮遊ゲート電極15―SOI層13間の電位差が小さくなる。よって、浮遊ゲート電極15から電子が引き抜かれることはない。
For the non-selected block, the word line WL and the selection gate lines SGD and SGS are made floating. These are pulled up to near the potential Vera by capacitive coupling with the
このように、本実施形態のSOI−NAND型フラッシュメモリは、正確にメモリセルMCのデータ消去を行うことが可能となる。さらに、シリコン層11を介してSOI層13に電位Veraを供給することが可能となる。
As described above, the SOI-NAND flash memory according to the present embodiment can accurately erase data in the memory cell MC. Further, the potential Vera can be supplied to the
次に、SOI−NAND型フラッシュメモリの製造方法について図面を参照して説明する。始めに、メモリセルMCが形成されるメモリセル部の製造方法について説明する。なお、この製造方法の説明で参照する図面は、図2のX方向(図2のIV−IV線に対応する)およびY方向(図2のIII−III線に対応する)に沿った断面図である。 Next, a method for manufacturing an SOI-NAND flash memory will be described with reference to the drawings. First, a method for manufacturing a memory cell portion in which the memory cell MC is formed will be described. The drawings referred to in the description of the manufacturing method are sectional views along the X direction (corresponding to the IV-IV line in FIG. 2) and the Y direction (corresponding to the III-III line in FIG. 2) in FIG. It is.
まず、図10に示すように、シリコン層11、BOX絶縁層12およびSOI層13からなるSOI基板を準備する。次に、SOI層13のメモリセル領域に、低濃度のn型不純物(例えば、P)を導入してn−型半導体領域13−1(図示せず)を形成する。また、SOI層13の選択トランジスタ領域に、低濃度のp型不純物(例えば、B)を導入してp−型半導体領域13−2,13−3(図示せず)を形成する。
First, as shown in FIG. 10, an SOI substrate including a
次に、SOI層13上に、トンネル絶縁膜14、浮遊ゲート電極15を順に堆積する。次に、浮遊ゲート電極15上に、リソグラフィを用いてレジスト層(図示せず)を形成する。
Next, a
次に、図11および図12に示すように、このレジスト層をマスクとして例えばRIE(Reactive Ion Etching)法を用いて、浮遊ゲート電極15およびトンネル絶縁膜14を所望の形状にエッチングする。さらに、図13および図14に示すように、SOI層13を例えばRIE法を用いてエッチングする。その後、レジスト層を除去する。
Next, as shown in FIGS. 11 and 12, the floating
次に、図15および図16に示すように、デバイス全面(浮遊ゲート電極15およびBOX絶縁層12上を含む)に絶縁層20を堆積する。この絶縁層20としては、例えば、TEOS(Tetra-Ethyl-Ortho-Silicate)やSiN等が用いられる。そして、絶縁層20を、選択トランジスタ領域にのみ残したまま、メモリセル領域においてはリソグラフィおよびRIE法を用いてエッチングする。この絶縁層20は、後述する導電層22形成時に、選択トランジスタ領域を保護する機能を有する。
Next, as shown in FIGS. 15 and 16, the insulating
次に、図17および図18に示すように、SOI層13、トンネル絶縁膜14および浮遊ゲート電極15の側面上に、例えばSiNからなる側壁絶縁膜21を形成する。次に、図19および図20に示すように、側壁絶縁膜21をマスクとして例えばRIE法を用いて、シリコン層11の上面を露出するようにBOX絶縁層12をエッチングする。これにより、メモリセル列間でSOI層13およびBOX絶縁層12内に開口部が形成される。その後、側壁絶縁膜21を除去する。
Next, as shown in FIGS. 17 and 18,
次に、図21および図22に示すように、デバイス全面(SOI層13の開口部内および浮遊ゲート電極15上を含む)に、導電層22を堆積する。導電層22としては、浮遊ゲート電極15の材料とのエッチング選択比が大きい材料が使用される。導電層22は、金属であってもよい。
Next, as shown in FIGS. 21 and 22, a
次に、図23および図24に示すように、導電層22の上面を、例えばCMP(Chemical Mechanical Polishing)法を用いて平坦化する。次に、図25および図26に示すように、導電層22を、上面の位置がBOX絶縁層12の上面より高くかつSOI層13の上面より低くなるように、例えばRIE法を用いてエッチングする。すなわち、導電層22は、SOI層13に接触し、かつ浮遊ゲート電極15に接触しないように形成される。そして、絶縁層20を例えばRIE法を用いてエッチングする。
Next, as shown in FIGS. 23 and 24, the upper surface of the
次に、図27および図28に示すように、酸化やSiO2の堆積等の方法により絶縁膜16,16Aを形成する。具体的には、絶縁膜16は、少なくとも浮遊ゲート電極15上および側面上に形成され、ゲート絶縁膜16として機能する。絶縁膜16Aは、導電層22上に形成される。絶縁膜16Aは、その後の工程から導電層22を保護する機能を有している。
Next, as shown in FIGS. 27 and 28, the insulating
次に、図29および図30に示すように、デバイス全面に絶縁層25を堆積する。そして、絶縁層25を、上面の位置がトンネル絶縁膜14の上面より高くかつ浮遊ゲート電極15の上面より低くなるように、例えばRIE法を用いてエッチングする。これにより、素子分離領域25が形成される。素子分離領域25としては、例えばTEOSやSiNが用いられる。
Next, as shown in FIGS. 29 and 30, an insulating
次に、図31および図32に示すように、素子分離領域25および絶縁膜16上に、ポリシリコンを堆積することにより、制御ゲート電極17を形成する。次に、図33に示すように、リソグラフィおよびRIE法を用いて、トンネル絶縁膜14、浮遊ゲート電極15、絶縁膜16および制御ゲート電極17を選択的にエッチングする。これにより、所定のゲート幅を有する複数のメモリセルMCが形成される。
Next, as shown in FIGS. 31 and 32, the
次に、図34および図35に示すように、酸化やSiO2の堆積等の方法により絶縁膜23を形成する。このようにして、本実施形態のSOI−NAND型フラッシュメモリのメモリセル部が形成される。
Next, as shown in FIGS. 34 and 35, an insulating
一方、選択トランジスタST1,ST2は、以下のように形成される。図14までの製造工程は、メモリセル部と同様である。なお、図36乃至図44は、図2のX方向(図2に示したV−V線に対応する)断面図である。 On the other hand, the select transistors ST1, ST2 are formed as follows. The manufacturing process up to FIG. 14 is the same as that of the memory cell portion. 36 to 44 are cross-sectional views in the X direction of FIG. 2 (corresponding to the VV line shown in FIG. 2).
図36に示すように、図15の工程により、BOX絶縁層12およびゲート電極19上に、絶縁層20が形成される。なお、メモリセルMCのトンネル絶縁膜14は、選択トランジスタST1,ST2のゲート絶縁膜18に対応する。メモリセルMCの浮遊ゲート電極15は、選択トランジスタST1,ST2のゲート電極19Aに対応する。
As shown in FIG. 36, the insulating
次に、図37に示すように、導電層22を堆積する工程(図21の工程)により、絶縁層20上に導電層22が形成される。そして、図38に示すように、導電層22のエッチング工程(図25の工程)により、絶縁層20上の導電層22がエッチングされ、さらに絶縁層20がエッチングされる。
Next, as shown in FIG. 37, the
次に、図39に示すように、絶縁膜16,16Aを形成する工程(図27の工程)により、ゲート電極19A上と、ゲート電極19A、ゲート絶縁膜18およびSOI層13の側面上とに、絶縁膜16が形成される。
Next, as shown in FIG. 39, the step of forming the insulating
次に、図40に示すように、図29の工程により、素子分離領域25が形成される。次に、図41に示すように、制御ゲート電極17を形成する工程(図31の工程)により、素子分離領域25および絶縁膜16上にゲート電極19Bが形成される。
Next, as shown in FIG. 40, the
選択トランジスタST1,ST2は、書き込みおよび消去動作を行わず、通常のトランジスタ動作を行う。このため、ゲート電極19Bは、ゲート電極19Aと電気的に接続される。すなわち、図42に示すように、ゲート電極19Bの上面を露出する複数の開口部が形成され、この開口部に導電層を埋め込んでコンタクト層24を形成する。このようにして、選択トランジスタST1,ST2が形成される。
The select transistors ST1 and ST2 perform normal transistor operations without performing write and erase operations. For this reason, the
以上詳述したように本実施形態のSOI−NAND型フラッシュメモリは、シリコン層11とSOI層13とを電気的に接続する導電層22を備えている。これにより、BOX絶縁層12の下のシリコン層11に印加された電位がSOI層13に伝達されるため、シリコン層11からのデータ消去が可能となる。
As described in detail above, the SOI-NAND flash memory of this embodiment includes the
また、導電層22の上面は、SOI層13の上面より低く設定される。さらに、導電層22は、n型拡散領域13−4,13−5に重なる領域を有しない。よって、導電層22を設けたことによるフラッシュメモリの誤動作を防止することができる。
Further, the upper surface of the
また、メモリセル部にソースおよびドレインとしての拡散層がないので、短チャネル効果に強い。同様に、拡散層がないので、接合起因によるデータの誤書き込みを抑制することができる。 In addition, since there is no diffusion layer as a source and a drain in the memory cell portion, it is strong against a short channel effect. Similarly, since there is no diffusion layer, erroneous writing of data due to bonding can be suppressed.
また、SOI基板を用いない従来の構造では、微細化に伴いチャネル不純物濃度が増大するため、チャネル容量が大きくなる。この結果、基板のポテンシャル制御がしにくくなるため書き込み特性の制御が困難となるが、本実施形態のようにSOI基板を利用すればこのような問題が発生しない。 In the conventional structure that does not use the SOI substrate, the channel impurity concentration increases with miniaturization, so that the channel capacity increases. As a result, since it becomes difficult to control the potential of the substrate, it becomes difficult to control the write characteristics. However, if an SOI substrate is used as in this embodiment, such a problem does not occur.
なお、SOI−NAND型フラッシュメモリは、導電層22を少なくとも1つ備えていればよい。このように構成した場合でも、シリコン層11の電位をSOI層13に供給することが可能である。
Note that the SOI-NAND flash memory only needs to include at least one
(第2の実施形態)
第2の実施形態は、SOI−NAND型フラッシュメモリの他の製造方法について示している。以下、図面を参照して、第2の実施形態に係るSOI−NAND型フラッシュメモリの製造方法について説明する。なお、図16までの製造工程は、第1の実施形態と同じである。
(Second Embodiment)
The second embodiment shows another method for manufacturing an SOI-NAND flash memory. A method for manufacturing an SOI-NAND flash memory according to the second embodiment will be described below with reference to the drawings. Note that the manufacturing steps up to FIG. 16 are the same as those in the first embodiment.
図43および図44に示すように、セル領域で浮遊ゲート電極15上と、浮遊ゲート電極15、トンネル絶縁膜14およびSOI層13の側面上とに、酸化やSiO2の堆積等の方法により絶縁膜16を形成する。
As shown in FIGS. 43 and 44, the cell region is insulated on the floating
次に、図45および図46に示すように、絶縁膜16の側面上に、例えばSiNからなる側壁絶縁膜21を形成する。ただし、絶縁膜16およびBOX絶縁層12がエッチング選択比が取れる材料で形成されている場合には、本工程(側壁絶縁膜21の形成工程)は必ずしも必要ではない。
Next, as shown in FIGS. 45 and 46, a
次に、図47および図48に示すように、側壁絶縁膜21をマスクとして例えばRIE法を用いて、シリコン層11の上面を露出するようにBOX絶縁層12をエッチングする。その後、側壁絶縁膜21を除去する。
Next, as shown in FIGS. 47 and 48, the
次に、図49および図50に示すように、デバイス全面(SOI層13の開口部内および絶縁膜16上を含む)に、不純物を高濃度に導入したポリシリコン層22を堆積する。不純物の導電型は特に限定されず、n型であってもよいし、p型であってもよい。次に、図51および図52に示すように、ポリシリコン層22の上面を、例えばCMP法を用いて平坦化する。
Next, as shown in FIGS. 49 and 50, a
次に、図53および図54に示すように、ポリシリコン層22を、上面の位置がBOX絶縁層12の上面より高くかつSOI層13の上面より低くなるように、例えばRIE法を用いてエッチングする。さらに、絶縁層20を例えばRIE法を用いてエッチングする。このとき、浮遊ゲート電極15上には、絶縁膜16が除去されずに残存している。
Next, as shown in FIGS. 53 and 54, the
次に、図55および図56に示すように、酸化やSiO2の堆積等の方法により絶縁膜16,16Aを形成する。具体的には、絶縁膜16の膜厚を厚くし、かつ、ポリシリコン層22の上面に絶縁膜16Aを形成する。なお、図54に示した工程において、選択トランジスタ領域の浮遊ゲート電極15上には、絶縁膜16が存在していない。よって、図55の工程において、選択トランジスタ領域の絶縁膜16の膜厚は、メモリセル領域の絶縁膜16より薄くなっている。浮遊ゲート電極15の上面および側面上に形成された絶縁膜16は、ゲート絶縁膜16として機能する。
Next, as shown in FIGS. 55 and 56, insulating
次に、図57および図58に示すように、デバイス全面(絶縁膜16,16A上を含む)に絶縁層25を堆積する。そして、絶縁層25を、上面の位置がトンネル絶縁膜14の上面より高くかつ浮遊ゲート電極15の上面より低くなるように、例えばRIE法を用いてエッチングする。これにより、素子分離領域25が形成される。
Next, as shown in FIGS. 57 and 58, an insulating
次に、図59および図60に示すように、素子分離領域25および絶縁膜16上に、ポリシリコン層を堆積することにより、制御ゲート電極17を形成する。その後の工程は、第1の実施形態と同じである。
Next, as shown in FIGS. 59 and 60, a
第2の実施形態に示したSOI−NAND型フラッシュメモリでは、上記第1の実施形態と比べて、ポリシリコン層22とSOI層13との間に絶縁層16が設けられているところが異なっている。SOI層13の側面に形成された絶縁膜16は、非常に薄い。実際には、SOI層13の側面に形成された絶縁膜16の膜厚は、図55の工程により形成された最終的なゲート絶縁膜16の膜厚の半分程度である。よって、SOI層13と導電層22とが容量結合する。これにより、SOI層13の電位をシリコン層11を介して制御することが可能となる。
The SOI-NAND flash memory shown in the second embodiment is different from the first embodiment in that an insulating
また、本実施形態では、導電層22の材料として、ポリシリコンを用いることが可能となる。これにより、製造コストを低減することが可能となる。その他の効果は、上記第1の実施形態と同じである。
In the present embodiment, polysilicon can be used as the material of the
(第3の実施形態)
第3の実施形態は、SOI−NAND型フラッシュメモリの他の製造方法について示している。以下、図面を参照して、第3の実施形態に係るSOI−NAND型フラッシュメモリの製造方法について説明する。なお、図47までの製造工程は、第2の実施形態と同じである。また、この製造方法で参照する図61乃至図71は、図2のX方向(図2のIV−IV線に対応する)に沿った断面図である。
(Third embodiment)
The third embodiment shows another method for manufacturing an SOI-NAND flash memory. A method for manufacturing an SOI-NAND flash memory according to the third embodiment will be described below with reference to the drawings. The manufacturing steps up to FIG. 47 are the same as those in the second embodiment. Further, FIGS. 61 to 71 referred to in this manufacturing method are cross-sectional views along the X direction of FIG.
図61に示すように、デバイス全面(SOI層13の開口部内および絶縁膜16上を含む)に、絶縁層30を堆積する。絶縁層30としては、例えばTEOSが用いられる。次に、図62に示すように、絶縁層30の上面を、例えばCMP法を用いて平坦化する。
As shown in FIG. 61, the insulating
次に、図63に示すように、絶縁層30を、上面の位置がBOX絶縁層12の上面より高くかつSOI層13の上面より低くなるように、例えばRIE法を用いてエッチングする。
Next, as shown in FIG. 63, the insulating
次に、図64に示すように、絶縁層30上で絶縁膜16の側面上に、例えばSiNからなる側壁絶縁膜21を形成する。次に、図65に示すように、側壁絶縁膜21をマスクとして例えばRIE法を用いて、シリコン層11の上面を露出するように絶縁層30をエッチングする。さらに、図66に示すように、図65の工程にて残存した絶縁層30を、例えばRIE法を用いてエッチングする。
Next, as shown in FIG. 64, a
次に、図67に示すように、側壁絶縁膜21の底面より下の絶縁膜16を除去する。その後、図68に示すように、側壁絶縁膜21を除去する。
Next, as shown in FIG. 67, the insulating
次に、図69に示すように、デバイス全面(SOI層13の開口部内および絶縁膜16上を含む)に、不純物を高濃度に導入したポリシリコン層22を堆積する。次に、図70に示すように、ポリシリコン層22の上面を、例えばCMP法を用いて平坦化する。
Next, as shown in FIG. 69, a
次に、図71に示すように、ポリシリコン層22を、上面の位置がBOX絶縁層12の上面より高くかつSOI層13の上面より低くなるように、例えばRIE法を用いてエッチングする。その後の製造工程は、第2の実施形態と同じである。
Next, as shown in FIG. 71, the
以上詳述したように本実施形態によれば、SOI層13に接触したポリシリコン層22を形成することができる。その他の効果は、第1の実施形態と同じである。
As described above in detail, according to the present embodiment, the
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。 The present invention is not limited to the above-described embodiment, and can be embodied by modifying the components without departing from the scope of the invention. In addition, various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the embodiments, or constituent elements of different embodiments may be appropriately combined.
WL…ワード線、BL…ビット線、SL…ソース線、SGS,SGD…選択ゲート線、ST1,ST2…選択トランジスタ、11…半導体層、12…BOX絶縁層、13…SOI層、13−1…n−型半導体領域13、13−2,13−3…p−型半導体領域、13−4,13−5…n型拡散領域、14…トンネル絶縁膜、15…浮遊ゲート電極、16…ゲート絶縁膜、17…制御ゲート電極、18…ゲート絶縁膜、19…ゲート電極、20…絶縁層、21…側壁絶縁膜、22…導電層、23…絶縁膜、24…コンタクト層、25…素子分離領域、26…層間絶縁層、30…絶縁層。
WL ... word line, BL ... bit line, SL ... source line, SGS, SGD ... selection gate line, ST1, ST2 ... selection transistor, 11 ... semiconductor layer, 12 ... BOX insulating layer, 13 ... SOI layer, 13-1 ... n −
Claims (11)
それぞれが第1の方向に延在しかつ複数のメモリセルが直列に接続されて構成され、前記複数のメモリセルのそれぞれは、前記第2の半導体層上にトンネル絶縁膜、電荷蓄積層、ゲート絶縁膜および制御ゲート電極が順に積層されて構成された複数のメモリセル列と、
前記第1の半導体層上で前記第1の絶縁層および前記第2の半導体層内に設けられ、かつ前記第1の半導体層と前記第2の半導体層とを電気的に接続する導電層と
を具備することを特徴とする不揮発性半導体記憶装置。 A substrate having a first semiconductor layer, a first insulating layer provided on the first semiconductor layer, and a second semiconductor layer provided on the first insulating layer;
Each of the plurality of memory cells extends in the first direction and is connected in series, and each of the plurality of memory cells includes a tunnel insulating film, a charge storage layer, a gate on the second semiconductor layer. A plurality of memory cell columns configured by sequentially laminating an insulating film and a control gate electrode; and
A conductive layer provided in the first insulating layer and the second semiconductor layer on the first semiconductor layer and electrically connecting the first semiconductor layer and the second semiconductor layer; A non-volatile semiconductor memory device comprising:
前記導電層は、前記第1の拡散領域と前記第2の拡散領域との間に設けられ、かつ前記第1および第2の拡散領域に接触しないことを特徴とする請求項1乃至6のいずれかに記載の不揮発性半導体記憶装置。 The first and second selection transistors include first and second diffusion regions provided in the second semiconductor layer and supplied with a potential,
7. The conductive layer according to claim 1, wherein the conductive layer is provided between the first diffusion region and the second diffusion region, and does not contact the first and second diffusion regions. A non-volatile semiconductor memory device according to claim 1.
前記複数の電荷蓄積層の間に形成された前記第2の半導体層および前記第1の絶縁層の一部をエッチングして、前記第2の半導体層および前記第1の絶縁層内に前記第1の半導体層の上面を露出する開口部を形成する工程と、
前記開口部内に前記第1の半導体層と前記第2の半導体層とを電気的に接続する導電層を形成する工程と、
前記複数の電荷蓄積層上に複数のゲート絶縁膜および複数の制御ゲート電極を順に形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 Sequentially forming a plurality of tunnel insulating films and a plurality of charge storage layers corresponding to a plurality of memory cells on a substrate in which the first semiconductor layer, the first insulating layer, and the second semiconductor layer are stacked;
A part of the second semiconductor layer and the first insulating layer formed between the plurality of charge storage layers is etched, and the second semiconductor layer and the first insulating layer are etched in the first semiconductor layer. Forming an opening exposing an upper surface of the semiconductor layer of 1;
Forming a conductive layer in the opening for electrically connecting the first semiconductor layer and the second semiconductor layer;
And a step of sequentially forming a plurality of gate insulating films and a plurality of control gate electrodes on the plurality of charge storage layers.
前記電荷蓄積層をマスクとして前記第2の半導体層をエッチングする工程と、
前記電荷蓄積層、前記トンネル絶縁膜および前記第2の半導体層の側面上に、側壁絶縁膜を形成する工程と、
前記側壁絶縁膜をマスクとして前記第1の絶縁層をエッチングする工程とを含むことを特徴とする請求項9又は10に記載の不揮発性半導体記憶装置の製造方法。 The step of forming the opening includes
Etching the second semiconductor layer using the charge storage layer as a mask;
Forming a sidewall insulating film on side surfaces of the charge storage layer, the tunnel insulating film, and the second semiconductor layer;
The method for manufacturing a nonvolatile semiconductor memory device according to claim 9, further comprising: etching the first insulating layer using the sidewall insulating film as a mask.
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