JP2007164755A - グラフィックスメモリハブ用の装置、システムおよび方法 - Google Patents

Abstract

【課題】メモリハブがグラフィックス処理装置にダイナミックランダムアクセスメモリ（ＤＲＡＭ）などランダムアクセスメモリへのアクセスを提供すること。
【解決手段】一実施態様において、メモリハブは２つ以上のメモリを集約することにより、メモリ帯域幅を効果的に増加することができる。別の実施態様において、メモリハブは、グラフィックス処理装置がメモリアクセスインターフェーシングオペレーションをメモリハブにオフロードすることを可能にする。
【選択図】 図２

Description

発明の分野

[0001]本発明は一般にメモリをグラフィックス処理装置に結合する技術に関する。より具体的には、本発明はグラフィックス処理システムにおいてメモリ帯域幅を増加する技術に関する。

発明の背景

[0002]図１は従来型のグラフィックス処理システム１００を示す。一部の従来型の構成要素は例示の目的で省略されている。グラフィックス処理装置（ＧＰＵ）１１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）バス１１５を介してＤＲＡＭ１２０に結合されたメモリコントローラ１１２を含む。ＤＲＡＭは特定のインターフェースプロトコルを有する。したがって、ＧＰＵ１１０はＤＲＡＭメモリと互換性のあるＤＲＡＭメモリバスインターフェース１２５を必要とする。

[0003]グラフィックス処理システム１００の１つの欠点は、メモリ帯域幅が望まれる帯域幅に満たない可能性があることである。総メモリ帯域幅は、ＧＰＵ１１０により同時に利用されることが可能なＤＲＡＭメモリ１２０の数に対応する。ＧＰＵ１１０に結合されることが可能なＤＲＡＭ１２０の数はいくつかの問題によって制限される。１つの問題はＧＰＵ１１０における入力／出力（Ｉ／Ｏ）インターフェースの総数が限られていることである。例えば、ボールグリッドアレイパッケージ機構では、メモリへアクセスできるように作られた各単位領域のボールの数が限られている。したがって、所与のＧＰＵチップ領域に対して、限られたボール数をＤＲＡＭメモリに対して機能するように割り当てることができる。

[0004]グラフィックス処理システム１００の別の欠点は、ＧＰＵ１１０はＤＲＡＭメモリの異なるバージョンと互換性のあるＤＲＡＭインターフェース１２５を有する必要があることである。例えば、ダブルデータレート（ＤＤＲ）メモリは、ＤＤＲおよびＤＤＲ２などいくつかの異なるプロトコルを有する。異なるＤＲＡＭメモリプトロコルと互換性のあるようにＧＰＵ１１０を設計することは、ＧＰＵ１１０の原価および複雑性を増加させる。

[0005]グラフィックス処理システム１００のさらに別の欠点は、潜在的な特許実施許諾義務に関する。多くのメモリプトロコルは標準設定団体（ｓｔａｎｄａｒｄ ｓｅｔｔｉｎｇ ｂｏｄｉｅｓ）により定められている。このような標準設定団体は、通常、その標準設定団体の参加者に対して、合理的かつ非差別的な（ＲＡＮＤ）根拠に基づきその標準を実施するために必要な基本特許のライセンスを求める。さらに、第三者もその標準を実施する目的で好ましい技術に関する特許を維持することができる。したがって、いくつかの異なるメモリプロトコルを支援するＧＰＵ１１０を設計することは、ＧＰＵ１１０の潜在的な特許実施許諾義務を増加させる。

[0006]前述の問題に照らして、本発明の装置、システムおよび方法が開発された。

発明の概要

[0007]グラフィックスシステムはメモリハブを含む。このメモリハブはＤＲＡＭメモリなど複数のメモリにアクセスする目的でグラフィックス処理装置によって利用される。メモリハブはメモリアクセス処理を行う。本発明のメモリハブの応用例は、グラフィッスクシステムのメモリ帯域幅を増加すること、グラフィックス処理装置からメモリアクセス処理をオフロードすること、および異なる型のメモリをグラフィックス処理装置と互換性のあるものにするための適応機能性を提供することとを含む。

[0008]本発明の一実施形態はメモリハブに関する。このメモリハブは少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）プロトコルを利用して複数のＤＲＡＭメモリにアクセスするように作動可能なＤＲＡＭインターフェースを有する。このメモリハブはグラフィックス処理装置にアクセスするためのハブインターフェースを含む。ハブインターフェースとＤＲＡＭインターフェースとの間の信号を橋渡しし、ハブインターフェースとＤＲＡＭインターフェースとの間の信号変換を行うためのロジック部が含まれる。このメモリハブは、グラフィックス処理装置がハブインターフェースを利用して２つ以上のＤＲＡＭにアクセスするように作動可能である。

[0009]本発明は、添付図面を参照する以下の詳細な説明から更に理解される。

[0013]図面中の複数の図を通して同じ参照符号は対応する部品を示す。

発明の詳細な説明

[0014]図２は本発明の一実施形態によるグラフィックスシステム２００を示す。グラフィックスシステム２００は、中央処理装置（ＣＰＵ）２０５、ＣＰＵ２０５をグラフィックス処理装置（ＧＰＵ）２２０に結合するインターフェース２１０（例えば、１つまたは複数のブリッジおよび関連バス）、ハブバス２４０を介してＧＰＵ２２０に結合されたメモリハブ２３０、およびメモリ入力／出力（Ｉ／Ｏ）バス２６０を介してメモリハブ２３０に結合されるランダムアクセスメモリ（ＲＡＭ）２５０を含む。

[0015]メモリハブ２３０はＧＰＵ２２０にアクセスするためのＧＰＵ接続部分２３３およびＲＡＭにアクセスするためのＲＡＭ接続部分２３９を含む。ハブロジック部２３５は、ＲＡＭ接続部分２３９とＧＰＵ接続部分２３３との間で、信号の橋渡しおよび必要な信号変換を行う。

[0016]メモリハブ２３０は様々な異なるＲＡＭアーキテクチャに利用できるように企画されている。しかし、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は一般に、以下の議論でＲＡＭメモリが例示的な実施形態においてＤＲＡＭとして説明されるようにグラフィックスシステムにおいて用いられている。グラフィックス技術分野では、グラフィックスシステム用メモリを実現するために用いられるいくつかの異なるＤＲＡＭプロトコルが存在することが良く知られている。したがって、メモリハブ２３０は、特にグラフィックスシステムに適した各種ＤＲＡＭを含めて１つまたは複数の異なるＤＲＡＭプロトコルを支援するために適用可能であることが理解される。例えば、ＤＲＡＭメモリ２５０は、シングルデータレート（ＳＤＲ）同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）であっても、またはＤＤＲメモリおよびＤＤＲ２メモリなどダブルデータレート（ＤＤＲ）ＳＤＲＡＭであってもよい。ＤＲＡＭメモリ２５０は、グラフィックスダブルデータレート（ＧＤＤＲ）型メモリなど、特にグラフィックスシステムに適した各種ＳＤＲＡＭを用いて実現することもできる。ＧＤＤＲ型メモリの例は、ＧＤＤＲ、ＧＤＤＲ２、ＧＤＤＲ３およびＧＤＤＲ４を含む。ＧＤＤＲメモリはさらに同期グラフィックランダムアクセスメモリ（ＳＧＲＡＭ）メモリ（例えば、ＧＤＤＲ ＳＧＲＡＭ、ＧＤＤＲ２ ＳＧＲＡＭ、ＧＤＤＲ３ ＳＧＲＡＭおよびＧＤＤＲ４ ＳＧＲＡＭ）であってもよい。しかし、本発明のメモリハブ２３０は、ＤＲＡＭ標準および前述以外の実施態様を支援できることが理解されよう。

[0017]メモリハブ２３０は、実施態様に応じて、単独でまたは組み合わせて、いくつかの異なる利点が存在する。集約態様において、メモリハブ２３０は、２つ以上のＤＲＡＭメモリ２５０を集約し、ＧＰＵ２２０のＩ／Ｏ接続（例えば、ボールグリッドアレイパッケージの物理ピンまたは物理ボール）の数ごとにメモリ帯域幅を増やすことができる。また、メモリハブ２３０は、ＧＰＵ２２０からメモリハブ２３０にＤＲＡＭメモリアクセスプロトコルをオフロードするためにも用いられ得る。適用態様では、ＧＰＵ２２０が複数の異なる型のＤＲＡＭメモリ２５０と互換性を持つようメモリハブ２３０が作動するように、メモリハブ２３０において十分なＤＲＡＭインターフェーシングが行われる。

[0018]一実施形態において、メモリハブバス２４０はデータパケット（「パケット化」バス）におけるバス通信データおよびメモリ要求などの高速バスである。例えば、高速Ｉ／Ｏバスは、パケットプロトコルがデータパケットとしてデータを送信および受信するのを支援するために、低電圧差動信号技術およびインターフェース論理を用いて実現することができる。一実施形態において、ＧＰＵ２２０はハブインターフェース２２７およびハブＩ／Ｏモジュール２２９を含み、メモリハブ２３０はハブＩ／Ｏモジュール２３１およびハブインターフェース２３２を含む。例えば、ハブＩ／Ｏモジュール２３１および２２９は、Ｉ／Ｏバスを支援するためのハードウェアおよび関連するＩ／Ｏピンを含んでもよく、一方、ハブインターフェース２３２および２２７は、バスプロトコルを支援するためにインターフェース論理を含んでもよい。しかし、Ｉ／Ｏハードウェアの機能性とインターフェース論理機能性とを組み合わせて１つのハブインターフェース２２７および２３２にできることが理解されよう。

[0019]一実施例として、メモリハブバス２４０は、高速差動バスなど固有バス技術を用いて実現してもよい。あるいは、周辺コンポーネント相互接続エクスプレス（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）（ＰＣＩ−Ｅ）バス標準仕様など、高速バス標準を用いてもよい。ペリフェラルコンポーネントインターコネクトスペシャルインタラストグループ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ）（ＰＣＩ−ＳＩＧ）は「ＰＣＩ−Ｅ基本仕様」を発表しており、その内容を本明細書に援用する。高速ハブバス２４０を用いることの利点は、ピンカウントの削減が可能になることである。従来型のＤＲＡＭメモリ２５０は、パケット化されていない比較的速度の遅いＩ／Ｏバス２６０を利用している。したがって、１つの高速ハブバス２４０を用いて、メモリアクセス専用の比較的少数のＧＰＵ Ｉ／Ｏピンまたはボールを用いるいくつかの従来型のＤＲＡＭメモリ２５０にアクセスすることが可能である（図２には図示せず）。これにより、ＧＰＵ２２０のメモリアクセス専用の所与のＩ／Ｏピンまたはボールの数に対して総メモリ帯域幅を増やすことができる。また言い換えれば、所与のメモリ帯域幅に対してＧＰＵ２２０に求められるボール／ピンの数が削減される。ＧＰＵ２２０のＩ／Ｏピンカウントまたはボールカウントの削減は、ＤＲＡＭ Ｉ／Ｏバス２６０とハブバス２４０のバス速度の割合に対応する。説明のための実施例として、ハブバス２４０が従来型のＤＲＡＭ Ｉ／Ｏバスより（１ピン／ボールあたり）およそ２倍の転送速度を提供する場合、ハブバス２４０の使用はＤＲＡＭメモリにアクセスするために必要なＧＰＵ２２０のピンカウントを２分の１に減らす。しかし、メモリハブ２３０は拡張（ただし１ピンあたり低速の）ハブバス２４０を備えたＧＰＵ２２０を高速の差動メモリ（図示せず）に結合する目的でも利用できるように企画されている。

[0020]ＧＰＵ２２０はグラフィックスパイプライン２２２を含む。グラフィックスパイプライン２２２の１段階は、ラスター演算（ＲＯＰ）段階２２４など、ＤＲＡＭメモリ２５０からデータへのアクセスが必要である。ＧＰＵ２２０は、ＲＯＰ段階２２４など、グラフィックスクライアントに代ってメモリ読み出し要求およびメモリ書き込み要求を出すメモリコントローラ２２６を含む。メモリコントローラはハブインターフェース２２８に結合される。ハブインターフェース２２８はハブバス２４０を利用して、メモリ読み出し要求／書き込み要求をＤＲＡＭ２５０に送り、送り返されたデータを受け取る。

[0021]メモリハブ２３０はＩ／Ｏバス２６０を介してＤＲＡＭ２５０で入力／出力操作を支援するためのＤＲＡＭ Ｉ／Ｏモジュール２３８を含む。メモリ技術分野において良く知られているように、ＳＤＲＡＭに関しては低電圧トランジスタトランジスタ論理（ｌｏｗ ｖｏｌｔａｇｅ ｔｒａｎｓｉｓｔｏｒ ｔｏ ｔｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ）（ＬＶＴＴＬ）およびＤＤＲメモリに関しては低電圧差動信号を支援する、スタブシリーズ終端論理（ｓｔｕｂ ｓｅｒｉｅｓ ｔｅｒｍｉｎａｔｅｄ ｌｏｇｉｃ）（ＳＳＴＬ）など、それぞれの型のＤＲＡＭメモリは通常それぞれ特定の信号プロトコルおよびバス終端を備えている。ＤＲＡＭインターフェース２３６は、ＤＲＡＭメモリアクセスインターフェース処理を支援する。ＤＲＡＭインターフェース２３６によって支援され得る例示的なＤＲＡＭメモリアクセスインターフェース処理は以下を含む。すなわち、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）初期化シーケンス、モードレジスタコマンドシーケンス、クロックの立ち上がりおよび立ち下がりにおいてデータをダイナミックランダムアクセスメモリに送信するための支援、クロックの立ち下がりにおいてダイナミックランダムアクセスメモリにデータマスクを供給するための支援、ならびに読み出しコマンド、書き込みコマンド、再生コマンド、バンク／行コマンドおよびプレチャージコマンド（ｐｒｅ−ｃｈａｒｇｅ ｃｏｍｍａｎｄ）などＤＲＡＭセル内容の格納および読出用ＤＲＡＭプロトコルである。より一般的には、ＤＲＡＭメモリインターフェース２３６を用いて、ＳＤＲ ＳＤＲＡＭメモリ、ＧＤＤＲ ＳＧＲＡＭメモリ、ＤＤＲメモリ（すなわち、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌｓ）が奨励するＤＤＲ標準およびＤＤＲ２標準）、またはその他の既述のＤＲＡＭ標準のいずれかにより求められるメモリ標準によって義務づけられたＤＲＡＭインターフェース処理をオフロードすることができる。

[0022]メモリハブ２３０は、ハブインターフェース２３２とＤＲＡＭインターフェース２３６との間の信号橋渡しおよび必要な変換を支援するためのロジック部２３５も含む。これは例えば、いくつかのＤＲＡＭメモリを集約的に支援し、ＤＲＡＭインターフェース２３６のプロトコルとハブインターフェース２３２のプロトコルとの差異を補うために必要な変換を行うための論理を含んでもよい。

[0023]メモリハブ２３０は、あらかじめ選択された待ち時間割当量の範囲内で総メモリ待ち時間を増やすように設計されることが好ましい。例えば、従来型のＤＲＡＭメモリは通常２０クロックサイクル程度の待ち時間を有することが可能である。メモリハブ２３０は従来型のＤＲＡＭメモリ待ち時間にわずかな追加的クロックサイクル待ち時間を加えるよう設計してもよい。グラフィックスデータの並列処理を行うＧＰＵ２２０において、メモリ待ち時間をわずかに増やすことは通常、総合的性能を著しく低下することにならない。その理由は、一つには、高性能ＧＰＵ２２０はグラフィックスフレームを処理するために行われる作業を振り分ける数百または数千の並列処理スレッドを有することが可能なためである。そのため、メモリ待ち時間のわずかな増加は超並列ＧＰＵアーキテクチャにおける性能を著しく低下させない。対照的に、少数の処理スレッド（例えば、１つのスレッド）を有するＣＰＵ２０５の性能は、処理が行われていない場合にアイドルクロックサイクルを防ぐうえでわずかな待ち時間に大いに依存する。

[0024]図３は、ＲＯＰ段階２２４がメモリハブ３３０に含まれるメモリハブ３３０の一実施形態を示している。ＲＯＰ段階２２４を物理メモリに近接して配置することにより、待ち時間に影響されやすいＲＯＰ処理に性能優位性を与えることができる。さらに、ＲＯＰ段階２２４を物理メモリに近接して配置することは、超並列でないＧＰＵにとって有効である可能性がある。したがって、待ち時間が短いメモリハブを設計する別の方法として、ＲＯＰ段階２２４の機能性の一部または全部をメモリハブ３３０に移してもよい。

[0025]本発明の一応用例はグラフィックス処理装置２２０のメモリ帯域幅を増やすことである。メモリハブ２３０は、定数のＧＰＵ Ｉ／Ｏ接続（例えば、ボールグリッドアレイパッケージにおけるＧＰＵのボール）を用いてＧＰＵ２２０に結合されることが可能なメモリの数を増やすことを可能にする。本発明の別の応用例は適応機能を提供することである。メモリハブ２３０がＧＰＵ２２０をいくつかの異なる型のメモリと互換性を持たせるように、該メモリハブ２３０を設計することが可能である。本発明のさらに別の応用例は、１つまたは複数のメモリアクセスプロトコルをメモリハブ２３０にオフロードすることである。メモリアクセスプロトコルは標準規定団体によって設定された合理的かつ非差別的な（ＲＡＮＤ）実施許可規定を条件としてもよい。メモリハブ２３０にメモリアクセスプロトコルの機能性を置くことで、メモリアクセスプロトコルに関する実施許可は高価なＧＰＵ２２０範囲内ではなく比較的低価格なメモリハブ２３０の義務となる。さらに、異なる型のメモリを用いて生産されるグラフィックスシステム２００について特定の実施許可を必要とする装置の数を最低限に抑えるために、メモリハブ２３０の異なるバージョンを構築してもよい。例えば、メモリハブ２３０の１つのバージョンはＤＤＲ２を支援してもよく、別のバージョンはＧＤＤＲ ＳＧＲＡＭを支援してもよい。メモリハブ２３０は、例えば、取得しなければならない実施許可の数を最低限に抑える目的、実施許可が必要な装置の数を最低限に抑える目的、または使用権料が算出される基になる装置の価格を最低限に抑える目的で設計することができる。

[0026]先の記述は、説明目的で、本発明の十分な理解をもたらすことを目的として特定の専門語を用いている。しかし、本発明を実行するために特定の詳細は必要でないことは当業者には明らかであろう。したがって、本発明の特定の実施形態に関する先の記述は例示および説明目的で提示されている。これらの記述は、網羅的であること、または開示された厳密な形態に本発明を制限することを意図するものではない。明らかに、前述の教示に照らして、多くの変更形態および改変形態が可能である。これらの実施形態は本発明の原則およびその実用化を最も良く説明するために選択および記述されたものであり、それにより、他の当業者が企画された特別な使用にふさわしい多様な変更を用いて本発明および様々な実施形態を最も良く利用することを可能にする。前述の特許請求の範囲およびその均等物は本発明の範囲を定義することを意図している。

ランダムアクセスメモリに直結された先行技術のグラフィックス処理装置のブロック図である。 本発明の一実施形態によるメモリハブを含むグラフィックスシステムのブロック図である。 本発明の一実施形態によるラスター演算モジュールを含むメモリハブのブロック図である。

符号の説明

１００ グラフィックス処理システム
１１０ グラフィックス処置装置（ＧＰＵ）
１１２ メモリコントローラ
１１５ ダイナミックランダムアクセスメモリ（ＤＲＡＭ）バス
１２０ ＤＲＡＭ
１２５ ＤＲＡＭメモリバスインターフェース
２００ グラフィックスシステム
２０５ 中央処理装置（ＣＰＵ）
２１０ インターフェース
２２０ グラフィックス処理装置（ＧＰＵ）
２２２ グラフィックスパイプライン
２２４ ＲＯＰ段階
２２６ メモリコントローラ
２２７ ハブインターフェース
２２８ ハブインターフェース
２２９ ハブＩ／Ｏモジュール
２３０ メモリハブ
２３１ ハブＩ／Ｏモジュール
２３２ ハブインターフェース
２３３ ＧＰＵ接続部分
２３５ ハブロジック部
２３６ ＤＲＡＭインターフェース
２３８ ＤＲＡＭ Ｉ／Ｏモジュール
２３９ ＲＡＭ接続部分
２４０ メモリハブバス
２５０ ランダムアクセスメモリ（ＲＡＭ）
２６０ メモリ入力／出力（Ｉ／Ｏ）バス
３３０ メモリハブ

Claims (20)

1. グラフィックスシステム用のメモリハブであって、
   少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）プロトコルを利用して複数のＤＲＡＭメモリにアクセスするように作動するＤＲＡＭインターフェースと、
   ハブインターフェースと、
   前記ハブインターフェースと前記ＤＲＡＭインターフェースとの間の信号を橋渡しし、前記ハブインターフェースと前記ＤＲＡＭインターフェースとの間の信号の変換を行うためのロジック部と、を備え、
   グラフィックス処理装置が前記ハブインターフェースを利用して２つ以上のＤＲＡＭにアクセスするように作動可能なメモリハブ。
2. 前記ハブインターフェースは、複数の前記ＤＲＡＭ Ｉ／Ｏバスインターフェースのうちの２つ以上に対応する帯域幅を有するハブバスを支援する、請求項１に記載のメモリハブ。
3. 前記ハブバスは、前記ＤＲＡＭ Ｉ／Ｏバスインターフェースのうちの２つより大きなデータレートを有する高速バスである、請求項２に記載のメモリハブ。
4. 前記少なくとも１つのＤＲＡＭメモリアクセスインターフェーシングオペレーションが、前記グラフィックス処置装置から前記メモリハブにオフロードされる、請求項１に記載のメモリハブ。
5. ＤＲＡＭ初期化シーケンスが前記メモリハブにオフロードされる、請求項４に記載のメモリハブ。
6. モードレジスタコマンドシーケンスが前記メモリハブにオフロードされる、請求項４に記載のメモリハブ。
7. 前記ＤＲＡＭインターフェースがクロックの立ち上がりおよび立ち下がりにおいてデータをＤＲＡＭに送信することを支援する、請求項４に記載のメモリハブ。
8. 前記ＤＲＡＭインターフェースがクロックの立ち下りにおいてデータマスクをダイナミックランダムアクセスメモリに供給することを支援する、請求項４に記載のメモリハブ。
9. ＤＲＡＭセル内容の格納および読出のためのＤＲＡＭプロトコルが前記メモリハブにオフロードされる、請求項４に記載のメモリハブ。
10. 前記ＤＲＡＭプロトコルが、読み出しコマンド、書き込みコマンド、再生コマンド、バンク／行コマンドおよびプレチャージコマンドからなる群から選択される少なくとも１つのメモリを含む、請求項９に記載のメモリハブ。
11. 前記ＤＲＡＭコネクションモジュールが、ＳＤＲ ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＧＤＤＲ ＳＧＲＡＭ、ＧＤＤＲ２ ＳＧＲＡＭ、ＧＤＤＲ３ ＳＧＲＡＭおよびＧＤＤＲ４ ＳＧＲＡＭからなる群から選択される少なくとも１つのＤＲＡＭプロトコルを支援する、請求項１に記載のメモリハブ。
12. 前記メモリハブがさらに前記ＧＰＵに代って少なくとも１つのラスター演算を行うためのラスター演算モジュールを備える、請求項１に記載のメモリハブ。
13. 前記ハブバスインターフェースがパケット化バスプロトコルを利用し、前記ＤＲＡＭ Ｉ／Ｏバスインターフェースがパケット化されていないプロトコルを利用する、請求項１に記載のメモリハブ。
14. メモリコントローラと、入力／出力（Ｉ／Ｏ）バスを介してメモリハブにアクセスするためのメモリハブインターフェースとを有するグラフィックス処理装置（ＧＰＵ）を備え、
    前記ＧＰＵが前記メモリハブを介して複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ）にアクセスするように作動可能であるグラフィックス処理システム。
15. 前記ＧＰＵがＤＲＡＭインターフェースを前記メモリハブにオフロードする、請求項１４に記載のグラフィックス処理システム。
16. 前記ＧＰＵが少なくとも１つのＤＲＡＭメモリアクセスプロトコルを前記メモリハブにオフロードする、請求項１４に記載のグラフィックス処理システム。
17. 前記ＧＰＵがメモリ帯域幅を増やすために前記メモリハブを利用して２つ以上のＤＲＡＭを集約するように作動可能である、請求項１４に記載のグラフィックス処理システム。
18. 前記Ｉ／Ｏバスがパケット化高速バスである、請求項１４に記載のグラフィックス処理システム。
19. 前記Ｉ／Ｏバスが周辺コンポーネント相互接続エクスプレス（ＰＣＩ−Ｅ）バスである、請求項１８に記載のグラフィックス処理システム。
20. メモリコントローラおよび第１のメモリハブインターフェースを含むグラフィックス処理装置（ＧＰＵ）と、メモリハブとを備え、
    前記メモリハブは、
    少なくとも１つのＤＲＡＭプロトコルを利用して複数のＤＲＡＭメモリにアクセスするように作動可能なダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、
    第２のメモリハブインターフェースと、
    前記第２のメモリハブインターフェースと前記ＤＲＡＭインターフェースとの間の信号を橋渡しし、前記第２のメモリハブインターフェースと前記ＤＲＡＭインターフェースとの間の信号の変換を行うためのロジック部とを具備しており、
    前記ＧＰＵは、前記第１のメモリハブインターフェースと前記第２のメモリハブインターフェースを結合する入力／出力バスを介して前記メモリハブに通信可能に接続され、
    前記ＧＰＵは、前記メモリハブを介して複数のＤＲＡＭメモリにアクセスし、少なくとも１つのＤＲＡＭインターフェーシングオペレーションを前記メモリハブにオフロードする、グラフィックスシステム。

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