JP2007158339A - 集積回路メモリ装置のゲート構造物、ゲート構造物の製造方法、及びメモリセル - Google Patents

Abstract

【課題】集積回路メモリ装置のゲート構造物の製造方法を提供する。
【解決手段】集積回路基板上に７以下の誘電率を有する第１の誘電膜を形成する段階と、周期律表の第４族に属し、第１の誘電膜内で０．５ｃｍ^２／ｓ未満の熱拡散率を有する所定の元素のイオンを第１の誘電膜に注入して電荷保存領域を、当該電荷保存領域下部のトンネル誘電膜とともに形成する段階と、第１の誘電膜上に、金属酸化物を含む第２の誘電膜を形成する段階と、第１の誘電膜及び第２の誘電膜を含む基板を熱処理して、電荷保存領域内に離散的な複数の電荷保存ナノクリスタルを形成する段階と、第２の誘電膜上にゲート電極膜を形成する段階と、を含む。
【選択図】図１６

Description

本発明は、集積回路メモリ装置のゲート構造物、ゲート構造物の製造方法、及びメモリセルに関する。

近年増加している携帯用電子機器及びそれを含むシステムは超高速にプログラムされるため、低電力、高集積度の不揮発性メモリの必要性が増大している。近年、開発されているメモリの一つは、フラッシュＥＥＰＲＯＭ（Ｆｌａｓｈ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）である。フラッシュＥＥＰＲＯＭは、多数の携帯用電子機器、例えば、パソコン、携帯電話機、携帯用コンピュータ、音声録音機のような電子機器だけではなく、より大きな電子システム、例えば、自動車、飛行機、産業制御システムのような分野でも使用されている。

フラッシュＥＥＰＲＯＭ装置は、通常、半導体基板のような集積回路基板上に形成される。一般に、基板表面の一部にドーピングされたソース領域とドレーン領域との間にチャネル領域が形成される。トンネルシリコン酸化誘電膜はチャネル領域とソース及びドレーン領域との間である基板表面上に形成される。フローティングゲート膜、誘電膜、及びコントロールゲート膜を備えるトランジスタである積層されたゲート構造物が、チャネル領域上のトンネルシリコン酸化誘電膜上に形成される。一般に、ソース及びドレーン領域は、積層されたゲート構造物の一側周縁とオーバーラップされてそれぞれ形成される。このような装置は、例えば、図１に示すように、熱電子注入によってプログラムされ、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって消去されることができる。

シリコン（Ｓｉ）ナノクリスタルフラッシュＥＥＰＲＯＭ装置は、シリコンナノクリスタル内に電子を直接的にトンネリングして蓄積するので、低電力で高速（数百ナノ秒）にプログラムできるものとして提案されている。ナノクリスタル電荷保存サイトを用いることによって、電気的に絶縁（分離）されて、例えば、図１４に示すように、ゲート酸化膜内の局部的な欠陥（ディテクト）による電荷漏洩が減少されることができる。これは、図２に示されている連続的なフローティングゲート漏洩経路と対比されることができる。

また、ゲルマニウム（Ｇｅ）ナノクリスタルフラッシュＥＥＰＲＯＭ装置は、低電力で高速にプログラムできるものとして提案されている。このような装置は、ゲルマニウム原子をシリコン基板内に注入させることによって製造できる。しかしながら、ゲルマニウム注入工程は、ゲルマニウムがシリコントンネル酸化膜界面領域に位置され、トラップサイトを形成することによって装置の性能を低下させる。このようなトラップサイトの存在は、結果的にトンネル酸化膜の厚さの低限界点を決定する。なぜならば、欠陥で誘導された漏洩電流は、非常に薄いトンネル酸化膜内でデータ情報性能を劣化させることがあるからである。

また、トンネル酸化膜／Ｇｅがドーピングされた酸化膜／キャッピング膜構造物を備えるナノクリスタル電荷トラップ三重膜構造物が提案されている。このような構造物は、キャパシタンス−電圧（ＣＶ）カーブのメモリヒステリシス特性が劣り、製造工程の複雑性、漏洩電流、及びイオンが外部へ拡散されるなどの多くの問題がある。このような工程の複雑性は、電子トラップを形成する点において難点を含み、過度に薄いトンネル酸化膜をもたらす。
特開２００５−２０３４４１号公報

本発明が解決しようとする技術的課題は、信頼性が向上した集積回路メモリ装置のゲート構造物の製造方法を提供することである。

本発明が解決しようとする他の技術的課題は、信頼性が向上した集積回路メモリ装置のゲート構造物及びメモリセルを提供することである。

なお、本発明の技術的課題は以上で言及した技術的課題に制限されず、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解されることができる。

上記技術的課題を達成するための本発明の一実施形態による集積回路メモリ装置のゲート構造物の製造方法は、集積回路基板上に７以下の誘電率を有する第１の誘電膜を形成する段階と、周期律表の第４族に属し、前記第１の誘電膜内で０．５ｃｍ^２／ｓ未満の熱拡散率を有する所定の元素のイオンを前記第１の誘電膜に注入して、電荷保存領域を、当該電荷保存領域下部のトンネル誘電膜とともに形成する段階と、第１の誘電膜上に、金属酸化物を含む第２の誘電膜を形成する段階と、前記第１の誘電膜及び前記第２の誘電膜を含む前記基板を熱処理して、前記電荷保存領域内に離散的な複数の電荷保存ナノクリスタルを形成する段階と、前記第２の誘電膜上にゲート電極層を形成する段階と、を含む。

上記技術的課題を達成するための本発明の他の実施形態による集積回路メモリ装置のゲート構造物の製造方法は、集積回路基板上にシリコン酸化膜を形成する段階と、７０００ｅＶよりも大きいイオン注入エネルギーで、かつ１×１０^１４ｉｏｎｓ／ｃｍ^２〜２×１０^１６ｉｏｎｓ／ｃｍ^２のイオン投射ドーズ量で前記第１の誘電膜にゲルマニウムイオンを注入して第１の誘電膜内に電荷保存領域を形成するとともに、当該電荷保存領域の下部に６ｎｍ以下のトンネル誘電膜を形成し、前記電荷保存領域の上部にキャッピング誘電膜を形成する段階と、前記第１の誘電膜上に、金属酸化物を含む第２の誘電膜を１０ｎｍ未満の厚さに形成する段階と、前記第１の誘電膜及び前記第２の誘電膜を含む前記基板を、７００℃〜９００℃で５分間〜３０分間急速熱的アニーリングして、前記電荷保存領域内に複数の離散的な電荷保存ナノクリスタルを形成する段階と、前記第２の誘電膜上にゲート電極膜を形成する段階と、を含む。

上記他の技術的課題を達成するための本発明の一実施形態による集積回路装置のゲート構造物は、集積回路基板と、前記基板上に形成され、７以下の誘電率を有し、前記基板上のトンネル誘電膜と、周期律表の第４族に属し、０．５ｃｍ^２／ｓ未満の熱拡散率を有する所定の元素からなる離散的な複数のナノクリスタルを含む前記トンネル誘電膜上の電荷保存膜と、を含む第１の誘電膜と、前記第１の誘電膜上に金属酸化物より形成され、１０ｎｍ未満の厚さを有する第２の誘電膜と、前記第２の誘電膜上に形成されるゲート電極膜と、を含む。

上記さらに他の技術的課題を達成するための本発明の一実施形態によるメモリセルは、上記ゲート構造物と、前記基板上のゲート誘電膜上に形成されるコモンゲートと、を含むメモリセルであって、前記第１の誘電膜は、コモンゲートの側壁及び当該コモンゲートの各側壁に隣接した前記基板のチャネル領域の一部上に沿って拡張されており、前記メモリセルは、前記コモンゲートの各側壁に隣接して前記チャネル領域の一部上に拡張されている前記第２の誘電膜の上部に形成される側壁ゲートをさらに含む。

上記さらに他の技術的課題を達成するための本発明の他の実施形態によるメモリセルは、上記ゲート構造物と、前記基板内のソース及びドレーン領域との間に拡張され、リセス領域及び当該リセス領域に隣接する段差領域を含むチャネル領域と、を含み、前記第１の誘電膜は、前記リセス領域及び前記段差領域を含む前記チャネル領域に沿って拡張している。

その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

本発明の集積回路メモリ装置のゲート構造物及びその製造方法、ならびにメモリセルによれば、以下に示す効果が得られる。

第１に、２回の誘電膜形成工程、１回のイオン注入工程、及び１回のアニーリング工程によって、トンネル誘電膜、ナノクリスタル、ブロッキング及びカップリング膜を同時に形成することができるため工程が単純である。

第２に、ブロッキング及びカップリングキャッピング膜の一部をなし、電荷保存ナノクリスタル形成用イオンが注入された誘電膜より膜質が密なキャッピング膜をアニーリング前に形成した後、アニーリングを実施することによって注入されたイオンの外部拡散を効果的に遮断して、安定的なナノクリスタルを形成すると同時に、イオンが注入された誘電膜の損傷を効果的に回復させることができる。

第３に、ナノクリスタルを電荷保存サイトとして使用することにより、電荷の漏洩を顕著に減少させることができる。

第４に、ナノクリスタルで実現されることによって、低電力かつ高速動作が可能な集積回路メモリ装置を実現することができる。

本発明の利点及び特徴、ならびにそれらを達成する方法は、添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。

素子又は層が他の素子又は層“上（ｏｎ）”、“接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ”又は“カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）”と称されることは、他の素子の真上に、他の素子と直接連結又はカップリングされた場合、又は中間に他の層又は他の素子を介在した場合を全て含む。反面、素子が“直上（ｄｉｒｅｃｔｌｙ ｏｎ）”又は“直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）”又は“直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）”と称されることは、中間に他の素子又は層を介在しないことを示す。“及び／又は”は、言及されたアイテムのそれぞれ及び一つ以上の全ての組合せを含む。

第１、第２などが多様な素子、構成要素、領域、配線、層、及び／又はセクションを叙述するために使用されるが、これら素子、構成要素、領域、配線、層、及び／又はセクションはこれら用語によって制限されないものは勿論である。これら用語は単に一つの素子、構成要素、領域、配線、層、又はセクションを他の素子、構成要素、領域、配線、層、又はセクションと区別するために使用するものである。従って、以下で言及される第１の素子、第１の構成要素、第１の領域、第１の配線、第１の層、又は第１のセクションは本発明の技術的思想内で、第２の素子、第２の構成要素、第２の領域、第２の配線、第２の層、又は第２のセクションであってもよいものは勿論である。

空間的に相対的な用語である“下（ｂｅｌｏｗ）”、“下方（ｂｅｎｅａｔｈ）”、“下部（ｌｏｗｅｒ）”、“上（ａｂｏｖｅ）”、“上部（ｕｐｐｅｒ）”などは図面に示すように一つの素子又は構成要素と他の素子又は構成要素との相関関係を容易に記述するため使用できる。空間的に相対的な用語は、図面に示す方向に加えて使用時又は動作時素子の互いに異なる方向を含む用語で理解されなければならない。例えば、図面に示す素子を覆す場合、他の素子の“下（ｂｅｌｏｗ）又は下方（ｂｅｎｅａｔｈ）”に記述された素子は他の素子の“上（ａｂｏｖｅ）”に置かれることができる。従って、例示的な用語である“下（ｂｅｌｏｗ）又は下方（ｂｅｎｅａｔｈ）”は下と上の方向を全て含むことができる。素子は、他の方向にも配向でき、これにより空間的に相対的な用語は配向によって解釈できる。

本明細書で使用された用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数型は文句で特別に言及しない限り、複数型も含む。明細書で使用される“含む（ｃｏｍｐｒｉｓｅｓ、ｃｏｍｐｒｉｓｉｎｇ）”は、言及された構成要素、段階、動作、及び／又は素子は、一つ以上の他の構成要素、段階、動作、及び／又は素子の存在又は追加を排除しない。

本明細書で記述する実施形態は、本発明の理想的な概略図である断面図を参照して説明されるものである。従って、製造技術及び／又は許容誤差などによって例示図の形態が変形できる。従って、本発明の実施形態は示されている特定形態で制限されるものではなく、製造工程によって生成される形態の変化も含むものである。例えば、直角に示されているエッチング領域はラウンドされるか、或いは所定曲率を有する形態でありうる。従って、図面で例示された領域は概略的な属性を有し、図面で例示された領域の様子は素子の領域の特定形態を例示するものであり、発明の範疇を制限するためのものではない。

他の定義がなければ、本発明で使用される全ての用語（技術及び科学的用語を含む。）は当業者に共通に理解できる意味として使用できるものである。また一般に使用される辞書に定義されている用語は明白に特別に定義されていない限り理想的に又は過度に解釈されない。

図３Ａ〜図３Ｄは、本発明の一実施形態によるフラッシュメモリ装置のゲート構造物の製造方法を説明するための図面である。

図３Ａ〜図３Ｄを参照すれば、本発明の一実施形態のゲート構造物は、基板内にチャネル領域を画定するソース及びドレーン領域を有するフラッシュメモリ装置に利用されるように提供される。チャネル領域上に第１の誘電膜１１０が形成され、チャネル領域及び第１の誘電膜１１０上に第２の誘電膜１２０が形成される。第２の誘電膜１２０は、５ｅＶ以上のエネルギーバンドギャップを備え、第１の誘電膜１１０よりもさらに薄い厚さを有する。複数の電荷保存ナノクリスタルが第１の誘電膜１１０内に埋設され（ｅｍｂｅｄｄｅｄ）、コントロールゲートが第２の誘電膜１２０上に形成されて、フローティングゲート構造物を提供する。電荷保存ナノクリスタルが埋設された後のナノクリスタルの下部に対応する第１の誘電膜１１０の下部はトンネル誘電膜をなすことができる。一方、ナノクリスタル上部の第１の誘電膜１１０の一部（キャッピング誘電膜）及び第２の誘電膜１２０は、離散的な（ｄｉｓｃｒｅｔｅ）複数の電荷保存ナノクリスタルを含む電荷保存膜をキャッピング及びカップリングするブロッキング膜をなすことができる。なお、第１及び第２の誘電膜１１０，１２０のエネルギーバンドギャップが５ｅＶを超過してこそ、後述するプログラム動作時にトンネル誘電膜を通過した電子がコントロールゲート側にトンネルされることを効果的に遮蔽（ブロッキング）することができる。

図１６のフローチャート及び図３Ａを参照すれば、図３Ａに示される第１の誘電膜１１０が集積回路基板１００上に形成される処理は、図１６のブロック１６００に示す低誘電膜製造処理で説明される。第１の誘電膜１１０は、約５ｅＶ以上のエネルギーバンドギャップを備えるシリコン酸化膜でありうる。第１の誘電膜１１０の厚さは、１７ｎｍ未満であることができるが、他の実施形態では、第１の誘電膜１１０内に単一層のナノクリスタル膜を形成するために、約１５ｎｍ未満でありうる。また、本実施の形態における第１の誘電膜１１０は、７以下の誘電率を有する。

本発明の一実施形態において、図３Ｂに示されている第１の誘電膜１１０にイオンを注入する処理は、図１６のブロック１６１０で説明される。図３Ｂに示すように、周期律表の第４族の元素であり、注入時の熱拡散率が０．５ｃｍ^２／ｓ（０．５ｃｍ^２／秒）未満である所定のイオン１１２を第１の誘電膜１１０に注入して電荷保存領域を形成する。電荷保存領域の下部には、トンネル誘電膜が形成される。例えば、図３Ｂに示すように、第４族元素のイオン１１２は、ゲルマニウム（Ｇｅ）でありうる。

表１には、多様な実施形態についての誘電膜に注入するゲルマニウム及びシリコンイオンの間の多様な特性が示されている。表１を参照すれば、ゲルマニウムの誘電率（ｋ）はシリコンの誘電率よりも大きく、ゲルマニウムのエネルギーバンドギャップはシリコンのエネルギーバンドギャップよりも小さいので、電荷保存膜及びこのような膜を含むゲートを低電力で駆動することを可能にする。表１をさらに詳細に参照すれば、ゲルマニウムイオンのナノクリスタル形成温度が相対的に低く、熱拡散率も小さいため、低い拡散変動性でナノクリスタルを所望の深さ位置に容易に形成することができる。また、ゲルマニウムをアニーリングする急速熱処理工程（ＲＴＰ）を低温で進行することができ、イオン注入後熱処理としてナノクリスタル単一層を容易に形成することができる。その結果、ナノクリスタル構造は、垂直又は水平方向に拡散されることがほとんどなく、容易に埋設されることができる。熱処理工程において、ゲルマニウムはシリコンよりもイオンが外部に拡散されることを容易に防止されることができる。結果として、隣接したナノクリスタル間の反応が殆ど起こらない、単一層でのナノクリスタル粒子の大きさがより均一に形成されることができる。さらに、ゲルマニウムの移動度はシリコンの移動度よりも大きいので、上述したように、ゲルマニウムイオンで注入されたゲート構造物を含む装置は、シリコンで注入された装置よりも高速に動作することができる。

図１６のブロック１６１０におけるイオン注入条件は、所定の平均注入深さ及びイオン注入膜のデルタ投射範囲（ｄｅｌｔａ ｐｒｏｊｅｃｔｉｏｎ ｒａｎｇｅ）によって決定される。さらに詳細には、所定のイオン注入エネルギー及びイオン注入ドーズ量は、例えば、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ Ｉｎ Ｍａｔｔｅｒ）シミュレーションコードを使用して決定できる。

本発明の一実施形態において、７ｎｍ以下のデルタ投射範囲が所定の平均注入深さに対して提供される。７ｎｍ以下のデルタイオン投射範囲が要求される理由は、最終構造物から第１の絶縁膜１１０内に埋設されているナノクリスタル下部のトラップ誘電膜１３５の厚さを可能な限り６ｎｍ以下に薄くするためである。より具体的には、デルタイオン投射範囲を７ｎｍ以下にすれば、離散的なナノクリスタル膜（１３５＿ＮＣ）下部のトンネル誘電膜（図５参照）の厚さを６ｎｍ以下にできる。本発明の他の実施形態では、所定の平均注入深さで、かつ約８０Å〜１２０Å（８ｎｍ〜１２ｎｍ）のデルタ投射範囲でイオンが注入される（ブロック１６１０）。なお、後述する急速熱的アニーリング時にナノクリスタル形成用イオンが一部拡散されるため、電荷保存ナノクリスタル（１３０＿ＮＣ）は、基板１００の表面から約６ｎｍ以下の距離だけ離隔されて埋設される。言い換えれば、トンネル絶縁膜１３５の厚さは６ｎｍ以下となる。

本発明の一実施形態で、第１の誘電膜１１０の厚さは、１７ｎｍ未満である。図１６のブロック１６１０において、イオン注入処理は、イオン注入エネルギーが７０００ｅＶよりも大きく、３００００ｅＶ以下であり、イオン投射ドーズ量が約１×１０^１４ｉｏｎｓ／ｃｍ^２〜２×１０^１６ｉｏｎｓ／ｃｍ^２で実施される。なお、上述したとおり、第１の誘電膜１１０の厚さは可能な限り薄く、例えば、１７ｎｍ以下、好ましくは、１５ｎｍ未満に形成することがナノクリスタル単一層を形成するのにより有利である。

図１６及び図３Ｃを参照すれば、第２の誘電膜（キャッピング膜）１２０が、第１の誘電膜１１０上に形成される（ブロック１６２０）。さらに詳細に説明すれば、本実施形態における第２の誘電膜１２０は金属酸化膜である。特に、本実施形態で、第２の誘電膜１２０は、アルミニウム、ハフニウム、チタニウム、ジルコニウム、スカンジウム、イットリウム、及び／又はランタンからなる酸化膜及び／又は酸窒化膜でありうる。第１の誘電膜１１０は基板１００上を熱酸化することによって形成でき、第２の誘電膜１２０は原子層蒸着法（ＡＬＤ）及び／又はＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成できる。

第２の誘電膜１２０の金属酸化膜は、エネルギーバンドギャップが５ｅＶ以上であることができ、第１の誘電膜１１０よりも薄い膜及び／又は密な膜でありうる。このような第２の誘電膜１２０は、プログラミング動作時に電子が第１の誘電膜１１０を通過して第２の誘電膜１２０上に形成されたコントロールゲートにトンネリングすることを制限又はブロッキングすることができる。本発明の一実施形態では、第２の誘電膜１２０を含むゲートのキャパシタンスを増加させて高速動作を容易にするために、第２の誘電膜１２０の厚さは約１０ｎｍ未満でありうる。また、第２の誘電膜１２０は、種々の材料で形成することができる。例えば、第２の誘電膜１２０は、誘電率が９であり、エネルギーバンドギャップが８．７ｅＶであるアルミニウム酸化膜（Ａｌ_２Ｏ_３）、誘電率が２５であり、エネルギーバンドギャップが５．７ｅＶであるハフニウム酸化膜（ＨｆＯ_２）、又は誘電率が２５であり、エネルギーバンドギャップが７．８ｅＶであるジルコニウム酸化膜（ＺｒＯ_２）で形成することができる。

次に、図１６のブロック１６３０を参照すれば、第１の誘電膜１１０及び第２の誘電膜１２０を含む基板を熱処理して、第１の誘電膜１１０の電荷保存領域内に複数の離散的な電荷保存ナノクリスタルを形成する。以下、これと関連して図３Ｄ及び図４Ａ〜図４Ｂを参照して説明する。図３Ｄを参照すれば、本実施形態における急速熱的アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ；ＲＴＡ）１２２は、熱処理工程で第１の誘電膜１１０を急速熱的アニールする。急速熱的アニーリングは、例えば、Ｎ_２ガス雰囲気下で行うことができる。

図４Ａ及び図４Ｂを参照すれば、１ステップ（図４Ａ）又は２ステップ（図４Ｂ）のアニーリング工程が使用されることができる（図１６のブロック１６３０）。１ステップアニーリングは、約７００℃〜９００℃で約５分間〜３０分間行うことができる。特に、本発明の一実施形態で、１ステップアニーリングは１０分間行う。図４Ｂを参照すれば、２ステップアニーリングは、第１次のアニーリングを前述した図４Ａにおける温度条件下で行い、第１の誘電膜１１０の電荷保存領域内に離散的なナノクリスタルを形成することができる。本発明の一実施形態において、ナノクリスタルの直径は、約１ｎｍ〜７ｎｍであることができ、ナノクリスタル間の間隔（離隔距離）は、約１ｎｍ〜７ｎｍでありうる。本発明の一実施形態では、ナノクリスタルを第１の誘電膜１１０内に実質的に単一層として形成する。また、他の実施形態では、ナノクリスタルの直径の範囲は、３ｎｍ〜７ｎｍでありうる。なお、電荷保存ナノクリスタル（１３０＿ＮＣ）は、直径が１ｎｍ〜１５ｎｍ、好ましくは、３ｎｍ〜７ｎｍの大きさのドット（ｄｏｄ）形態に形成されたナノクリスタルを包括して使用することができる。また、ナノクリスタル（１３０＿ＮＣ）間の間隔は、電荷の側面拡散（ｌａｔｅｒａｌ ｄｉｆｆｕｓｉｏｎ）現象を防止するために、３ｎｍ〜７ｎｍとなるようにすることが好ましいが、これに制限されるものではない。

引き続き図４Ｂを参照すれば、２ステップアニーリングは、ナノクリスタル形成後に第２次のアニーリングを行うことにより、第１の誘電膜１１０の稠密度（ｃｏｍｐａｃｔｎｅｓｓ）を増加させ、さらには、イオン注入工程の間に損傷された第１の誘電膜１１０を回復させたり修正したりすることができる。本発明の一実施形態で、第２次のアニーリングは、約９００℃〜１０５０℃の温度範囲内で約５分間〜３０分間行うことができる。第２次のアニーリングは相対的にさらに高い温度範囲で行うことによって、第１の誘電膜１１０の損傷を効果的に回復させることができる。

次に、本発明の一実施形態による集積回路メモリ装置ゲート構造物を、図５を参照して説明する。図５に示されるとおり、電荷トラップ二重膜１５０は、アニーリングされた第１の誘電膜１１０及びアニーリングされた第２の誘電膜１２０を含む。複数の電荷保存ナノクリスタル（１３０＿ＮＣ）がアニーリングされた第１の誘電膜内に埋設されている。ナノクリスタル（１３０＿ＮＣ）下部の第１の誘電膜領域（１１０ａ）、すなわちナノクリスタル（１３０＿ＮＣ）を含む電荷保存領域の下部に、トンネル誘電膜又はトンネル酸化膜１３５が形成される。ナノクリスタル（１３０＿ＮＣ）の上部の第１の誘電膜領域（１１０ｂ）及び第２の誘電膜１２０は、カップリング及びブロッキング酸化膜１４０を形成する。

本発明の一実施形態において、トンネル誘電膜１３５の厚さは、約６ｎｍ以下である。第２の誘電膜１２０の厚さは、約１０ｎｍ未満である。第１の誘電膜１１０は、シリコン酸化膜であることができ、第２の誘電膜１２０は高誘電膜であることができる。

第１の誘電膜１１０がシリコン酸化膜であり、第２の誘電膜がアルミニウム酸化膜、ハフニウム酸化膜、又はジルコニウム酸化膜のような金属酸化膜であるとき、アニーリングされた第２の誘電膜１２０は、アニーリング工程の間に第１の誘電膜１１０から拡散されたシリコン（Ｓｉ）を含むことができる。第２の誘電膜１２０内でのシリコン原子含量は第１の誘電膜１１０と第２の誘電膜１２０との間の界面から第２の誘電膜１２０の表面に向かって減少する濃度傾斜を有することができる。同様に、第２の誘電膜１２０は、第１の誘電膜１１０から注入されたイオン、すなわち拡散されたゲルマニウムイオンを含むことができる。そして、第２の誘電膜１２０内のゲルマニウムイオン原子含量は、第１の誘電膜１１０と第２の誘電膜１２０との間の界面から第２の誘電膜１２０の表面に向かって減少する濃度傾斜を有することができる。このような拡散はまた、両方向であることができ、アニーリング工程の間、第２の誘電膜１２０から拡散されたアルミニウム、ハフニウム、ジルコニウム、又は他の金属イオンがシリコン酸化膜である第１の誘電膜１１０内に含まれることができる。このような場合にも同様に、第１の誘電膜１１０内の金属原子含量は、第１の誘電膜１１０と第２の誘電膜１２０との間の界面から基板１００に向かって減少する濃度傾斜を有することができる。

図５に示すように、本発明の一実施形態で第２の誘電膜１２０の厚さは、第１の誘電膜１１０の厚さよりも薄い。例えば、第１の誘電膜１１０の厚さが１７ｎｍ未満である場合、第２の誘電膜１２０の厚さは約１０ｎｍでありうる。

図５に示すように、本発明の一実施形態において、第１の誘電膜１１０の電荷保存領域内の複数の離散的なナノクリスタル（１３０＿ＮＣ）は、単一の平均注入深さを有する離散的なナノクリスタル（１３０＿ＮＣ）の単一層として理解できるものである。他の実施形態では、所定の元素のイオンを第１のイオン注入エネルギーで注入して、トンネル誘電膜１３５上に第１の電荷保存膜を形成し、所定の元素のイオンを第１のイオン注入エネルギー未満の第２のイオン注入エネルギーで注入して第１の電荷保存膜と互いに異なる深さの第２の電荷保存膜を形成するとともに、注入されたイオンが実質的に存在しない領域を第１電荷保存膜と第２の電荷保存膜との間に形成する多層構造物を提供できる。ここで、多層構造物は、実質的に注入されたイオンがない領域を含むので、イオン注入工程の所定の平均注入深さ及びデルタ投射範囲の特性に応じてイオンを注入することを可能にする。

図６は、本発明の一実施形態によるゲート構造物を含むフラッシュメモリ装置を示す断面図である。図６を参照すれば、フラッシュメモリ装置は、ソース（１７０Ｓ）及びドレーン領域（１７０Ｄ）と、ソース及びドレーン領域（１７０Ｓ，１７０Ｄ）の間に拡張されて形成されたチャネル領域１８０と、を備える基板１００を含む。

チャネル領域１８０上には、電荷トラップ二重膜１５０が形成されている。電荷トラップ二重膜１５０は、第１の誘電膜１１０の下部領域（１１０ａ）によって画定されるトンネル誘電膜（トンネル酸化膜）１３５を含む。本発明の一実施形態におけるトンネル誘電膜１３５の厚さは、６ｎｍ以下であることができ、好ましくは、約４．５ｎｍ〜５．５ｎｍでありうる。トンネル誘電膜１３５の厚さは、プログラム電圧がフラッシュメモリ装置に印加されるときに電子のトンネリングを提供できる程度に十分に薄い厚さであればよい。

多様な実施形態での離散的な電荷保存ナノクリスタル（１３０＿ＮＣ）は、約１ｎｍ〜１５ｎｍの直径を有し、一実施形態での直径は、約３ｎｍ〜７ｎｍでありうる。ナノクリスタル（１３０＿ＮＣ）はドットタイプであり、ナノクリスタル（１３０＿ＮＣ）間の間隔は、約３ｎｍ〜７ｎｍである。離散的なナノクリスタル（１３０＿ＮＣ）間の距離は、電荷の側面拡散を防止するか、或いは制限できる範囲で選択できる。示されている電荷トラップ二重膜１５０は、第１の誘電膜１１０の上部領域（１１０ｂ）及び第２の誘電膜１２０を含むカップリング及びブロッキング酸化膜１４０をさらに含む。

基板１００上に形成されたゲート電極層は、第２の誘電膜１２０上にコントロールゲート１６０を画定することができる。コントロールゲート１６０は、金属膜及び／又は不純物がドーピングされたポリシリコン膜などで形成することができる。図６では、コントロールゲート１６０が単層構造物で例示されたが、多層構造物であることもできる。

また、図６に示すフラッシュメモリ装置には、側壁スペーサ１６５及びキャッピング膜１６２がさらに形成されることができる。側壁スペーサ１６５は、シリコン酸化膜ライナーなどでコントロールゲート１６０の各側壁に形成できる。

なお、図６を参照して、フラッシュメモリ装置として例示したが、多様な実施形態では、本発明のゲート構造物を含む不揮発性メモリ装置及び／又はＤＲＡＭを例に挙げることができる。しかしながら、ここで例示された実施形態は、フラッシュメモリ装置に設けられるフローティングゲート構造物と関連して説明する。

次に、本発明の一実施形態である図６に示すメモリ装置の動作を、図７Ａ〜図７Ｃのエネルギーバンドダイアグラムを参照してさらに詳細に説明する。

図７Ａは、初期のエネルギーバンドダイアグラムを示す。特に、図７Ａに示す本発明の一実施形態における第１の誘電膜１１０は、エネルギーバンドギャップが９ｅＶであり、シリコン酸化膜である。第２の誘電膜１２０のエネルギーバンドギャップは８．７ｅＶであり、アルミニウム酸化膜である。ゲルマニウムナノクリスタル（１３０＿ＮＣ）である離散的なナノクリスタルのエネルギーバンドギャップは０．６６ｅＶであり、コントロールゲート１６０はアルミニウム膜である。

図７Ａに示すトンネル誘電膜１３５はシリコン酸化膜であることができ、約６ｎｍ以下の厚さを備える。ゲルマニウムナノクリスタル（１３０＿ＮＣ）の平均直径は４ｎｍであることができ、ナノクリスタル（１３０＿ＮＣ）は単一層で形成できる。図７Ａに示すカップリング及びブロッキング膜１４０は約７ｎｍの厚さの第１の誘電膜（１１０ｂ）及び約１０ｎｍの厚さの第２の誘電膜１２０で形成されたものである。

図７Ｂ及び図７Ｃは、それぞれ図７Ａでのプログラム及び消去動作に対するエネルギーバンドダイアグラムを示す。

図７Ｃは、図６に示す装置の消去動作の状態を示す。特に、コントロールゲート１６０に接地電圧（ＧＮＤ）が印加され、基板１００には負の消去電圧が印加される。この時、離散的な電荷保存ナノクリスタル（１３０＿ＮＣ）上に保存されていた電荷がＦＮトンネリング及び／又は熱電子注入によって図７Ｃの矢印で示すように、基板１００方向に放出される。

図７Ｂは、図６に示す装置のプログラム動作の状態を示す。図７Ｂに示すコントロールゲート１６０に正のプログラム電圧（Ｖｐｇｍ）を印加し、基板１００に接地電圧（ＧＮＤ）を印加する。この時、チャネル領域１８０から移動した電子が、ＦＮトンネリングによってトンネル誘電膜１３５を通過した後、離散的な電荷保存ゲルマニウムナノクリスタル（１３０＿ＮＣ）を含む電荷保存領域内にトラップされる。又は、正のプログラム電圧（Ｖｐｇｍ）がコントロールゲート１６０に印加され、このようなプログラム電圧と類似した高電圧がソース領域（１７０Ｓ）に印加され、ドレーン領域（１７０Ｄ）に接地電圧（ＧＮＤ）が印加されれば、ソース領域（１７０Ｓ）に隣接したところで熱電子注入が発生して、図７Ｂの矢印で示すようにトンネル誘電膜１３５を通過した後、ナノクリスタル（１３０＿ＮＣ）に注入されたりトラップされたりすることができる。

コントロールゲート１６０のカップリング比が高ければ、ナノクリスタル（１３０＿ＮＣ）に伝達される電圧がより高められる。これは、ＦＮトンネリング及び／又は熱電子注入フローの効果的な注入を誘導できる。すなわち、金属酸化物のような高誘電率物質で第２の誘電膜１２０を形成することによって、不揮発性メモリ装置が高速に動作することを可能にする。

本発明の一実施形態における第１の誘電膜領域（１１０ｂ）のエネルギーバンドギャップは約８ｅＶ〜９ｅＶとして、仮に第２の誘電膜１２０のエネルギーバンドギャップが５ｅＶ（図７Ｂでの点線）以下であれば、ナノクリスタル（１３０＿ＮＣ）内のトラップされた電荷は、コントロールゲート１６０方向にさらに遠くトンネリングされることができる。従って、本発明の一実施形態の第２の誘電膜１２０は、５ｅＶ以上のエネルギーバンドギャップを備えて、ナノクリスタル（１３０＿ＮＣ）からコントロールゲート１６０方向に電子がトンネリングされることをブロッキングすることができる。

次に、図８〜図１１の断面図を参照して、本発明の一実施形態における集積回路メモリ装置を説明する。まず、図８を参照して、電荷トラップ二重膜１５０がチャネル領域１８０上に部分的に形成されている場合を示す。第２の誘電膜１２０は、チャネル領域１８０の一部上にゲート誘電膜で形成される。コントロールゲート１６０は、第２の誘電膜１２０上に形成される。すなわち、図８に示す実施形態の電荷トラップ二重膜１５０は、図６の実施形態のようにチャネル領域１８０全体に沿って拡張しない。図８に示す実施形態の集積回路メモリ装置によれば、プログラミング及び消去効率が増大され、プログラミング及び消去動作時メモリ装置の電流消費を減少させることができる。

図８に示すゲート構造物は、実質的に前述したように形成できる。特に、基板１００上に第１の誘電膜１１０を所定の大きさで形成した後、離散的な電荷保存ナノクリスタル形成用イオンを第１の誘電膜１１０内に注入する。第２の誘電膜１２０を基板１００上及び第１の誘電膜１１０を覆うように形成する。それから、前述したようにナノクリスタル（１３０＿ＮＣ）が急速熱的アニーリングのような熱処理工程によって、第１の誘電膜１１０内に形成される。

図９は、本発明の他の実施形態によるフラッシュメモリ装置を示す。図９に示す断面図は、電荷トラップ二重膜１５０が側壁ゲート１６７とチャネル領域１８０との間に形成されていることを示す。また、電荷トラップ二重膜１５０は、側壁ゲート１６７とメインコントロールゲート１６０との間に拡張される。ゲート誘電膜（ゲート酸化膜）１０５が、コントロールゲート１６０とチャネル領域１８０内の基板１００との間に介在される。ゲート誘電膜１０５及びコントロールゲート１６０を形成した後、結果構造物である基板１００面上に電荷トラップ二重膜１５０を形成する。続いて、側壁ゲート用導電膜を形成する。形成された導電膜から、例えば、エッチバック工程を用いて、側壁ゲート１６７が形成されることができる。したがって、図９に示す構造物は、多重ビットメモリセルのフローティングゲートを提供することができる。

図９に示す実施形態は、図６及び図８で示される実施形態と比較して、コモンゲート１６０が第１の誘電膜１１０形成前にゲート誘電膜１０５及び基板１００上に形成される点で異なる。イオン注入処理と第１の誘電膜１１０及び第２の誘電膜１２０の熱処理とに関連する操作をコモンゲート（コモンゲート電極）１６０の側壁上及びコモンゲート１６０の各側壁に隣接する基板１００のチャネル領域１８０の一部に行うことも異なる。側壁ゲート１６７は、コモンゲート１６０の各側壁に隣接してチャネル領域１８０の一部上に拡張される第２の誘電膜１２０上に形成される。

図１０は、さらに他の実施形態によるメモリセルの構造を示す。図１０に示す実施形態で、チャネル領域１８０は基板１００内のソース領域（１７０Ｓ）及びドレーン領域（１７０Ｄ）の間に拡張されたリセス領域（１８０＿ＲＣ）及びリセス領域（１８０＿ＲＣ）に隣接した段差領域（１８０＿ＳＣ）を含む。電荷トラップ二重膜１５０は、リセス領域（１８０＿ＲＣ）及び段差領域（１８０＿ＳＣ）を含むチャネル領域１８０上に形成される。また、図１０に示す実施形態のように、側壁スペーサ１６５及びキャッピング膜１６２をさらに含むことができる。

図１１に示す実施形態のメモリセル構造は、図１０と類似する。図１１の実施形態が図１０と異なる点は、リセス領域（１８０＿ＲＣ）がラウンドされた（丸みを帯びた）円形部を含むということである。図１０及び図１１に示す実施形態は、図９に示す実施形態と同様に、メモリ装置の多重ビット保存セルのゲートとして使用できる。

次に、本発明の実施形態についての動作説明は、図１２Ａ〜図１２Ｃのキャパシタンス−電圧（ＣＶ）ヒステリシスカーブを参照してさらに詳細に説明される。

図１２Ａは、第１の誘電膜１１０内に注入用イオンとして周期律表第４族の元素ゲルマニウムを注入した場合の動作特性である。さらに詳細に説明すれば、図１２Ａでのシミュレーション結果はゲルマニウムイオンをイオン注入エネルギー約３０ｋｅＶで、かつ約２×１０^１６ｉｏｎｓ／ｃｍ^２のイオン投射ドーズ量で１７ｎｍの厚さを備えるシリコン酸化膜である第１の誘電膜１１０内に注入した結果である。第１の誘電膜１１０は、ｐ型基板１００上に熱酸化工程で成長させることができる。酸化アルミニウムの第２の誘電膜１２０は、約１０ｎｍの厚さに形成される。離散電荷保存ナノクリスタル（１３０＿ＮＣ）は、Ｎ_２雰囲気下で、約８００℃で約１０分間急速熱的アニーリング（ＲＴＡ）を行うことによって形成される。

図１２Ａに示すように、本発明の一実施形態である電荷トラップ二重膜１５０を使用すれば、負の印加電圧から正の印加電圧に変化させて行けば、キャパシタンスが８１方向に移動する。逆に、正の印加電圧から負の印加電圧に変化させて行けば、キャパシタンスが８２方向に移動する。すなわち、図１２Ａに示すように、好適な反時計方向のヒステリシスカーブを示す。８１方向にキャパシタンスが変化することはシリコン酸化膜１１０とｐ型基板１００との間の界面が、電子の蓄積状態を経て反転状態に変化されることを示す。ｐ型基板１００の表面は反転状態に到達すれば、電子は第１の誘電膜１１０の電荷保存領域のゲルマニウムナノクリスタル（１３０＿ＮＣ）内にトラップできる。反対に、８２方向にキャパシタンスカーブが変わることは離散電荷保存ナノクリスタル（１３０＿ＮＣ）内に電子がトラップされることによる正フラットバンド電圧シフトを示す。

図１２ＡのＣＶカーブによれば、印加された電圧の範囲が広いほど、正フラットバンド電圧シフトの増加によるヒステリシス幅が増加する。従って、印加された電圧が増加するほどゲルマニウムナノクリスタル（１３０＿ＮＣ）内にトラップされる電子の数が増加してさらに多い電荷を蓄積できる。すなわち、さらに多い電荷トラップはプログラミング時の装置の動作及び性能を向上させることができる。従って、図１２Ａに示すように、本発明の実施形態は、好適な反時計方向のヒステリシス特性及びヒステリシス幅を提供して、メモリ装置動作を向上させることができる。

図１２ＢでのＣＶヒステリシスカーブを参照すれば、図１２Ａでの約１０ｎｍ厚さの酸化アルミニウム膜とは違って、第２の誘電膜１２０が約３０ｎｍ厚さのシリコン窒化膜である場合を示す。エネルギーバンドギャップが５ｅＶであるシリコン窒化膜を第２の誘電膜１２０として使用する場合、図１２Ｂのヒステリシスは、時計方向のヒステリシス特性を示す。

図１２Ｃに示すＣＶヒステリシスカーブを調べれば、図１２Ａのアルミニウム酸化膜の代わりに、第２の誘電膜１２０で約１００ｎｍ厚さのシリコン酸化膜を使用した場合を示す。図１２Ｃでのヒステリシスカーブは、第２の誘電膜１２０でシリコン酸化膜を使用する場合に、正常なヒステリシス特性を得ることができないことを示す。

図１３Ａ〜図１３Ｅは、第１の誘電膜１１０の電荷保存領域内で離散的な電荷保存ナノクリスタル（１３０＿ＮＣ）を形成する処理において、多様なアニーリング温度に対するＣＶヒステリシスカーブを示す。図１３Ａ〜図１３Ｅのカーブは全てｐ型基板１００上に熱酸化工程で成長させた１７ｎｍ厚さのシリコン酸化膜である第１の誘電膜１１０内にイオン注入エネルギー７ｋｅＶ、イオン投射ドーズ量２×１０^１６ｉｏｎｓ／ｃｍ^２でゲルマニウムイオンを注入させた場合を示す。そして、約１０ｎｍ厚さの酸化アルミニウム膜である第２の誘電膜１２０が第１の誘電膜１１０上に形成される。

窒素雰囲気下で急速熱的アニーリングを約１０分間それぞれ互いに異なる温度で熱処理を行って離散的な電荷保存ナノクリスタル（１３０＿ＮＣ）を形成する。さらに詳細に説明すれば、図１３Ａは６００℃、図１３Ｂは７００℃、図１３Ｃは８００℃、図１３Ｄは９００℃、及び図１３Ｅは約９５０℃に対応する。続いて、アルミニウムコントロールゲートをその結果構造物である電荷トラップ二重膜１５０上に形成する。

図１３Ａの６００℃の温度でのＣＶヒステリシスカーブを見れば、正常のヒステリシス特性が提供できないことが分かる。図１３Ｅは、９５０℃でアニーリングした場合の適しない時計方向のヒステリシス特性を示す。

図１３Ｂ〜図１３Ｄに示す７００℃、８００℃、９００℃温度でアニーリングした場合、メモリ装置に好適な反時計方向ヒステリシス特性が示される。特に、図１３Ｃの８００℃でアニーリングした場合が、本発明の実施形態で形成されたメモリ装置に最も好適なメモリヒステリシス特性を提供することができる。

次の表２で、本発明の一実施形態によるヒステリシス特性の例を示す。特に、表２は、アルミニウム酸化物からなる第２の誘電膜１２０の厚さがそれぞれ１０ｎｍ及び２０ｎｍに対するメモリ装置に、多様なゲルマニウムイオン注入エネルギーと多様なアニーリング温度に対するヒステリシス特性の例を提供する。表２で、時計方向のヒステリシス特性はＣ．Ｗで示し、反時計方向のヒステリシス特性はＣ．Ｃ．Ｗで示す。このようにして表２の例を調べれば、アルミニウム酸化膜の厚さが１０ｎｍ以下であり、ゲルマニウムイオン注入エネルギーが７ｋｅＶ〜３０ｋｅＶであり、アニーリング温度が約７００℃〜９００℃で約１０分以下行う場合に、好ましい装置特性が得られることが分かる。

本発明の一実施形態において、離散的な電荷保存ナノクリスタル（１３０＿ＮＣ）が提供される。従って、図２を参照して説明されるフローティングゲート構造の連続的な漏洩特性と対比して、図１４に示すようにトラップされた電荷電子の単一な漏洩経路が提供される。すなわち、第１の誘電膜１１０内の欠陥（ディテクト）などによって発生される漏洩経路が、離散的な電荷保存ナノクリスタル（１３０＿ＮＣ）によって形成されたフローティングゲートの連続的な動作を許容する限られた量の電荷漏洩量を生じさせる。

また、本発明の多様な実施形態は、前述した方法によって簡単な工程で製造できる。また、第２の誘電膜１２０の微細なキャッピング膜構造によって、イオン拡散を制限することができたり、防止することができたりする。また、アニーリング及び安定したナノクリスタルの形成は、イオン注入工程の間の酸化膜に対する欠陥を回復させることできる。例えば、図４Ｂを参照すれば、２段階アニーリング工程は、特にイオン注入工程の間の酸化膜１１０に対する欠陥を効果的に回復させることができる。また、一実施形態で、電荷トラップ二重膜１５０が高誘電率を備えるカップリング及びブロッキング酸化膜１４０によって低電圧及び高速に動作するメモリ装置を獲得できる。ＣＶヒステリシス特性カーブでヒステリシス特性が向上したカーブを得ることができる。

図１５は、ゲルマニウムイオン注入シミュレーションの結果を示す。さらに詳細に説明すれば、図１５は、ゲルマニウムイオンを５００Åの厚さを備えたシリコン酸化ターゲット膜に７°の角度で、かつそれぞれ２０ｋｅＶ、３０ｋｅＶ、３５ｋｅＶ、及び４０ｋｅＶのイオン注入エネルギーで注入した結果を示す。図１５のシミュレーション結果は約８０Å〜１２０Åデルタ投射範囲で、約３５０Å〜４００Åの平均注入距離（Ｒｐ）を示す。それぞれのイオン注入エネルギーと関連された平均注入距離及びデルタ投射範囲は、次の表３に示す。

図１６のフローチャートを再び参照すれば、集積回路メモリ装置のゲート構造物製造方法が簡単に説明される。本発明の集積回路メモリ装置のゲート構造物製造方法では、まず、低誘電膜で第１の誘電膜を集積回路基板上に形成する（ブロック１６００）。

次に、ゲルマニウムのような周期律表第４族の所定の元素を、例えば、７０００ｅＶよりも大きいイオン注入エネルギーで、かつ約１×１０^１４ｉｏｎｓ／ｃｍ^２〜２×１０^１６ｉｏｎｓ／ｃｍ^２のイオン投射ドーズ量で第１の誘電膜内に注入して電荷保存領域を形成することにより、電荷保存領域下部には約６ｎｍ以下のトンネル誘電膜を形成し、電荷保存領域上部にはキャッピング誘電膜を形成する（ブロック１６１０）。

次に、第１の誘電膜の上部に金属酸化物の第２の誘電膜を、例えば、１０ｎｍ未満の厚さに形成する（ブロック１６２０）。

次に、第１及び第２の誘電膜からなる基板を熱処理、例えば、７００℃〜９００℃の温度範囲内で５分間〜３０分間急速熱的アニーリングして、複数の離散的な電荷保存ナノクリスタルを電荷保存領域内に形成する（ブロック１６３０）。

そして、ゲート電極膜を第２の誘電膜上に形成する（ブロック１６４０）。

以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。

本発明は集積回路に係り、さらに詳細には、ナノクリスタルを電荷保存サイトとして使用して電荷の漏洩を減少させ、低電力及び高速動作が可能にする集積回路メモリ装置及びその製造方法に適用されうる。

従来のフローティングゲートメモリセルの消去及びプログラム動作を示す断面図である。 従来のフローティングゲートメモリセルの漏洩経路を示す断面図である。 本発明の一実施形態による集積回路装置のゲート構造物の製造方法を示す断面図である。 本発明の一実施形態による集積回路装置のゲート構造物の製造方法を示す断面図である。 本発明の一実施形態による集積回路装置のゲート構造物の製造方法を示す断面図である。 本発明の一実施形態による集積回路装置のゲート構造物の製造方法を示す断面図である。 本発明の一実施形態によって離散的な電荷保存ナノクリスタルを含む電荷保存領域を形成する熱処理を示すダイアグラムである。 本発明の一実施形態によって離散的な電荷保存ナノクリスタルを含む電荷保存領域を形成する熱処理を示すダイアグラムである。 本発明の一実施形態による電荷トラップ二重膜構造を示す断面図である。 本発明の一実施形態によるゲート構造物を含むフラッシュメモリ装置を示す断面図である。 本発明の一実施形態によるフラッシュメモリ装置のエネルギーバンドダイアグラムを示す図面である。 本発明の一実施形態によるフラッシュメモリ装置のエネルギーバンドダイアグラムを示す図面である。 本発明の一実施形態によるフラッシュメモリ装置のエネルギーバンドダイアグラムを示す図面である。 本発明の他の実施形態によるゲート構造物を含むフラッシュメモリ装置を示す断面図である。 本発明の他の実施形態によるゲート構造物を含むフラッシュメモリ装置を示す断面図である。 本発明の他の実施形態によるゲート構造物を含むフラッシュメモリ装置を示す断面図である。 本発明の他の実施形態によるゲート構造物を含むフラッシュメモリ装置を示す断面図である。 本発明の一実施形態によってフラッシュメモリ装置のキャパシタンス−電圧ヒステリシスカーブを示す図面である。 金属酸化キャッピング膜がないフラッシュメモリ装置のキャパシタンス−電圧ヒステリシスカーブを示す図面である。 金属酸化キャッピング膜がないフラッシュメモリ装置のキャパシタンス−電圧ヒステリシスカーブを示す図面である。 本発明の一実施形態による互いに異なる温度で熱処理したフラッシュメモリ装置に対するキャパシタンス−電圧ヒステリシスカーブを示す図面である。 本発明の一実施形態による互いに異なる温度で熱処理したフラッシュメモリ装置に対するキャパシタンス−電圧ヒステリシスカーブを示す図面である。 本発明の一実施形態による互いに異なる温度で熱処理したフラッシュメモリ装置に対するキャパシタンス−電圧ヒステリシスカーブを示す図面である。 本発明の一実施形態による互いに異なる温度で熱処理したフラッシュメモリ装置に対するキャパシタンス−電圧ヒステリシスカーブを示す図面である。 本発明の一実施形態による互いに異なる温度で熱処理したフラッシュメモリ装置に対するキャパシタンス−電圧ヒステリシスカーブを示す図面である。 離散的な電荷保存ナノクリスタルフローティングゲートの漏洩経路を示す断面図である。 本発明の一実施形態によって注入した結果をシミュレーションした図面である。 本発明の一実施形態による集積回路装置のゲート構造物を形成する方法を示したフローチャートである。

符号の説明

１００ 基板、
１１０ 第１の誘電膜、
１２０ 第２の誘電膜、
１３０＿ＮＣ ナノクリスタル、
１３５ トンネル誘電膜、
１４０ カップリング及びブロッキング酸化膜、
１６０ ゲート、
１８０ チャネル領域。

Claims (34)

1. 集積回路基板上に７以下の誘電率を有する第１の誘電膜を形成する段階と、
   周期律表の第４族に属し、前記第１の誘電膜内で０．５ｃｍ^２／ｓ未満の熱拡散率を有する所定の元素のイオンを前記第１の誘電膜に注入して、前記第１の誘電膜内に電荷保存領域を当該電荷保存領域下部のトンネル誘電膜とともに形成する段階と、
   前記第１の誘電膜上に、金属酸化物を含む第２の誘電膜を形成する段階と、
   前記第１の誘電膜及び前記第２の誘電膜を含む前記基板を熱処理して、前記電荷保存領域内に複数の離散的な電荷保存ナノクリスタルを形成する段階と、
   前記第２の誘電膜上にゲート電極膜を形成する段階と、を含むことを特徴とする集積回路メモリ装置のゲート構造物の製造方法。
2. 前記イオンを注入する段階は、注入されたイオンが実質的に存在しないキャッピング誘電膜を前記電荷保存領域上に提供するように前記イオンを注入する段階を含み、
   前記第２の誘電膜は、前記キャッピング誘電膜上に１０ｎｍ未満の厚さに形成されることを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
3. 前記第２の誘電膜を形成する段階は、高誘電膜を形成する段階を含み、
   前記第１の誘電膜を形成する段階は、シリコン酸化膜を形成する段階を含み、
   前記所定の元素は、ゲルマニウムを含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
4. 前記イオンを注入する段階は、前記イオンを所定の平均注入深さで、かつ７ｎｍ以下のデルタ投射範囲で注入する段階を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
5. 前記イオンを注入する段階は、前記イオンを所定の平均注入深さで、かつ８ｎｍ〜１２ｎｍのデルタ投射範囲で注入する段階を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物製造方法。
6. 前記第１及び第２の誘電膜は、少なくとも５ｅＶのエネルギーバンドギャップを備え、前記第１の誘電膜は１７ｎｍ未満の厚さを有し、前記第２の誘電膜の厚さは前記第１の誘電膜厚さよりも薄いことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
7. 前記トンネル誘電膜は、６ｎｍ以下の厚さを有することを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
8. 前記イオンを注入する段階は、イオン注入エネルギーが７０００ｅＶ以上で、かつイオン投射ドーズ量が１×１０^１４ｉｏｎｓ／ｃｍ^２〜２×１０^１６ｉｏｎｓ／ｃｍ^２で前記イオンを注入する段階を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
9. 前記イオン注入エネルギーは、３００００ｅＶ以下であることを特徴とする請求項８に記載の集積回路メモリ装置のゲート構造物の製造方法。
10. 前記ナノクリスタルの直径は１ｎｍ〜７ｎｍであり、ナノクリスタル間の間隔は１ｎｍ〜７ｎｍであることを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
11. 前記熱処理する段階は、前記第１の誘電膜を７００℃〜９００℃の温度範囲内で５分間〜３０分間急速熱的アニーリングする段階を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
12. 前記熱処理する段階は、９００℃〜１０５０℃の温度範囲内で５分間〜３０分間２次的に急速熱的アニーリングする段階をさらに含むことを特徴とする請求項１１に記載の集積回路メモリ装置のゲート構造物の製造方法。
13. 前記第２の誘電膜は、アルミニウム、ハフニウム、チタニウム、ジルコニウム、スカンジウム、イットリウム、及びランタンからなる群から選択される１種以上を含む酸化膜及び酸窒化膜のうちの少なくとも一方を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
14. 前記第１の誘電膜を形成する段階は、前記基板を熱酸化する段階を含み、
    前記第２の誘電膜を形成する段階は、原子層蒸着法及びＰＥＣＶＤの少なくとも一方によって前記第２の誘電膜を形成する段階を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
15. 前記イオンを注入する段階は、
    所定の元素のイオンを第１のイオン注入エネルギーで注入して、前記トンネル誘電膜上に第１の電荷保存膜を形成する段階と、
    所定の元素イオンを前記第１のイオン注入エネルギー未満の第２のイオン注入エネルギーで注入して、前記第１の電荷保存膜上に第２の電荷保存膜を形成するとともに、前記第１の電荷保存膜と前記第２の電荷保存膜との間に注入されたイオンが実質的に存在しない領域を形成する段階と、を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
16. 前記イオンを注入する段階は、前記第１の誘電膜内に、前記基板に対して相対的に異なる複数の高さに前記イオンを注入する段階を含み、
    前記基板を熱処理する段階は、前記離散的な電荷保存ナノクリスタルと重畳する多層構造物を提供することを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
17. 前記第１の誘電膜を形成する段階の前に、前記基板上のゲート誘電膜上にコモンゲートを形成する段階をさらに含み、
    前記第１の誘電膜を形成する段階、前記イオンを注入する段階、前記熱処理する段階、及び前記第２の誘電膜を形成する段階は、前記コモンゲートの側壁上及び当該コモンゲートの各側壁に隣接した前記基板のチャネル領域の一部上に実施され、
    前記ゲート電極膜を形成する段階は、前記コモンゲートの各側壁に隣接して前記チャネル領域の一部上に拡張している前記第２の誘電膜上にゲート側壁を形成する段階を含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
18. 前記第１の誘電膜を形成する段階の前に、チャネル領域を形成する段階をさらに含み、
    前記チャネル領域を形成する段階は、前記基板内のソース領域とドレーン領域との間に拡張されたリセス領域及び当該リセス領域に隣接する段差領域を形成する段階を含み、
    前記第１の誘電膜を形成する段階、前記イオンを注入する段階、前記熱処理する段階、前記第２の誘電膜を形成する段階、及び前記ゲート電極膜を形成する段階は、前記リセス領域及び前記段差領域を含む前記チャネル領域上に実施されることを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
19. 前記リセス領域は、丸みを帯びた領域を備えることを特徴とする請求項１８に記載の集積回路メモリ装置のゲート構造物の製造方法。
20. 前記集積回路メモリ装置は、不揮発性メモリ装置又はＤＲＡＭを含むことを特徴とする請求項１に記載の集積回路メモリ装置のゲート構造物の製造方法。
21. 集積回路基板上にシリコン酸化膜を形成する段階と、
    ７０００ｅＶよりも大きいイオン注入エネルギーで、かつ１×１０^１４ｉｏｎｓ／ｃｍ^２〜２×１０^１６ｉｏｎｓ／ｃｍ^２のイオン投射ドーズ量で、前記第１の誘電膜にゲルマニウムイオンを注入して前記第１の誘電膜内に電荷保存領域を形成するとともに、当該電荷保存領域の下部に６ｎｍ以下のトンネル誘電膜を形成し、前記電荷保存領域の上部にキャッピング誘電膜を形成する段階と、
    前記第１の誘電膜上に、金属酸化物を含む第２の誘電膜を１０ｎｍ未満の厚さに形成する段階と、
    前記第１の誘電膜及び前記第２の誘電膜を含む前記基板を、７００℃〜９００℃で５分間〜３０分間急速熱的アニーリングして、前記電荷保存領域内に複数の離散的な電荷保存ナノクリスタルを形成する段階と、
    前記第２の誘電膜上にゲート電極膜を形成する段階と、を含むことを特徴とする集積回路メモリ装置のゲート構造物の製造方法。
22. 集積回路基板と、
    前記基板上に形成され、７以下の誘電率を有し、前記基板上のトンネル誘電膜と、周期律表の第４族に属し、０．５ｃｍ^２／ｓ未満の熱拡散率を有する所定の元素からなる離散的な複数の電荷保存ナノクリスタルを含む前記トンネル誘電膜上の電荷保存膜と、を含む第１の誘電膜と、
    前記第１の誘電膜上に金属酸化物より形成され、１０ｎｍ未満の厚さを有する第２の誘電膜と、
    前記第２の誘電膜上に形成されるゲート電極膜と、を含むことを特徴とする集積回路装置のゲート構造物。
23. 前記第１の誘電膜は、前記電荷保存膜上に実質的にナノクリスタルが存在しないキャッピング誘電膜をさらに含み、当該キャッピング誘電膜上に第２の誘電膜が形成されていることを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
24. 前記第２の誘電膜は高誘電膜を含み、前記第１の誘電膜はシリコン酸化膜を含み、前記所定の元素はゲルマニウムを含むことを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
25. 前記第１及び第２の誘電膜は、少なくとも５ｅＶのエネルギーバンドギャップを備え、前記第１の誘電膜は１７ｎｍ未満の厚さを有し、前記第２の誘電膜の厚さは前記第１の誘電膜の厚さよりも薄いことを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
26. 前記トンネル誘電膜は、６ｎｍ以下の厚さを有することを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
27. 前記ナノクリスタルの直径は１ｎｍ〜７ｎｍであり、ナノクリスタル間の間隔は１ｎｍ〜７ｎｍであることを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
28. 前記第２の誘電膜は、アルミニウム、ハフニウム、チタニウム、ジルコニウム、スカンジウム、イットリウム、及びランタンからなる群から選択される１種以上を含む酸化膜及び酸窒化膜のうちの少なくとも一方を含むことを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
29. 前記電荷保存膜は、前記離散的な電荷保存ナノクリスタルと重畳する多層構造物を含むことを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
30. 前記集積回路装置は、不揮発性メモリ装置又はＤＲＡＭを含むことを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
31. 前記集積回路装置は、フラッシュメモリ装置を含み、
    前記電荷保存膜は、フラッシュメモリ装置のフローティングゲートセルを含むことを特徴とする請求項２２に記載の集積回路装置のゲート構造物。
32. 請求項２２に記載のゲート構造物と、
    前記基板上のゲート誘電膜上に形成されるコモンゲートと、を含むメモリセルであって、
    前記第１の誘電膜は、前記コモンゲートの側壁及び当該コモンゲートの各側壁に隣接した前記基板のチャネル領域の一部上に沿って拡張されており、
    前記メモリセルは、前記コモンゲートの各側壁に隣接して前記チャネル領域の一部上に拡張されている前記第２の誘電膜の上部に形成される側壁ゲートをさらに含むことを特徴とするメモリセル。
33. 請求項２２に記載のゲート構造物と、
    前記基板内のソース領域とドレーン領域との間に拡張され、リセス領域及び当該リセス領域に隣接する段差領域を含むチャネル領域と、を含み、
    前記第１の誘電膜は、前記リセス領域及び前記段差領域を含む前記チャネル領域に沿って拡張していることを特徴とするメモリセル。
34. 前記リセス領域は、丸みを帯びた部分を備えることを特徴とする請求項３３に記載のメモリセル。