JP2007150017A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、特に、Si基板上に形成されたSiGeの汚染を防止する方法に適用して好適なものである。 The present invention relates to a method for manufacturing a semiconductor device, and is particularly suitable for application to a method for preventing contamination of SiGe formed on a Si substrate.
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型SOIトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、SOIトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、非特許文献1には、バルク基板上にSOI層を形成することで、SOIトランジスタを低コストで形成できる方法が開示されている。この非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜し、SiとSiGeとのエッチングレートの違いを利用してSiGe層のみを選択的に除去することにより、Si基板とSi層との間に空洞部を形成する。そして、空洞部内に露出されたSiの熱酸化を行うことにより、Si基板とSi層との間にSiO2層を埋め込み、Si基板とSi層との間にBOX層を形成する。
しかしながら、非特許文献1に開示された方法では、Si基板上にSi/SiGe層を成膜した時に、Si/SiGeがウェハの外周部や裏面に付着すると、その後の半導体製造プロセスにおいてSi/SiGeがウェハから剥がれ落ち、パーティクルの発生原因になったり、Ge汚染を招いたりするという問題があった。特に、ゲート絶縁膜やゲート電極を形成する時にパーティクルやGe汚染が発生すると、製造歩留まりの低下を招くだけでなく、初期に正常に動作したLSIの信頼性を劣化させるという問題があった。 However, in the method disclosed in Non-Patent Document 1, when a Si / SiGe layer is formed on a Si substrate and Si / SiGe adheres to the outer peripheral portion or the back surface of the wafer, the Si / SiGe layer is used in the subsequent semiconductor manufacturing process. Peeled off from the wafer, causing the generation of particles and causing Ge contamination. In particular, when particles or Ge contamination occurs when forming the gate insulating film or the gate electrode, there is a problem that not only the manufacturing yield is lowered, but also the reliability of the LSI which has normally operated at the initial stage is deteriorated.
そこで、本発明の目的は、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制しつつ、半導体層を半導体基板上に形成することが可能な半導体装置の製造方法を提供することである。 Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a semiconductor layer on a semiconductor substrate while suppressing contamination due to generation of particles and components contained in the semiconductor layer. is there.
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの表面に選択エピタキシャル成長にて半導体層を形成する工程と、前記半導体ウェハの外周部に形成された半導体層を選択的に除去する工程とを備えることを特徴とする。
これにより、半導体ウェハの表面に半導体層が形成された場合においても、半導体ウェハの外周部に形成された半導体層を除去してから、その後の半導体製造プロセスを実行することができる。このため、半導体層が形成された半導体ウェハの半導体製造プロセスにおいて、半導体層が半導体ウェハから剥がれ落ちることを防止することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することが可能となることから、製造歩留まりを向上させることが可能となるとともに、半導体ウェハに作製されたLSIの信頼性を向上させることができる。
In order to solve the above-described problem, according to a method for manufacturing a semiconductor device according to one aspect of the present invention, a step of forming a semiconductor layer by selective epitaxial growth on a surface of a semiconductor wafer, and a step of forming the outer periphery of the semiconductor wafer And a step of selectively removing the formed semiconductor layer.
As a result, even when a semiconductor layer is formed on the surface of the semiconductor wafer, it is possible to execute the subsequent semiconductor manufacturing process after removing the semiconductor layer formed on the outer peripheral portion of the semiconductor wafer. For this reason, in the semiconductor manufacturing process of the semiconductor wafer on which the semiconductor layer is formed, the semiconductor layer can be prevented from being peeled off from the semiconductor wafer, and contamination caused by generation of particles or components contained in the semiconductor layer is suppressed. Therefore, the manufacturing yield can be improved and the reliability of the LSI manufactured on the semiconductor wafer can be improved.
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体ウェハの外周部に形成された半導体層を選択的に除去する前に、前記半導体層上に保護膜を形成する工程をさらに備えることを特徴とする。
これにより、半導体ウェハの外周部に形成された半導体層を選択的に除去する時に、半導体層に及ぶダメージを抑制することができ、半導体層の品質の劣化を抑制しつつ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することができる。
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the step of forming a protective film on the semiconductor layer before selectively removing the semiconductor layer formed on the outer peripheral portion of the semiconductor wafer. Is further provided.
Thereby, when the semiconductor layer formed on the outer peripheral portion of the semiconductor wafer is selectively removed, damage to the semiconductor layer can be suppressed, and the generation of particles and the semiconductor can be suppressed while suppressing the deterioration of the quality of the semiconductor layer. Contamination caused by components contained in the layer can be suppressed.
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体ウェハの外周部に形成された半導体層を選択的に除去してから、前記半導体ウェハをスクラバー洗浄する工程をさらに備えることを特徴とする。
これにより、半導体ウェハの外周部に形成された半導体層を選択的に除去した後に、半導体ウェハに付着したパーティクルを除去してから、その後の半導体製造プロセスを実行することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することができる。
The method for manufacturing a semiconductor device according to one aspect of the present invention further includes the step of scrubbing the semiconductor wafer after selectively removing the semiconductor layer formed on the outer periphery of the semiconductor wafer. It is characterized by that.
As a result, after selectively removing the semiconductor layer formed on the outer peripheral portion of the semiconductor wafer, the particles adhering to the semiconductor wafer can be removed, and then the subsequent semiconductor manufacturing process can be performed. Contamination due to components contained in the semiconductor layer can be suppressed.
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの全面にエピタキシャル成長にて半導体層を形成する工程と、前記半導体ウェハの外周部および裏面に形成された半導体層を選択的に除去する工程とを備えることを特徴とする。
これにより、半導体ウェハの全面に半導体層が形成された場合においても、半導体ウェハの外周部および裏面に形成された半導体層を除去してから、その後の半導体製造プロセスを実行することができる。このため、半導体層が形成された半導体ウェハの半導体製造プロセスにおいて、半導体層が半導体ウェハから剥がれ落ちることを防止することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することが可能となることから、バッチ処理にて半導体ウェハ上に半導体層を形成することを可能としつつ、製造歩留まりを向上させることが可能となるとともに、半導体ウェハに作製されたLSIの信頼性を向上させることができる。
In addition, according to the method of manufacturing a semiconductor device according to one aspect of the present invention, a step of forming a semiconductor layer by epitaxial growth on the entire surface of the semiconductor wafer and a semiconductor layer formed on the outer peripheral portion and the back surface of the semiconductor wafer are selected. And removing it.
Thereby, even when the semiconductor layer is formed on the entire surface of the semiconductor wafer, the semiconductor layer formed on the outer peripheral portion and the back surface of the semiconductor wafer can be removed and the subsequent semiconductor manufacturing process can be executed. For this reason, in the semiconductor manufacturing process of the semiconductor wafer on which the semiconductor layer is formed, the semiconductor layer can be prevented from being peeled off from the semiconductor wafer, and contamination caused by generation of particles or components contained in the semiconductor layer is suppressed. Therefore, it is possible to form a semiconductor layer on a semiconductor wafer by batch processing, improve the manufacturing yield, and improve the reliability of the LSI manufactured on the semiconductor wafer. Can be improved.
また、半導体ウエーハ表面に半導体層を選択的エピタキシャル成長する場合でも、前記エピタキシャル成長工程に於いて、ウエーハ表面の外周端部やウエーハ裏面の少なくとも一部領域に、該半導体層が形成される場合にも適用できる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハの全面にエピタキシャル成長にて半導体層を形成する工程と、前記半導体層上に絶縁膜を形成する工程と、前記半導体ウェハの表面の外周部に形成された半導体層および絶縁膜を選択的に除去することにより、前記半導体ウェハの表面の外周部を露出させる工程と、前記半導体ウェハの表面の外周部の露出面上に配置され、前記半導体ウェハの表面の半導体層の側壁を覆うサイドウォールを形成する工程と、前記絶縁膜および前記サイドウォールをマスクとして前記半導体層のエッチングを行うことにより、前記半導体ウェハの端部および裏面に形成された半導体層を除去する工程とを備えることを特徴とする。
Further, even when the semiconductor layer is selectively epitaxially grown on the semiconductor wafer surface, the present invention is also applicable to the case where the semiconductor layer is formed on the outer peripheral edge of the wafer surface or at least a part of the wafer back surface in the epitaxial growth step. it can.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, a step of forming a semiconductor layer by epitaxial growth on the entire surface of the semiconductor wafer, a step of forming an insulating film on the semiconductor layer, and the semiconductor wafer A step of exposing the outer peripheral portion of the surface of the semiconductor wafer by selectively removing the semiconductor layer and the insulating film formed on the outer peripheral portion of the surface of the semiconductor wafer, and on the exposed surface of the outer peripheral portion of the surface of the semiconductor wafer A step of forming a sidewall covering the sidewall of the semiconductor layer on the surface of the semiconductor wafer, and etching the semiconductor layer using the insulating film and the sidewall as a mask, And a step of removing the semiconductor layer formed on the back surface.
これにより、半導体ウェハの全面に半導体層が形成された場合においても、半導体ウェハの有効チップ領域に形成された半導体層がエッチングされることを防止しつつ、半導体ウェハの外周部および裏面に形成された半導体層を除去することができる。このため、バッチ処理にて半導体ウェハ上に半導体層を形成することを可能としつつ、その後の半導体製造プロセスにおいて、半導体層が半導体ウェハから剥がれ落ちることを防止することができ、パーティクルの発生や半導体層に含まれる成分に起因する汚染を抑制することが可能となる。 Thereby, even when the semiconductor layer is formed on the entire surface of the semiconductor wafer, the semiconductor layer formed in the effective chip region of the semiconductor wafer is prevented from being etched and formed on the outer peripheral portion and the back surface of the semiconductor wafer. The semiconductor layer can be removed. Therefore, it is possible to form a semiconductor layer on a semiconductor wafer by batch processing, and it is possible to prevent the semiconductor layer from peeling off from the semiconductor wafer in the subsequent semiconductor manufacturing process. It becomes possible to suppress contamination caused by components contained in the layer.
また、本発明の一態様に係る半導体装置の製造方法によれば、前記絶縁膜および前記サイドウォールをマスクとして前記半導体層のエッチングを行う前に、前記半導体層に不純物を拡散する工程をさらに備えることを特徴とする。
これにより、半導体層のエッチングレートを速めることが可能となり、半導体ウェハの全面に半導体層が形成された場合においても、半導体ウェハの有効チップ領域に形成された半導体層がエッチングされることを防止しつつ、半導体ウェハの外周部および裏面に形成された半導体層を効率よく除去することができる。
The method for manufacturing a semiconductor device according to one embodiment of the present invention further includes a step of diffusing impurities in the semiconductor layer before etching the semiconductor layer using the insulating film and the sidewall as a mask. It is characterized by that.
This makes it possible to increase the etching rate of the semiconductor layer, and prevents the semiconductor layer formed in the effective chip region of the semiconductor wafer from being etched even when the semiconductor layer is formed on the entire surface of the semiconductor wafer. Meanwhile, the semiconductor layer formed on the outer peripheral portion and the back surface of the semiconductor wafer can be efficiently removed.
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体ウェハはSi基板、前記半導体層はSiの単層構造、SiGeの単層構造またはSiGe/Siの積層構造であることを特徴とする。
これにより、Si基板上に結晶品質のよい単結晶Si層または単結晶SiGe層を形成することが可能となり、Si基板上に形成されるLSIの特性を向上させることが可能となる。また、SiGe/Siの積層構造をSi基板上に形成することにより、SiとSiGeとのエッチングレートの違いを利用してSiGe層のみを選択的に除去することがで、SOI基板を用いることなく、Si基板上にSOI構造を形成することができる。
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the semiconductor wafer has a Si substrate, and the semiconductor layer has a single-layer structure of Si, a single-layer structure of SiGe, or a stacked structure of SiGe / Si. It is characterized by.
This makes it possible to form a single crystal Si layer or a single crystal SiGe layer with good crystal quality on the Si substrate, and to improve the characteristics of the LSI formed on the Si substrate. Further, by forming a SiGe / Si stacked structure on the Si substrate, it is possible to selectively remove only the SiGe layer using the difference in etching rate between Si and SiGe without using an SOI substrate. An SOI structure can be formed on the Si substrate.
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図1(a)は、本発明の第1実施形態に係るウェハの構成を示す平面図、図1(b)〜図1(d)は本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体ウェハW1には、1個分の半導体チップを切り出すことが可能な有効チップ領域R1および1個分の半導体チップを切り出すことが不可能な外周領域R2が設けられている。
Hereinafter, a semiconductor device manufacturing method according to an embodiment of the present invention will be described with reference to the drawings.
FIG. 1A is a plan view showing a configuration of a wafer according to the first embodiment of the present invention, and FIGS. 1B to 1D are methods for manufacturing a semiconductor device according to the first embodiment of the present invention. FIG.
In FIG. 1A, the semiconductor wafer W1 is provided with an effective chip region R1 from which one semiconductor chip can be cut and an outer peripheral region R2 from which one semiconductor chip cannot be cut. Yes.
そして、図1(b)において、半導体ウェハW1の表面に選択エピタキシャル成長にて半導体層11を形成した後、熱酸化、スパッタまたはCVDなどの方法にて半導体層11上に保護膜12を形成する。なお、半導体ウェハW1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどを用いることができる。また、第1半導体層11としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの単層構造あるいは異なる半導体の積層構造を用いることができる。ここで、半導体ウェハW1としてSi基板、半導体層11としてSiGe/Siの積層構造を用いることにより、SiとSiGeとのエッチングレートの違いを利用してSiGe層のみを選択的に除去することができ、SOI基板を用いることなく、Si基板上にSOI構造を形成することができる。また、保護膜12としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。また、半導体ウェハW1としてSi基板、半導体層11としてSiGeあるいはSiの層を、選択的にMOSFETのソース・ドレイン領域にエピタキシャル成長することにより、エレベーテド・ソース・ドレイン構造を形成できる。
1B, after forming the
次に、図1(c)に示すように、フォトリソグラフィー技術を用いることにより、半導体ウェハW1の外周部の保護膜12を露出させるレジストパターン13を形成する。なお、レジストパターン13は、図1(a)の有効チップ領域R1を覆うとともに、外周領域R2を露出させるようなパターンとすることができる。
次に、図1(d)に示すように、レジストパターン13をマスクとして保護膜12をエッチングすることにより、半導体ウェハW1の外周部の保護膜12を除去する。そして、レジストパターン13および保護膜12をマスクとして半導体層11をエッチングすることにより、半導体ウェハW1の外周部の半導体層11を除去した後、レジストパターン13を除去する。なお、半導体層11をエッチングする方法としては、ドライエッチングまたはウェットエッチングのいずれでもよい。例えば、半導体層11としてSiGeを除去する場合、塩素系ガスあるいは酸素とフッ素の混合ガスをエッチングガスとしたドライエッチングを用いてもよいし、フッ硝酸、フッ硝酸過水、フッ酢酸過水あるいはアンモニア過水をエッチング液としたウェットエッチングを用いてもよい。
Next, as shown in FIG. 1C, a
Next, as shown in FIG. 1D, the
これにより、半導体ウェハW1の表面に半導体層11が形成された場合においても、半導体ウェハW1の外周部に形成された半導体層11を除去してから、その後の半導体製造プロセスを実行することができる。このため、半導体層11が形成された半導体ウェハW1の半導体製造プロセスにおいて、半導体層11が半導体ウェハW1から剥がれ落ちることを防止することができ、パーティクルの発生や半導体層11に含まれる成分に起因する汚染を抑制することが可能となることから、製造歩留まりを向上させることが可能となるとともに、半導体ウェハW1に作製されたLSIの信頼性を向上させることができる。
Thereby, even when the
なお、半導体ウェハW1の外周部に形成された半導体層11を選択的に除去してから、半導体ウェハW1をスクラバー洗浄するようにしてもよい。これにより、半導体ウェハW1の外周部に形成された半導体層11を選択的に除去した後に、半導体ウェハW1に付着したパーティクルを除去してから、その後の半導体製造プロセスを実行することができ、パーティクルの発生や半導体層11に含まれる成分に起因する汚染を抑制することができる。
Note that the
図2は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
図2(a)において、半導体ウェハW2の全面にエピタキシャル成長にて半導体層21を形成する。半導体ウエーハW2表面に半導体層21を選択的エピタキシャル成長する場合でも、前記エピタキシャル成長工程に於いて、ウエーハ表面の外周端部やウエーハ裏面の少なくとも一部領域に、該半導体層21が形成される場合にも本製造方法が適用できる。なお、半導体ウェハW2としてSi基板、半導体層21としてSiGe/Siの積層構造を用いることにより、SiとSiGeとのエッチングレートの違いを利用してSiGe層のみを選択的に除去することがで、SOI基板を用いることなく、Si基板上にSOI構造を形成することができる。
FIG. 2 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
In FIG. 2A, the
次に、図2(b)に示すように、熱酸化、スパッタまたはCVDなどの方法にて半導体層21上に絶縁膜22を形成する。なお、絶縁膜22としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。そして、フォトリソグラフィー技術を用いることにより、半導体ウェハW2の有効チップ領域を覆うレジストパターン23を形成する。そして、レジストパターン23をマスクとして絶縁膜22をエッチングすることにより、半導体ウェハW2の外周領域の絶縁膜22を除去し、半導体ウェハW2の有効チップ領域が絶縁膜22にて覆われるようにする。
Next, as shown in FIG. 2B, an insulating
次に、図2(c)に示すように、レジストパターン23および絶縁膜22をマスクとして半導体層21の異方性エッチングを行うことにより、半導体ウェハW2の外周領域の半導体層21を除去する。
次に、図2(d)に示すように、レジストパターン23を除去した後、CVDなどの方法にて半導体ウェハW2上の表面全体に絶縁膜を堆積する。そして、半導体ウェハW2上に堆積された絶縁膜の異方性エッチングを行うことにより、半導体ウェハW2の表面の外周領域の露出面上に配置され、半導体ウェハW2の表面の半導体層21の側壁を覆うサイドウォール24を形成する。
Next, as shown in FIG. 2C, the
Next, as shown in FIG. 2D, after removing the resist
次に、図2(e)に示すように、絶縁膜22およびサイドウォール24をマスクとして半導体層21のエッチングを行うことにより、半導体ウェハW2の端部および裏面に形成された半導体層21を除去する。ここで、半導体ウェハW2の側壁にサイドウォール24を形成することにより、有効チップ領域に形成された半導体層21が側方からエッチングされることを防止することができる。
Next, as shown in FIG. 2E, the
なお、半導体層21をエッチングする方法としては、ドライエッチングまたはウェットエッチングのいずれでもよい。例えば、半導体層21としてSiGeを除去する場合、塩素系ガスあるいは酸素とフッ素の混合ガスをエッチングガスとしたドライエッチングを用いるようにしてもよいし、フッ硝酸、フッ硝酸過水、フッ酢酸過水あるいはアンモニア過水をエッチング液としたウェットエッチングを用いるようにしてもよい。
The method for etching the
次に、図2(f)に示すように、半導体層21を覆う絶縁膜22およびサイドウォール24を除去する。
これにより、半導体ウェハW2の全面に半導体層21が形成された場合においても、半導体ウェハW2の有効チップ領域に形成された半導体層21がエッチングされることを防止しつつ、半導体ウェハW2の外周領域および裏面に形成された半導体層21を除去することができる。このため、例えば、バッチ処理にて半導体ウェハW2上に半導体層21を形成することを可能としつつ、その後の半導体製造プロセスにおいて、半導体層21が半導体ウェハW2から剥がれ落ちることを防止することができ、パーティクルの発生や半導体層21に含まれる成分に起因する汚染を抑制することが可能となる。
Next, as shown in FIG. 2F, the insulating
Thereby, even when the
なお、絶縁膜22およびサイドウォール24をマスクとして半導体層21のエッチングを行う前に、半導体層21にBまたはPなどの不純物を拡散するようにしてもよい。これにより、半導体層21のエッチングレートを速めることが可能となり、半導体ウェハW2の全面に半導体層21が形成された場合においても、半導体ウェハW2の有効チップ領域に形成された半導体層21がエッチングされることを防止しつつ、半導体ウェハW2の外周領域および裏面に形成された半導体層21を効率よく除去することができる。また、半導体ウェハW2の外周部に形成された半導体層21を選択的に除去してから、半導体ウェハW2をスクラバー洗浄するようにしてもよい。
Note that an impurity such as B or P may be diffused into the
W1、W2 半導体ウェハ、R1 有効チップ領域、R2 外周領域、11、21 半導体層、12 絶縁膜22 絶縁膜、13、23 レジストパターン、24 サイドウォール
W1, W2 semiconductor wafer, R1 effective chip region, R2 outer peripheral region, 11, 21 semiconductor layer, 12 insulating
Claims (7)
前記半導体ウェハの外周部に形成された半導体層を選択的に除去する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a semiconductor layer by selective epitaxial growth on the surface of the semiconductor wafer;
And a step of selectively removing a semiconductor layer formed on the outer periphery of the semiconductor wafer.
前記半導体ウェハの外周部および裏面に形成された半導体層を選択的に除去する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a semiconductor layer by epitaxial growth on the entire surface of the semiconductor wafer;
And a step of selectively removing a semiconductor layer formed on the outer peripheral portion and the back surface of the semiconductor wafer.
前記半導体層上に絶縁膜を形成する工程と、
前記半導体ウェハの表面の外周部に形成された半導体層および絶縁膜を選択的に除去することにより、前記半導体ウェハの表面の外周部を露出させる工程と、
前記半導体ウェハの表面の外周部の露出面上に配置され、前記半導体ウェハの表面の半導体層の側壁を覆うサイドウォールを形成する工程と、
前記絶縁膜および前記サイドウォールをマスクとして前記半導体層のエッチングを行うことにより、前記半導体ウェハの端部および裏面に形成された半導体層を除去する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a semiconductor layer by epitaxial growth on the entire surface of the semiconductor wafer;
Forming an insulating film on the semiconductor layer;
Selectively exposing the semiconductor layer and the insulating film formed on the outer peripheral portion of the surface of the semiconductor wafer to expose the outer peripheral portion of the surface of the semiconductor wafer;
A step of forming a sidewall that is disposed on an exposed surface of an outer peripheral portion of the surface of the semiconductor wafer and covers a sidewall of the semiconductor layer on the surface of the semiconductor wafer;
And a step of removing the semiconductor layer formed on the end and back surface of the semiconductor wafer by etching the semiconductor layer using the insulating film and the sidewall as a mask. Method.
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---|---|---|---|---|
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Cited By (2)
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---|---|---|---|---|
JP2008192663A (en) * | 2007-02-01 | 2008-08-21 | Sumitomo Electric Ind Ltd | Manufacturing method of semiconductor element |
US8258061B2 (en) | 2007-02-01 | 2012-09-04 | Sumitomo Electric Industries, Ltd. | Manufacturing method of electronic element |
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