JP2007141969A - Tape wiring substrate, its manufacturing method, and semiconductor device - Google Patents
Tape wiring substrate, its manufacturing method, and semiconductor device Download PDFInfo
- Publication number
- JP2007141969A JP2007141969A JP2005330742A JP2005330742A JP2007141969A JP 2007141969 A JP2007141969 A JP 2007141969A JP 2005330742 A JP2005330742 A JP 2005330742A JP 2005330742 A JP2005330742 A JP 2005330742A JP 2007141969 A JP2007141969 A JP 2007141969A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- inner lead
- protruding electrode
- electrode
- inner leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
Description
本発明は、テープ配線基板のように、柔軟な絶縁性の基材上に導体配線を設けて構成された配線基板、その製造方法、およびそれを用いた半導体装置に関する。 The present invention relates to a wiring board configured by providing conductor wiring on a flexible insulating base material such as a tape wiring board, a manufacturing method thereof, and a semiconductor device using the wiring board.
テープ配線基板を使用したパッケージモジュールの一種として、COF(Chip On Film)が知られている。COFは、柔軟な絶縁性のテープ配線基板の上に半導体チップが実装され、樹脂で封止することにより実装部が保護された構造を有する。テープ配線基板は、主たる要素として、絶縁性のフィルム基材とその面上に形成された多数本の導体配線を含む。フィルム基材としては一般的にポリイミドが、導体配線としては銅が使用される。必要に応じて導体配線上には、金属めっき被膜および絶縁樹脂であるソルダーレジストの層が形成される。 COF (Chip On Film) is known as a type of package module using a tape wiring board. The COF has a structure in which a semiconductor chip is mounted on a flexible insulating tape wiring substrate and the mounting portion is protected by sealing with a resin. The tape wiring board includes, as main elements, an insulating film base material and a large number of conductor wirings formed on the surface thereof. Generally, polyimide is used as the film substrate, and copper is used as the conductor wiring. If necessary, a metal plating film and a solder resist layer which is an insulating resin are formed on the conductor wiring.
COFの主要な用途は、液晶パネル等の表示パネル駆動用ドライバーの実装である。その場合、テープ配線基板上の導体配線は、出力信号用外部端子を形成する第1群と、入力信号用外部端子を形成する第2群に分けて配置され、両群の導体配線間に半導体素子が実装される。テープ配線基板上の導体配線における半導体チップとの接続端部であるインナーリードが、突起電極を介して半導体素子上の電極パッドと接続される。一方の群の導体配線における出力信号用外部端子を形成するアウターリードボンディング部は、表示パネルの周縁部に形成された電極に接続され、他方の群の導体配線における入力信号用外部端子を形成するアウターリードボンディング部は、マザー基板の端子に接続される。 The main use of the COF is mounting a driver for driving a display panel such as a liquid crystal panel. In that case, the conductor wiring on the tape wiring board is divided into a first group that forms the output signal external terminals and a second group that forms the input signal external terminals. The element is mounted. Inner leads which are connection ends with the semiconductor chip in the conductor wiring on the tape wiring substrate are connected to the electrode pads on the semiconductor element through the protruding electrodes. An outer lead bonding portion that forms an output signal external terminal in one group of conductor wirings is connected to an electrode formed on a peripheral portion of the display panel, and forms an input signal external terminal in the other group of conductor wirings. The outer lead bonding part is connected to a terminal of the mother board.
上述のようなテープ配線基板の一例が、特許文献1に記載されている。特許文献1に記載されたテープ配線基板について、図8および図9を参照して説明する。図8は、テープ配線基板における半導体チップ実装部を含む要部領域を示す平面図である。図9は、図8におけるC−C線に沿った断面図である。但し、半導体チップは図9にのみ示す。
An example of the tape wiring board as described above is described in
1は、可撓性で絶縁性のテープ基板の一部を示す。テープ基板1上には、導体配線の先端部により形成された複数本のインナーリード2が、整列して配置されている。各インナーリード2の端部には、突起電極3が形成されている。4は半導体チップ実装部を示し、突起電極3の配列に整合させて設定される。図9に示すように、半導体チップ5の電極パッド10には、チップ側突起電極11が形成されている。12はパッシベーション、13は封止樹脂である。
このテープ配線基板によると、半導体チップ5の電極パッド10に形成されたチップ側突起電極11と、インナーリード2の先端部に形成された突起電極3とを接合する構造を用いることにより、接続信頼性を向上させることができる。
上記の構成のテープ配線基板においては、テープ配線基板に半導体チップ5を実装する際に、加熱加圧、または超音波振動を印加してチップ側突起電極11と突起電極3の接合を行う。ところが、実装時に印加される応力は、接合部直下のインナーリード2と突起電極3の界面に集中して、インナーリード2の断線が発生し易い。特に、半導体チップ4の端に位置する電極パッド10や、疎ピッチの電極パッド9部では、そのようなインナーリード2の断線が発生しやすい傾向がある。
In the tape wiring substrate having the above-described configuration, when the
従って本発明は、半導体チップの電極パッドと突起電極の接合時におけるインナーリードへの応力集中を軽減して、インナーリードの断線を抑制することを目的とする。 Accordingly, an object of the present invention is to reduce the stress concentration on the inner lead when the electrode pad of the semiconductor chip and the protruding electrode are joined, and to suppress the disconnection of the inner lead.
本発明のテープ配線基板は、可撓性の絶縁性基材と、前記絶縁性基材上に設けられ、半導体チップが実装される領域に整列して配置された端部によりインナーリードを形成する複数本の導体配線と、前記各インナーリードに設けられた突起電極とを備え、前記半導体チップの電極パッドと前記突起電極を接合することにより、前記半導体チップをフェイスダウンボンディングによって実装するように構成される。 The tape wiring board of the present invention forms an inner lead by a flexible insulating base material and an end provided on the insulating base material and arranged in alignment with a region where a semiconductor chip is mounted. A plurality of conductor wirings and a protruding electrode provided on each inner lead, and the semiconductor chip is mounted by face-down bonding by bonding the electrode pad of the semiconductor chip and the protruding electrode Is done.
上記目的を達成するために、本発明の第1の構成のテープ配線基板は、前記整列した各インナーリードのうち、列の端部に配置された複数本の前記インナーリードに形成された前記突起電極は、内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなっていることを特徴とする。 In order to achieve the above object, a tape wiring board having a first configuration according to the present invention is characterized in that, among the aligned inner leads, the protrusions formed on a plurality of inner leads arranged at the end of a row. The electrode is characterized in that it gradually becomes longer from the inner inner lead to the innermost lead in the outermost row.
本発明の第2の構成のテープ配線基板は、前記インナーリード間の最小ピッチに対して所定割合以上大きい疎ピッチで前記インナーリードが配列された疎ピッチ部を有し、前記疎ピッチ部の前記インナーリードに形成された前記突起電極の長さが、前記最小ピッチで配列された前記インナーリードに形成された前記突起電極の長さよりも長いことを特徴とする。 The tape wiring board of the second configuration of the present invention has a sparse pitch portion in which the inner leads are arranged at a sparse pitch larger than a predetermined ratio with respect to the minimum pitch between the inner leads, and the sparse pitch portion has the sparse pitch portion. The length of the protruding electrode formed on the inner lead is longer than the length of the protruding electrode formed on the inner lead arranged at the minimum pitch.
本発明のテープ配線基板の製造方法は、可撓性の絶縁性基材上に複数本の導体配線を設け、その端部を半導体チップが実装される領域に整列配置してインナーリードを形成させる工程と、前記絶縁性基材の前記導体配線が設けられた面にフォトレジストを形成する工程と、前記フォトレジストに開口部を形成して前記開口部中に前記インナーリードの一部を露出させる工程と、前記露出した前記インナーリードの一部に金属めっきを施して突起電極を形成する工程と、前記フォトレジストを除去する工程とを有する。 In the method for manufacturing a tape wiring board according to the present invention, a plurality of conductor wirings are provided on a flexible insulating base material, and the inner leads are formed by arranging and arranging the end portions in the region where the semiconductor chip is mounted. A step of forming a photoresist on the surface of the insulating substrate on which the conductor wiring is provided; and forming an opening in the photoresist to expose a part of the inner lead in the opening And a step of performing metal plating on a part of the exposed inner lead to form a protruding electrode, and a step of removing the photoresist.
上記目的を達成するために、本発明の第1の構成のテープ配線基板の製造方法は、前記配列された各インナーリードのうち、列の端部に配置された複数本の前記インナーリードに対応する前記フォトレジストの前記開口部を、内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなるように形成することを特徴とする。 In order to achieve the above object, the method for manufacturing a tape wiring board according to the first configuration of the present invention corresponds to a plurality of the inner leads arranged at the end of a row among the arranged inner leads. The opening of the photoresist is formed so as to gradually become longer from the inner inner lead to the innermost lead in the outermost row.
本発明の第2の構成のテープ配線基板の製造方法は、一部の前記インナーリードを、前記インナーリード間の最小ピッチに対して所定割合以上大きい大ピッチで配列し、前記大ピッチで配列した前記インナーリードに対応する前記フォトレジストの前記開口部の長さを、前記最小ピッチで配列した前記インナーリードに対応する前記開口部の長さよりも長くすることを特徴とする。 In the method for manufacturing a tape wiring board according to the second configuration of the present invention, a part of the inner leads is arranged at a large pitch larger than a predetermined ratio with respect to the minimum pitch between the inner leads, and arranged at the large pitch. The length of the opening of the photoresist corresponding to the inner lead is longer than the length of the opening corresponding to the inner lead arranged at the minimum pitch.
本発明の半導体装置は、可撓性の絶縁性基材と、前記絶縁性基材上に設けられ、半導体チップが実装される領域に整列して配置された端部によりインナーリードを形成する複数本の導体配線と、前記各インナーリードに設けられた突起電極と、前記突起電極が配置された領域に実装された前記半導体チップとを備え、前記半導体チップの電極パッドと前記突起電極が接合されている。 The semiconductor device according to the present invention includes a plurality of flexible insulating base materials and inner leads formed by the end portions arranged on the insulating base material and aligned with the region where the semiconductor chip is mounted. A conductive wire, a protruding electrode provided on each inner lead, and the semiconductor chip mounted in a region where the protruding electrode is disposed, and the electrode pad of the semiconductor chip and the protruding electrode are bonded to each other. ing.
上記目的を達成するために、本発明の第1の構成の半導体装置は、前記突起電極が、その長手方向において、対応する前記電極パッドの少なくとも外側に向かう側では前記電極パッドを越えて延在していることを特徴とする。 In order to achieve the above object, in the semiconductor device according to the first configuration of the present invention, the protruding electrode extends beyond the electrode pad on the side facing at least the outer side of the corresponding electrode pad in the longitudinal direction. It is characterized by that.
本発明の第2の構成の半導体装置は、前記半導体チップの端部に配置された複数の前記電極パッドに対応する複数の前記突起電極の長手方向における長さが、前記電極パッドの長手方向の長さよりも長く、かつ内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなっていることを特徴とする。 In the semiconductor device of the second configuration of the present invention, the length in the longitudinal direction of the plurality of protruding electrodes corresponding to the plurality of electrode pads arranged at the end of the semiconductor chip is the length in the longitudinal direction of the electrode pad. It is longer than the length, and is gradually longer from the inner inner lead to the innermost lead in the end row.
本発明の第3の構成の半導体装置は、前記インナーリード間の最小ピッチに対して所定割合以上大きい疎ピッチで前記インナーリードが配列された疎ピッチ部を有し、前記疎ピッチ部の前記インナーリードに形成された前記突起電極は、長手方向の長さが対応する前記電極パッドの長手方向の長さよりも長く、少なくとも対応する前記電極パッドの外側において前記電極パッドを越えて延在していることを特徴とする。 A semiconductor device having a third configuration according to the present invention includes a sparse pitch portion in which the inner leads are arranged at a sparse pitch larger than a predetermined ratio with respect to a minimum pitch between the inner leads, and the inner portion of the sparse pitch portion. The protruding electrode formed on the lead has a length in the longitudinal direction longer than a length in the longitudinal direction of the corresponding electrode pad, and extends beyond the electrode pad at least outside the corresponding electrode pad. It is characterized by that.
本発明のテープ配線基板によれば、半導体チップの電極パッドよりもインナーリード上の突起電極のサイズを大きくすることで、インナーリード上の突起電極の端縁を電極パッドとの接合部の位置からずらすことが可能となり、接合時の応力集中を軽減でき、インナーリードの断線を抑制することが可能となる。 According to the tape wiring substrate of the present invention, the size of the protruding electrode on the inner lead is made larger than that of the electrode pad of the semiconductor chip, so that the edge of the protruding electrode on the inner lead can be removed from the position of the junction with the electrode pad. It becomes possible to shift, stress concentration at the time of joining can be reduced, and disconnection of the inner lead can be suppressed.
本発明の第1の構成のテープ配線基板において、整列した前記インナーリードの最端列から少なくとも3本の前記インナーリードに形成された前記突起電極の長さが、内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなっている構成とすることができる。 In the tape wiring substrate of the first configuration of the present invention, the length of the protruding electrode formed on at least three inner leads from the aligned endmost row of the inner leads is longer than the innermost inner leads. A configuration may be adopted in which the length gradually becomes longer as the inner leads of the row become.
本発明の第2の構成のテープ配線基板において、前記疎ピッチ部の前記インナーリードは、前記最小ピッチの1.5倍以上のピッチで配列されている構成とすることができる。 In the tape wiring board of the second configuration of the present invention, the inner leads of the sparse pitch portion may be arranged at a pitch of 1.5 times or more the minimum pitch.
以上のいずれかの構成のテープ配線基板において、最長の前記突起電極の長さが、最短の前記突起電極の長さの2倍以上であることが好ましい。 In the tape wiring substrate having any one of the above configurations, the length of the longest protruding electrode is preferably at least twice the length of the shortest protruding electrode.
本発明の第1の構成の半導体装置において、前記半導体チップの四隅に配置された前記電極パッドに対応する前記突起電極は、その長手方向において、前記電極パッドの少なくとも外側に向かう側で前記電極パッドを越えて延在している構成とすることができる。 In the semiconductor device according to the first configuration of the present invention, the protruding electrode corresponding to the electrode pad arranged at the four corners of the semiconductor chip has the electrode pad on the side facing at least the outer side of the electrode pad in the longitudinal direction. It can be set as the structure extended beyond.
本発明の第2の構成の半導体装置において、整列した前記インナーリードの最端列から少なくとも3本の前記インナーリードに形成された前記突起電極の長さが前記電極パッドの長さよりも長く、内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなっている構成とすることができる。 In the semiconductor device of the second configuration of the present invention, the length of the protruding electrode formed on at least three inner leads from the endmost row of the aligned inner leads is longer than the length of the electrode pad, The inner lead can be configured to be gradually longer from the inner lead to the innermost lead in the end row.
本発明の第3の構成の半導体装置において、前記疎ピッチ部の前記インナーリードは、前記最小ピッチの1.5倍以上のピッチで配列され、前記突起電極の長さが最小ピッチ部の前記突起電極の長さより長く形成されている構成とすることができる。 In the semiconductor device of the third configuration of the present invention, the inner leads of the sparse pitch portion are arranged at a pitch of 1.5 times or more of the minimum pitch, and the length of the protruding electrode is the protrusion of the minimum pitch portion. It can be set as the structure currently formed longer than the length of an electrode.
以上のいずれかの構成の半導体装置において、前記半導体チップの電極パッドの導体部は突起を形成していることが好ましい。 In the semiconductor device having any one of the above structures, it is preferable that the conductor portion of the electrode pad of the semiconductor chip has a protrusion.
また、前記電極パッドの前記突起を形成している導体部は、ニッケル、銅、アルミ、金、銀、パラジウム、または錫を主成分とする材料からなる単層体あるいは複層体あるいは合金体により形成されることが好ましい。 In addition, the conductor portion forming the protrusion of the electrode pad is made of a single layer body, a multilayer body or an alloy body made of a material mainly composed of nickel, copper, aluminum, gold, silver, palladium, or tin. Preferably it is formed.
また、前記半導体チップの最端部の前記電極パッドと前記突起電極との接合部において、前記突起電極が前記インナーリードの長手方向に沿って前記電極パッドの端縁から少なくとも外側に30μm以上延在していることが好ましい。 Further, at the junction between the electrode pad and the protruding electrode at the outermost end of the semiconductor chip, the protruding electrode extends at least 30 μm or more from the edge of the electrode pad along the longitudinal direction of the inner lead. It is preferable.
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
(実施の形態1)
図1は実施の形態1におけるテープ配線基板の要部の構造を示す平面図であり、テープ配線基板表面側から見た平面図である。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(Embodiment 1)
FIG. 1 is a plan view showing the structure of the main part of the tape wiring board according to
図1において、1は可撓性で絶縁性のテープ基材の要部を示す。テープ基材1上には、複数本の導体配線が設けられ、その端部がインナーリード2を形成している。各インナーリード2には、突起電極3が設けられている。インナーリード2は、半導体チップ実装部4に整列して配置され、突起電極3は半導体チップの電極パッド(図示せず)と対向するように配置されている。
In FIG. 1, 1 shows the principal part of a flexible and insulating tape base material. A plurality of conductor wirings are provided on the
インナーリード2の長手方向における突起電極3の長さは、半導体チップ実装部4の端部の所定の範囲に配列された端部列6と、中央部に配列された列とで異なる。すなわち、半導体チップ実装部4の中央部においては、突起電極3は短く形成されている。それに対し、端部列6の3本のインナーリード2に形成された突起電極3a〜3cは、内側のインナーリード2から最端列のインナーリード2になるのに従い徐々に長くなっている。端部列6すなわち長くする突起電極の個数は3個に限らず、他の条件に合わせて適宜設定される。
The length of the protruding
図2は、図1のテープ配線基板の製造方法を示す。(a1)〜(e1)は平面図、(a2)〜(e2)は対応する断面図である。 FIG. 2 shows a method for manufacturing the tape wiring substrate of FIG. (A1)-(e1) is a top view, (a2)-(e2) is corresponding sectional drawing.
まず、図2(a1)、(a2)に示すように、テープ基材1上の半導体チップ実装部4にインナーリード2を形成する。一般にインナーリード2は銅箔をテープ基材1に積層したものをエッチング法などにて形成されることが多い。材料としては、銅が一般的であるが、それ以外の導電体を用いることもできる。
First, as shown in FIGS. 2A1 and 2A2, the inner leads 2 are formed on the semiconductor
次に(b1)、(b2)に示すように、インナーリード2を形成済みのテープ基材1に突起電極形成用のフォトレジスト層7を形成する。
Next, as shown in (b1) and (b2), a
次に(c1)、(c2)に示すように、レジスト層7に対して、フォトリソグラフィ法により所望の位置に突起電極形成のための開口部8パターニングを行い、インナーリード2の配線を一部露出させる。開口部8は、半導体チップ実装部4の四隅に近づくに従って、形成される突起電極3のインナーリード2の長さ方向のサイズ(長さ)が徐々に大きくなるように形成する。すなわち、突起電極3の長さが、半導体チップの電極パッドの少なくとも外側に向かう側で電極パッドを越えて延在し、その延在する長さが半導体チップ実装部4の四隅に近づくに従って徐々に長くなっていくように、開口部8をパターニングする。図には、最端部の長さを最短の長さの2倍とした場合を示す。また、半導体チップ実装部4の四隅から3列内側のインナーリード2に対応する開口部8について長さを変化させた場合示す。それらの設定は、他の条件に応じて適宜変更可能である。
Next, as shown in (c1) and (c2), the resist
次に(d1)、(d2)に示すように、電解メッキ法や無電解メッキ法等により、インナーリード2における開口部8に露出した部分に、導体からなる突起電極3を形成する。突起電極3の素材としては、銅、ニッケル、銀、金、パラジウム、錫などを主成分とする材料からなる単層体あるいは複層体あるいは合金体により形成されることが好ましい。
Next, as shown in (d1) and (d2), a protruding
インナーリード2上の突起電極3の形成方法は電解メッキ法に限られず、例えば、突起電極3を形成したい場所にフォトレジスト層を形成し、露出したインナーリード2をハーフエッチングすることによって突起電極3を形成することも可能である。
The method of forming the protruding
次に(e1)、(e2)に示すように、フォトレジスト層7を除去することで、半導体チップ実装部4の四隅から3列内側のインナーリード2から、突起電極3サイズが徐々に長くなったテープ配線基板が完成する。
Next, as shown in (e1) and (e2), by removing the
以上のように突起電極を形成したテープ配線基板に、半導体チップを実装した半導体装置の平面図を図3に示し、図3におけるB−B線に沿った断面を図4に示す。なお、図の理解し易さを考慮して、図3における半導体チップ5は破線で示すが、その電極パッド10は実線で示す。
FIG. 3 shows a plan view of a semiconductor device in which a semiconductor chip is mounted on the tape wiring substrate on which the protruding electrodes are formed as described above, and FIG. 4 shows a cross section taken along line BB in FIG. In consideration of easy understanding of the figure, the
図4に示すように、半導体チップ5の表面に形成された電極パッド10には、チップ側突起電極11が形成されている。電極パッド10としては、アルミを主成分とする材料が一般的であるが、銅などの導体を用いることもできる。図4の構成では、電極パッド10表面にチップ側突起電極11が形成されていることが好ましいが、チップ側突起電極11が無い構造にすることも可能である。チップ側突起電極11は、ニッケル、銅、アルミ、金、銀、パラジウム、錫などを主成分とする材料からなる単層体あるいは複層体あるいは合金体により形成されることが好ましい。チップ側突起電極11の形成方法としては、無電解メッキ法や電解メッキ法を用いることができるが、蒸着法やスパッタ法などによっても形成可能である。
As shown in FIG. 4, chip-
半導体チップ5の電極パッド10とテープ配線基板のインナーリード2とは、チップ側突起電極11と突起電極3を介して接合されている。図3に示すように、半導体チップ5の四隅においては、中央部の突起電極3よりも突起電極3a〜3cの長さが長い。すなわち、電極パッド10の少なくとも外側に向かう側で電極パッド10を越えて延在し、その延在する長さが、半導体チップ5の端に行くに従い、より長くなっている。半導体チップ5の最端部の電極パッド10と突起電極3cとの接合部において、突起電極3cがインナーリード2の長手方向に沿って電極パッド10の端縁から少なくとも外側に30μm以上延在していることが望ましい。
The
半導体チップ5とテープ配線基板を接合する方法としては、加圧加熱法や超音波接合法などを用いることができる。
As a method for bonding the
さらに半導体チップ5とテープ配線基板との間には封止樹脂13が充填されている。これにより接合強度を補完することが可能となる。
Further, a sealing
以上の構成により、半導体チップを突起電極付のテープ配線基板に実装する際のインナーリードの断線を防止できる。
(実施の形態2)
図5は、実施の形態2における半導体装置の構造を示し、テープ配線基板表面側から見た平面図である。なお、図の理解し易さを考慮して、半導体チップ5を破線で示す。図5において、図3の半導体装置の要素と同一の要素については、同一の参照符号を付して、説明の繰り返しを省略する。
With the above configuration, it is possible to prevent disconnection of the inner leads when the semiconductor chip is mounted on the tape wiring substrate with protruding electrodes.
(Embodiment 2)
FIG. 5 shows the structure of the semiconductor device according to the second embodiment, and is a plan view seen from the surface of the tape wiring board. In view of ease of understanding of the figure, the
本実施の形態の半導体装置では、半導体チップ5の電極パッド10と突起電極3dとの接合部において、突起電極3dがインナーリード2の長手方向に沿って電極パッド10の端縁を越えて延在している。半導体チップ5の最端部の電極パッド10と突起電極3dとの接合部において、突起電極3dがインナーリード2の長手方向に沿って電極パッド10の端縁から少なくとも外側に30μm以上延在していることが望ましい。
In the semiconductor device according to the present embodiment, the protruding
半導体チップ3とテープ配線基板を接合する方法としては、加圧加熱法や超音波接合法などを用いることができる。テープ基板の製造方法としては、実施の形態と同様の方法を用いることができる。
(実施の形態3)
図6は、実施の形態3におけるテープ配線基板の構造を示し、テープ配線基板の表面側から見た平面図である。図7は、図6のテープ配線基板に半導体チップを実装した半導体装置の平面図である。なお、図の理解し易さを考慮して、半導体チップ5を破線で示す。
As a method for bonding the
(Embodiment 3)
FIG. 6 is a plan view showing the structure of the tape wiring board according to the third embodiment, as viewed from the front surface side of the tape wiring board. FIG. 7 is a plan view of a semiconductor device in which a semiconductor chip is mounted on the tape wiring substrate of FIG. In view of ease of understanding of the figure, the
本実施の形態におけるテープ配線基板は、疎ピッチ部9を有する。疎ピッチ部9では、インナーリード2間の最小ピッチに対して所定割合以上大きいピッチでインナーリード2aが配列されている。疎ピッチ部9のインナーリード2aに形成された突起電極3eの長さは、最小ピッチで配列されたインナーリード2に形成された突起電極3の長さよりも長い。
The tape wiring substrate in the present embodiment has
疎ピッチ部9では、半導体チップ5をテープ配線基板に実装する時に、半導体チップ5の電極パッド10と突起電極との接合部において応力が集中しやすくなり、インナーリード2aの断線が発生しやすい。そこで疎ピッチ部9の突起電極3eの長さを、インナーリード2aの長手方向に沿って電極パッド10の端縁を越えて、少なくとも外側に向かった側に30μm以上延在させている。ピッチの大きさが最小ピッチの1.5倍以上の場合においては、突起電極を長く形成することにより断線を軽減することによる効果がある。
In the
半導体チップ3とテープ配線基板を接合する方法としては、加圧加熱法や超音波接合法などを用いることができる。テープ基板の製造方法としては、実施の形態と同様の方法を用いることができる。
As a method for bonding the
以上の実施の形態のように、テープ配線基板および半導体装置において、半導体チップの電極パッドよりもインナーリード上の突起電極のサイズを大きくすることで、インナーリードと突起電極との界面を接合部の位置からずらすことが可能となる。それにより、半導体チップのテープ配線基板への接合時のインナーリードでの応力集中を緩和でき、インナーリードの断線を抑制することが可能となる。これにより、製造歩留まりの高い半導体装置を提供できる。 As in the above embodiments, in the tape wiring substrate and the semiconductor device, the size of the protruding electrode on the inner lead is made larger than the electrode pad of the semiconductor chip, so that the interface between the inner lead and the protruding electrode is It is possible to shift from the position. Thereby, it is possible to alleviate stress concentration at the inner lead when the semiconductor chip is bonded to the tape wiring substrate, and it is possible to suppress disconnection of the inner lead. Thereby, a semiconductor device with a high manufacturing yield can be provided.
本発明のテープ配線基板によれば、半導体チップを実装する際のインナーリードに対する突起電極からの応力集中によるインナーリードの断線が緩和され、電極パッドのピッチなどに制約を持たない実装形態を実現できる。 According to the tape wiring substrate of the present invention, the disconnection of the inner lead due to the stress concentration from the protruding electrode with respect to the inner lead when the semiconductor chip is mounted can be alleviated, and a mounting form without restrictions on the pitch of the electrode pads can be realized. .
1 テープ基材
2、2a インナーリード
3、3a〜3e 突起電極
4 半導体チップ実装部
5 半導体チップ
6 端部列
7 フォトレジスト層
8 開口部
9 疎ピッチ部
10 電極パッド
11 チップ側突起電極
12 パッシベーション
13 封止樹脂
DESCRIPTION OF
Claims (16)
前記絶縁性基材上に設けられ、半導体チップが実装される領域に整列して配置された端部によりインナーリードを形成する複数本の導体配線と、
前記各インナーリードに設けられた突起電極とを備え、
前記半導体チップの電極パッドと前記突起電極を接合することにより、前記半導体チップをフェイスダウンボンディングによって実装するように構成されたテープ配線基板において、
前記整列した各インナーリードのうち、列の端部に配置された複数本の前記インナーリードに形成された前記突起電極は、内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなっていることを特徴とするテープ配線基板。 A flexible insulating substrate;
A plurality of conductor wirings provided on the insulating base material and forming inner leads by end portions arranged in alignment with the region where the semiconductor chip is mounted;
A protruding electrode provided on each inner lead,
In the tape wiring substrate configured to mount the semiconductor chip by face-down bonding by bonding the electrode pad of the semiconductor chip and the protruding electrode,
Among the aligned inner leads, the protruding electrodes formed on the plurality of inner leads arranged at the end of the row gradually move from the inner inner lead to the innermost lead of the innermost row. A tape wiring board characterized in that it is long.
前記絶縁性基材上に設けられ、半導体チップが実装される領域に整列して配置された端部によりインナーリードを形成する複数本の導体配線と、
前記各インナーリードに設けられた突起電極とを備え、
前記半導体チップの電極パッドと前記突起電極を接合することにより、前記半導体チップをフェイスダウンボンディングによって実装するように構成されたテープ配線基板において、
前記インナーリード間の最小ピッチに対して所定割合以上大きい疎ピッチで前記インナーリードが配列された疎ピッチ部を有し、
前記疎ピッチ部の前記インナーリードに形成された前記突起電極の長さが、前記最小ピッチで配列された前記インナーリードに形成された前記突起電極の長さよりも長いことを特徴とするテープ配線基板。 A flexible insulating substrate;
A plurality of conductor wirings provided on the insulating base material and forming inner leads by end portions arranged in alignment with the region where the semiconductor chip is mounted;
A protruding electrode provided on each inner lead,
In the tape wiring substrate configured to mount the semiconductor chip by face-down bonding by bonding the electrode pad of the semiconductor chip and the protruding electrode,
A sparse pitch portion in which the inner leads are arranged at a sparse pitch greater than a predetermined ratio with respect to the minimum pitch between the inner leads;
The length of the protruding electrode formed on the inner lead of the sparse pitch portion is longer than the length of the protruding electrode formed on the inner lead arranged at the minimum pitch. .
前記絶縁性基材の前記導体配線が設けられた面にフォトレジストを形成する工程と、
前記フォトレジストに開口部を形成して前記開口部中に前記インナーリードの一部を露出させる工程と、
前記露出した前記インナーリードの一部に金属めっきを施して突起電極を形成する工程と、
前記フォトレジストを除去する工程とを有するテープ配線基板の製造方法において、
前記配列された各インナーリードのうち、列の端部に配置された複数本の前記インナーリードに対応する前記フォトレジストの前記開口部を、内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなるように形成することを特徴とするテープ配線基板の製造方法。 Providing a plurality of conductor wirings on a flexible insulating base material, and arranging and arranging the end portions thereof in a region where a semiconductor chip is mounted;
Forming a photoresist on the surface of the insulating substrate provided with the conductor wiring;
Forming an opening in the photoresist to expose a portion of the inner lead in the opening;
Forming a protruding electrode by performing metal plating on a part of the exposed inner lead; and
In the method for manufacturing a tape wiring substrate having a step of removing the photoresist,
Among the arrayed inner leads, the opening of the photoresist corresponding to the plurality of inner leads arranged at the end of the row is changed from the inner lead to the inner lead of the outermost row. A method of manufacturing a tape wiring board, wherein the tape wiring board is formed so as to become gradually longer as it becomes.
前記絶縁性基材の前記導体配線が設けられた面にフォトレジストを形成する工程と、
前記フォトレジストに開口部を形成して前記開口部中に前記インナーリードの一部を露出させる工程と、
前記露出した前記インナーリードの一部に金属めっきを施して突起電極を形成する工程と、
前記フォトレジストを除去する工程とを有するテープ配線基板の製造方法において、
一部の前記インナーリードを、前記インナーリード間の最小ピッチに対して所定割合以上大きい大ピッチで配列し、
前記大ピッチで配列した前記インナーリードに対応する前記フォトレジストの前記開口部の長さを、前記最小ピッチで配列した前記インナーリードに対応する前記開口部の長さよりも長くすることを特徴とするテープ配線基板の製造方法。 Providing a plurality of conductor wirings on a flexible insulating base material, and arranging and arranging the end portions thereof in a region where a semiconductor chip is mounted;
Forming a photoresist on the surface of the insulating substrate provided with the conductor wiring;
Forming an opening in the photoresist to expose a portion of the inner lead in the opening;
Forming a protruding electrode by performing metal plating on a part of the exposed inner lead; and
In the method for manufacturing a tape wiring substrate having a step of removing the photoresist,
Arranging some of the inner leads at a large pitch larger than a predetermined ratio with respect to the minimum pitch between the inner leads,
The length of the opening of the photoresist corresponding to the inner leads arranged at the large pitch is longer than the length of the opening corresponding to the inner leads arranged at the minimum pitch. A method for manufacturing a tape wiring board.
前記突起電極は、その長手方向において、対応する前記電極パッドの少なくとも外側に向かう側では前記電極パッドを越えて延在していることを特徴とする半導体装置。 A flexible insulating base material, a plurality of conductor wirings formed on the insulating base material and forming inner leads by end portions arranged in alignment with a region where a semiconductor chip is mounted; and In a semiconductor device comprising: a protruding electrode provided on each inner lead; and the semiconductor chip mounted in a region where the protruding electrode is disposed, wherein the electrode pad of the semiconductor chip and the protruding electrode are joined.
The semiconductor device according to claim 1, wherein the protruding electrode extends beyond the electrode pad on at least the outer side of the corresponding electrode pad in the longitudinal direction.
前記半導体チップの端部に配置された複数の前記電極パッドに対応する複数の前記突起電極の長手方向における長さは、前記電極パッドの長手方向の長さよりも長く、かつ内側の前記インナーリードから最端列の前記インナーリードになるのに従い徐々に長くなっていることを特徴とするテープ半導体装置。 A flexible insulating base material, a plurality of conductor wirings formed on the insulating base material and forming inner leads by end portions arranged in alignment with a region where a semiconductor chip is mounted; and In a semiconductor device comprising: a protruding electrode provided on each inner lead; and the semiconductor chip mounted in a region where the protruding electrode is disposed, wherein the electrode pad of the semiconductor chip and the protruding electrode are joined.
The length in the longitudinal direction of the plurality of protruding electrodes corresponding to the plurality of electrode pads arranged at the end of the semiconductor chip is longer than the length in the longitudinal direction of the electrode pad and from the inner lead inside. A tape semiconductor device characterized by being gradually longer as it becomes the innermost lead in the outermost row.
前記インナーリード間の最小ピッチに対して所定割合以上大きい疎ピッチで前記インナーリードが配列された疎ピッチ部を有し、
前記疎ピッチ部の前記インナーリードに形成された前記突起電極は、長手方向の長さが対応する前記電極パッドの長手方向の長さよりも長く、少なくとも対応する前記電極パッドの外側において前記電極パッドを越えて延在していることを特徴とする半導体装置。 A flexible insulating base material, a plurality of conductor wirings formed on the insulating base material and forming inner leads by end portions arranged in alignment with a region where a semiconductor chip is mounted; and In a semiconductor device comprising: a protruding electrode provided on each inner lead; and the semiconductor chip mounted in a region where the protruding electrode is disposed, wherein the electrode pad of the semiconductor chip and the protruding electrode are joined.
A sparse pitch portion in which the inner leads are arranged at a sparse pitch greater than a predetermined ratio with respect to the minimum pitch between the inner leads;
The protruding electrode formed on the inner lead of the sparse pitch portion is longer in the longitudinal direction than the corresponding length in the longitudinal direction of the electrode pad, and at least outside the corresponding electrode pad, A semiconductor device characterized by extending beyond.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005330742A JP2007141969A (en) | 2005-11-15 | 2005-11-15 | Tape wiring substrate, its manufacturing method, and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005330742A JP2007141969A (en) | 2005-11-15 | 2005-11-15 | Tape wiring substrate, its manufacturing method, and semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007141969A true JP2007141969A (en) | 2007-06-07 |
Family
ID=38204518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005330742A Withdrawn JP2007141969A (en) | 2005-11-15 | 2005-11-15 | Tape wiring substrate, its manufacturing method, and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007141969A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8651690B2 (en) | 2011-08-26 | 2014-02-18 | Au Optronics Corporation | LED light bar and backlight module |
CN105637621A (en) * | 2014-09-23 | 2016-06-01 | 华为技术有限公司 | Radio frequency power assembly and transceiver device |
-
2005
- 2005-11-15 JP JP2005330742A patent/JP2007141969A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8651690B2 (en) | 2011-08-26 | 2014-02-18 | Au Optronics Corporation | LED light bar and backlight module |
CN105637621A (en) * | 2014-09-23 | 2016-06-01 | 华为技术有限公司 | Radio frequency power assembly and transceiver device |
US10347596B2 (en) | 2014-09-23 | 2019-07-09 | Huawei Technologies Co., Ltd. | Radio frequency power component and radio frequency signal transceiving device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4068628B2 (en) | Wiring board, semiconductor device and display module | |
US7087987B2 (en) | Tape circuit substrate and semiconductor chip package using the same | |
JP2005117036A (en) | Tape circuit board and semiconductor chip package utilizing same | |
JP3437477B2 (en) | Wiring board and semiconductor device | |
JP3886513B2 (en) | Film substrate and manufacturing method thereof | |
JP3490303B2 (en) | Semiconductor device package | |
JP2009224617A (en) | Wiring board | |
JP2006229018A (en) | Tape carrier substrate, its manufacturing method and semiconductor device | |
JP2904123B2 (en) | Method for producing multilayer film carrier | |
JP2007141969A (en) | Tape wiring substrate, its manufacturing method, and semiconductor device | |
JP3869220B2 (en) | Semiconductor device | |
JP2002289741A (en) | Semiconductor device | |
JP3824545B2 (en) | Wiring board, semiconductor device using the same, and manufacturing method thereof | |
JP2006032871A (en) | Semiconductor device | |
JP2009141229A (en) | Semiconductor device and method of manufacturing the same | |
JP6028908B2 (en) | Semiconductor device | |
JP2008235791A (en) | Tape circuit board, semiconductor device, and production method of them | |
JP4640950B2 (en) | Semiconductor device | |
JP3230384B2 (en) | Semiconductor device | |
JP2007059430A (en) | Semiconductor device | |
JPH03161957A (en) | Semiconductor device | |
JP2006332415A (en) | Semiconductor device | |
US20090179326A1 (en) | Semiconductor device package | |
JP2009302200A (en) | Film for cof, semiconductor device, and production method of film for cof | |
JPH07283274A (en) | Semiconductor device and junction seat |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080805 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090604 |