JP2007134651A - Thin-film capacitor, its manufacturing method, mounting substrate and semiconductor device - Google Patents
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Abstract
Description
本発明は、薄膜キャパシタと、当該薄膜キャパシタを有する実装基板および半導体装置に関する。 The present invention relates to a thin film capacitor, a mounting substrate having the thin film capacitor, and a semiconductor device.
近年、半導体チップを実装する半導体装置の薄型化にともない、半導体チップの電源電圧の変動を抑えて動作を安定させるためのデカップリングキャパシタ(デカップリングコンデンサもしくはバイパスコンデンサと呼ばれることもある)の薄膜化の要求がある。 In recent years, with the thinning of semiconductor devices on which semiconductor chips are mounted, thinning of decoupling capacitors (sometimes called decoupling capacitors or bypass capacitors) for suppressing fluctuations in the power supply voltage of the semiconductor chips and stabilizing the operation. There is a request.
また、今後は更に半導体チップの動作速度を向上させるために、半導体チップの動作周波数が高くなることが予想されるため、デカップリングキャパシタの接続のインダクタンスを低減するために、デカップリングキャパシタはできるだけ半導体チップ近傍に設置される構造とすることが好ましい。このため、上記の要求に対応した薄膜キャパシタが様々に提案されている。 In order to further improve the operating speed of the semiconductor chip in the future, it is expected that the operating frequency of the semiconductor chip will be increased. Therefore, in order to reduce the inductance of the connection of the decoupling capacitor, the decoupling capacitor should be as semiconductor as possible. A structure installed near the chip is preferable. For this reason, various thin film capacitors corresponding to the above requirements have been proposed.
このような薄膜キャパシタでは、誘電体層として、薄膜状に形成することが容易であって比較的誘電率を高く形成することが可能な金属酸化物(例えばTaの酸化物など)を用いる場合があった。
しかし、上記の金属酸化物、例えばTaの酸化物は、加熱によりその電気特性が変化してしまう懸念があった。例えばTaの酸化物よりなる誘電体層を形成した後、当該誘電体層が加熱されると、当該誘電体層の抵抗値が下がってしまう場合が生じていた。これは、金属酸化物中の酸素が、加熱により拡散(脱離)してしまうことにより生じると考えられる。 However, there is a concern that the above-described metal oxide, for example, Ta oxide, may change its electrical characteristics by heating. For example, when a dielectric layer made of an oxide of Ta is formed and then the dielectric layer is heated, the resistance value of the dielectric layer may be lowered. This is considered to be caused by diffusion (desorption) of oxygen in the metal oxide by heating.
そこで、本発明では上記の問題を解決した、新規で有用な薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することを課題としている。 Accordingly, the present invention provides a novel and useful thin film capacitor, a manufacturing method for manufacturing the thin film capacitor, a mounting substrate using the thin film capacitor, and a semiconductor device using the thin film capacitor, which solve the above problems. It is an issue.
本発明の具体的な課題は、電気特性が安定である薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することである。 A specific problem of the present invention is to provide a thin film capacitor having stable electrical characteristics, a manufacturing method for manufacturing the thin film capacitor, a mounting substrate using the thin film capacitor, and a semiconductor device using the thin film capacitor. It is.
本発明の第1の観点では、上記の課題を、第1の電極層と第2の電極層の間に誘電体層が形成されてなる薄膜キャパシタであって、前記誘電体層は、Cを含むTa酸化膜層を有することを特徴とする薄膜キャパシタにより、解決する。 According to a first aspect of the present invention, there is provided a thin film capacitor in which a dielectric layer is formed between a first electrode layer and a second electrode layer. This is solved by a thin film capacitor having a Ta oxide film layer.
当該薄膜キャパシタは、電気特性が安定であり、加熱による電気特性の変動が少ない特徴を有している。 The thin film capacitor has characteristics that electric characteristics are stable and fluctuation of electric characteristics due to heating is small.
また、前記誘電体層は、Ta酸化膜層をさらに含むと、キャパシタの電気特性がさらに良好となる。 Further, when the dielectric layer further includes a Ta oxide film layer, the electric characteristics of the capacitor are further improved.
また、前記Cを含むTa酸化膜層は、Cを含むTa層を陽極酸化することにより形成されると、前記Cを含むTa酸化膜層の膜厚の制御が容易となって電気特性のばらつきが小さくなる。 Further, when the Ta oxide film layer containing C is formed by anodizing the Ta layer containing C, the control of the film thickness of the Ta oxide film layer containing C is facilitated, resulting in variations in electrical characteristics. Becomes smaller.
また、本発明の第2の観点では、上記の課題を、第1の電極層を形成する工程と、前記第1の電極層上に誘電体層を形成する工程と、前記誘電体層上に第2の電極層を形成する工程と、を有する、薄膜キャパシタの製造方法であって、前記誘電体層を形成する工程は、Cを含むTa層を形成する成膜工程と、前記Cを含むTa層を酸化する酸化工程と、と含むことを特徴とする薄膜キャパシタの製造方法により、解決する。 In the second aspect of the present invention, the above-described problems are solved by a step of forming a first electrode layer, a step of forming a dielectric layer on the first electrode layer, and on the dielectric layer. Forming a second electrode layer, wherein the step of forming the dielectric layer includes a film forming step of forming a Ta layer containing C and the C. The problem is solved by a method of manufacturing a thin film capacitor including an oxidation step of oxidizing the Ta layer.
当該薄膜キャパシタの製造方法によれば、電気特性が安定であり、加熱による電気特性の変動が少ない薄膜キャパシタを製造することが可能となる。 According to the method for manufacturing the thin film capacitor, it is possible to manufacture a thin film capacitor having stable electrical characteristics and little variation in electrical characteristics due to heating.
また、前記成膜工程は、前記第1の電極層上にTa層を形成する第1の成膜工程と、前記Ta層上に、前記Cを含むTa層を形成する第2の成膜工程と、を含むと、形成される薄膜キャパシタの電気特性のばらつきが少なくなり、好ましい。 The film formation step includes a first film formation step for forming a Ta layer on the first electrode layer, and a second film formation step for forming a Ta layer containing C on the Ta layer. The variation of the electrical characteristics of the formed thin film capacitor is reduced, which is preferable.
また、前記Ta層と、前記Cを含むTa層は、スパッタリング法により形成されてもよい。 The Ta layer and the Ta layer containing C may be formed by a sputtering method.
また、前記酸化工程では、前記Cを含むTa層とともに、前記Ta層の少なくとも一部の酸化が行われると、形成される薄膜キャパシタの電気特性のばらつきが少なくなり、好ましい。 In the oxidation step, it is preferable that at least a part of the Ta layer is oxidized together with the Ta layer containing C because variation in electric characteristics of the formed thin film capacitor is reduced.
また、本発明の第3の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有する、当該半導体チップを実装する実装基板であって、前記薄膜キャパシタは、第1の電極層と第2の電極層の間にCを含むTa酸化膜層が形成されてなることを特徴とする実装基板により、解決する。 According to a third aspect of the present invention, there is provided a mounting substrate having a thin film capacitor connected to a semiconductor chip and mounting the semiconductor chip, wherein the thin film capacitor includes the first electrode layer and the first electrode layer. This is solved by a mounting substrate characterized in that a Ta oxide film layer containing C is formed between the second electrode layers.
当該実装基板は、前記薄膜キャパシタの電気特性が安定であり、実装された半導体装置が安定に動作する特徴を有している。 The mounting board is characterized in that the electrical characteristics of the thin film capacitor are stable and the mounted semiconductor device operates stably.
また、本発明の第4の観点では、上記の課題を、半導体チップに接続される薄膜キャパシタを有する、当該半導体チップが実装基板に実装されてなる半導体装置であって、前記薄膜キャパシタは、第1の電極層と第2の電極層の間にCを含むTa酸化膜層が形成されてなることを特徴とする半導体装置により、解決する。 According to a fourth aspect of the present invention, there is provided a semiconductor device having a thin film capacitor connected to a semiconductor chip, wherein the semiconductor chip is mounted on a mounting substrate. This is solved by a semiconductor device characterized in that a Ta oxide film layer containing C is formed between the first electrode layer and the second electrode layer.
当該半導体装置は、前記薄膜キャパシタの電気特性が安定であり、実装された半導体装置が安定に動作する特徴を有している。 The semiconductor device is characterized in that the electrical characteristics of the thin film capacitor are stable and the mounted semiconductor device operates stably.
本発明によれば、電気特性が安定である薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することが可能となる。 According to the present invention, it is possible to provide a thin film capacitor having stable electrical characteristics, a manufacturing method for manufacturing the thin film capacitor, a mounting substrate using the thin film capacitor, and a semiconductor device using the thin film capacitor. Become.
次に、本発明の実施の形態に関して図面に基づき、説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
図1Aは、本発明の実施例1による薄膜キャパシタ100を模式的に示す断面図であり、図1Bは、図1Aに示す薄膜キャパシタの平面図である。なお、図1BのA−A’断面が、図1Aに対応し、図1Aと図1Bでは同じ部位には同じ符号が付されている。
1A is a cross-sectional view schematically showing a
図1A,図1Bを参照するに、前記薄膜キャパシタ100は、下部電極層(第1の電極層)103と上部電極層(第2の電極層)106の間に誘電体層105が形成されてなる薄膜キャパシタである。
Referring to FIGS. 1A and 1B, the
前記下部電極層103は、例えばCuよりなり、例えばSiよりなる基板101上に、例えばシリコン酸化膜よりなる絶縁層102を介して形成されている。また、前記下部電極層103が電解メッキ法により形成される場合には、前記絶縁層102と前記下部電極層103の間に、電解メッキ時の給電層となるシード層103Aが形成される。同様に、記上部電極層106が電解メッキ法により形成される場合には、前記誘電体層105と前記上部電極層106の間に、電解メッキ時の給電層となるシード層106Aが形成される。
The
また、前記誘電体層105と前記下部電極層103の間には、Ta層104が形成されている。前記Ta層104は、前記誘電体層105を形成する工程において形成される層である。
A
また、前記上部電極層106、前記シード層106A、および前記誘電体層105を貫通する開口部106Bには、前記Ta層104上に起立するように、略円筒状のプラグ103Bが形成されている。
In addition, a substantially
上記の構成において、半導体チップの電源ラインと接地ラインを、例えば上部電極層106と前記プラグ103Bにそれぞれ接続することで、当該電源ラインと当該接地ラインの間に、前記上部電極層106と前記下部電極層103の間に前記誘電体層105が形成されてなる薄膜キャパシタ(デカップリングキャパシタ)を挿入することが可能となる。この場合、当該薄膜キャパシタにより、半導体チップの電源電圧の変動を抑えて動作を安定させることが可能となる。
In the above configuration, the
また、上記の構造においては、前記下部電極層103を省略した形とすることも可能である。この場合、前記上部電極層106と対向する電極(下部電極層)として、前記Ta層104が機能する。
In the above structure, the
本実施例による薄膜キャパシタ100では、前記誘電体層105が、C(炭素)を含むTa酸化膜層(Taと酸素と炭素を含む層)よりなる誘電体層105Bを有することが特徴である。
The
従来の薄膜キャパシタでは、誘電体層がTa酸化膜(Taの酸化物、Ta2O5)より形成されていたため、誘電体層が加熱されると酸素が拡散(脱離)して誘電体層の抵抗値が下がる場合があった。一方、本実施例による薄膜キャパシタ100では、前記誘電体層105が、Cを含むTa酸化膜層よりなる誘電体層105Bを含むため、誘電体層105での酸素の拡散が抑制され、加熱された場合であっても電気特性(電気抵抗など)が安定である特徴を有している。
In the conventional thin film capacitor, the dielectric layer is formed of a Ta oxide film (Ta oxide, Ta 2 O 5 ), so that when the dielectric layer is heated, oxygen diffuses (desorbs) and the dielectric layer There was a case where the resistance value of the lowering. On the other hand, in the
また、前記誘電体層105は、さらにTa酸化膜層(実質的にCが添加されていないTa酸化膜層)よりなる誘電体層105Aを有している。すなわち、前記誘電体層105は、Ta酸化膜層よりなる誘電体層105Aと、Cを含むTa酸化膜層(Taと酸素と炭素を含む層)よりなる誘電体層105Bとが積層された構造を有している。
The
これは、前記誘電体層105を形成する場合に、Ta層と、Cが添加されたTa層を積層した後、陽極酸化により、Cが添加されたTa層の側から酸化を行っているためである。次に、このような誘電体層105の形成方法を含む、上記の薄膜キャパシタ100の製造方法について説明する。
This is because when the
図2A〜図2Gは、上記の薄膜キャパシタ100の製造方法を、手順を追って説明する図である。ただし以下の図中では、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
FIG. 2A to FIG. 2G are diagrams for explaining the manufacturing method of the
まず、図2Aに示す工程において、例えばSiよりなる基板101上に、たとえばシリコン酸化膜よりなる絶縁層102を厚さが300nmとなるように形成する。
2A, an insulating
次に、図2Bに示す工程において、前記絶縁層102上に、例えばCu(厚さ500nm)/Ta(厚さ50nm)よりなるシード層103Aを、例えばスパッタリング法により形成する。
Next, in the step shown in FIG. 2B, a
次に、前記シード層103A上に、該シード層103Aを給電層として、例えばCuの電解メッキ法により、下部電極層103を厚さが10μmとなるように形成する。
Next, the
次に、前記下部電極層103上に、Ta層104を、例えばArガスを用いたスパッタリング法により、厚さが500nmとなるように形成する。
Next, a
次に、当該Ta層104上に、Cを含むTa層105bを、例えばArガスとCO2ガスを用いた反応性スパッタリング法により、厚さが100nmとなるように形成する。この場合、スパッタリングに用いるターゲットの材料にはTaを用い、スパッタリングに用いるArガスにCO2を例えば5%程度添加して、形成される膜にCが添加されるようにする。この場合、当該Cを含むTa層105bには、酸素も添加されることになる。
Next, a Ta layer 105b containing C is formed on the
また、Arガスに添加されるガスはCO2に限らず、例えば、C元素を有する他のガスを用いてもかまわない。また、Cを添加する方法としては、ターゲットにTaとCを含む材料を用いてもよい。 Further, the gas added to the Ar gas is not limited to CO 2 , and for example, other gas containing a C element may be used. Further, as a method of adding C, a material containing Ta and C may be used as a target.
また、当該Cを含むTa層105bを、例えば蒸着法により、またはCVD法などを用いて形成してもよい。 Further, the Ta layer 105b containing C may be formed by, for example, an evaporation method or a CVD method.
次に、図2Cに示す工程において、前記Cを含むTa層105bを、例えば陽極酸化(200V)により酸化して、Cを含むTa酸化膜層よりなる誘電体層105Bを形成する。この場合、本工程における当該陽極酸化によって、前記Cを含むTa層105bとともに、前記Ta層104の少なくとも一部の酸化が行われ、Ta酸化膜層(実質的にCを含まないTa酸化膜層)よりなる誘電体層105Aが形成される。ここで、Ta酸化膜層よりなる前記誘電体層105Aと、Cを含むTa酸化膜層よりなる前記誘電体層105Bとが積層されてなる誘電体層105が形成される。この場合、酸化が前記Ta層104まで進行するように陽極酸化が行われると、少なくとも、前記Cを含むTa層105bは確実に酸化され、前記誘電体層105の電気特性が良好となる。また、Ta酸化膜層よりなる前記誘電体層105Aの誘電率は、Cを含むTa酸化膜層よりなる前記誘電体層105Bの誘電率より高くなる。このため、前記誘電体層105Aを形成することで、前記誘電体層105全体の誘電率を高くすることができる。
Next, in the step shown in FIG. 2C, the Ta layer 105b containing C is oxidized by, for example, anodic oxidation (200V) to form a
また、先に説明したように、前記誘電体層105Bを形成することで、前記誘電体層105の加熱後の電気特性の変化が抑制されるため、前記誘電体層105Bと前記誘電体層105Aとが積層される構造とすることで、電気特性が安定であるとともに、誘電率が高い誘電体層を形成することができる。
In addition, as described above, since the
なお、この場合にCを含むTa酸化膜層とは、Ta元素とO元素とC元素を少なくとも含む膜を意味し、厳密な意味での結合状態を問うものではない。また、これらの元素以外に、不純物または添加物などが含有されていてもよい。 In this case, the Ta oxide film layer containing C means a film containing at least a Ta element, an O element, and a C element, and does not ask for a bonding state in a strict sense. In addition to these elements, impurities or additives may be contained.
次に、図2Dに示す工程において、例えばパターニングされたマスクを用いたドライエッチング法によって、前記誘電層105のパターニングを行い、部分的に前記Ta層104が露出するようにする。
Next, in the step shown in FIG. 2D, the
次に、図2Eに示す工程において、前記誘電体層105上に、例えばCu(厚さ500nm)/Ta(厚さ50nm)よりなるシード層106Aを、例えばスパッタリング法により形成する。
2E, a
次に、前記シード層106A上に、該シード層106Aを給電層として、例えばCuの電解メッキ法により、上部電極層106を厚さが10μmとなるように形成する。同様に、例えばCuの電解メッキ法により、前記Ta層104上に起立するように、略円筒状のプラグ103Bを形成する。
Next, the
次に、図2Fに示す工程において、前記基板101を必要な所定の厚さ(例えば50μm程度)となるまで研削して薄くすることで、図1A,図1Bに示した薄膜キャパシタ100を形成することができる。
Next, in the step shown in FIG. 2F, the
また、その後の工程において、例えば図2Gに示すように、必要に応じて、当該薄膜キャパシタ100を覆うように、絶縁膜(保護膜)107を形成してもよい。前記絶縁膜107は、例えば感光性レジストなどの材料により形成され、前記プラグ103Bの上面の一部と、前記上部電極106の一部が、接続のために露出するようにパターニングして形成される。この後、前記絶縁膜107の硬度を高めるために、例えば200℃で1時間程度、前記配線基板100全体を加熱する。
In the subsequent steps, as shown in FIG. 2G, for example, an insulating film (protective film) 107 may be formed so as to cover the
この場合、本実施例による薄膜キャパシタ100では、前記誘電体層105が、Cを含むTa酸化膜層よりなる誘電体層105Bを含むため、加熱された場合であっても電気特性(電気抵抗など)が安定である特徴を有する。
In this case, in the
次に、加熱前後の、上記の薄膜キャパシタの電気特性を調べた結果について、図3A、図3Bを用いて説明する。図3Aは、上記の薄膜キャパシタ100について、キャパシタ形成後であって加熱前(図2Gの工程の加熱前)に、電気特性(I−V特性)を調べた結果である。一方、図3Bは、キャパシタ形成後に加熱した後(200℃で1時間加熱、図2Gの工程の加熱後)、同様に電気特性を調べた結果である。
Next, the results of examining the electrical characteristics of the thin film capacitor before and after heating will be described with reference to FIGS. 3A and 3B. FIG. 3A shows the results of examining the electrical characteristics (IV characteristics) of the above-described
図3A,図3Bを参照するに、加熱の前後において、キャパシタのI−V特性に実質的な変化は見られず、加熱による誘電体層の電気特性の変化が殆ど無いことが確認された。 Referring to FIGS. 3A and 3B, it was confirmed that there was no substantial change in the IV characteristics of the capacitor before and after heating, and there was almost no change in the electrical characteristics of the dielectric layer due to heating.
また、上記の薄膜キャパシタ100との比較のために、上記の薄膜キャパシタ100において、Cを含むTa酸化膜層よりなる誘電体層105Bを形成しない比較用キャパシタを形成した。この場合、当該比較用キャパシタでは、前記誘電体層105Bを、Ta酸化膜層に置き換えた構造とし、これ以外の構造は薄膜キャパシタ100と同様とした。
Further, for comparison with the above
図4Aは、上記の比較用キャパシタについて、キャパシタ形成後であって加熱前(図2Gの工程の加熱前に相当)に、電気特性を調べた結果である。図4Bは、キャパシタ形成後に加熱した後(200℃で1時間加熱、図2Gの工程の加熱後に相当)、同様に電気特性を調べた結果である。 FIG. 4A is a result of examining the electrical characteristics of the above-described comparative capacitor after the capacitor formation and before heating (equivalent to heating in the process of FIG. 2G). FIG. 4B shows the result of examining the electrical characteristics in the same manner after heating after capacitor formation (heating at 200 ° C. for 1 hour, equivalent to after heating in the step of FIG. 2G).
図4A,図4Bを参照するに、上記の比較用キャパシタの場合、加熱後にリーク電流が大きくなっていることがわかる。これは、Ta酸化膜層よりなる誘電体層の電気特性が変化しているためと考えらえる。このように、誘電体層の電気特性が変化する要因は様々に考えられるが、Ta酸化膜層中の酸素が拡散する(酸素が脱離する)ことがその可能性の一つに考えられる。本実施例による薄膜キャパシタでは、このような酸素の拡散が抑制されると考えられる。 4A and 4B, it can be seen that in the case of the above-described comparative capacitor, the leakage current increases after heating. This is presumably because the electrical characteristics of the dielectric layer made of the Ta oxide film layer have changed. As described above, various factors can be considered for changing the electrical characteristics of the dielectric layer. One of the possibilities is that oxygen in the Ta oxide film layer diffuses (desorbs oxygen). In the thin film capacitor according to this example, it is considered that such oxygen diffusion is suppressed.
また、実施例1に記載した薄膜キャパシタ100を、実際に半導体チップを実装する実装基板に設置する場合の一例について以下に説明する。
An example in which the
図5A〜図5Cは、本発明の実施例2による実装基板の製造方法を手順を追って示した図である。ただし以下の図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 FIG. 5A to FIG. 5C are diagrams illustrating the manufacturing method of the mounting board according to the second embodiment of the present invention, following the procedure. However, in the following drawings, the same reference numerals are given to the parts described above, and the description will be omitted.
まず、図5Aに示す工程では、コア基板201上に、前記薄膜キャパシタ100を設置する。なお、本図では図1A,2F,2Gなどに記載した、誘電体層105A,105B、シード層103A,106Aなどは図示を省略している(以下の図において同じ)。また、前記コア基板201には、例えば、該コア基板201を貫通するビアプラグ201が複数形成される。
First, in the process shown in FIG. 5A, the
次に、図5Bに示す工程において、例えばセミアディティブ法などを用いて、前記コア基板201の前記薄膜キャパシタ100が設置された側(以下文中第1の側)に、パターン配線よりなる配線部203Aを、前記コア基板201の第1の側の反対側の第2の側に、パターン配線よりなる配線部203Bを形成する。
Next, in the step shown in FIG. 5B, for example, using a semi-additive method, the
次に、前記コア基板201の第1の側に、前記薄膜キャパシタ100および前記配線部203Aを覆うように絶縁層(例えば樹脂よりなるビルドアップ層)204Aを形成する。また、前記コア基板201の第2の側にも同様に絶縁層204Bを形成する。
Next, an insulating layer (for example, a build-up layer made of resin) 204A is formed on the first side of the
次に、前記絶縁層204Aを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部205Aを形成する。同様に、前記絶縁層204Bを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部205Bを形成する。
Next, a
この場合、複数形成される前記配線部205Aは、前記配線部204A、前記上部電極層106、または前記プラグ103Bなどに接続される。
In this case, the plurality of
次に、図5Cに示す工程において、前記配線部205Aを覆うように絶縁層(ビルドアップ層)206Aを形成し、同様に前記配線部205Bを覆うように絶縁層206Bを形成する。
Next, in the step shown in FIG. 5C, an insulating layer (build-up layer) 206A is formed so as to cover the
次に、前記絶縁層206Aを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部207Aを形成する。同様に、前記絶縁層206Bを貫通するビアプラグと、該ビアプラグに接続されるパターン配線よりなる配線部207Bを形成する。
Next, a
この場合、前記配線部207Aのビアプラグは、前記配線部205Aのパターン配線に接続されるように、同様に、前記配線部207Bのビアプラグは、前記配線部205Bのパターン配線に接続されるようにそれぞれ形成される。
In this case, the via plug of the
次に、前記配線部207Aの一部が露出する開口部を有するように、前記絶縁層206A上にソルダーレジスト層208Aを形成する。また、露出した前記配線部207A上に、例えばメッキ層よりなる接続層209Aを形成する。同様に、前記配線部207Bの一部が露出する開口部を有するように、前記絶縁層206B上にソルダーレジスト層208Bを形成する。また、露出した前記配線部207B上に、例えばメッキ層よりなる接続層209Bを形成する。
Next, a solder resist
このようにして、前記薄膜キャパシタ100を内蔵した、半導体チップを実装する実装基板200を形成することができる。
In this manner, the mounting substrate 200 on which the semiconductor chip is mounted, in which the
上記の実装基板200においては、前記接続層209Aに半導体チップが実装される。この場合、前記配線部207A、205Aを介して、半導体チップの電源ラインと接地ラインの間に薄膜キャパシタが挿入されるように接続される。
In the mounting substrate 200, a semiconductor chip is mounted on the
本実施例による実装基板200では、前記薄膜キャパシタ100が薄型化されて内蔵されているため、実装基板の小型化、薄型化に対応することが可能である。また、前記薄膜キャパシタ100の電気特性が安定であるため、実装される半導体チップの電源電圧の変動を抑えて動作を安定させることを効率よく行うことが可能となっている。
In the mounting substrate 200 according to the present embodiment, since the
また、図6は、本発明の実施例3による半導体装置を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。 FIG. 6 shows a semiconductor device according to Embodiment 3 of the present invention. However, in the figure, the same reference numerals are given to the parts described above, and the description will be omitted.
図6を参照するに、本実施例による半導体装置300は、実施例2に記載した実装基板200に、半導体チップ301が実装された構造を有している。前記半導体チップ301は、例えば電極パッド(図示せず)上に形成された半田バンプ302が前記接続層209Aに電気的に接続されることにより、実装される。
Referring to FIG. 6, the
この場合、前記配線部207A、205Aを介して、半導体チップの電源ラインと接地ラインの間に薄膜キャパシタが挿入されるように接続される。
In this case, the thin film capacitors are connected via the
本実施例による半導体装置300では、前記薄膜キャパシタ100が薄型化されて内蔵されているため、半導体装置の小型化、薄型化に対応することが可能である。また、前記薄膜キャパシタ100の電気特性が安定であるため、実装される半導体チップの電源電圧の変動を抑えて動作を安定させることを効率よく行うことが可能となっている。
In the
また、上記の実施例では、おもに前記誘電体層105が、C(炭素)を含むTa酸化膜層(Taと酸素と炭素を含む層)よりなる誘電体層105Bを有する場合について説明したが、これに限定されるものではない。例えば、前記誘電体層105Bが、C(炭素)を含むNb酸化膜層(Nbと酸素と炭素を含む層)よりなるように構成してもよい。この場合、TaとNbは類似の特性を有しているため、Taを用いた場合と同様の効果を得ることが可能である。
In the above embodiment, the case where the
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。 Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to the specific embodiments described above, and various modifications and changes can be made within the scope described in the claims.
本発明によれば、電気特性が安定である薄膜キャパシタと、当該薄膜キャパシタを製造する製造方法、当該薄膜キャパシタを用いた実装基板、および当該薄膜キャパシタを用いた半導体装置を提供することが可能となる。 According to the present invention, it is possible to provide a thin film capacitor having stable electrical characteristics, a manufacturing method for manufacturing the thin film capacitor, a mounting substrate using the thin film capacitor, and a semiconductor device using the thin film capacitor. Become.
100 薄膜キャパシタ
101 基板
102 絶縁層
103 下部電極層
103A シード層
103B プラグ
104 Ta層
105,105A,105B 誘電体層
106 上部電極層
106A シード層
106B 開口部
107 絶縁層
200 実装基板
201 コア基板
202 ビアプラグ
203A,203B,205A,205B,207A,207B 配線部
204A,204B,206A,206B 絶縁層
208A,208B ソルダーレジスト層
209A,209B 接続層
300 半導体装置
301 半導体チップ
302 半田バンプ
DESCRIPTION OF
Claims (9)
前記誘電体層は、Cを含むTa酸化膜層を有することを特徴とする薄膜キャパシタ。 A thin film capacitor in which a dielectric layer is formed between a first electrode layer and a second electrode layer,
The dielectric layer has a Ta oxide film layer containing C.
前記誘電体層を形成する工程は、
Cを含むTa層を形成する成膜工程と、
前記Cを含むTa層を酸化する酸化工程と、と含むことを特徴とする薄膜キャパシタの製造方法。 A thin film capacitor comprising: a step of forming a first electrode layer; a step of forming a dielectric layer on the first electrode layer; and a step of forming a second electrode layer on the dielectric layer. A manufacturing method of
The step of forming the dielectric layer includes
A film forming step of forming a Ta layer containing C;
An oxidation step of oxidizing the Ta layer containing C, and a method of manufacturing a thin film capacitor.
前記第1の電極層上にTa層を形成する第1の成膜工程と、
前記Ta層上に、前記Cを含むTa層を形成する第2の成膜工程と、を含むことを特徴とする請求項4記載の薄膜キャパシタの製造方法。 The film forming step includes
A first film forming step of forming a Ta layer on the first electrode layer;
5. The method of manufacturing a thin film capacitor according to claim 4, further comprising a second film forming step of forming a Ta layer containing C on the Ta layer.
前記薄膜キャパシタは、
第1の電極層と第2の電極層の間にCを含むTa酸化膜層が形成されてなることを特徴とする実装基板。 A mounting substrate having a thin film capacitor connected to the semiconductor chip for mounting the semiconductor chip,
The thin film capacitor is
A mounting substrate, wherein a Ta oxide film layer containing C is formed between a first electrode layer and a second electrode layer.
前記薄膜キャパシタは、
第1の電極層と第2の電極層の間にCを含むTa酸化膜層が形成されてなることを特徴とする半導体装置。 A semiconductor device having a thin film capacitor connected to a semiconductor chip, wherein the semiconductor chip is mounted on a mounting substrate,
The thin film capacitor is
A semiconductor device, wherein a Ta oxide film layer containing C is formed between a first electrode layer and a second electrode layer.
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JP2005328977A JP2007134651A (en) | 2005-11-14 | 2005-11-14 | Thin-film capacitor, its manufacturing method, mounting substrate and semiconductor device |
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