JP2007129221A

JP2007129221A - 半導体素子の多目的測定マークとそれを利用したキャリブレーション方法、測定システム及びコンピュータプログラム

Info

Publication number: JP2007129221A
Application number: JP2006294746A
Authority: JP
Inventors: Dae Kwon Kang; 大權姜
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-11-03
Filing date: 2006-10-30
Publication date: 2007-05-24

Abstract

【課題】半導体素子レイヤーの多様な特性を測定するための測定マークとそれを利用したキャリブレーション方法、測定システム及び測定してキャリブレーションするためのコンピュータプログラム製品を提供する。
【解決手段】半導体素子の各レイヤーの多様な特性を測定するための測定マークにおいて、隣接する曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンを有した多数個の破線形L型パターンを含むマーク。本発明の実施形態による場合、一つの測定マークで各レイヤーの多様な特性を同時に測定できる。
【選択図】図１

Description

本発明は、半導体素子の製造方法に係り、より詳細には、半導体素子の測定マークとそれを利用したキャリブレーション方法、測定システム及びコンピュータプログラム製品に関する。

集積回路半導体素子は、消費者に商業的または他の応用製品として広く使われる。その技術分野でよく知られているように、集積回路半導体素子は、複数の絶縁または導電層パターンを基板上に形成することで作られる。そのパターンは、フォトマスクまたはレチクル上のパターンを通じてイメージを形成するか電子ビームのように直接的にイメージを基板上に形成することで作られる。おおよそ多様な集積回路素子は、単体の半導体ウェハー上に形成され、後でスクライブラインに沿って個別的集積回路パターンが存在する。

集積回路の集積度が増加し続けながら半導体基板上に形成されるレイヤーの数も増加しているが、その各個別レイヤーの線幅は減少している。残念ながらレイヤーの数の増加につれて減少している各レイヤーの線幅によってレイヤーと他のレイヤーとの間の整列が難しく、フォトマスクとレチクル上のパターンまたはレイヤー上に直接描画する方法で形成されるパターンを精確に複製することが難しくなっている。

全体的なレイヤーの整列状態と各レイヤー内のイメージの転写状態とを測定するために通常、多様な測定パターンが半導体素子の多くのレイヤーに形成されている。以下、本発明でこのようなパターンを“測定マーク”または簡単に“マーク”と指称する。このマークは、半導体素子の活性回路領域を保存するために活性回路から分離しておおよそ半導体ウェハーのスクライブライン内に形成される。

このマークは、多様な条件の測定が可能な形態に配置されなければならない。例えば、整列マークは、半導体素子の重畳される上層レイヤーと下層レイヤーとの間の整列誤差程度を測定するのに使われ、コーナーラウンディングマークは半導体素子の各層を形成する時、フォトマスク、レチクルまたは直接描画方法で形成されたコーナーイメージのコーナー部位のラウンディング程度をデータイメージと比べて測定するのに使われる。そして、線端が短くなる現象を測定するためのマークは半導体素子の各層を形成する時、フォトマスク、レチクルまたは直接描画方法で形成されたラインイメージの隣接したライン間の距離誤差を測定するのに使われる。このような多様なマークは、この技術分野によく知られているが、例えば、整列マークは、特許文献１に記述されている。線端が短くなってコーナーがラウンディングされる現象は、特許文献２に記述されている。また、コーナーラウンディング現象が、特許文献３に記述されている。集積回路の集積度が持続的に増加するために、スクライブライン及び/または集積回路素子内に必須的な測定マークの形成が難しくなっている。
米国特許第6,486,954号明細書米国特許第6,944,844号明細書米国特許第6,9925,202号明細書

本発明が解決しようとする技術的課題は、前記従来技術の問題点を解決するための測定マークを提供することである。

本発明が解決しようとする他の技術的課題は、前記測定マークを利用した測定方法を提供することである。

本発明が解決しようとするまた他の技術的課題は、前記測定方法を行うシステムを提供することである。

本発明が解決しようとするさらに他の技術的課題は、前記システムを駆動するコンピュータプログラム製品を提供することである。

本発明の技術的課題は、前述した技術的課題に制限されず、言及されなかったさらなる技術的課題は、下記から当業者に明確に理解されるであろう。

前記技術的課題を達成するための本発明は、上層レイヤーと下層レイヤーとの上に4個の四分区間と中央部を定義するための実線形(solid)十字(cross)パターンを形成することで下層レイヤーとキャリブレーション(零点調整)されうる。上層レイヤーの多数個の第1ないし第4破線形(スタガード：staggered)L型(L-shaped)パターンは、曲り形(vertex、vertices)パターンと各々相異なる間隔を有して隣接して形成された線分形(line segment)枝(legs)パターンを含む。多数個の第1ないし第4破線形L型パターンは、各々の曲り形パターンが実線形十字パターンの中央部と隣接して各々四つのうち一つの四分区間を占有する模様からなる。

上層レイヤーと下層レイヤーとの間の整列誤差、上層レイヤーのコーナーラウンディングと線端が短くなる現象などは実線形十字パターンと多数個の第1ないし第4破線形L型パターンとを使って測定される。特に、本発明の一実施形態で整列誤差は、実線形十字パターンと第1ないし第4破線形L型パターンとの整列誤差を測定することで測定しうる。コーナーラウンディングは、破線形L型パターンの頂点の相互間隔を測定するか実線形十字パターンの中央部との間隔を測定することで測定しうる。最後に、線端が短くなる現象は破線形L型パターンの枝パターンの間の多様な間隔を測定することで測定しうる。整列誤差、コーナーラウンディング及び線端が短くなる現象を単一対のマーク内で測定して組合わせることでウェハーの集積回路またはスクライブライン内にある活性回路パターンはそのまま維持されうる。また、上層レイヤーと下層レイヤーとの間のキャリブレーションのためのアナログシステムも本発明の他の実施形態によって提供される。付け加えて整列誤差測定のためのアナログコンピュータプログラム製品も本発明の他の実施形態で提供される。

本発明の一実施形態で、下層レイヤー上に離隔して形成された多数個の実線形十字パターンは、各々4個の四分区間と中央部を定義する。第1ないし第4破線形L型パターンは各々上層レイヤー上に形成され、各々曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンを含み、上層レイヤーの各曲り形パターンが下部レイヤーの各実線形十字パターンの各中央部と隣接し、各実線形十字パターンの4個の四分区間のうち何れか一つを占有する模様からなる。他の実施形態で、実線形十字パターンは、上層レイヤーの第1ないし第4破線形L型パターンと離隔して上層レイヤー上にも形成される。

本発明の多様な実施形態による各レイヤーの多様な特性を測定するためのマークの基本ビルブロックや単位セルは、隣接する頂点パターンと互いに多様な間隔で離隔した線分形枝パターンを含む多数個の第1ないし第4破線形L型パターンを含む。本発明の一実施形態では隣接する頂点パターンと多様な間隔を有して形成された線分形枝パターンとを含む多数個の第2破線形L型パターンも提供される。第1及び第2破線形L型パターンは、互いに離隔しており、曲り形パターンと、互いに隣接する多数個の第1線分形枝パターン及び互いに反対方向に向かう第2線分形枝パターンからなる。他の実施形態で、隣接する曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンとを含む多数個の第1ないし第4破線形L型パターンが提供される。多数個の第1ないし第4破線形L型パターンは互いに離隔しており、各破線形L型パターンの曲り形パターンは互いに隣接し、各破線形L型パターンは各々曲り形パターンを取り囲んで4個の四分区間のうち一つを占有して隣接している。前記L型パターンは、第2レイヤー内に含まれる実線形L型パターンと結合される。

本発明の実施形態のマークは、半導体ウェハー内、半導体ウェハーのスクライブライン内、フォトマスクまたはレチクル内及び半導体ウェハーのパターニングデータ内に含まれる。

その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。

本発明による測定マークとそれを利用した測定方法、測定システム及びコンピュータプログラムによれば、多様なレイヤーの特性を一つのマークで同時に正確に測定できる。

本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で具現でき、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供され、本発明は請求項の範ちゅうにより定義されるだけである。図面で層または領域の大きさや相対的な大きさは、説明の明確性のために誇張された。明細書全体にわたって同一の参照符号は、同一の構成要素を指称する。

素子(elements)または層が異なる素子または層の“上(on)”、“連結(connected to)”及び/または“カップリングされた(coupled to)”などで他の素子または層の関係が指称されることは、他の素子または層との直接的な関係だけではなく、中間に他の層または他の素子を介在した場合をいずれも含むと理解されなければならない。一方、素子が“直上(directly on)”、“直接連結(directly connected to)”及び/または“直接カップリングされた(directly coupled to)”などと指称されることは、中間に他の素子または層を介在しないことを表わす。"及び/または"は、言及されたアイテムの各々及び一つ以上のすべての組合を含む。

多様な素子(elements)、要素(components)、領域(regions)、レイヤー(layer)及び/または部分(sections)などを説明するために使われる第1、第2、第3などの用語は、この用語によって限定されない。この用語は一素子、要素、領域、レイヤー及び/または部分などをまた他の領域、レイヤー及び/または部分に区別するために使われる。例えば、以下で論議される第1素子、第1要素、第1領域、第1レイヤー及び/または第1部分などの用語は、本発明の技術的思想から外れていない第2素子、第2要素、第2領域、第2レイヤー及び/または第2部分などを指称する。

空間的に相対的な用語である“下(below)”、“下方(beneath)”、“下部(lower)”、“上(above)”、“上部(upper)”などは図面に図示されたように一つの素子または構成要素と他の素子または構成要素との相関関係を容易く記述するために使われうる。空間的に相対的な用語は、図面に図示されている方向に加えて使用の時、または動作の時、素子の相異なる方向を含む用語に理解されなければならない。例えば、図面に図示されている素子を覆す場合、他の素子の“下(belowまたはbeneath)”に記述された素子は、他の素子の“上(above)”に置かられうる。したがって、例示的な用語である"下"は下と上の方向を全部含みうる。素子は、他の方向にも配向されることができ、この場合、空間的に相対的な用語は配向によって解釈されうる。

本明細書で使われた用語は、実施形態を説明するためのもので本発明を制限しようとするものではない。本明細書で、単数型は文句で特別に言及しない限り複数型も含む。単数を表わす用語である“一つ”、“一つの”と“その”は複数形態を含みうることを意味するだけでなく、文脈上に明白な表現を除いた他のすべての形態を含む。明細書で使われる“含む(comprises、comprising、includes、including及び/またはhaving)”の用語は、明細書に具体的に記述された形態の模様、応用、段階、動作、素子、及び/または要素に他の形態の模様、応用、段階、動作、素子、要素、及び/またはそのグループなどの実施や追加を排除しない。

本明細書で記述する実施形態は、本発明の理想的な概路図である平面図及び断面図を参考にして説明される。したがって、製造技術及び/または許容誤差などによって例示図の形態が変形されうる。したがって、本発明の実施形態は、図示された特定形態に制限されるものではなく製造工程によって生成される形態の変化も含むことである。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範ちゅうを制限するためのものではない。例えば、代表的一例で角状のコーナー領域がラウンドされるか曲線状をしていることがある。したがって、図面に図示された領域がその模様は概略的なものであり、素子の実際模様を図示しようと意図したものではなく、説明で明確に定義していないことが発明の範囲を限定しようとするものではない。

他の定義がなければ、本明細書で使われるすべての用語(技術及び科学的用語を含み)は、当業者に共通的に理解されうる意味で使われうる。また、一般的に使われる事前に定義されている用語は、明白に特別に定義されていない限り理想的にまたは過度に解釈されない。

本発明は一実施形態で方法、システム及びコンピュータプログラム製品のブロックダイヤグラムとフローチャートとを参照して説明される。ブロックダイヤグラムやフローチャートの各ブロックと各ブロックの組合せは最小一部分以上がコンピュータプログラムの命令で実行される。このコンピュータプログラム命令は、一つまたはそれ以上の企業、個人などに普及されるかコンピュータシステムが生成した方法、モジュール、素子または方法を通じて実行される命令のようにコンピュータシステムに含まれて提供される。また、他の実施形態で、一般的な目的のコンピュータシステムの組合せ及び/または特殊な目的のハードウェアが使われうる。

このコンピュータプログラムの命令は、コンピュータシステムのメモリに貯蔵されてブロック内で特定の機能/動作を実行するようにコンピュータが読めることができるプログラムコードを含む動作命令を作ってコンピュータシステムが特定の方法で機能を行うように制御する。コンピュータプログラム命令は、またブロック内で特定の機能/動作を実行するための段階を提供するプロセッサで実行される命令のようにコンピュータ実行過程を算出してコンピュータシステムによって行われる一連の動作段階を生成するためにコンピュータシステムにローディングされる。したがって、与えられたブロックダイヤグラムのブロック及び/またはフローチャートは方法、コンピュータプログラム製品及び/またはシステム(構造的及び/または機能的意味)を支持する。

他の実施形態でフローチャートに表示された機能/動作順序は、他の機能/動作順序を表示することもできる。例えば、連続された二つのブロックは実質的に同時に行われるか、逆順で実行されるか、掛かり合った機能/動作によって決定される。結果的に、一つまたはそれ以上のブロックの機能は分離されることもでき、他のブロックと結合されることもできる。

以下、本発明の多様な実施形態を図面を参照して、さらに詳しく説明する。

図１は、本発明の一実施形態による半導体素子の一レイヤーの多様な特性を測定するために使うマークの平面図である。図１で本発明の一例として図示したマーク１０は、図面では多数の意味で二つのパターンを含むように図示されているが、曲り形パターン２２とS1ないしS6の間隔で離隔している線分形枝パターン２４、２６を含む多くの破線形L型パターンを含みうる。

たとえ、破線形L型パターン２０が二つの破線形L型パターンを含むように図１に例示されているとしても、二つ以上の破線形L型パターンを含んで使われうるということは通常の知識で理解されうる。さらに詳細に図１で、枝パターン２４、２６は三枝の相異なる大きさの間隔を有した4個の線分形に図示されているが、多様な大きさの間隙とさらに大きいかさらに小さい多数の線分を含みうる。また、ここで、多様な間隔とは、枝パターン２４、２６の間隔は少なくとも二つ以上が相異なる間隔であるということを意味する。したがって、図１での線間隙S1、S2、S3及びS4、S5、S6は、曲り形パターン２２から端部に図示された枝パターン２４、２６において線形的に増加すると示されているが、間隔に規則的な変化が必要なものではない。また、各枝パターン２４、２６の間隔S1、S2、S3 及びS4、S5、S6が互いに同一である必要はない。結論的に、隣接する破線形L型パターン２０の間隔は同じである必要がない。

次いで、本発明の一実施形態で、多数個の破線形L型パターン２０は、多数個の第1破線形L型パターンであり、マーク１０は隣接する曲り形パターン３２と互いに多様な間隔で離隔した線分形枝パターン３６、３８を含む多数個の第2破線形L型パターン３０をさらに含みうる。図１において、多数個の第1及び第2破線形L型パターン２０、３０は互いに離隔しており、曲り形パターン２２、３２と各破線形L型パターン２０、３０との第1枝パターン２６、３６は互いに隣接しており、各破線形L型パターン２０、３０の第2枝パターン２４、３４は図１の左側と右側に示されたように互いに反対方向に向かった模様を成している。

また、本発明の他の実施形態によれば、マーク１０は、各々隣接する曲り形パターン２２、３２、４２、５２と各々互いに多様な間隔で離隔した線分形枝パターンとを含む多数個の第1(20)、第2(30)、第3(40)及び第4(50)破線形L型パターンを含む。図１に図示されたように多数個の第1ないし第4破線形L型パターンは互いに離隔しており、各々の曲り形パターン２２、３２、４２、５２は互いに隣接し、前記隣接する曲り形パターンを取り囲んで各々一つの四分区間を占有している。図１に図示されたように、本発明の一実施形態によるマーク１０は、前記第1ないし第4破線形L型パターン２０、３０、４０、５０の前記曲り形パターン２２、３２、４２、５２の間である中央部６０を含む。

本発明のいくつかの実施形態において、多数個の破線形L型パターン２０、３０、４０、５０と斜線が引かれず覆われた中央部６０は、半導体素子の第1 レイヤーに含まれる。本発明の他の実施形態において、前記マークは、図１で斜線が引かれた実線形十字パターン７０をさらに含む。前記実線形十字パターン７０は、第1ないし第4破線形L型パターン２０、３０、４０、５０の曲り形パターン２２、３２、４２、５２間の中央と図１に仮想の一点鎖線８０で示された各四分区間に取り囲まれた各境界領域に沿って延長された4個の枝パターン７２、７４、７６、７８を含む。破線形L型パターン２０のように単一破線形L型パターンである場合には、前記実線形十字パターン７０は、例えば、前記実線形十字パターン７０の」型位置のように半導体素子の第2レイヤーに含まれた実線形L型パターンに置換されうる。

本発明の一実施形態において、前記マーク１０は半導体ウェハー内、他の実施形態において、半導体ウェハーのスクライブライン内に含まれる。また他の実施形態おいて、前記マーク１０はフォトマスクまたはレチクル内に含まれる。次いでさらに他の実施形態において、マーク１０はパターンをウェハーに直接描画する方法のパターニングデータに含まれる。

図２は、本発明の多様な実施形態による上層レイヤーと下層レイヤーとの間の整列誤差を測定することを示すために図１のマークの一部分を拡大した図面である。図２から分かるように非線形性、誤差及びその外のよく知られた現象のために半導体レイヤー上に形成された枝パターン２６、３６と十字形パターン７０の実際のエッジ部分は直線ではない。枝パターン２６、十字形パターン７０、枝パターン３６を横切ってスキャン２００をして発生した信号から十字形パターン７０を含む下層レイヤーと枝パターン２６、３６とを有したマーク１０を含む上層レイヤーの整列誤差を測定できる。図２は簡略に図示された図面であり、整列誤差はマーク１０と十字形パターン７０とを複数の方向に複数の位置を何回スキャンして測定されることは、本発明の技術分野で通常的な技術で理解されうる。

図３は、本発明の一実施形態による線端が短くなる現象を示すために図1のマーク１０の他の部分を拡大した図面である。

図３は、線分部分がラウンドするか線端が短くなるなど多くの不完全な模様で半導体素子に形成された枝パターン２４と線端が短くなる現象を測定するために多様な間隔S1、S2、及びS3をスキャン３００したことを示す。図３も簡略に図示された図面であり、本発明の他の実施形態によって他のL型パターン３０、４０、５０のパターン点線区間や他の破線形L型パターンのうち他の一つが線端が短くなる現象を測定するのに使われうることもやっぱり本発明の技術分野で通常的な技術で理解されうる。

図４は、本発明の一実施形態によってコーナーラウンディングを測定することを示すために図１のマーク１０の一部分を拡大して図示した図面である。図４は、曲り形パターン２２と中央部６０とのコーナーが半導体素子を製造する時、デザインよりラウンドしたことを示す。図４は、コーナーラウンディングが隣接する曲り形パターンの間隔D1と曲り形パターン２２と中央部６０との間隔D2をスキャン４００することで測定されることを示す。他の四分区間のパターンが測定に使われることができ、その間隔D1とD2とがコーナーラウンディングを測定するのに使われうることは易しく理解されうる。図１のマークを使って他の方法でコーナーラウンディングを測定することもできる。したがって、図１ないし図４に図示された本発明の一実施形態によるマーク１０は、整列誤差、線端が短くなる現象及びコーナーラウンディングを測定するのに使われる。

図５は、半導体素子の多層レイヤーL1、L2、L3 が本発明の一実施形態によって各特性を測定するためのマークをどのように含むことができるかを概念的に図示した図面である。図５に示されたように一半導体素子５００でL1はL2の下部レイヤーであり、L2はL3の下部レイヤーである。本発明の一実施形態によるマークは半導体ウェハーのレイヤーL1、L2、L3内のスクライブライン５１０、または集積回路領域内に含まれうる。図５に示されたように第1レイヤーL1には実線形十字パターン７０が形成される。第2レイヤーL2には第1ないし第4破線形L型パターン１０が形成されており、各々隣接している曲り形パターンと多様な間隔の線分区間を有した枝パターンとを含み、前記曲り形パターンは実線形十字パターン７０の中央部と隣接しており、第1ないし第4破線形L型パターンは各々四つの四分区間のうち一つを占有している。第2レイヤーL2上には、重畳キャリブレーションマーク10’を用いて第3レイヤーL3のキャリブレーションに使われるための第2実線形十字パターン70’が形成されている。また、第3レイヤーは、他のレイヤーとのキャリブレーションのための第3十字パターン70’’が含まれる。

他の実施形態において、図６に示されたように半導体素子６００の三つのレイヤーL1、L2、L3は半導体ウェハーのスクライブライン６１０、または集積回路領域に十字パターンと整列マークとを含む。また、第1下層レイヤーL1は、複数個の離隔した十字パターン70、70’、70’’を含み、キャリブレーションのために各上層レイヤーL2、L3は、前記十字パターン70、70’と各々対応するマーク10、10’を含む。

図７は、本発明の一実施形態によって半導体素子の上層レイヤーと下層レイヤーとの間のキャリブレーション過程を行う動作のフローチャートである。ブロック710から分かるように、実線形十字パターンは、半導体素子の下層レイヤー上に4個の四分区間と中央とを定義するために形成される。ブロック720で、多数個の第1ないし第4破線形L型パターンが、各々隣接している曲り形パターンと多様な間隔の線分区間を有した枝パターンとを含み、前記曲り形パターンが実線形十字パターン７０の中央部と隣接しており、前記第1ないし第4破線形L型パターンは各々四つの四分区間のうち一つを占有した模様で前記上層レイヤー上に形成される。ブロック710と720過程は、順序を変えて行われるか、同時に行われうる。ブロック730で、上層レイヤーと下層レイヤーとの間の整列誤差、上層レイヤーでのコーナーラウンディングと線端が短くなる現象が実線形十字パターンと第1ないし第4破線形L型パターンとを用いて測定される。測定を行う、例えば、制御または信号処理アルゴリズムなどを行う過程の一部にはコンピュータプログラムが使われる。

ブロック710での実線形十字パターンは、図５のL1レイヤーのように下層レイヤー上に形成された単一実線形十字パターンであり、図６のL1レイヤーのように多数個であり得る。同じ脈絡で、ブロック720の破線形L型パターンは、図６に図示されたL2レイヤーのように破線形L型パターン一つが形成されることもでき、図５のL2、L3レイヤーのように離隔した破線形L型パターンと十字形パターンとが複数に形成されることもできる。

図８は、本発明の一実施形態による半導体素子Dの上部レイヤーOと下部レイヤーUをキャリブレーションするシステムを概略的に図示した図面である。キャリブレーションシステム８００は、説明したように実線形十字パターンと多数個の第1ないし第4破線形L型パターンを含む重畳マークの単一対から整列誤差、コーナーラウンディング及び線端が短くなる現象を測定できる。前記キャリブレーションシステム８００は、イメージングシステム、スキャニングシステム、デジタル信号処理システムと一つまたはそれ以上のデータプロセッサを含みうる。特に、コーナーラウンディング、線端が短くなる現象及び整列誤差などを同時に測定できるように本発明によるマークと共に動作する通常的なキャリブレーションシステムが修正されうる。

キャリブレーションシステム８００の動作のために使われるコンピュータプログラムが提供される。

以上、本発明の実施形態による場合、従来技術に比べて一つの測定マークで多様な特性を同時に測定できる。

以上、添付された図面を参照して、本発明の実施形態を説明したが、当業者ならば本発明がその技術的思想や必須な特徴を変更せず、他の具体的な形態に実施されるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないということを理解せねばならず、発明の権利範囲は以下の特許請求の範囲による。

本発明のフォトマスクまたはレチクルを使うフォトリソグラフィー工程が適用されるすべての半導体素子製造分野に広く利用されうる。

本発明の多様な実施形態による半導体素子の一レイヤーの特性を測定するために使うマークの平面図である。本発明の多様な実施形態によって各々整列誤差、線端が短くなる現象及びコーナーラウンディングの測定を表わす図１のマークの部分を拡大した図面である。本発明の多様な実施形態によって各々整列誤差、線端が短くなる現象及びコーナーラウンディングの測定を表わす図１のマークの部分を拡大した図面である。本発明の多様な実施形態によって各々整列誤差、線端が短くなる現象及びコーナーラウンディングの測定を表わす図１のマークの部分を拡大した図面である。本発明の多様な実施形態によるマークを含む半導体素子のレイヤーを概略的に図示した図面である。本発明の多様な実施形態によるマークを含む半導体素子のレイヤーを概略的に図示した図面である。本発明の多様な実施形態よって上層レイヤーと下層レイヤーとの間のキャリブレーションを行う動作のフローチャートである。本発明の多様な実施形態によって重畳されるマーク対から整列誤差、コーナーラウンディング及び線端が短くなる現象を測定するためのシステムのブロックダイヤグラムである。

符号の説明

10,10’：測定マーク
20,30,40,50：破線形L型パターン
22,32,42,52：曲り形パターン
24,26,34,36：枝パターン
60：中央部
70,70’,70’’：実線形十字パターン
72,74,76,78：枝パターン
200,300：スキャン方向
510,610：下層レイヤー
S1,S2,S3,S4,S5,S6：間隔
D1,D2：間隔距離
L1,L2,L3,500,600：レイヤー

Claims

半導体素子の各レイヤーの多様な特性を測定するための測定マークにおいて、
隣接する曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンを有した多数個の破線形L型パターンを含むことを特徴とする測定マーク。
前記多数個の破線形L型パターンは多数個の第1破線形L型パターンであり、
隣接する曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンを有した多数個の第2破線形L型パターンを含み、
前記第1及び第2破線形L型パターンは離隔しており、
前記曲り形パターンと前記第1及び第2破線形L型パターンの第1枝パターンとは隣接しており、
前記第1及び第2破線形L型パターンの第2枝パターンは互いに反対方向に向かうことを特徴とする請求項１に記載の測定マーク。
前記多数個の破線形L型パターンは多数個の第1破線形L型パターンであり、
隣接する曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンを有した多数個の第2、第3及び第4破線形L型パターン含み、
前記第1ないし第4破線形L型パターンは離隔しており、
前記第1ないし第4破線形L型パターンの曲り形パターンは互いに隣接し、
前記第1ないし第4破線形L型パターンは各々前記曲り形パターンを取り囲んで四つの四分区間のうち一つを占有して互いに隣接していることを特徴とする請求項１に記載の測定マーク。
前記多数個の第1ないし第4破線形L型パターンは半導体素子の第1層レイヤーに形成され、
前記測定マークは各四分区間で境界領域に沿って形成された四つの枝パターンを含み、互いに隣接する前記第1ないし第4破線形L型パターンの前記曲り形パターンの間の中央を含む実線形十字パターンをさらに含むことを特徴とする請求項３に記載の測定マーク。
第1ないし第4破線形L型パターンの曲り形パターンの間の中央部をさらに含むことを特徴とする請求項３に記載の測定マーク。
前記多数個の破線形L型パターンは半導体素子の第1層レイヤーに形成され、
前記測定マークは半導体素子の第2層レイヤーに形成された実線形L型パターンをさらに含むことを特徴とする請求項１に記載の測定マーク。
前記測定マークは半導体ウェハーに形成されることを特徴とする請求項１に記載の測定マーク。
前記測定マークは半導体ウェハーのスクライブライン内に含まれることを特徴とする請求項１に記載の測定マーク。
前記測定マークは半導体ウェハーをパターニングするためのフォトマスクまたはレチクル内に含まれることを特徴とする請求項１に記載の測定マーク。
前記測定マークは半導体ウェハーをパターニングするためのパターニングデータに含まれることを特徴とする請求項１に記載の測定マーク。
半導体素子の各レイヤーの多様な特性を測定するための測定マークにおいて、
図１ないし図６に図示されたパターン模様であることを特徴とする測定マーク。
前記測定マークは半導体ウェハー内に含まれることを特徴とする請求項１１に記載の測定マーク。
前記測定マークは半導体ウェハーのスクライブライン内に含まれることを特徴とする請求項１１に記載の測定マーク。
前記測定マークは半導体ウェハーをパターニングするためのフォトマスクまたはレチクル内に含まれることを特徴とする請求項１１に記載の測定マーク。
前記測定マークは半導体ウェハーをパターニングするためのパターニングデータに含まれることを特徴とする請求項１１に記載の測定マーク。
半導体素子の下層レイヤー上に四つの四分区間と中央を定義する実線形十字パターンとを形成し、
半導体素子の上層レイヤー上に第1ないし第4破線形L型パターンを形成するが、前記第1ないし第4破線形L型パターンは、前記実線形十字パターンの中央と隣接する各曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンを含み、各々四つの四分区間のうち一つずつを占有する模様で形成し、
前記実線形十字パターンと第1ないし第4破線形L型パターンとを用いて前記上層レイヤーと下層レイヤーとの整列誤差、上層レイヤーのコーナーラウンディング及び線端が短くなる現象を測定することを含むことを特徴とする半導体素子の上層レイヤーと下層レイヤーとをキャリブレーションする方法。
前記実線形十字パターンの形成は、半導体素子の下層レイヤー上に各々四つの四分区間と中央とを定義する多数個の離隔した実線形十字パターンを形成するものであり、
前記多数個の第1ないし第4破線形L型パターンの形成は、各々半導体素子の多数個の上層レイヤーのうち一つに形成するものであり、各々隣接する曲り形パターンと互いに多様な間隔で離隔した線分形枝パターンとを含み、各上層レイヤーの前記隣接する曲り形パターンは前記実線形十字パターン中央と各々隣接し、第1ないし第4破線形L型パターンは各実線形十字パターンの四つの四分区間のうち一つを占有しているように形成するものであり、
前記整列誤差の測定は、前記多数個の離隔した実線形十字パターンと前記第1ないし第4破線形L型パターンとを用いて各上層レイヤーと下層レイヤーとの間の整列誤差、各上層レイヤーのコーナーラウンディングと線端が短くなる現象を測定することを含むことを特徴とする請求項１６に記載の半導体素子の上層レイヤーと下層レイヤーとをキャリブレーションする方法。
前記実線形十字パターンは第1実線形十字パターンであり、
半導体素子の前記上層レイヤー上に前記第1ないし第4破線形L型パターンと離隔した第2実線形十字パターンとを形成することをさらに含むことを特徴とする請求項１６に記載の半導体素子の上層レイヤーと下層レイヤーとをキャリブレーションする方法。
前記実線形十字パターンの形成と前記第1ないし第4破線形L型パターンの形成は、前記実線形十字パターンと前記第1ないし第4破線形L型パターンとを含んでいるフォトマスクまたはレチクルイメージを転写して行うことであることを特徴とする請求項１６に記載の半導体素子の上層レイヤーと下層レイヤーとをキャリブレーションする方法。
前記実線形十字パターンと前記第1ないし第4破線形L型パターンとは、前記上層レイヤーと下層レイヤーとを含むことを特徴とする請求項１６に記載の半導体ウェハーのスクライブライン内に形成されるキャリブレーション方法。
請求項16に記載の方法を行う形態のシステム。
媒介体内に含まれて請求項16の測定動作を行われうる形態にコンピュータで読取り可能なコンピュータプログラムコードを有したコンピュータで読取り可能な記憶媒介体を含むことを特徴とするコンピュータプログラム製品。