JP2007128973A - Wiring structure of substrate - Google Patents
Wiring structure of substrate Download PDFInfo
- Publication number
- JP2007128973A JP2007128973A JP2005318572A JP2005318572A JP2007128973A JP 2007128973 A JP2007128973 A JP 2007128973A JP 2005318572 A JP2005318572 A JP 2005318572A JP 2005318572 A JP2005318572 A JP 2005318572A JP 2007128973 A JP2007128973 A JP 2007128973A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- substrate
- supply layer
- return path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
Description
本発明は、基板の配線構造に関し、詳細には、高周波信号(高速信号)の伝送品質を確保することが可能な基板の配線構造に関する。 The present invention relates to a wiring structure of a substrate, and more particularly to a wiring structure of a substrate capable of ensuring transmission quality of a high-frequency signal (high-speed signal).
高周波信号を伝送する配線基板では、高周波信号の伝送品質を確保するために、特性インピーダンスやEMI(Electro Magnetic Interference:電磁障害)の対策が行われている(例えば、特許文献1参照)。 In a wiring board that transmits a high-frequency signal, measures against characteristic impedance and EMI (Electro Magnetic Interference) are taken in order to ensure the transmission quality of the high-frequency signal (see, for example, Patent Document 1).
図4は、集積回路を搭載する有機基板の構造を示す部分断面斜視図である。同図に示す基板は、複数の層構造を有するビルト基板となっている。同図において、501は第1信号配線、502は第2信号配線を示しており、第1信号配線間501、502間には、第1絶縁層503、第1電源層(Gnd層)504、第2絶縁層505、第2電源層(Vcc層)506、および第3絶縁層507が順に積層されている。
FIG. 4 is a partial cross-sectional perspective view showing the structure of the organic substrate on which the integrated circuit is mounted. The substrate shown in the figure is a built substrate having a plurality of layer structures. In the figure,
同図に示すようなビルト基板では、電源層に絶縁層を介して信号配線を並走する構成とすることによって、信号配線の連続した特性インピーダンスを確保して、高周波信号伝送時の伝送品質を確保することができる。 In the built board as shown in the figure, the signal wiring runs parallel to the power supply layer through the insulating layer, so that the continuous characteristic impedance of the signal wiring is secured and the transmission quality at the time of high-frequency signal transmission is improved. Can be secured.
また、かかるビルト基板では、半導体回路中に存在するトランジスタをスイッチングする際に必要となるシンク電流、ソース電流、および貫通電流を、第1、第2電源層504、505および第1、第2電源層504、505間に形成された第2絶縁層505とで形成される寄生容量や外付けのバイパスキャパシタによって確保することができる。
Further, in such a built-in board, the sink current, the source current, and the through current required for switching the transistor existing in the semiconductor circuit are converted into the first and second
また、かかるビルト基板では、信号配線501の高周波電流のリターン電流は第2電源層506に流れ、また、信号配線502の高周波電流のリターン電流は第1電源層504に流れるため、リターン電流の帰路を確保することができる。
In such a built-in board, the return current of the high-frequency current of the
しかしながら、小型・薄型化した半導体基板および1〜2層の有機基板は、多層構造をもつことができないため、以下のような問題がある。 However, since the semiconductor substrate reduced in size and thickness and the organic substrate having one or two layers cannot have a multilayer structure, there are the following problems.
図5は、単層構成の有機基板の構造を示す部分断面斜視図である。同図において、601は第1信号配線、602は絶縁層、603は第2信号配線を示している。多層構造をもつことができない基板の場合には、(1)信号配線の特性インピーダンスの連続性を確保することが難しい、(2)リターン電流の帰路を確保することが難しい、(3)電源ラインの低インピーダンス化が難しい等の問題があるため、高周波信号の伝送品質を確保することが困難であるという問題がある。
FIG. 5 is a partial cross-sectional perspective view showing the structure of a single layer organic substrate. In the figure,
本発明は、上記に鑑みてなされたものであって、多層構造を持たない基板において、高周波信号の伝送品質を確保することが可能な基板の配線構造を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a wiring structure of a substrate that can ensure the transmission quality of a high-frequency signal in a substrate that does not have a multilayer structure.
上述した課題を解決し、目的を達成するために、本発明は、複数の集積回路を搭載する基板の配線構造において、集積回路間を接続するための信号配線と、対向配置される第1電源層および第2電源層と、前記信号配線に略並行に配されたリターン・パス用配線と、を備え、前記リターン・パス用配線は、前記第1および第2電源層の少なくとも一方の電源層にその両終端が接続されており、前記信号配線と、前記リターン・パス用配線と、前記信号配線および前記リターン・パス用配線間に狭持される絶縁膜とで第1容量を形成し、前記第1電源層と、前記第2電源層と、前記第1電源層および前記第2電源層間に狭持される絶縁膜とで第2容量を形成したことを特徴とする。 In order to solve the above-described problems and achieve the object, the present invention provides a wiring structure of a substrate on which a plurality of integrated circuits are mounted, and a first power supply disposed opposite to the signal wiring for connecting the integrated circuits. And a return path wiring disposed substantially in parallel with the signal wiring, wherein the return path wiring is at least one power supply layer of the first and second power supply layers. Both ends thereof are connected to each other, and a first capacitor is formed by the signal wiring, the return path wiring, and an insulating film sandwiched between the signal wiring and the return path wiring, A second capacitor is formed by the first power supply layer, the second power supply layer, and an insulating film sandwiched between the first power supply layer and the second power supply layer.
また、本発明の好ましい態様によれば、前記リターン・パス用配線は、前記信号配線を挟んで一対に形成されており、一方のリターン・パス用配線の両終端は、前記第1電源層に接続されており、他方のリターン・パス用配線の両終端は、前記第2電源層に接続されていることが望ましい。 According to a preferred aspect of the present invention, the return path wiring is formed in a pair with the signal wiring interposed therebetween, and both ends of one return path wiring are connected to the first power supply layer. It is desirable that both ends of the other return path wiring are connected to the second power supply layer.
また、本発明の好ましい態様によれば、前記第1電源層は、Vcc層であり、前記第2電源層は、Gnd層であることが望ましい。 According to a preferred aspect of the present invention, it is preferable that the first power supply layer is a Vcc layer and the second power supply layer is a Gnd layer.
また、本発明の好ましい態様によれば、前記信号配線は高周波信号用の信号配線であることが望ましい。 According to a preferred aspect of the present invention, it is desirable that the signal wiring is a signal wiring for high frequency signals.
また、本発明の好ましい態様によれば、前記基板は、単層構造であることが望ましい。 According to a preferred aspect of the present invention, it is desirable that the substrate has a single layer structure.
また、本発明の好ましい態様によれば、前記基板は、有機基板、半導体基板、またはセラミック基板であることが望ましい。 According to a preferred aspect of the present invention, the substrate is preferably an organic substrate, a semiconductor substrate, or a ceramic substrate.
本発明によれば、複数の集積回路を搭載する基板の配線構造において、集積回路間を接続するための信号配線と、対向配置される第1電源層および第2電源層と、前記信号配線に略並行に配されたリターン・パス用配線と、を備え、前記リターン・パス用配線は、前記第1および第2電源層の少なくとも一方の電源層にその両終端が接続されており、前記信号配線と、前記リターン・パス用配線と、前記信号配線および前記リターン・パス用配線間に狭持される絶縁膜とで第1容量を形成し、前記第1電源層と、前記第2電源層と、前記第1電源層および前記第2電源層間に狭持される絶縁膜とで第2容量を形成することとしたので、多層構造を持たない基板の配線構造において、高周波信号の伝送品質を確保することが可能となる。 According to the present invention, in a wiring structure of a substrate on which a plurality of integrated circuits are mounted, the signal wiring for connecting the integrated circuits, the first power supply layer and the second power supply layer arranged opposite to each other, and the signal wiring Return path wiring arranged substantially in parallel, the return path wiring having both ends connected to at least one power supply layer of the first and second power supply layers, and the signal The wiring, the return path wiring, and the insulating film sandwiched between the signal wiring and the return path wiring form a first capacitor, and the first power supply layer and the second power supply layer And the insulating film sandwiched between the first power supply layer and the second power supply layer, the second capacitor is formed, so that the transmission quality of the high-frequency signal is improved in the wiring structure of the substrate having no multilayer structure. It can be secured.
以下に、この発明の最良の形態につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。 Hereinafter, the best mode of the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to the embodiments. In addition, constituent elements in the following embodiments include those that can be easily assumed by those skilled in the art or those that are substantially the same.
図1を参照して、実施例に係る基板の配線構造を説明する。本実施例に係る基板は、各種の集積回路を搭載する場合に適用可能である。集積回路としては、例えば、メモリ、マイクロプロセッサ、DSP等である。 With reference to FIG. 1, the wiring structure of the board | substrate which concerns on an Example is demonstrated. The substrate according to the present embodiment is applicable when various types of integrated circuits are mounted. Examples of the integrated circuit include a memory, a microprocessor, and a DSP.
図1−1は、本発明に係る基板の配線構造を説明するための模式図である。図1−2は、図1−1のA−A断面構成を示す図、図1−3は、図1−2のB−B断面構成を示す図、図1−4は、図1−1のC−C断面構成を示す図、図1−5は、図1−1の基板の配線構造において、第1電源層、第2電源層、信号配線、およびリターン・パス用配線の平面構成を示す模式図である。 FIG. 1-1 is a schematic view for explaining a wiring structure of a substrate according to the present invention. 1-2 is a diagram showing a cross-sectional configuration along line AA in FIG. 1-1, FIG. 1-3 is a diagram showing a cross-sectional configuration along line BB in FIG. 1-2, and FIG. FIG. 1-5 is a diagram showing a cross-sectional configuration along the line C-C of FIG. 1A, and FIG. It is a schematic diagram shown.
図1−1〜図1−5において、100は、実施例に係る基板の配線構造を示している。同図に示す基板は、単層構造となっている。同図において、101は基板を示しており、この基板101は、本実施例では半導体シリコン基板である。本発明は、半導体シリコン基板に限られるものではなく、絶縁膜を形成した有機基板やセラミック基板にも適用可能である。110、120は、基板101に実装されたICチップの一部を示している。ICチップ110は、ワイヤボンディング用のパット111a、111b、111cを備えている。また、ICチップ120は、半田ボール用のパット121a、121b、121cを備えている。
1-1 to 1-5,
基板101には、絶縁膜102が形成されている。また、基板101には、絶縁膜102を挟んで、第1電源層(Vcc層)130および第2電源層(Gnd層)140が対向して配置されている。ICチップ110のパット111a、111cは、第1電源層130のパット131a、第2電源層140のパット141cとそれぞれボンディングワイヤBWで接続されている。また、ICチップ120のパット121a、121cは、第1電源層130のパット132a、第2電源層140のパット142cとそれぞれ半田ボールHBで接続されている。
An
また、図1−2〜図1−5に示すように、ICチップ110、120間には、第2電源層140と略同一面上に、ICチップ110、120間で高周波信号を伝送するための複数の信号配線150が形成されている。この信号配線150の両端は、第1および第2電源層130、140に挟まれる位置に形成されている。信号配線150の両端には、それぞれワイヤボンディング用のパット151b、半田ボール用のパット152bが形成されている。ICチップ110のパット111bは、信号配線150のパット151bとボンディングワイヤBWで接続されている。また、ICチップ120のパット121bは、信号配線150のパット152bと半田ボールHBで接続されている。
Also, as shown in FIGS. 1-2 to 1-5, a high-frequency signal is transmitted between the
図1−5に示すように、信号配線150の連続した特性インピーダンスを確保するために、各信号配線150を挟んで、信号配線150に対して略並行(略等間隔)に一対のリターン・パス用配線130a、140bが形成されている。リターン・パス用配線130bの両終端は第1電源層130に接続されている。また、リターン・パス用配線140bの両終端は第2電源層140に接続されている。
As shown in FIG. 1-5, in order to ensure continuous characteristic impedance of the
図2は、図1−5の基板の配線構造の等価回路を示す図である。同図において、C0は、第1電源層(Vcc層)130と、第2電源層(Gnd層)140と、および第1電源層130と第2電源層140間に狭持される絶縁膜102とで形成される寄生容量(第2容量)を示している。C1は、信号配線150、リターン・パス用配線130a、および信号配線150とリターン・パス用配線130a間に狭持される絶縁膜102とで形成される容量(第1容量)を示している。C2は、信号配線150、リターン・パス用配線140a、および信号配線150とリターン・パス用配線140a間に狭持される絶縁膜102で形成される容量(第1容量)を示している。L0は、信号配線150のインピーダンス成分、L1は、リターン・パス用配線130aのインピーダンス成分、L2はリターン・パス用配線140aのインピーダンス成分を示している。
FIG. 2 is a diagram showing an equivalent circuit of the wiring structure of the substrate of FIGS. 1-5. In the figure, C0 is a first power supply layer (Vcc layer) 130, a second power supply layer (Gnd layer) 140, and an
同図に示すように、パット151b、152bで閉じられた信号配線150は、等間隔で絶縁膜102を挟んで配置されたリターン・パス用配線130a、140aにより形成される容量C1、C2によって、特性インピーダンスの連続性を確保することができる。また、大きな面積を有する第1電源層130および第2電源層140間には、大きな寄生容量C0が形成されるため、第1電源層130と第2電源層140間を低インピーダンスとすることができる。これにより、リターン・パス用配線130a、140aの両終端においても、特性インピーダンスの連続性を確保することができる。また、ICチップ110、120に搭載されるトランジスタには、第1、第2電源層130、140から低周波数から高周波数動作に亘って低インピーダンスの電源が供給されるため、入力信号がローレベルからハイレベルに変化する瞬間のソース−ドレイン電流による電源ノイズを防止することができる。
As shown in the figure, the
このように、パット131a、132a、141c、142cで閉じられた領域(第1電源層130、第2電源層140、信号配線150、およびリターン・パス用配線130a、140aで形成されるループ)を、低インピーダンスの閉ループとすることができるため、シンク電流およびソース電流の流れと、信号配線150に流れる高周波電流のリターン電流の帰路をこの閉ループ上に形成できるため、電源ノイズやリターン電流を輻射源とするEMIの発生を防止することができる。
In this way, the region closed by the
上記実施例によれば、複数の集積回路を搭載可能な基板の配線構造において、集積回路間を接続するための信号配線150と、対向配置される第1電源層130および第2電源層140と、信号配線150に略並行に配されたリターン・パス用配線130a、140aとを備え、リターン・パス用配線130aの両終端を第1電源層(Vcc層)130に接続し、リターン・パス用配線140aの両終端を第2電源層(Gnd層)140に接続し、また、信号配線150と、リターン・パス用配線130aと、信号配線150およびリターン・パス用配線130a間に狭持される絶縁膜102とで容量C1、(第1容量)を形成し、また、信号配線150と、リターン・パス用配線140aと、信号配線150およびリターン・パス用配線140a間に狭持される絶縁膜102とで容量C2(第1容量)を形成し、また、第1電源層130と、第2電源層140と、第1電源層130および第2電源層140間に狭持される絶縁膜102とで寄生容量C0(第2容量)を形成することとしたので、第1電源層130、第2電源層140、信号配線150、およびリターン・パス用配線130a、140aにより、低インピーダンスの狭いループを構成することができ、信号配線の特性インピーダンスの連続性の確保・リターン電流の帰路の確保・電源ノイズの防止が可能となり、多層構造を持たない基板の配線構造において、高周波信号の伝送品質を確保することが可能となる。
According to the above embodiment, in the wiring structure of the substrate on which a plurality of integrated circuits can be mounted, the
(変形例)
図3を参照して、変形例に係る基板の配線構造を説明する。上記実施例では、信号配線150に対して、一対のリターン・パス用配線130a、140aを略並行に配置する構成としたが、各信号配線150に対して配置するリターン・パス用配線は、必ずしも複数本必要ではなく、1本としても同様の作用効果を得ることができる。変形例に係る基板の実装構造は、各信号配線150に対して、一本のリターン・パス用配線を配置する構成である。
(Modification)
With reference to FIG. 3, the wiring structure of the board | substrate which concerns on a modification is demonstrated. In the above embodiment, the pair of
図3−1は、変形例1に係る基板の配線構造を示す図である。図3−1において、図1−5と同等機能を有する部分には同一符号を付してある。変形例1に係る基板の配線構造300は、図3−1に示すように、信号配線150に対して、リターン・パス用配線140aのみを略並行に配置した構成である。リターン・パス用配線140aの両終端は、第2電源層(Gnd層)140に接続されている。
FIG. 3A is a diagram illustrating a wiring structure of the substrate according to the first modification. 3A, parts having the same functions as those in FIG. As shown in FIG. 3A, the
図3−2は、変形例2に係る基板の配線構造を示す図である。図3−2において、図1−5と同等機能を有する部分には同一符号を付してある。変形例2に係る基板の配線構造400は、図3−2に示すように、信号配線150に対して、リターン・パス用配線130aのみを略並行に配置した構成である。リターン・パス用配線130aの両終端は、第1電源層(Vcc層)130に接続されている。
FIG. 3B is a diagram illustrating a wiring structure of the substrate according to the second modification. 3B, parts having the same functions as those in FIG. As shown in FIG. 3B, the
変形例に係る基板の配線構造によれば、各信号配線150に対して1本のリターン・パス用配線130aまたは140aを配置しているので、配線エリアを省スペース化でき、基板のレイアウトの自由度を向上させることができる。
According to the wiring structure of the substrate according to the modification, since one
本発明に係る基板の配線構造は、高周波信号の伝送路として使用する場合に特に有用である。 The wiring structure of the substrate according to the present invention is particularly useful when used as a transmission path for high-frequency signals.
100 基板の配線構造
101 基板
102 絶縁層
110 ICチップ
111a、111b、111c パット
120 ICチップ
121a、121b、121c パット
130 第1電源層(Vcc層)
130a リターン・パス用配線
131a、132a パット
140 第2電源層(Gnd層)
141c、142c パット
150 信号配線
151b、152b パット
300、400 基板の配線構造
501 第1信号配線
502 第2信号配線
503 第1絶縁層
504 第1電源層(Gnd層)
505 第2絶縁層
506 第2電源層(Vcc層)
507 第3絶縁層
601 第1信号配線
602 絶縁層
603 第2信号配線
DESCRIPTION OF
130a
141c,
505
507 Third insulating
Claims (6)
集積回路間を接続するための信号配線と、
対向配置される第1電源層および第2電源層と、
前記信号配線に略並行に配されたリターン・パス用配線と、
を備え、
前記リターン・パス用配線は、前記第1および第2電源層の少なくとも一方の電源層にその両終端が接続されており、
前記信号配線と、前記リターン・パス用配線と、前記信号配線および前記リターン・パス用配線間に狭持される絶縁膜とで第1容量を形成し、
前記第1電源層と、前記第2電源層と、前記第1電源層および前記第2電源層間に狭持される絶縁膜とで第2容量を形成することを特徴とする基板の配線構造。 In the wiring structure of the substrate that can mount multiple integrated circuits,
Signal wiring for connecting the integrated circuits;
A first power supply layer and a second power supply layer disposed opposite to each other;
A return path wiring arranged substantially parallel to the signal wiring;
With
The return path wiring has both ends connected to at least one of the first and second power supply layers,
A first capacitor is formed by the signal wiring, the return path wiring, and the insulating film sandwiched between the signal wiring and the return path wiring,
A wiring structure of a substrate, wherein a second capacitor is formed by the first power supply layer, the second power supply layer, and an insulating film sandwiched between the first power supply layer and the second power supply layer.
一方のリターン・パス用配線の両終端は、前記第1電源層に接続されており、他方のリターン・パス用配線の両終端は、前記第2電源層に接続されていることを特徴とする請求項1に記載の基板の配線構造。 The return path wiring is formed in a pair across the signal wiring,
Both ends of one return path wiring are connected to the first power supply layer, and both ends of the other return path wiring are connected to the second power supply layer. The wiring structure of the board according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005318572A JP2007128973A (en) | 2005-11-01 | 2005-11-01 | Wiring structure of substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005318572A JP2007128973A (en) | 2005-11-01 | 2005-11-01 | Wiring structure of substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007128973A true JP2007128973A (en) | 2007-05-24 |
Family
ID=38151379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005318572A Pending JP2007128973A (en) | 2005-11-01 | 2005-11-01 | Wiring structure of substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007128973A (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11298150A (en) * | 1998-04-16 | 1999-10-29 | Sony Corp | Multilayered printed board |
JP2000223799A (en) * | 1999-02-02 | 2000-08-11 | Toshiba Corp | Wiring board and its manufacture |
JP2003133747A (en) * | 2001-10-22 | 2003-05-09 | Nec Corp | Multilayered printed wiring board |
JP2003347693A (en) * | 2002-05-24 | 2003-12-05 | Toshiba Corp | Interface substrate and display device |
JP2005236268A (en) * | 2004-01-19 | 2005-09-02 | Matsushita Electric Ind Co Ltd | Multilayer printed board |
-
2005
- 2005-11-01 JP JP2005318572A patent/JP2007128973A/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11298150A (en) * | 1998-04-16 | 1999-10-29 | Sony Corp | Multilayered printed board |
JP2000223799A (en) * | 1999-02-02 | 2000-08-11 | Toshiba Corp | Wiring board and its manufacture |
JP2003133747A (en) * | 2001-10-22 | 2003-05-09 | Nec Corp | Multilayered printed wiring board |
JP2003347693A (en) * | 2002-05-24 | 2003-12-05 | Toshiba Corp | Interface substrate and display device |
JP2005236268A (en) * | 2004-01-19 | 2005-09-02 | Matsushita Electric Ind Co Ltd | Multilayer printed board |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10470296B2 (en) | Printed circuit board, printed wiring board, and differential transmission circuit | |
JP6429647B2 (en) | Semiconductor device | |
JP2546195B2 (en) | Resin-sealed semiconductor device | |
JP2008010859A (en) | Semiconductor device | |
JP2008053319A (en) | Semiconductor device | |
JP2009038112A (en) | Printed wiring board structure and electronic equipment | |
JPH0477469B2 (en) | ||
JP3414333B2 (en) | Capacitor mounting structure and method | |
JP7357302B2 (en) | Semiconductor modules, power semiconductor modules, and power electronics equipment using any of them | |
JP5855068B2 (en) | Low inductance flex bond with low thermal resistance | |
JP2002252300A (en) | Substrate and semiconductor chip package | |
US8736079B2 (en) | Pad structure, circuit carrier and integrated circuit chip | |
US20180005929A1 (en) | Film type semiconductor package | |
JP6544981B2 (en) | Printed wiring board | |
JP2007335618A (en) | Printed circuit board | |
US9226386B2 (en) | Printed circuit board with reduced emission of electro-magnetic radiation | |
US8089005B2 (en) | Wiring structure of a substrate | |
JP2007128973A (en) | Wiring structure of substrate | |
JP5405283B2 (en) | Semiconductor device and power supply method thereof | |
JP2002057418A (en) | Printed wiring board | |
TW201822327A (en) | Chip on film package structure | |
JP2008078314A (en) | High-speed signal circuit device | |
JP2010093149A (en) | Low noise semiconductor package | |
JP2007318023A (en) | Semiconductor package | |
JP2008010469A (en) | Electronic device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080214 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20081002 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100506 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100915 |