JP2007115842A

JP2007115842A - Semiconductor memory

Info

Publication number: JP2007115842A
Application number: JP2005304901A
Authority: JP
Inventors: Takaaki Amada; 高明天田; Katsuyuki Takahashi; 克幸高橋
Original assignee: Seiko NPC Corp
Current assignee: Seiko NPC Corp
Priority date: 2005-10-19
Filing date: 2005-10-19
Publication date: 2007-05-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory which uses an anti-fuse element which can guarantee a reliable operation over a long period by mitigating a voltage applied to a silicon oxide film. <P>SOLUTION: The semiconductor memory comprises an anti-fuse element 3 and a readout means 4. The anti-fuse element 3 is composed of a silicon oxide film and a poly-silicon layer which are sequentially formed on a silicon substrate. In reading out data; a positive voltage is applied to the silicon substrate, a positive voltage lower than the above-described positive voltage is applied to the poly-silicon layer, and a voltage fluctuation applied to the poly-silicon layer is detected by a readout means 4. On the other hand, in writing data when the silicon oxide film is in a breakdown condition, a positive voltage is applied to the silicon substrate and a negative voltage is applied to the poly-silicon layer for the write. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、アンチヒューズ素子を用いた半導体記装置に関するものである。 The present invention relates to a semiconductor memory device using an antifuse element.

アンチヒューズ素子は、一般に、シリコン基板上に順次形成した、絶縁膜であるシリコン酸化膜、ゲートであるポリシリコン層からなり、シリコン酸化膜が絶縁膜として機能する非導通状態と、前記シリコン酸化膜の絶縁破壊によりゲート−基板間を短絡した導通状態のいずれかの状態を持つ。すなわち、初期状態では、シリコン基板とゲートであるポリシリコン層との間が非導通状態であるＭＯＳキャパシタの状態（以下この状態をデータを書き込んでいない状態という。）にあり、このＭＯＳキャパシタのシリコン酸化膜の絶縁状態を破壊すると導通状態（以下この状態をデータを書き込んだ状態という。）になるものである。 The antifuse element is generally composed of a silicon oxide film as an insulating film and a polysilicon layer as a gate, which are sequentially formed on a silicon substrate, and the silicon oxide film functions as an insulating film. It has one of the conductive states in which the gate and the substrate are short-circuited due to dielectric breakdown. That is, in the initial state, the MOS capacitor is in a non-conducting state between the silicon substrate and the polysilicon layer as the gate (hereinafter, this state is referred to as a state in which no data is written), and the silicon of this MOS capacitor When the insulating state of the oxide film is destroyed, a conductive state (hereinafter, this state is referred to as a state in which data is written) is obtained.

データを書き込んでいない状態のアンチヒューズ素子は、ＭＯＳキャパシタの状態を維持しなければ、データを読み出すことができないため、読み出し時にゲートであるポリシリコン層にかかる電圧によって、シリコン酸化膜が破壊されて導通状態になるのを防止しなければならない。近年、アンチヒューズ素子の微細化にともなって、シリコン酸化膜が薄く形成される傾向にあるが、特にこの場合のポリシリコン層を介して薄いシリコン酸化膜にかかる電圧の緩和は重要な問題となる。
特開２００５−２３５８３６号公報 Since the antifuse element in the state where data is not written cannot read data unless the state of the MOS capacitor is maintained, the voltage applied to the polysilicon layer as a gate at the time of reading destroys the silicon oxide film. It must be prevented from becoming conductive. In recent years, with the miniaturization of the antifuse element, the silicon oxide film tends to be formed thin. In particular, in this case, the relaxation of the voltage applied to the thin silicon oxide film through the polysilicon layer becomes an important problem. .
Japanese Patent Laying-Open No. 2005-235836

従来のアンチヒューズ素子では、図６に示すように、ＭＯＳキャパシタ１０１のシリコン基板側を接地し、ポリシリコン層側を定電圧、例えば３Ｖに接続しているので、常にポリシリコン層側の電圧がシリコン基板側よりも高い状態にあり、ポリシリコン層への印加電圧がそのままシリコン酸化膜に印加される状態になっている。 In the conventional antifuse element, as shown in FIG. 6, since the silicon substrate side of the MOS capacitor 101 is grounded and the polysilicon layer side is connected to a constant voltage, for example, 3V, the voltage on the polysilicon layer side is always maintained. The voltage is higher than that on the silicon substrate side, and the voltage applied to the polysilicon layer is applied to the silicon oxide film as it is.

そして、データ読み出し時などＩＣに電源が入っている状態では、常時該ポリシリコン層（ゲート）に電圧がかかる状態になっているため、ポリシリコン層に印加される電圧が、シリコン酸化膜にも印加されることになるので、印加電圧が高い場合はもちろんであるが、低い場合であっても繰り返し印加されることによって、シリコン酸化膜が破壊される虞があるという問題が生じる。また、アンチヒューズに用いられるシリコン酸化膜は、特性上一般の素子よりも薄く形成されているため、繰り返し印加される電圧はそのシリコン酸化膜の寿命に大きく影響する。本発明は、この問題を解決すべくなされたもので、シリコン酸化膜にかかる電圧を緩和し、長期間安定した動作を保証できるアンチヒューズ素子を用いた半導体記憶装置を提供することを目的とする。 When the IC is powered on such as when data is read, the voltage is always applied to the polysilicon layer (gate), so that the voltage applied to the polysilicon layer is also applied to the silicon oxide film. Since the voltage is applied, it goes without saying that the applied voltage is high, but there is a problem that the silicon oxide film may be destroyed by repeated application even when the applied voltage is low. In addition, since the silicon oxide film used for the antifuse is formed thinner than a general element in terms of characteristics, the repeatedly applied voltage greatly affects the life of the silicon oxide film. The present invention has been made to solve this problem, and an object of the present invention is to provide a semiconductor memory device using an antifuse element that can relax a voltage applied to a silicon oxide film and guarantee a stable operation for a long period of time. .

本発明は、上記目的を達成するために、図１の説明図に示すように、データの読み出しを含めたＩＣの電源投入時にはいつもＭＯＳキャパシタ３のシリコン基板側に電源電圧Ｖ_ＤＤを印加し、ポリシリコン層側に電源電圧Ｖ_ＤＤより低い電圧を印加するものである。これによりシリコン酸化膜にかかる電圧は、ポリシリコン層側電圧とシリコン基板側電圧の差よりも低い電圧になる。例えばシリコン基板側に３Ｖを印加し、ポリシリコン層側に１Ｖを印加した場合には、ポリシリコン層側の電圧がシリコン基板側よりも低い状態にあり、シリコン酸化膜にかかる電圧は、シリコン基板側への印加電圧とポリシリコン層側への印加電圧との差２Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧である１Ｖとなって、印加電圧が緩和されることになる。また、データの書き込み時には、ポリシリコン層側に、例えば−６Ｖ程度の負の電圧を印加することによって、シリコン酸化膜の絶縁破壊に必要な電位差を与えるものである。 In order to achieve the above object, the present invention applies a power supply voltage V _DD to the silicon substrate side of the MOS capacitor 3 whenever the IC power is turned on, including data reading, as shown in the explanatory diagram of FIG. in which a low voltage is applied from the power supply voltage V _DD to the polysilicon layer side. As a result, the voltage applied to the silicon oxide film is lower than the difference between the polysilicon layer side voltage and the silicon substrate side voltage. For example, when 3V is applied to the silicon substrate side and 1V is applied to the polysilicon layer side, the voltage on the polysilicon layer side is lower than that on the silicon substrate side. The applied voltage is alleviated to 1V, which is a voltage obtained by subtracting about 1V determined by the substrate concentration or the like from the difference 2V between the applied voltage to the side and the applied voltage to the polysilicon layer side. Further, when data is written, a negative voltage of about -6 V, for example, is applied to the polysilicon layer side to give a potential difference necessary for dielectric breakdown of the silicon oxide film.

本発明は、ポリシリコン層に印加される電圧がシリコン基板に印加される電圧よりも高い場合には、その差分の電圧がシリコン酸化膜にかかるようになるが、上述のようにポリシリコン層に印加される電圧がシリコン基板に印加される電圧よりも低い場合には、その差分の電圧よりも小さい電圧がシリコン酸化膜にかかるという物理的な原理に基づいたものである。以下その原理を説明する。 In the present invention, when the voltage applied to the polysilicon layer is higher than the voltage applied to the silicon substrate, the difference voltage is applied to the silicon oxide film. This is based on the physical principle that when the applied voltage is lower than the voltage applied to the silicon substrate, a voltage smaller than the difference voltage is applied to the silicon oxide film. The principle will be described below.

原理説明は、ｎ型ポリシリコン層（ｎ^＋ｐｏｌｙ）、シリコン酸化膜（ＳｉＯ２）、ｎ型シリコン基板（ｎ⁻ｓｕｂ）から構成されるＭＯＳ構造をモデルとして、ｎ型ポリシリコン層に印加される電圧がｎ型シリコン基板に印加される電圧に対して正の場合（高い場合）のエネルギーバンド図（図２）及びｎ型ポリシリコン層に印加される電圧がｎ型シリコン基板に印加される電圧に対して負の場合（低い場合）のエネルギーバンド図（図３）を参照して行う。なお、図２及び図３において、Ｖoxはシリコン酸化膜にかかる電圧、Ｖｇはゲート電圧、Ｅ_Ｃは伝導帯、Ｅ_Ｆはフェルミ準位、Ｅ_Ｉは真性フェルミ準位、Ｅ_Ｖは価電子帯、ｑは電子の電荷量、ψsは基板の表面電位（基板にかかる電圧）である。 The principle description is applied to the n-type polysilicon layer using a MOS structure composed of an n-type polysilicon layer (n ⁺ poly), a silicon oxide film (SiO 2), and an n-type silicon substrate (n ⁻ sub) as a model. The energy band diagram (FIG. 2) when the voltage is positive (high) with respect to the voltage applied to the n-type silicon substrate, and the voltage applied to the n-type polysilicon layer is the voltage applied to the n-type silicon substrate. Referring to the energy band diagram (FIG. 3) in the negative case (low case). In FIG. 2 and FIG. 3, Vox is the voltage applied to the silicon oxide film, Vg is a gate voltage, E _C is the conduction band, E _F is the Fermi level, E _I is the intrinsic Fermi level, E _V is the valence band Q is the charge amount of electrons, and ψs is the surface potential of the substrate (voltage applied to the substrate).

まず、図２に示す通り、ｎ型ポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して正の場合（高い場合）には直ちに蓄積領域となり、シリコン酸化膜にかかる電圧（Ｖox）は、ポリシリコン層に印加される電圧（Ｖｇ）とシリコン基板に印加される電圧（Ｖsub）との差（Ｖｇ−Ｖsub）と同じになる。 First, as shown in FIG. 2, when the voltage applied to the n-type polysilicon layer is positive (high) with respect to the voltage applied to the silicon substrate, it immediately becomes an accumulation region and the voltage applied to the silicon oxide film ( Vox) is equal to the difference (Vg−Vsub) between the voltage (Vg) applied to the polysilicon layer and the voltage (Vsub) applied to the silicon substrate.

これに対してｎ型ポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して負の場合（低い場合）には、特にフラットバンド電圧以降（基板の表面が反転する電圧条件以降）、図３に示す通り、基板表面に電位が発生するようになるためシリコン酸化膜にかかる電圧（Ｖox）は、ｎ型ポリシリコン層に印加される電圧とシリコン基板に印加される電圧との差（Ｖｇ−Ｖsub）より小さくなる。 On the other hand, when the voltage applied to the n-type polysilicon layer is negative (when low) with respect to the voltage applied to the silicon substrate, particularly after the flat band voltage (after the voltage condition in which the surface of the substrate is reversed). 3) Since a potential is generated on the surface of the substrate as shown in FIG. 3, the voltage (Vox) applied to the silicon oxide film is a voltage applied to the n-type polysilicon layer and a voltage applied to the silicon substrate. It becomes smaller than the difference (Vg−Vsub).

詳細には、酸化膜にかかる電圧をＶox、ゲート電圧（ｎ型ポリシリコン層に印加される電圧）をＶg、基板電圧をＶsub、フラットバンド電圧をＶFB、基板の表面電位（基板にかかる電圧）をψs、電子の電荷量をq、真性フェルミ準位とフェルミ準位の差をψB、エネルギーギャップをＥｇすると以下の式が成り立つ。
｜Ｖｇ｜−｜Ｖsub｜−｜ＶFB｜＝｜Ｖox｜＋ψｓ・・・式（１）
ＶFB＝（Ｅｇ／２ｑ）−ψB、 ψｓ＝２ψBとし、式（１）に代入すると、
｜Ｖｇ｜−｜Ｖsub｜−（（Ｅｇ／２ｑ）−ψB）＝｜Ｖox｜＋２ψB ・・・式（２）
となり、
式（２）をシリコン酸化膜にかかる｜Ｖox｜を対象に変形すると、以下の式（３）のようになる。
｜Ｖox｜＝｜Ｖｇ｜−｜Ｖsub｜−Ｅｇ／２ｑ−ψB ・・・式（３）
この式（３）より、シリコン酸化膜にかかる電圧（Ｖox）はｎ型ポリシリコン層に印加される電圧とシリコン基板に印加される電圧との差（Ｖｇ−Ｖsub）より小さくなることが理解される。 Specifically, the voltage applied to the oxide film is Vox, the gate voltage (voltage applied to the n-type polysilicon layer) is Vg, the substrate voltage is Vsub, the flat band voltage is VFB, and the surface potential of the substrate (voltage applied to the substrate). Is ψs, the electron charge is q, the difference between the intrinsic Fermi level and the Fermi level is ψB, and the energy gap is Eg, the following equation is established.
| Vg | − | Vsub | − | VFB | = | Vox | + ψs Expression (1)
When VFB = (Eg / 2q) −ψB, ψs = 2ψB, and substituting into the equation (1),
| Vg | − | Vsub | − ((Eg / 2q) −ψB) = | Vox | + 2ψB (2)
And
When Expression (2) is modified with respect to | Vox | applied to the silicon oxide film, the following Expression (3) is obtained.
| Vox | = | Vg | − | Vsub | −Eg / 2q−ψB (3)
From this equation (3), it is understood that the voltage (Vox) applied to the silicon oxide film is smaller than the difference (Vg−Vsub) between the voltage applied to the n-type polysilicon layer and the voltage applied to the silicon substrate. The

すなわち、本発明の請求項1に係るアンチヒューズ素子を用いた半導体記憶装置は、アンチヒューズ素子３と読み出し手段４とを備え、前記アンチヒューズ素子３は、シリコン基板１上に順次形成した、シリコン酸化膜３２、ポリシリコン層３３からなり、データの読み出しは、前記シリコン基板１に第１の電圧を印加し、前記ポリシリコン層３３には前記第１の電圧よりも低い第２の電圧を印加して、前記読み出し手段４によって前記ポリシリコン層３３にかかる電圧変動を検出することにより行うものである。 That is, the semiconductor memory device using the antifuse element according to claim 1 of the present invention includes the antifuse element 3 and the reading means 4, and the antifuse element 3 is formed on the silicon substrate 1 in sequence. An oxide film 32 and a polysilicon layer 33 are used, and in reading data, a first voltage is applied to the silicon substrate 1, and a second voltage lower than the first voltage is applied to the polysilicon layer 33. Then, the reading means 4 detects the voltage fluctuation applied to the polysilicon layer 33.

また、上記構成の半導体記憶装置は、シリコン基板１に印加される第１の電圧は正の電圧あり、ポリシリコン層３３に印加される第２の電圧は前記第１の電圧よりも低い正の電圧であると好適である。 In the semiconductor memory device having the above configuration, the first voltage applied to the silicon substrate 1 is a positive voltage, and the second voltage applied to the polysilicon layer 33 is a positive voltage lower than the first voltage. A voltage is preferred.

さらに、上記構成の半導体記憶装置は、アンチヒューズ素子３が、シリコン基板１上に順次形成した、シリコン酸化膜３２、ポリシリコン層３３からなり、前記シリコン酸化膜３２が絶縁破壊状態である第２のデータの書き込みは、前記シリコン基板１に正の電圧を印加し、前記ポリシリコン層３３には負の電圧を印加して行うものである。 Further, in the semiconductor memory device having the above-described configuration, the antifuse element 3 includes the silicon oxide film 32 and the polysilicon layer 33 sequentially formed on the silicon substrate 1, and the silicon oxide film 32 is in a dielectric breakdown state. The data writing is performed by applying a positive voltage to the silicon substrate 1 and applying a negative voltage to the polysilicon layer 33.

そして、上記各構成の半導体記憶装置は、シリコン基板１とポリシリコン層３３とがｎ型であると好適である。 In the semiconductor memory device having each configuration described above, the silicon substrate 1 and the polysilicon layer 33 are preferably n-type.

さらに、データの書き込みを、シリコン基板１に正の電圧を印加し、ポリシリコン層３３には負の電圧を印加して行う本発明の構成において、ポリシリコン層３３とこのポリシリコン層３３に負の電圧を印加する端子６との間にＮチャネルＭＯＳトランジスタ７を直列に接続し、このＭＯＳトランジスタ７のゲートを、抵抗素子８を介して前記端子６に接続するとともに、データの書き込み時にオンとなるスイッチ素子９を介して電源に接続すると好適である。 Further, in the configuration of the present invention in which data is written by applying a positive voltage to the silicon substrate 1 and applying a negative voltage to the polysilicon layer 33, the polysilicon layer 33 and the polysilicon layer 33 are negatively charged. An N-channel MOS transistor 7 is connected in series with a terminal 6 to which the voltage is applied, and the gate of the MOS transistor 7 is connected to the terminal 6 via a resistance element 8 and is turned on when data is written. It is preferable to connect to a power source via the switch element 9.

本発明によれば、ＭＯＳキャパシタにおけるシリコン酸化膜が薄く、ポリシリコン層に印加される電圧の影響を受けやすい場合であっても、シリコン酸化膜に印加される電圧を緩和することによって、長期間にわたって確実な動作を保証することができる。 According to the present invention, even if the silicon oxide film in the MOS capacitor is thin and susceptible to the voltage applied to the polysilicon layer, the voltage applied to the silicon oxide film is relaxed for a long time. Reliable operation can be ensured.

以下、本発明の好適な実施形態に係る半導体記憶装置の構成を、概略的な断面図である図４に基づいて説明する。ｎ型のシリコン基板１には、ｎ型のウェル２が形成され、このウェル２の内部には、ＭＯＳキャパシタ３が形成されている。このＭＯＳキャパシタ３は、一部がｎ^＋型のｎ型拡散層３１と、その上に形成された絶縁膜であるシリコン酸化膜３２と、このシリコン酸化膜３２の上に形成されたゲートであるｎ^＋型のポリシリコン層３３で構成される。 Hereinafter, a configuration of a semiconductor memory device according to a preferred embodiment of the present invention will be described with reference to FIG. 4 which is a schematic cross-sectional view. An n-type well 2 is formed in the n-type silicon substrate 1, and a MOS capacitor 3 is formed in the well 2. The MOS capacitor 3 is an n ⁺ -type diffusion layer 31 that is partially n ⁺ type, a silicon oxide film 32 that is an insulating film formed thereon, and a gate formed on the silicon oxide film 32. The n ⁺ type polysilicon layer 33 is used.

そして、ＭＯＳキャパシタ３の基板１側である拡散層３１のｎ^＋型部分３１ａには、電源Ｖ_ＤＤから例えば３．３Ｖの電圧が印加される一方、ポリシリコン層３３には前記電源電圧より低く基板表面が反転する電圧を超える電圧、例えば１Ｖの電圧が印加される。このような電圧が与えられると、シリコン酸化膜３２にかかる電圧は、シリコン基板１側への印加電圧とポリシリコン層３３側への印加電圧との差２．３Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧である１．３Ｖとなる。 A voltage of 3.3 V, for example, is applied from the power supply V _DD to the n ⁺ -type portion 31 a of the diffusion layer 31 on the substrate 1 side of the MOS capacitor 3, while the polysilicon layer 33 is lower than the power supply voltage. A voltage exceeding the voltage at which the substrate surface is inverted, for example, a voltage of 1 V is applied. When such a voltage is applied, the voltage applied to the silicon oxide film 32 is determined by the substrate concentration or the like from the difference of 2.3 V between the voltage applied to the silicon substrate 1 side and the voltage applied to the polysilicon layer 33 side. It is 1.3V which is a voltage obtained by subtracting about 1V.

次に、上述したＭＯＳキャパシタ３のシリコン基板１側とポリシリコン層３３側に電圧を印加する構成を、図５の回路図に基づいてさらに詳細に説明する。ＭＯＳキャパシタ３のシリコン基板１側である拡散層３１のｎ^＋型部分３１ａ（図４参照）には、電源Ｖ_ＤＤから例えば３．３Ｖが印加される一方、ポリシリコン層３３（図４参照）には同じく電源Ｖ_ＤＤの３．３Ｖが読み取り手段４のＰチャネルＭＯＳトランジスタ４１により電圧降下され、抵抗素子５を介して例えば１Ｖとして印加される。 Next, the configuration for applying a voltage to the silicon substrate 1 side and the polysilicon layer 33 side of the MOS capacitor 3 described above will be described in more detail based on the circuit diagram of FIG. For example, 3.3V is applied from the power supply V _DD to the n ⁺ type portion 31a (see FIG. 4) of the diffusion layer 31 on the silicon substrate 1 side of the MOS capacitor 3, while the polysilicon layer 33 (see FIG. 4). Similarly, 3.3 V of the power source V _DD is dropped by the P-channel MOS transistor 41 of the reading means 4 and is applied as, for example, 1 V through the resistance element 5.

なお、ＰチャネルＭＯＳトランジスタ４１のドレインは、ＰチャネルＭＯＳトランジスタ４２のソースに接続され、このＭＯＳトランジスタ４２のドレインは、ソースを接地したＮチャネルＭＯＳトランジスタ４３のドレインに接続されている。また、４４は電位検出端子であり、前記各ＭＯＳトランジスタ４１，４２のドレインに接続されている。 The drain of P channel MOS transistor 41 is connected to the source of P channel MOS transistor 42, and the drain of MOS transistor 42 is connected to the drain of N channel MOS transistor 43 whose source is grounded. Reference numeral 44 denotes a potential detection terminal, which is connected to the drains of the MOS transistors 41 and 42.

データの書き込みを行うための負の電圧、例えば−５．７Ｖのプログラム電圧を印加するプログラム電圧印加端子６とポリシリコン層３３との間には、ＮチャネルＭＯＳトランジスタ７を直列に接続し、このＭＯＳトランジスタ７のゲートを、抵抗素子８を介して前記プログラム電圧印加端子６に接続するとともに、第２のデータの書き込み時にオンとなるスイッチ素子であるＰチャネルＭＯＳトランジスタ９のドレインに接続している。そして、前記ＭＯＳトランジスタ９のソースは電源Ｖ_ＤＤに接続されている。 An N-channel MOS transistor 7 is connected in series between the program voltage application terminal 6 for applying a negative voltage for writing data, for example, a program voltage of −5.7 V, and the polysilicon layer 33. The gate of the MOS transistor 7 is connected to the program voltage application terminal 6 through a resistance element 8 and is connected to the drain of a P-channel MOS transistor 9 which is a switch element that is turned on when writing second data. . The source of the MOS transistor 9 is connected to the power supply V _DD .

本実施形態は以上のように構成したので、初期状態時や、データの読み出し時には、ＰチャネルＭＯＳトランジスタ９がオフ状態にあり、ＮチャネルＭＯＳトランジスタ７もオフ状態にあって、プログラム電圧印加端子６からの電圧はＭＯＳキャパシタ３のポリシリコン層３３には印加されない。したがって、この状態でポリシリコン層３３に印加される電圧は読み取り手段４のＰチャネルＭＯＳトランジスタ４１及び抵抗素子５を介して印加される１Ｖとなる。一方、前記ＭＯＳキャパシタ３のシリコン基板１側には電源電圧３．３Ｖが印加されている。このため、シリコン酸化膜３２にかかる電圧は、シリコン基板１側への印加電圧とポリシリコン層３３側への印加電圧との差２．３Ｖから、基板濃度等によって決定される約１Ｖを引いた電圧であり、繰り返し印加される電圧によってシリコン酸化膜３２が破壊されることはなく、ＭＯＳキャパシタ３は非導通状態を維持する。 Since the present embodiment is configured as described above, the P-channel MOS transistor 9 is in the OFF state and the N-channel MOS transistor 7 is also in the OFF state in the initial state or when reading data, and the program voltage application terminal 6 Is not applied to the polysilicon layer 33 of the MOS capacitor 3. Therefore, the voltage applied to the polysilicon layer 33 in this state is 1 V applied via the P-channel MOS transistor 41 and the resistance element 5 of the reading means 4. On the other hand, a power supply voltage of 3.3 V is applied to the MOS substrate 3 on the silicon substrate 1 side. Therefore, the voltage applied to the silicon oxide film 32 is obtained by subtracting about 1 V determined by the substrate concentration or the like from the difference of 2.3 V between the voltage applied to the silicon substrate 1 side and the voltage applied to the polysilicon layer 33 side. This is a voltage, and the silicon oxide film 32 is not destroyed by the voltage repeatedly applied, and the MOS capacitor 3 maintains a non-conductive state.

データの書き込み時には、ＰチャネルＭＯＳトランジスタ９のゲートに書き込み信号が入力し、このＭＯＳトランジスタ９がオンとなり、これによってＮチャネルＭＯＳトランジスタ７もオンとなる。このため、ＭＯＳキャパシタ３のポリシリコン層３３にはプログラム電圧印加端子６から−５．７Ｖが印加され、前記ＭＯＳキャパシタ３のシリコン基板１側とポリシリコン層３３側の電位差は９Ｖとなって、シリコン酸化膜３２が絶縁破壊され、導通状態となり、データの書き込み状態となる。 At the time of writing data, a write signal is input to the gate of the P channel MOS transistor 9 and the MOS transistor 9 is turned on, whereby the N channel MOS transistor 7 is also turned on. Therefore, −5.7 V is applied to the polysilicon layer 33 of the MOS capacitor 3 from the program voltage application terminal 6, and the potential difference between the silicon substrate 1 side and the polysilicon layer 33 side of the MOS capacitor 3 becomes 9 V. The silicon oxide film 32 is dielectrically broken, becomes conductive, and enters a data write state.

読み出し手段４は、各ＭＯＳトランジスタ４２，４３が読み出し時にはオン状態となって、ＭＯＳキャパシタ３の導通、非導通の相違によるポリシリコン層３３にかかる電圧の変化により、３つのＭＯＳトランジスタ４１，４２，４３のオン抵抗に応じた電圧の変化が電位検出端子４４に現れることにより、データの読み出しを行うものである。データの読み出し時には、Ｖ_ＤＤ３．３Ｖを前記３つのＭＯＳトランジスタ４１，４２，４３のオン抵抗で分割した電圧が、電位検出端子４４に現れる。また、書き込みがされた状態のデータの読み出し時には、ＭＯＳトランジスタ４２のソース電位が約３．３Ｖになり、この電圧を２つのＭＯＳトランジスタ４２，４３のオン抵抗で分割した電圧が、電位検出端子４４に現れる。 The reading means 4 is turned on when the MOS transistors 42 and 43 are read, and the three MOS transistors 41, 42, and 43 are turned on by the change in the voltage applied to the polysilicon layer 33 due to the difference in conduction and non-conduction of the MOS capacitor 3. Data is read when a voltage change corresponding to the ON resistance 43 appears at the potential detection terminal 44. At the time of reading data, a voltage obtained by dividing V _DD 3.3V by the on resistances of the three MOS transistors 41, 42, and 43 appears at the potential detection terminal 44. At the time of reading data in a written state, the source potential of the MOS transistor 42 is about 3.3 V, and a voltage obtained by dividing this voltage by the on resistances of the two MOS transistors 42 and 43 is the potential detection terminal 44. Appear in

なお、本発明は上述した実施形態に限定されるものではなく、例えば、読み出し手段４の回路やポリシリコン層３３にプログラム電圧を印加する回路の構成は、上述のものに限らず、種々の変更が可能である。また、ポリシリコン層３３やシリコン基板１側に印加する電圧の大きさも上述の値に限らないことはもちろんである。 The present invention is not limited to the above-described embodiment. For example, the configuration of the circuit of the reading unit 4 and the circuit for applying the program voltage to the polysilicon layer 33 is not limited to the above-described configuration, and various modifications can be made. Is possible. Of course, the magnitude of the voltage applied to the polysilicon layer 33 and the silicon substrate 1 side is not limited to the above values.

本発明におけるＭＯＳキャパシタの電圧印加状態の説明図。Explanatory drawing of the voltage application state of the MOS capacitor in this invention. 本発明の原理を説明するポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して高い場合のエネルギーバンド図。The energy band figure in case the voltage applied to the polysilicon layer explaining the principle of this invention is higher than the voltage applied to a silicon substrate. 同じくポリシリコン層に印加される電圧がシリコン基板に印加される電圧に対して低い場合のエネルギーバンド図。Similarly, the energy band diagram when the voltage applied to the polysilicon layer is lower than the voltage applied to the silicon substrate. 本発明の好適な実施形態である半導体記憶装置の概略的な断面図。1 is a schematic cross-sectional view of a semiconductor memory device according to a preferred embodiment of the present invention. 同じく回路図。Similarly circuit diagram. 従来におけるＭＯＳキャパシタの電圧印加状態の説明図。Explanatory drawing of the voltage application state of the MOS capacitor in the past.

Explanation of symbols

１シリコン基板
２ウェル
３ＭＯＳキャパシタ
３１拡散層
３２シリコン酸化膜
３３ポリシリコン層
４読み出し手段
４１，４２ＰチャネルＭＯＳトランジスタ
４３ＮチャネルＭＯＳトランジスタ
４４電位検出端子
５，８抵抗素子
６プログラム電圧印加端子
７ＮチャネルＭＯＳトランジスタ
９ＰチャネルＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Well 3 MOS capacitor 31 Diffusion layer 32 Silicon oxide film 33 Polysilicon layer 4 Reading means 41, 42 P channel MOS transistor 43 N channel MOS transistor 44 Potential detection terminals 5, 8 Resistance element 6 Program voltage application terminal 7 N Channel MOS transistor 9 P channel MOS transistor

Claims

A semiconductor memory device using an antifuse element, comprising an antifuse element and a reading means,
The anti-fuse element is composed of a silicon oxide film and a polysilicon layer sequentially formed on a silicon substrate. Data is read by applying a first voltage to the silicon substrate, and the polysilicon layer has the first voltage applied to the first layer. A semiconductor memory device, wherein a second voltage lower than the first voltage is applied and voltage fluctuations applied to the polysilicon layer are detected by the reading means.

2. The first voltage applied to the silicon substrate is a positive voltage, and the second voltage applied to the polysilicon layer is a positive voltage lower than the first voltage. The semiconductor memory device described.

3. The semiconductor memory device according to claim 2, wherein the writing of data in which the silicon oxide film is in a dielectric breakdown state is performed by applying a positive voltage to the silicon substrate and applying a negative voltage to the polysilicon layer. .

3. The semiconductor memory device according to claim 2, wherein the silicon substrate and the polysilicon layer are n-type.

An N-channel MOS transistor is connected in series between the polysilicon layer and a terminal for applying a negative voltage to the polysilicon layer, the gate of the MOS transistor is connected to the terminal via a resistance element, and silicon 4. The semiconductor memory device according to claim 3, wherein the oxide film is connected to a power source through a switch element that is turned on when data is written in a dielectric breakdown state.