JP2002064332A - Crystal oscillator - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、水晶発振器に係
り、とくに、調整容易な小型化に好適な水晶発振器に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a crystal oscillator, and more particularly to a crystal oscillator suitable for easy adjustment and downsizing.
【０００２】[0002]
【従来の技術】従来、水晶発振器は、比較的周波数特性
精度の悪いものが使用されていたが、近年は通信機分野
においては、小型で高精度な発振器の要求が増大してお
り、これに対応するために、高精度の発振器では、調整
用の可変コンデンサを発振器用ＩＣに外付けし、パッケ
ージ化した後、可変コンデンサを調整して、周波数の調
整を行っていた。図８に、従来の水晶発振器１００の一
例を示す。１０１は、発振器用ＩＣ，１０２は調整用可
変コンデンサ、１０３は水晶振動子である。2. Description of the Related Art Conventionally, crystal oscillators having relatively poor frequency characteristic accuracy have been used. In recent years, in the field of communication equipment, the demand for small, high-precision oscillators has increased. To cope with this, in a high-precision oscillator, a variable capacitor for adjustment is externally attached to an oscillator IC, packaged, and then the variable capacitor is adjusted to adjust the frequency. FIG. 8 shows an example of a conventional crystal oscillator 100. 101 is an oscillator IC, 102 is a variable capacitor for adjustment, and 103 is a crystal oscillator.
【０００３】[0003]
【発明が解決しようとする課題】しかし、このような従
来の発振器では、可変コンデンサが必要なため、部品点
数が、増加し、コスト高になる。可変コンデンサには、
調整部があるので、ある程度の大きさが必要であり、パ
ッケージが大きくなリ、小型化が困難である。調整が、
人為的に行われるので、煩雑であり、自動化が難しい。
振動により、可変コンデンサの容量が変化し、周波数特
性の信頼性が低い、などの問題があった。そこで本発明
は、上記問題点を解決し、小型で特性の安定した、調整
が容易で安価な水晶発振器を提供することを目的とす
る。However, such a conventional oscillator requires a variable capacitor, which increases the number of parts and increases the cost. Variable capacitors include
Since the adjustment unit is provided, a certain size is required, and the package is large and it is difficult to reduce the size. Adjustment is
Since it is performed artificially, it is complicated and difficult to automate.
Due to the vibration, the capacitance of the variable capacitor changes, and the reliability of the frequency characteristic is low. Accordingly, an object of the present invention is to solve the above-mentioned problems and to provide a small-sized crystal oscillator with stable characteristics, easy adjustment, and low cost.
【０００４】[0004]
【課題を解決するための手段】上記目的を達成するため
の手段として、第１の発明は、水晶発振子と、前記水晶
発振子を発振させる発振回路と、前記発振回路の負荷容
量を得るために選択的に接続される複数個の容量からな
る容量アレイと、前記容量アレイを制御するためのデー
タを記憶する記憶部と、前記記憶部に前記データを書込
む書込み回路部とを有する水晶発振器において、前記記
憶部をアンチヒューズにより構成すると共に、前記アン
チヒューズと前記書込み回路を、同一の半導体基板上
に、互いに異なるゲート酸化膜を有するＭＯＳトランジ
スタとして形成したことを特徴とする水晶発振器であ
る。According to a first aspect of the present invention, a crystal oscillator, an oscillation circuit for oscillating the crystal oscillator, and a load capacitance of the oscillation circuit are provided. A crystal array having a plurality of capacitors selectively connected to the memory array, a storage unit for storing data for controlling the capacitance array, and a write circuit unit for writing the data to the storage unit Wherein the storage unit is formed of an anti-fuse, and the anti-fuse and the write circuit are formed as MOS transistors having different gate oxide films on the same semiconductor substrate. .
【０００５】また、第２の発明は、第１の発明におい
て、前記容量アレイを制御するデータに対して、１ビッ
トあたり３個づつ割り当てられた前記アンチヒューズの
出力をＥＸＯＲ回路で処理して前記データとして生成し
たことを特徴とする水晶発振器である。According to a second aspect of the present invention, in the first aspect, the output of the anti-fuse assigned to the data for controlling the capacitance array three by one per bit is processed by an EXOR circuit. A crystal oscillator characterized by being generated as data.
【０００６】[0006]
【発明の実施の形態】以下、本発明の実施の形態につ
き、好ましい実施例により、図面を参照して説明する。
まず、本発明による水晶発振器の周波数調整の原理を説
明する。図７は、水晶振動子の周波数特性と負荷容量の
関係を示すグラフ図である。直線Ａから分かるように、
水晶振動子の周波数を所定の値ｆ0にするには、所定の
負荷容量Ｃ0を与えればよい。この関係は、水晶振動子
毎に、異なるが、直線Ａがグラフ上で上下する程度であ
る。Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.
First, the principle of frequency adjustment of the crystal oscillator according to the present invention will be described. FIG. 7 is a graph showing the relationship between the frequency characteristics of the crystal resonator and the load capacitance. As can be seen from the straight line A,
In order to set the frequency of the crystal unit to a predetermined value f 0 , a predetermined load capacitance C 0 may be given. This relationship is different for each crystal oscillator, but is such that the straight line A goes up and down on the graph.
【０００７】周波数の調整は、水晶発振器の製造検査時
に、周波数を測定し、それを基に、それに対応する最適
な負荷容量値を例えば、図７に従って計算し、補正デー
タを決定する。その補正データを以下に説明するアンチ
ヒューズで構成されたＲＯＭに書込み、通常使用時には
ＲＯＭからのデータにより、容量の制御を行い高精度の
発振周波数を得ることが出来るものである。In the adjustment of the frequency, the frequency is measured at the time of the production inspection of the crystal oscillator, and based on the measured frequency, an optimum load capacitance value corresponding thereto is calculated according to, for example, FIG. 7 to determine correction data. The correction data is written in a ROM constituted by an antifuse described below, and during normal use, the capacity is controlled by the data from the ROM, and a highly accurate oscillation frequency can be obtained.
【０００８】次に、水晶発振器の構成及び動作について
説明する。図１は、本発明の水晶発振器の一実施例を示
す構成図である。水晶発振器１０は、ＰＣインターフェ
ース１２、制御回路１１、容量アレイ１、発振回路２、
水晶振動子４、容量５、及び出力バッファ３より、構成
されている。周波数の分周が必要な場合には、さらに、
分周回路が追加される。Next, the configuration and operation of the crystal oscillator will be described. FIG. 1 is a configuration diagram showing one embodiment of the crystal oscillator of the present invention. The crystal oscillator 10 includes a PC interface 12, a control circuit 11, a capacitance array 1, an oscillation circuit 2,
It is composed of a crystal unit 4, a capacitor 5, and an output buffer 3. If frequency division is required,
A divider circuit is added.
【０００９】なお、水晶振動子４を除き、水晶発振器の
構成部分は、すべて同一の半導体基板上に形成されてい
る。Except for the crystal oscillator 4, all components of the crystal oscillator are formed on the same semiconductor substrate.
【００１０】制御回路１１は、アンチヒューズ書込み回
路９及び出力回路６より構成されている。The control circuit 11 comprises an anti-fuse writing circuit 9 and an output circuit 6.
【００１１】図３は、アンチヒューズ書込み回路のブロ
ック図である。アンチヒューズ書込み回路９は、書込み
トランジスタ３４と、トランジスタ３５、書込み制御ト
ランジスタ３６及びアンチヒューズ２０より構成されて
いる。FIG. 3 is a block diagram of the antifuse write circuit. The anti-fuse write circuit 9 includes a write transistor 34, a transistor 35, a write control transistor 36, and the anti-fuse 20.
【００１２】書込み制御トランジスタ３６のゲートは端
子３１に、ソースはアースに、ドレインはトランジスタ
３５のソース及び書込みトランジスタ３４のゲートに、
それぞれ接続されている。端子３２は、書込みトランジ
スタ３４及びトランジスタ３５のドレインに接続されて
おり、端子３２には、外部電源８より、高い電圧ｃが供
給されている。書込みトランジスタ３４のソースは端子
８０及びアンチヒューズ２０の端子６７に接続されてい
る。アンチヒューズ２０の端子６８は接地されている。The gate of the write control transistor 36 is connected to the terminal 31, the source is grounded, the drain is connected to the source of the transistor 35 and the gate of the write transistor 34,
Each is connected. The terminal 32 is connected to the drains of the writing transistor 34 and the transistor 35, and the terminal 32 is supplied with a higher voltage c than the external power supply 8. The source of the write transistor 34 is connected to the terminal 80 and the terminal 67 of the antifuse 20. The terminal 68 of the antifuse 20 is grounded.
【００１３】次に、アンチヒューズ２０の構造を説明す
る。図２は、本発明の水晶発振器に係るアンチヒューズ
の素子断面図である。アンチヒューズ２０は、ＲＯＭの
一種であり、ＣＭＯＳ技術を用いて、半導体基板上に形
成されたものであり、ポリシリコンからなる電極２６
と、酸化膜２４を介して、Ｐ型基板２１中のＰウエル中
に形成されたＮ―ＣＡＰ（Ｎ型注入の容量）２７とつな
がるＮＳＤ（Ｎ ｃｈａｎｎｅｌ Ｓｏｕｒｃｅ Ｄｒ
ａｉｎ）２５間とに、高電圧を印可すると、酸化膜２４
が破壊されて、導通し、その状態を保持するものであ
る。書込み電圧を印可しなければ導通は取れず、絶縁さ
れたままとなる。Next, the structure of the antifuse 20 will be described. FIG. 2 is a sectional view of an element of an antifuse according to the crystal oscillator of the present invention. The antifuse 20 is a type of ROM, is formed on a semiconductor substrate using CMOS technology, and has an electrode 26 made of polysilicon.
And an NSD (N channel Source Dr) connected to an N-CAP (capacity for N-type implantation) 27 formed in the P-well in the P-type substrate 21 via the oxide film 24.
ain) 25, when a high voltage is applied, the oxide film 24
Is destroyed, conducts, and maintains that state. Unless a write voltage is applied, conduction cannot be achieved and the device remains insulated.
【００１４】アンチヒューズ２０の書込み（すなわち、
導通させる）は、以下のように行われる。ＰＣインター
フェース１２より、Ｈレベルの書込み制御信号ａが、端
子３１よりアンチヒューズ書込み回路内の書込み制御ト
ランジスタ３６のゲートに入力されると、書込み制御ト
ランジスタ３６がＯＮとなり、書込みトランジスタ３４
のゲートが接地電位となり、ＯＮする。ここで、パルス
状の例えば１７Ｖ〜２０Ｖの高電圧が端子３２より印可
されると、アンチヒューズ２０の端子６７にこの電圧が
生じ、酸化膜２４が破壊されて、アンチヒューズ２０が
導通する。一旦導通すると、書込み制御信号ａの端子８
０よりＬレベルの信号ｄが常に出力する。Writing to the antifuse 20 (ie, writing
Conduction) is performed as follows. When an H level write control signal a is input from the PC interface 12 to the gate of the write control transistor 36 in the antifuse write circuit from the terminal 31, the write control transistor 36 is turned on, and the write transistor 34 is turned on.
Gate becomes the ground potential and turns on. Here, when a pulsed high voltage of, for example, 17V to 20V is applied from the terminal 32, this voltage is generated at the terminal 67 of the antifuse 20, and the oxide film 24 is destroyed and the antifuse 20 becomes conductive. Once conducting, terminal 8 of write control signal a
The signal d at L level from 0 is always output.
【００１５】なお、書き込み制御信号ａがＬレベルの場
合、書込み制御トランジスタ３６がＯＦＦのため、書込
みトランジスタ３４のゲート電圧はトランジスタ３５に
プルアップされ、端子３２と同電位となり、この状態で
は、端子３２に書込み電圧が印可されても書込みトラン
ジスタ３４が動作しないので、アンチヒューズ２０への
書き込みが行われない。When the write control signal a is at the L level, the write control transistor 36 is turned off, so that the gate voltage of the write transistor 34 is pulled up to the transistor 35 and becomes the same potential as the terminal 32. Even if a write voltage is applied to the write transistor 32, the write transistor 34 does not operate, so that writing to the antifuse 20 is not performed.
【００１６】また、ＰＣインターフェース１２は外部の
ＰＣからアンチヒューズ２０への書込み（すなわちデー
タの書込みとなる）を行う場合の制御回路であり、正常
に書込まれたかなどのチェックもこの回路を通して行う
ことが出来るようになっている。The PC interface 12 is a control circuit for performing writing (ie, data writing) from the external PC to the antifuse 20, and checks whether the data has been written normally through this circuit. You can do it.
【００１７】アンチヒューズ書込み回路９の出力は、例
えば８ビット構成になっており、対応するアンチヒュー
ズ２０が書込まれていれば、Ｌレベルの信号ｄが、書込
まれていなければＨレベルの信号ｄが出力回路６に出力
される。The output of the anti-fuse writing circuit 9 has, for example, an 8-bit configuration. If the corresponding anti-fuse 20 has been written, the signal d at L level has been output. The signal d is output to the output circuit 6.
【００１８】図６は、本発明の水晶発振器に係る出力回
路のブロック図である。ここで、アンチヒューズ２０に
は、データ１ビットあたり、３個のアンチヒューズが割
り当てられており、３個のアンチヒューズを順次書込む
ことにより、１ビットの信号を、２回までは、出力回路
６を用いて、修正できるようになっている。FIG. 6 is a block diagram of an output circuit according to the crystal oscillator of the present invention. Here, three antifuses are assigned to the antifuse 20 per one bit of data, and by sequentially writing the three antifuses, a 1-bit signal is output to the output circuit up to twice. 6 can be modified.
【００１９】すなわち、出力回路６は、ＥＸＯＲ回路８
４，８５を組合わせて、３入力１出力としてある。端子
８１につながるアンチヒューズ２０のみ、書込まれてい
れば、端子６０からの出力信号ｅは１となり、さらに、
端子８２につながるアンチヒューズ２０も、書込まれて
いれば、出力信号ｅは０となり、変更することができ
る。That is, the output circuit 6 is connected to the EXOR circuit 8
4, 85 are combined to provide three inputs and one output. If only the antifuse 20 connected to the terminal 81 has been written, the output signal e from the terminal 60 becomes 1, and
If the antifuse 20 connected to the terminal 82 is also written, the output signal e becomes 0 and can be changed.
【００２０】出力回路６からの出力信号ｅは、８ビット
あり、容量アレイ１に入力される。図５は、本発明の水
晶発振器に係る容量アレイを示す構成図である。容量ア
レイ１は、図５には、一部しか図示されていないが、８
ビット分の容量５１、５２、５３、５４、５５、…、５
６と、これを選択する選択トランジスタ４１、４２、４
３、４４、４５、…、４６から構成されている。The output signal e from the output circuit 6 has 8 bits and is input to the capacitance array 1. FIG. 5 is a configuration diagram showing a capacitance array according to the crystal oscillator of the present invention. Although only a part of the capacitance array 1 is shown in FIG.
Bit capacity 51, 52, 53, 54, 55, ..., 5
6 and select transistors 41, 42, 4
, 46,...
【００２１】ここで、それぞれ端子６１、６２、６３、
６４、６５、…、６６から入力される、アンチヒューズ
２０の書込みに対応した信号ｅにより、選択トランジス
タ４１、４２、４３、４４、４５、…、４６を選択的に
動作させて、容量を選択組合せて、最適な負荷容量を
得、端子７０よりｆとして発振回路２に出力する。例え
ば、求める負荷容量が、容量５２と容量５３の和であれ
ば、選択トランジスタ６２と選択トランジスタ６３を選
択すればよい。このように、予め選択する容量のデータ
を、アンチヒューズ書込み回路９に記憶しておき、この
データで容量アレイ１を制御して、負荷容量を精密に決
定することができる。Here, terminals 61, 62, 63,
, 66, the selection transistors 41, 42, 43, 44, 45,..., 46 are selectively operated by the signal e corresponding to the writing of the antifuse 20 to select the capacitance. In combination, the optimum load capacitance is obtained, and is output from the terminal 70 to the oscillation circuit 2 as f. For example, if the required load capacitance is the sum of the capacitance 52 and the capacitance 53, the selection transistors 62 and 63 may be selected. As described above, the data of the capacitance to be selected is stored in the anti-fuse writing circuit 9 in advance, and the capacitance array 1 can be controlled with this data to accurately determine the load capacitance.
【００２２】なお、選択した結果が、調整が不充分と判
断される場合には、出力回路６によって、１ビットにつ
き２回までは、書込みの修正ができるので、これを用い
て、水晶発振器において、精密な負荷容量の決定がで
き、精密な周波数を得ることができる。If the selected result is determined to be insufficiently adjusted, the output circuit 6 can correct the writing up to twice per bit. , A precise load capacity can be determined, and a precise frequency can be obtained.
【００２３】ところで、アンチヒューズ２０は、書込み
トランジスタ３４などと同一の半導体基板上に形成され
る。アンチヒューズ２０は、厚さ９ｎｍのゲート酸化膜
２４（第２図）を有する、低耐圧トランジスタとなって
おり、一方、アンチヒューズ書込み回路９を構成する３
個のトランジスタ３４、３５、３６は、厚さ３５ｎｍの
ゲート酸化膜を有する、高耐圧トランジスタとなってい
る。Incidentally, the antifuse 20 is formed on the same semiconductor substrate as the write transistor 34 and the like. The antifuse 20 is a low withstand voltage transistor having a gate oxide film 24 (FIG. 2) having a thickness of 9 nm.
Each of the transistors 34, 35, and 36 is a high breakdown voltage transistor having a gate oxide film with a thickness of 35 nm.
【００２４】また、容量アレイ１、発振回路２、出力バ
ッファ３、ＰＣインターフェース１２は、高速動作の必
要と素子面積低減のため、アンチヒューズと同様、９ｎ
ｍ厚さのゲート酸化膜を有する低耐圧トランジスタより
構成してある。The capacitance array 1, the oscillation circuit 2, the output buffer 3, and the PC interface 12 are 9 n in size in the same manner as the anti-fuse in order to require high-speed operation and reduce the element area.
It is composed of a low breakdown voltage transistor having an m-thick gate oxide film.
【００２５】このように、高耐圧と低耐圧トランジスタ
が混在しているが、その形成プロセスを以下説明する。
図４は、本発明の水晶発振器に係るＬＳＩの工程プロセ
ス図である。ここでは、低耐圧トランジスタの０．６μ
ｍルールのＣＭＯＳプロセスを基本とし、そこに、高耐
圧トランジスタ用のプロセスを追加したものである。As described above, the high breakdown voltage transistor and the low breakdown voltage transistor are mixed, and the forming process thereof will be described below.
FIG. 4 is a process chart of an LSI according to the crystal oscillator of the present invention. Here, 0.6 μm of the low breakdown voltage transistor
This is based on an m-rule CMOS process, with a process for a high breakdown voltage transistor added thereto.
【００２６】図４の（Ａ）に示すように、半導体基板と
しては、Ｐ型基板２１を使用し、所定領域に不純物のイ
オン注入及び１１５０℃のドライブインを行い、Ｐウエ
ル２２、Ｎウエル２８、２８’を形成する。ここで、高
耐圧と低耐圧トランジスタのＮウエル２８、２８’を別
にすることにより、２種類の電圧印可を可能とした。As shown in FIG. 4A, a P-type substrate 21 is used as a semiconductor substrate, and impurity ions are implanted into a predetermined region and drive-in is performed at 1150 ° C. to form a P-well 22 and an N-well 28. , 28 '. Here, two types of voltages can be applied by separating the N wells 28 and 28 'of the high breakdown voltage and low breakdown voltage transistors.
【００２７】次に、図４の（Ｂ）に示すように、厚さ３
０ｎｍの酸化膜を形成後、その上に、ＳｉＮ膜をＣＶＤ
により形成し、所定領域をフォトリソ後エッチング除去
し、その箇所にフィールド酸化膜２３を７００ｎｍの厚
さにＬＯＣＯＳ形成する。さらに、３０ｎｍ厚さの酸化
膜をエッチング除去し、高耐圧トランジスタ用の厚さ３
５ｎｍのゲート酸化膜２９を形成する。Next, as shown in FIG.
After forming an oxide film of 0 nm, a SiN film is formed thereon by CVD.
A predetermined region is removed by etching after photolithography, and a field oxide film 23 is formed at that location by LOCOS to a thickness of 700 nm. Further, the oxide film having a thickness of 30 nm is removed by etching, and the thickness of the oxide film for the high withstand voltage transistor is reduced to 3
A 5 nm gate oxide film 29 is formed.
【００２８】次に、図４の（Ｃ）に示すように、予め回
路設計された定められた領域のＰウエル、Ｎウエルを問
わず、低耐圧トランジスタとなる部分のゲート酸化膜２
９のみエッチング除去し、そこに低耐圧トランジスタ用
の９ｎｍ厚さのゲート酸化膜１５を形成する。アンチヒ
ューズ２０もこの９ｎｍ厚さの酸化膜を使用する（左端
部）。Next, as shown in FIG. 4C, the gate oxide film 2 in the portion that will be a low breakdown voltage transistor irrespective of the P-well or N-well in a predetermined region where a circuit is designed in advance.
Only 9 is removed by etching, and a 9 nm-thick gate oxide film 15 for a low breakdown voltage transistor is formed there. The antifuse 20 also uses this 9 nm thick oxide film (left end).
【００２９】次に、図４の（Ｄ）に示すように、厚さ３
００ｎｍのリンドープポリシリコン膜を形成し、フォト
リソ後エッチングし、所定のトランジスタ用ゲート電極
１６とアンチヒューズ用電極２６を形成する。Next, as shown in FIG.
A phosphorous-doped polysilicon film of 00 nm is formed, and photolithography is performed, followed by etching to form a predetermined transistor gate electrode 16 and an antifuse electrode 26.
【００３０】次に、図４の（Ｅ）に示すように、ＮＬＤ
（Ｎ ｃｈａｎｎｅｌ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
ｄｒａｉｎ）１４、ＰＬＤ（Ｐ ｃｈａｎｎｅｌ Ｌｉ
ｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）１８を注入形成
後、ＣＶＤとエッチバックにより、サイドスペーサを形
成し（図示せず）、ＮＳＤ（Ｎ ｃｈａｎｎｎｅｌＳｏ
ｕｃｅ Ｄｒａｉｎ）１３、ＰＳＤ（Ｐ ｃｈａｎｎｅ
ｌ Ｓｏｕｃｅ Ｄｒａｉｎ）１７の注入を行い、アン
チヒューズ２０とトランジスタ３４等を形成する。ここ
で、図４の（Ｄ）及び（Ｅ）に示す工程に関しては、通
常のＣＭＯＳ工程と特に変わる所はない。この後、層間
膜を形成し、配線工程になるが、これらは通常のＣＭＯ
Ｓ工程と同じであるので説明を省略する。Next, as shown in FIG.
(N channel Lightly Doped
drain) 14, PLD (P channel Li)
After implanting a ghtly doped drain (18), side spacers are formed by CVD and etch back (not shown), and NSD (N channel Solen) is formed.
use Drain) 13, PSD (P channel)
1 Source Drain 17 is implanted to form the antifuse 20 and the transistor 34. Here, the steps shown in FIGS. 4D and 4E are not particularly different from the normal CMOS steps. Thereafter, an interlayer film is formed and a wiring process is performed.
The description is omitted because it is the same as the S step.
【００３１】以上、同一の半導体基板上に、水晶振動子
を除く、水晶発振器を構成するすべての回路を形成でき
る。As described above, all the circuits constituting the crystal oscillator except the crystal resonator can be formed on the same semiconductor substrate.
【００３２】[0032]
【発明の効果】以上詳述したように、請求項１記載の発
明によれば、容量アレイを制御するためのデータを記憶
する記憶部をアンチヒューズより構成すると共に、前記
記憶部に前記データを書込む書込み回路部と前記アンチ
ヒューズとを同一の半導体基板上に、互いに異なるゲー
ト酸化膜を有するＭＯＳトランジスタとして形成したの
で、外付け部品を必要とせず、小型で安価な、調整の容
易な水晶発振器を提供できるという効果がある。As described above in detail, according to the first aspect of the present invention, a storage unit for storing data for controlling a capacitance array is formed of an antifuse, and the data is stored in the storage unit. Since the write circuit portion to be written and the antifuse are formed on the same semiconductor substrate as MOS transistors having different gate oxide films, no external components are required, and a small, inexpensive, easily adjusted crystal is used. There is an effect that an oscillator can be provided.
【００３３】また、請求項２の発明によれば、前記容量
アレイを制御するデータに対して、１ビットあたり３個
づつ割り当てられた前記アンチヒューズの出力をＥＸＯ
Ｒ回路で処理して前記データとして生成したので、上述
の効果に加え、極めて精密な調整が可能な水晶発振器を
提供できるという効果がある。According to the second aspect of the present invention, the output of the antifuse allocated to the data for controlling the capacitance array, three bits per bit, is output to the EXO.
Since the data is processed by the R circuit and generated as the data, in addition to the effects described above, there is an effect that a crystal oscillator that can be adjusted very precisely can be provided.
【図１】本発明の水晶発振器の一実施例を示す構成図で
ある。FIG. 1 is a configuration diagram showing one embodiment of a crystal oscillator according to the present invention.
【図２】本発明の水晶発振器に係るアンチヒューズの素
子断面図である。FIG. 2 is a cross-sectional view of an element of an antifuse according to the crystal oscillator of the present invention.
【図３】アンチヒューズ書き込み回路のブロック図であ
る。FIG. 3 is a block diagram of an antifuse write circuit.
【図４】本発明の水晶発振器に係るＬＳＩの工程プロセ
ス図である。FIG. 4 is a process chart of an LSI according to the crystal oscillator of the present invention.
【図５】本発明の水晶発振器に係る容量アレイを示す構
成図である。FIG. 5 is a configuration diagram showing a capacitance array according to the crystal oscillator of the present invention.
【図６】本発明の水晶発振器に係る出力回路のブロック
図である。FIG. 6 is a block diagram of an output circuit according to the crystal oscillator of the present invention.
【図７】水晶振動子の周波数特性と負荷容量の関係を示
すグラフ図である。FIG. 7 is a graph showing a relationship between a frequency characteristic and a load capacity of a crystal resonator.
【図８】従来の水晶発振器を示す図である。FIG. 8 is a diagram showing a conventional crystal oscillator.
１…容量アレイ ２…発振回路 ３…バッファ ４…水晶発振子 ５…容量 ６…出力回路 ８…外部電源 ９…アンチヒューズ書込み回路 １０…水晶発振器 １１…制御回路 １２…ＰＣインターフェース １５…（低耐圧トランジスタ用）酸化膜 ２０…アンチヒューズ ２１…基板 ２９…（高耐圧トランジスタ用）酸化膜 ３４…書込みトランジスタ ３５…トランジスタ ３６…書込み制御トランジスタ ４１、４２、４３、４４、４５、…、４６…選択トラン
ジスタ ５１、５２、５３、５４、５５、…、５６…容量 ８４，８５…ＥＸＯＲ回路DESCRIPTION OF SYMBOLS 1 ... Capacitance array 2 ... Oscillation circuit 3 ... Buffer 4 ... Crystal oscillator 5 ... Capacitance 6 ... Output circuit 8 ... External power supply 9 ... Anti-fuse writing circuit 10 ... Crystal oscillator 11 ... Control circuit 12 ... PC interface 15 ... (Low withstand voltage) Oxide film 20 for transistor) Antifuse 21 Substrate 29 Oxide film for high breakdown voltage transistor 34 Write transistor 35 Transistor 36 Write control transistor 41, 42, 43, 44, 45,. 51, 52, 53, 54, 55, ..., 56 ... capacitors 84, 85 ... EXOR circuits
Claims (2)
る発振回路と、前記発振回路の負荷容量を得るために選
択的に接続される複数個の容量からなる容量アレイと、
前記容量アレイを制御するためのデータを記憶する記憶
部と、前記記憶部に前記データを書込む書込み回路部と
を有する水晶発振器において、 前記記憶部をアンチヒューズにより構成すると共に、前
記アンチヒューズと前記書込み回路を、同一の半導体基
板上に、互いに異なるゲート酸化膜を有するＭＯＳトラ
ンジスタとして形成したことを特徴とする水晶発振器。1. A crystal oscillator, an oscillation circuit for oscillating the crystal oscillator, and a capacitance array composed of a plurality of capacitors selectively connected to obtain a load capacitance of the oscillation circuit;
In a crystal oscillator having a storage unit that stores data for controlling the capacitance array and a write circuit unit that writes the data in the storage unit, the storage unit is configured by an antifuse, and the antifuse is A crystal oscillator, wherein the write circuit is formed as a MOS transistor having different gate oxide films on the same semiconductor substrate.
記容量アレイを制御するデータに対して、１ビットあた
り３個づつ割り当てられた前記アンチヒューズの出力を
ＥＸＯＲ回路で処理して前記データとして生成したこと
を特徴とする水晶発振器。2. The crystal oscillator according to claim 1, wherein an output of said anti-fuse assigned to data for controlling said capacitor array by three per bit is processed by an EXOR circuit to generate said data. A crystal oscillator characterized by being generated.
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