JP2007114011A

JP2007114011A - Acceleration sensor chip and method of manufacturing same

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Publication number: JP2007114011A
Application number: JP2005304553A
Authority: JP
Inventors: Teruo Toyama; 輝雄外山
Original assignee: Oki Electric Industry Co Ltd; Miyazaki Oki Electric Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Miyazaki Oki Electric Co Ltd
Priority date: 2005-10-19
Filing date: 2005-10-19
Publication date: 2007-05-10
Anticipated expiration: 2025-10-19
Also published as: JP4781081B2

Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing an acceleration sensor chip capable of preventing a metal wire from being dissolved. SOLUTION: The method includes a step of preparing a semiconductor substrate 20 with a plurality of partitioned chip areas, a step of fabricating a functional element 17, a step of forming the wire 36, a step of forming a wire protection film 37 for coating the wire, a step of forming a movable part 14 fixed by a sacrifice layer 22 and the first semiconductor layer 21, and a step of forming a groove part 28 having a depth within a thickness of the first semiconductor layer from a surface of the first semiconductor layer. COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、加速度センサチップ及びその製造方法に関する。 The present invention relates to an acceleration sensor chip and a manufacturing method thereof.

半導体微細加工技術を応用したマイクロマシニング技術を用いて、数百μｍ程度の微小構造体を製造する技術が発展してきている。例えば、各種のセンサ、光通信分野における光スイッチ、高周波（ＲＦ）部品等への応用が始まっている。 A technology for manufacturing a micro structure having a size of about several hundred μm by using a micromachining technology to which a semiconductor microfabrication technology is applied has been developed. For example, application to various sensors, optical switches in the field of optical communication, high frequency (RF) components, etc. has begun.

このような微小構造体は、従来の半導体製造プロセスにより製造することができるため、例えば信号処理系ＬＳＩと組み合わせて、単一のチップに集積することができる。 Since such a microstructure can be manufactured by a conventional semiconductor manufacturing process, it can be integrated on a single chip in combination with, for example, a signal processing LSI.

上述した微小構造体を含む、特定の機能を有するシステムが構築されているチップは、Ｍｉｃｒｏ−Ｅｌｅｃｔｒｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ：ＭＥＭＳ、又はＭｉｃｒｏ−Ｓｙｓｔｅｍ−Ｔｅｃｈｎｏｌｏｇｙ：ＭＩＳＴと称されている（以下、単にＭＥＭＳデバイスと称する。）。 A chip in which a system having a specific function including the microstructure described above is constructed is referred to as Micro-Electrical-Mechanical-Systems: MEMS or Micro-System-Technology: MIST (hereinafter simply referred to as MEMS). Called device).

このようなＭＥＭＳデバイスとしては、いわゆる加速度センサ（チップ）が知られている。一般的に加速度センサチップの製造工程では、上述した微小構造体である質量部（可動部）及びこの可動部を支持する梁部の形成工程は、いわゆるウェットエッチングにより行われている。 A so-called acceleration sensor (chip) is known as such a MEMS device. In general, in the manufacturing process of the acceleration sensor chip, the mass part (movable part) which is the above-described microstructure and the beam part supporting the movable part are formed by so-called wet etching.

しかしながら、例えば、加速度をピエゾ抵抗素子の物理的な歪みによる電気抵抗の変化として検出するピエゾ型加速度センサにおいて、ピエゾ抵抗素子に接続される金属配線を形成した後に、上述したウェットエッチングを行うと、特に金属配線の材料がアルミニウム（Ａｌ）である場合には、かかるウェットエッチングのエッチャントにより、金属配線が溶解してしまうおそれがある。このように金属配線が溶解してしまうと、加速度の検出が行えなくなるおそれがある。 However, for example, in a piezo-type acceleration sensor that detects acceleration as a change in electrical resistance due to physical distortion of the piezoresistive element, after forming the metal wiring connected to the piezoresistive element, performing the above-described wet etching, In particular, when the material of the metal wiring is aluminum (Al), the metal wiring may be dissolved by the wet etching etchant. If the metal wiring is thus dissolved, there is a possibility that acceleration cannot be detected.

このようなウェットエッチングのエッチャントによるアルミニウム配線の溶解を防止する目的で、可動部をウェットエッチングにより予備的に形成した後に、アルミニウム膜を形成し、このアルミニウム膜をマスクとしてドライエッチングを行って可動部を完成させ、さらに残存したアルミニウム膜をパターニングしてアルミニウム配線を形成する半導体加速度センサの製造方法が知られている（例えば、特許文献１参照。）。
特開２００４−１９８２４３号公報 For the purpose of preventing the dissolution of the aluminum wiring by such an etchant of wet etching, the movable portion is preliminarily formed by wet etching, and then an aluminum film is formed, and dry etching is performed using the aluminum film as a mask to move the movable portion. A method for manufacturing a semiconductor acceleration sensor is known in which an aluminum wiring is formed by patterning a remaining aluminum film and further forming a wiring (see, for example, Patent Document 1).
JP 2004-198243 A

上述した従来の半導体加速度センサの製造方法によれば、可動部と、これを支持する梁部とを備える微小構造体をウェットエッチングにより予備的に形成した後に、アルミニウム膜を２度にわたってパターニングして、ドライエッチングのためのマスク及び配線を順次に形成するという複雑な工程を採用している。よって、チップの製造歩留まりが低下し、結果として、製造コストが増大してしまう問題があった。 According to the above-described conventional method for manufacturing a semiconductor acceleration sensor, a microstructure including a movable portion and a beam portion supporting the movable portion is preliminarily formed by wet etching, and then an aluminum film is patterned twice. A complicated process of sequentially forming a mask and wiring for dry etching is employed. Therefore, there has been a problem that the manufacturing yield of the chip is lowered, and as a result, the manufacturing cost is increased.

このように、可動部を具えるＭＥＭＳデバイスを製造するに当たり、ウェットエッチングによる金属配線の溶解を防止しつつ、デバイスの歩留まりを向上させることができる、より簡易な製造工程を実現するための技術が嘱望されている。 Thus, in manufacturing a MEMS device having a movable part, there is a technique for realizing a simpler manufacturing process that can improve the device yield while preventing dissolution of metal wiring by wet etching. Envy.

この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の加速度センサチップは、下記のような構成を具えている。 The present invention has been made in view of the above problems. In solving the above-described problems, the acceleration sensor chip of the present invention has the following configuration.

すなわち、加速度センサチップは、上面及び該上面と対向する下面を有していて、上面と下面とにわたる貫通孔を有する四角枠状のフレーム部を有している。 That is, the acceleration sensor chip has an upper surface and a lower surface facing the upper surface, and has a square frame-shaped frame portion having a through hole extending between the upper surface and the lower surface.

可動部は、貫通孔内に収められている。 The movable part is accommodated in the through hole.

梁部は、表面及び表面と対向する底面を有している薄厚かつ細長の形状であって、フレーム部から凹部内に突出して、可動部に接続されて可動に支持している。 The beam portion has a thin and elongated shape having a surface and a bottom surface facing the surface, protrudes from the frame portion into the recess, is connected to the movable portion, and is movably supported.

機能素子は、梁部の表面側に設けられている。 The functional element is provided on the surface side of the beam portion.

配線は、機能素子に電気的に接続されていて、梁部の表面とフレーム部の上面とにわたって延在している。 The wiring is electrically connected to the functional element, and extends over the surface of the beam portion and the upper surface of the frame portion.

溝部は、配線に沿って、かつ配線とは離間して設けられていて、梁部の表面から梁部の厚み内に収まる深さとして設けられている。 The groove portion is provided along the wiring and away from the wiring, and is provided as a depth that fits within the thickness of the beam portion from the surface of the beam portion.

また、この発明の加速度センサチップの製造方法によれば、下記のような工程を含んでいる。 Moreover, according to the manufacturing method of the acceleration sensor chip of this invention, the following processes are included.

すなわち、第１半導体層、犠牲層及び第２半導体層が順次に積層されて含まれ、かつ内周枠領域、内周枠領域の内側に存在する内側領域、内側領域内に存在する複数の梁部形成予定領域及び梁部形成予定領域に連接している可動部形成予定領域を有する複数のチップ領域が区画される半導体基板を準備する。 That is, the first semiconductor layer, the sacrificial layer, and the second semiconductor layer are sequentially stacked and included, and the inner peripheral frame region, the inner region existing inside the inner peripheral frame region, and the plurality of beams existing in the inner region A semiconductor substrate is prepared in which a plurality of chip regions having a movable portion formation scheduled region connected to a portion formation planned region and a beam portion formation planned region are partitioned.

梁部形成予定領域内に機能素子を作り込む。 A functional element is built in the beam portion formation planned area.

機能素子に接続されており、梁部形成予定領域に延在する配線を含む配線層を形成する。 A wiring layer that is connected to the functional element and includes wiring extending to the beam portion formation scheduled region is formed.

配線層を覆う配線保護膜を形成する。 A wiring protective film covering the wiring layer is formed.

内周枠領域の内側領域に対し、犠牲層をエッチングストッパ層として第２半導体層側からエッチングを行った後、露出している犠牲層を除去して犠牲層及び第１半導体層により固定されている可動部を形成する。 After etching from the second semiconductor layer side using the sacrificial layer as an etching stopper layer for the inner region of the inner peripheral frame region, the exposed sacrificial layer is removed and fixed by the sacrificial layer and the first semiconductor layer. Forming a movable part.

配線に沿って、かつ配線とは離間して設けられていて、梁部の表面から梁部の厚み内に収まる深さの溝部を形成する。 A groove portion is formed along the wiring and spaced apart from the wiring to have a depth that fits within the thickness of the beam portion from the surface of the beam portion.

溝部を埋め込んで内周枠領域、梁部形成予定領域及び可動部形成予定領域を覆うレジスト層を形成する。 A resist layer is formed so as to fill the groove and cover the inner peripheral frame region, the beam portion formation scheduled region, and the movable portion formation scheduled region.

レジスト層をマスクとして用いて、犠牲層をエッチングストッパ層として第１半導体層側からエッチングを行って、犠牲層により固定されている可動部及び可動部を支持する梁部とを含む微小構造体を形成し、露出している犠牲層を除去して、溝部により配線層へのエッチャントの浸透を防止しつつ犠牲層から微小構造体を切り離す。 Using the resist layer as a mask, etching is performed from the first semiconductor layer side using the sacrificial layer as an etching stopper layer, and a microstructure including a movable part fixed by the sacrificial layer and a beam part supporting the movable part is obtained. The formed sacrificial layer is removed, and the microstructure is separated from the sacrificial layer while preventing the etchant from penetrating into the wiring layer by the groove.

この発明の加速度センサチップの製造方法によれば、従来通り、金属配線形成後にウェットエッチングによる微小構造体の切り離しを行ったとしても、浸透してくるエッチャントを金属配線の側面部から離間して形成される溝部に貯留して、エッチャントの金属配線への到達を阻止することにより、エッチャントによる金属配線の溶解を防止することができる。よって、エッチャントによる金属配線の溶解を防止することができる。従って、さらなる特別な工程を必要とせずに、簡易な工程により、製造工程における配線の溶解を効果的に防止し、かつ製造されるデバイスの歩留まりを顕著に向上させることができる。 According to the acceleration sensor chip manufacturing method of the present invention, the penetrating etchant is formed away from the side surface portion of the metal wiring even if the microstructure is separated by wet etching after the metal wiring is formed as usual. By storing in the groove portion to prevent the etchant from reaching the metal wiring, it is possible to prevent the metal wiring from being dissolved by the etchant. Therefore, melting of the metal wiring by the etchant can be prevented. Therefore, it is possible to effectively prevent the dissolution of the wiring in the manufacturing process and to significantly improve the yield of the device to be manufactured by a simple process without requiring a further special process.

また、この発明の加速度センサチップによれば、梁部には溝部が形成されているため、梁部はより撓みやすくなる。従って、加速度の検出感度をより向上させることができる。 Further, according to the acceleration sensor chip of the present invention, since the groove portion is formed in the beam portion, the beam portion is more easily bent. Therefore, the acceleration detection sensitivity can be further improved.

以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the drawings only schematically show the shapes, sizes, and arrangement relationships of the constituent components to the extent that the present invention can be understood. Therefore, the present invention is limited only to the illustrated examples. It is not a thing.

また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれら好適例に限定されるものではない。 In the following description, specific materials, conditions, numerical conditions, and the like may be used. However, these are merely preferred examples, and are not limited to these preferred examples.

以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。 In each figure used for the following description, it is to be understood that the same components are denoted by the same reference numerals, and redundant description thereof may be omitted.

（加速度センサチップの構成例）
まず、図１及び図２を参照して、この発明の製造方法を適用して、製造される加速度センサチップの構成例につき説明する。ここではピエゾ抵抗素子を備えたピエゾ型３軸加速度センサチップを例にとって説明する。 (Configuration example of acceleration sensor chip)
First, a configuration example of an acceleration sensor chip manufactured by applying the manufacturing method of the present invention will be described with reference to FIGS. Here, a piezo type triaxial acceleration sensor chip having a piezoresistive element will be described as an example.

ここでいう加速度センサチップとは、任意に設定された所定の加速度を計測することができる半導体素子である。 The acceleration sensor chip here is a semiconductor element capable of measuring a predetermined acceleration set arbitrarily.

図１（Ａ）は、加速度センサチップの表面側を示す、構成要素を説明するための概略的な平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。図１（Ｃ）は、図１（Ａ）のＢ−Ｂ’で示した一点鎖線で切断した切り口を示す模式的な図である。 FIG. 1A is a schematic plan view for explaining the components, showing the surface side of the acceleration sensor chip. FIG. 1B is a schematic diagram showing a cut surface taken along the alternate long and short dash line indicated by A-A ′ in FIG. FIG. 1C is a schematic diagram showing a cut surface taken along the alternate long and short dash line indicated by B-B ′ in FIG.

図２（Ａ）は、図１（Ａ）のＣ−Ｃ’で示した一点鎖線で切断した切り口を示す溝部２８の構成を説明するための模式的な図である。図２（Ｂ）は、加速度センサチップの裏面側を示す、構成要素を説明するための概略的な平面図である。 FIG. 2A is a schematic diagram for explaining the configuration of the groove portion 28 showing the cut surface taken along the alternate long and short dash line indicated by C-C ′ in FIG. FIG. 2B is a schematic plan view for explaining the components, showing the back side of the acceleration sensor chip.

この加速度センサチップ１０は、図１（Ａ）及び図２（Ｂ）に示すように、表面側及び裏面側からみた、全体的な平面形状が方形（正方形）のチップ１１に作り込まれている。 As shown in FIGS. 1 (A) and 2 (B), the acceleration sensor chip 10 is formed in a chip 11 having an overall planar shape as viewed from the front surface side and the back surface side. .

このチップ１１の裏面側の周縁に、枠状のフレーム部１２が存在している。チップ１１のフレーム部１２の内側には、このフレーム部１２で画成された凹部１５が形成されている。詳細は後述するが、凹部１５の底面に相当する部分の一部分は、チップ１１の表面から裏面に貫通して打ち抜かれている。従って、凹部１５は単に貫通孔とも称される。 A frame-like frame portion 12 is present on the periphery of the chip 11 on the back side. A concave portion 15 defined by the frame portion 12 is formed inside the frame portion 12 of the chip 11. Although details will be described later, a part of the portion corresponding to the bottom surface of the recess 15 is punched from the front surface of the chip 11 to the back surface. Accordingly, the recess 15 is also simply referred to as a through hole.

特に図２（Ｂ）に示すように、加速度センサチップ１０は、マス部とも称される可動部１４と、梁部１６とを含む微小構造体１３を備えている。梁部１６は、凹部１５の底面の一部分を構成しており、従って、可動部１４は梁部１６により、貫通孔内に収められている。すなわち、この可動部１４は、梁部１６により、上述した凹部１５と一体となって存在している。 In particular, as shown in FIG. 2B, the acceleration sensor chip 10 includes a microstructure 13 including a movable portion 14 also called a mass portion and a beam portion 16. The beam portion 16 constitutes a part of the bottom surface of the recess 15, and therefore the movable portion 14 is accommodated in the through hole by the beam portion 16. That is, the movable portion 14 is integrated with the concave portion 15 described above by the beam portion 16.

微小構造体１３は、可動部１４及び梁部１６に共通な第１半導体層２１を備えている。ここでは、この第１半導体層２１をシリコンで形成してあって、この第１半導体層を第１シリコン層２１と称する。 The microstructure 13 includes a first semiconductor layer 21 common to the movable portion 14 and the beam portion 16. Here, the first semiconductor layer 21 is formed of silicon, and the first semiconductor layer is referred to as a first silicon layer 21.

可動部１４は、さらに第１シリコン層２１の、加速度センサ１０の裏面側の部分的な表面領域上に、犠牲層部分２２ｂと、その上側に積層された第２半導体層部分２３ａとを有している。この第２半導体層部分２３ａはシリコンで形成してあって、この第２半導体層部分を第２シリコン層部分２３ａと称する。 The movable portion 14 further includes a sacrificial layer portion 22b and a second semiconductor layer portion 23a stacked on the upper side of a partial surface region of the first silicon layer 21 on the back surface side of the acceleration sensor 10. ing. The second semiconductor layer portion 23a is formed of silicon, and this second semiconductor layer portion is referred to as a second silicon layer portion 23a.

なお、上述したフレーム部１２は、共通な第１シリコン層２１の下側に犠牲層部分２２ｂとさらにその下側に第２シリコン層部分２３ｂを積層して備えている。 Note that the frame portion 12 described above includes a sacrificial layer portion 22b under the common first silicon layer 21 and a second silicon layer portion 23b under the same.

可動部１４と梁部１６とは、共通な第１シリコン層２１によって、部分的に一体的につながって形成されていて、かつ、フレーム部１２と梁部１６は、同様に、共通な第１シリコン層２１によって、部分的に一体的につながって形成されている。この第１シリコン層２１のつながっている部分により、フレーム１２は梁部１６を支持し、かつ、梁部１６は可動部１４を支持している。 The movable portion 14 and the beam portion 16 are partially connected integrally by a common first silicon layer 21, and the frame portion 12 and the beam portion 16 are similarly connected to the common first silicon layer 21. The silicon layer 21 is partially and integrally connected. The frame 12 supports the beam portion 16 and the beam portion 16 supports the movable portion 14 by the connected portion of the first silicon layer 21.

さらに、可動部１４は、これが受ける外力によって運動できるように構成する必要がある。そのために、可動部１４がフレーム部１２と直接的につながらないようにするため、及び梁部１６によって当該運動が抑制されないようにするために、可動部１４とフレーム部１２との間、及び梁部１６の、フレーム部１２及び可動部１４とのつながり部分を除いた梁部１６の側縁と可動部１４との間は、間隙５０を以って切り離してある。この間隙５０は、加速度センサチップ１０の表面側から第１シリコン層２１を貫通している。すなわち、この間隙５０により凹部１５と一体的に貫通孔が画成される。 Furthermore, the movable part 14 needs to be configured so that it can be moved by an external force received by the movable part 14. Therefore, in order to prevent the movable part 14 from being directly connected to the frame part 12 and to prevent the movement from being suppressed by the beam part 16, between the movable part 14 and the frame part 12 and the beam part. 16 is separated by a gap 50 between the side edge of the beam portion 16 excluding the connection portion between the frame portion 12 and the movable portion 14 and the movable portion 14. The gap 50 penetrates the first silicon layer 21 from the surface side of the acceleration sensor chip 10. That is, a through hole is defined integrally with the recess 15 by the gap 50.

また、上述した説明からも明らかなように、可動部１４は、第１シリコン層２１の部分２１ａと、犠牲層部分２２ａと、第２シリコン層部分２３ａとを有していて、一方、梁部１６は、第１シリコン層２１の部分２１ｂを有しているが、犠牲層部分２２ａ及び第２シリコン層部分２３ａを有していない。従って、可動部１４の犠牲層部分２２ａ及び第２シリコン層部分２３ａは、錘の役割を果たしている。梁部１６は、表面とこれに対向する裏面とを有する細長かつ薄型の板状部である。この梁部１６は、フレーム部１２から突出して可動部１４に接続してこの可動部を支持する形態で設けられている。従って、梁部１６は、可動部１４の運動時に撓む可撓部である。 Further, as is clear from the above description, the movable portion 14 includes a portion 21a of the first silicon layer 21, a sacrificial layer portion 22a, and a second silicon layer portion 23a, while the beam portion. 16 includes the portion 21b of the first silicon layer 21, but does not include the sacrificial layer portion 22a and the second silicon layer portion 23a. Accordingly, the sacrificial layer portion 22a and the second silicon layer portion 23a of the movable portion 14 serve as weights. The beam portion 16 is an elongated and thin plate-like portion having a front surface and a back surface opposite to the front surface. The beam portion 16 protrudes from the frame portion 12 and is connected to the movable portion 14 so as to support the movable portion. Therefore, the beam portion 16 is a flexible portion that bends when the movable portion 14 moves.

また、上述した凹部１５の底面は、第１シリコン層部分２１ｂの露出面１６ｃと第２シリコン層部分２３ａの露出面１４ｃを含み、露出面１６ｃは、フレーム部１２の表面から第１の深さａのところにあり、また、露出面１４ｃは、フレーム部１２の表面から第１の深さａよりも浅い第２の深さｂのところにある。 The bottom surface of the recess 15 includes the exposed surface 16c of the first silicon layer portion 21b and the exposed surface 14c of the second silicon layer portion 23a, and the exposed surface 16c has a first depth from the surface of the frame portion 12. The exposed surface 14c is at a second depth b which is shallower than the first depth a from the surface of the frame portion 12.

図１及び図２に示す構成例を参照して加速度センサチップ１０の構成をより詳細に説明する。四角枠状のフレーム部１２の各辺の中心から内側に直角に突出した４つの梁部１６が設けられている。従って、これら梁部１６は、直交する２つの直線の一方の直線上に２つ対向して設けられ、かつ他方の直線上に残りの２つが対向して設けられている配置形態を取っている。 The configuration of the acceleration sensor chip 10 will be described in more detail with reference to the configuration example shown in FIGS. Four beam portions 16 projecting inward from the center of each side of the square frame-shaped frame portion 12 at right angles are provided. Accordingly, these beam portions 16 are arranged in such a manner that two are provided opposite to each other on one of two orthogonal straight lines, and the other two are provided opposite to each other on the other straight line. .

可動部１４の中心部１４ａは、４本の梁部１６のそれぞれ突出した先端側で、支持されている。この可動部１４の中心部１４ａの平面的形状は四角形、好ましくは正方形であって、梁部１６は、四角形の４辺の中央部分でそれぞれつながっている。 The central portion 14 a of the movable portion 14 is supported on the protruding tip side of each of the four beam portions 16. The planar shape of the central portion 14a of the movable portion 14 is a quadrangle, preferably a square, and the beam portions 16 are connected to each other at the central portions of the four sides of the quadrangle.

可動部１４の中心部１４ａの４つの角部には、フレーム部１２側に向かってそれぞれ突出した４つの突出部１４ｂが設けられている。 Four projecting portions 14b projecting toward the frame portion 12 are provided at four corners of the central portion 14a of the movable portion 14.

梁部１６の表面側すなわち梁部１６を構成している第１シリコン層２１、すなわち第１シリコン層部分２１ｂには、機能素子、例えばピエゾ抵抗素子１７が設計に応じた適当な個数で形成されている。これらピエゾ抵抗素子１７を、測定目的とする加速度が測定できる好適な位置に設けておけばよい。 A functional element, for example, a piezoresistive element 17 is formed in an appropriate number according to the design on the surface side of the beam portion 16, that is, the first silicon layer 21 constituting the beam portion 16, that is, the first silicon layer portion 21b. ing. These piezoresistive elements 17 may be provided at suitable positions where the acceleration targeted for measurement can be measured.

さらに図１及び図２に示す構成例では、ピエゾ抵抗素子１７のそれぞれには、信号を外部に出力するための配線３６が電気的に接続されている。この配線３６は、ピエゾ抵抗素子１７から後述する熱酸化膜３２を貫通するコンタクトホール３４を埋め込んで熱酸化膜３２上をフレーム部１２の上面に至って延在して設けられている。この配線３６は、例えばアルミニウム（Ａｌ）配線といった金属配線とするのが好適である。以下の説明において、各ピエゾ抵抗素子１７に個別に設けられた複数の配線３６を、配線層（３６）と総称する場合もある。 Further, in the configuration example shown in FIGS. 1 and 2, a wiring 36 for outputting a signal to the outside is electrically connected to each piezoresistive element 17. The wiring 36 is provided to extend from the piezoresistive element 17 into a contact hole 34 penetrating a thermal oxide film 32 (described later) so as to extend on the thermal oxide film 32 to the upper surface of the frame portion 12. The wiring 36 is preferably a metal wiring such as an aluminum (Al) wiring. In the following description, the plurality of wirings 36 individually provided in each piezoresistive element 17 may be collectively referred to as a wiring layer (36).

配線３６は、フレーム部１２側に向かう方向に梁部１６の延在方向に沿って、直線状に延在する例を示してある。 The wiring 36 is shown as an example extending linearly along the extending direction of the beam portion 16 in the direction toward the frame portion 12 side.

図１（Ａ）に示すように、各梁部１６には、複数の溝部２８がそれぞれ設けられている。図１及び図２に示す構成例では、梁部１６ごとに２本ずつの溝部２８が設けられていて、これらはそれぞれ隣接する梁部１６に設けられている近接する側の溝部２８と可動部１４上で連通されるため、４本の溝部２８、すなわち第１溝部２８ａ、第２溝部２８ｂ、第３溝部２８ｃ及び第４溝部２８ｄから構成されている。 As shown in FIG. 1A, each beam 16 is provided with a plurality of grooves 28. In the configuration example shown in FIGS. 1 and 2, two groove portions 28 are provided for each beam portion 16, and these are adjacent groove portions 28 and movable portions provided in adjacent beam portions 16. 14, the four groove portions 28, that is, the first groove portion 28 a, the second groove portion 28 b, the third groove portion 28 c, and the fourth groove portion 28 d are configured.

これら溝部２８は、梁部１６の２つの側面１６ａに沿って、略平行かつ直線状にそれぞれ延在している。溝部２８は、配線３６の２つの側面部３６ａそれぞれから所定距離離間して、かつ梁部１６の側面１６ａから離間して設けられている（図２（Ａ）参照。）。既に説明した通り、４つの梁部１６は、２つの直線の直交点で分割された各直線成分上にそれぞれ１つずつ配設されているので、順次に隣接する梁部１６の延在方向は、９０°ずつ異なっている。さらにこの構成例では、１つの梁部１６に対して配設された溝部２８は、この梁部１６に隣接する別の梁部１６に対して配設された他の溝部２８と連続した１つの溝として形成されている。従って、延在方向が９０°異なって隣接している２つの溝部２８は、それぞれの延長上で直角に交差するまで延在して交差点で互いにつながっている。このように溝部２８は、可動部１４上で直角に屈曲した平面的形状を有している。すなわち溝部２８は、隣接する２つの梁部にわたって延在して設けられている。このように溝部２８を設ければ、配線３６がこの溝部２８により分断されることがない。 These groove portions 28 extend substantially in parallel and linearly along the two side surfaces 16 a of the beam portion 16. The groove portion 28 is provided at a predetermined distance from each of the two side surface portions 36a of the wiring 36 and at a distance from the side surface 16a of the beam portion 16 (see FIG. 2A). As already described, the four beam portions 16 are arranged one by one on each linear component divided at the orthogonal points of the two straight lines, so that the extending direction of the adjacent beam portions 16 in order is , Differ by 90 degrees. Further, in this configuration example, the groove portion 28 provided for one beam portion 16 is one continuous with the other groove portion 28 provided for another beam portion 16 adjacent to the beam portion 16. It is formed as a groove. Therefore, the two groove portions 28 adjacent to each other with the extending directions differing by 90 ° extend until they intersect at right angles on the respective extensions, and are connected to each other at the intersection. As described above, the groove portion 28 has a planar shape bent at a right angle on the movable portion 14. That is, the groove portion 28 is provided so as to extend over two adjacent beam portions. If the groove portion 28 is provided in this way, the wiring 36 is not divided by the groove portion 28.

換言すると、溝部２８は、配線３６が溝部２８により分断されないことを条件として、フレーム部１２のある端縁から、梁部１６の側面１６ａに沿って、直線状に延在して可動部１４上に至り、この可動部１４上で９０°方向転換して隣接する他の梁部１６上を通って、フレーム部１２の他の端縁に貫通させて設ければよい。 In other words, the groove portion 28 extends linearly from the edge of the frame portion 12 along the side surface 16 a of the beam portion 16 on the movable portion 14 on the condition that the wiring 36 is not divided by the groove portion 28. Thus, it is only necessary to change the direction by 90 ° on the movable portion 14 and pass through the other adjacent beam portion 16 so as to penetrate the other edge of the frame portion 12.

なお、溝部２８の延在形状は、この発明の目的を損なわない範囲で任意好適なものとできる。例えば、直交する２本の梁部１６及びフレーム部１２の凹部１５側の端縁に沿った閉じたループ状に設けてもよい。 The extending shape of the groove 28 can be arbitrarily suitable as long as the object of the present invention is not impaired. For example, you may provide in the shape of a closed loop along the edge by the side of the recessed part 15 of the two beam parts 16 and the flame | frame part 12 which are orthogonally crossed.

図２（Ａ）に示すように、溝部２８は配線保護膜３７を貫通して第１半導体層２１の厚み内に収まる深さｈ１とされている。深さｈ１は、この発明の目的を損なわない範囲で任意好適なものとすることができる。 As shown in FIG. 2A, the groove 28 has a depth h 1 that penetrates the wiring protective film 37 and falls within the thickness of the first semiconductor layer 21. The depth h1 can be arbitrarily suitable as long as the object of the present invention is not impaired.

溝部２８は、後述する製造工程において、ウェットエッチングのエッチャントが浸透して配線３６と接触することを防止するための構成として機能する。 The groove 28 functions as a configuration for preventing wet etchant from penetrating and contacting the wiring 36 in the manufacturing process described later.

従って溝部２８の断面形状、すなわち幅ｗ１及び深さｈ１、並びに延在範囲は、この目的を損なわない範囲で任意好適なものとできる。また、溝部２８は配線３６の最外側の側面３６ａから可能な限り離間させるのがよい。さらに、溝幅ｗ１は可能な限り幅広とするのがよい。 Therefore, the cross-sectional shape of the groove 28, that is, the width w1 and the depth h1, and the extending range can be arbitrarily suitable as long as the purpose is not impaired. Further, it is preferable that the groove 28 be separated from the outermost side surface 36 a of the wiring 36 as much as possible. Furthermore, the groove width w1 should be as wide as possible.

複数の溝部２８は、いずれも同一の形態、すなわち延在長、幅及び深さとするのがよい。このようにすれば、加速度センサの加速度測定精度を損なうことがない。 The plurality of groove portions 28 may all have the same form, that is, an extension length, a width, and a depth. In this way, the acceleration measurement accuracy of the acceleration sensor is not impaired.

上述したように、梁部１６に溝部２８を設ける構成とすれば、梁部１６の可撓性が増すため、さらなる測定感度の向上が期待される。 As described above, if the groove portion 28 is provided in the beam portion 16, the flexibility of the beam portion 16 is increased, so that further improvement in measurement sensitivity is expected.

配線３６が形成されている梁部１６上には、この配線３６を覆っている配線保護膜３７が設けられている。この配線保護膜３７は、好ましくはＰＳＧ酸化膜とするのがよい。配線３６が複数である場合には、これらを一体として覆う一続きの膜として形成すればよい。 On the beam portion 16 where the wiring 36 is formed, a wiring protective film 37 covering the wiring 36 is provided. The wiring protective film 37 is preferably a PSG oxide film. When there are a plurality of wirings 36, they may be formed as a continuous film that covers them integrally.

フレーム部１２には、梁部１６のピエゾ抵抗素子１７と電気的に接続されている電極パッド１８が設けられている。この電極パッド１８は、例えば配線保護膜３７の一部を開口して、配線３６の一部を露出して形成することができる。 The frame portion 12 is provided with an electrode pad 18 that is electrically connected to the piezoresistive element 17 of the beam portion 16. The electrode pad 18 can be formed by opening a part of the wiring protective film 37 and exposing a part of the wiring 36, for example.

すなわち、加速度センサチップ１０は、凹部１５に納められている可動部１４と、ピエゾ抵抗素子１７が作り込まれている梁部１６とを含む微小構造体１３を具えている。ピエゾ抵抗素子１７は、この例ではＬＯＣＯＳ酸化膜２４により、互いに素子分離されている。 That is, the acceleration sensor chip 10 includes a microstructure 13 including a movable portion 14 housed in the recess 15 and a beam portion 16 in which the piezoresistive element 17 is formed. In this example, the piezoresistive elements 17 are separated from each other by a LOCOS oxide film 24.

（動作）
ここで、加速度センサチップ１０の動作について簡単に説明する。加速度センサチップ１０に加速度がかかると、可動部１４が変位する。すなわち、可動部１４を支持する梁部１６には、可動部１４の変位量に応じた大きさの撓みが発生する。この撓みの大きさを、梁部１６に設けられているピエゾ抵抗素子１７の電気的な抵抗値の変化量として計測する。計測された抵抗値の変化量は、ピエゾ抵抗素子１７と電気的に接続されている電極パッド１８を介して、加速度センサチップ１０の外部の検出回路等に出力される。このようにして、加速度センサチップ１０にかかる加速度が定量的に検出される。 (Operation)
Here, the operation of the acceleration sensor chip 10 will be briefly described. When acceleration is applied to the acceleration sensor chip 10, the movable part 14 is displaced. That is, the beam portion 16 that supports the movable portion 14 bends with a magnitude corresponding to the amount of displacement of the movable portion 14. The magnitude of this bending is measured as the amount of change in the electrical resistance value of the piezoresistive element 17 provided in the beam portion 16. The measured change amount of the resistance value is output to a detection circuit or the like outside the acceleration sensor chip 10 via the electrode pad 18 electrically connected to the piezoresistive element 17. In this way, the acceleration applied to the acceleration sensor chip 10 is quantitatively detected.

（製造方法）
次に、この発明の加速度センサチップの製造方法について図３から図６を参照して説明する。 (Production method)
Next, a method for manufacturing the acceleration sensor chip of the present invention will be described with reference to FIGS.

この発明の製造方法は、配線３６の形成後に、溝部２８を形成する点に特色を有している。 The manufacturing method of the present invention is characterized in that the groove 28 is formed after the wiring 36 is formed.

なお、この製造方法例の説明では、基板上に同時に形成される複数のチップのうち、代表として１つのチップを図示して説明する。また、この説明では、既に説明した構成を有するピエゾ型加速度センサチップの製造方法の一例を説明する。 In the description of this example of the manufacturing method, one chip is representatively illustrated and described among a plurality of chips formed simultaneously on the substrate. In this description, an example of a method for manufacturing a piezo-type acceleration sensor chip having the configuration already described will be described.

図３（Ａ）、（Ｂ)及び（Ｃ）は、製造途中の加速度センサチップの構造体を、図１（Ａ）中のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な工程図である。 3A, 3 B, and 3 C show a cut surface obtained by cutting the structure of the acceleration sensor chip being manufactured at the same position as the one-dot chain line indicated by AA ′ in FIG. It is a schematic process drawing shown.

図４（Ａ）、（Ｂ）及び（Ｃ）は、図３（Ｃ）から続く工程図である。 4A, 4B, and 4C are process diagrams continuing from FIG.

図５（Ａ）及び（Ｂ）は、図４（Ｃ）から続く工程図である。なお、図５（Ａ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。図５（Ｂ）は、図５（Ａ）と同じ時点での図１（Ａ）のＢ−Ｂ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。 5A and 5B are process diagrams continuing from FIG. 4C. 5A is a schematic diagram showing a cut surface cut at the same position as the one-dot chain line shown by A-A ′ in FIG. FIG. 5B is a schematic diagram showing a cut surface cut at the same position as the one-dot chain line shown by B-B ′ in FIG. 1A at the same time as FIG.

図６（Ａ）、及び（Ｂ）は、図５から続く工程図である。なお、図６（Ａ）において、図（Ａａ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。図（Ａｂ）は、図（Ａａ）と同じ時点での図１（Ａ）のＢ−Ｂ’で示した一点鎖線と同じ位置で切断した切り口を示す概略的な図である。 6A and 6B are process diagrams continuing from FIG. 6A, FIG. 6A is a schematic diagram showing a cut surface cut at the same position as the one-dot chain line indicated by A-A ′ in FIG. Fig. (Ab) is a schematic diagram showing a cut surface cut at the same position as the one-dot chain line shown by B-B 'in Fig. 1 (A) at the same time as Fig. (Aa).

はじめに、図３（Ａ)に示すように、第１の面２０ａと、この第１の面（表面とも称する。）２０ａと対向する第２の面（裏面とも称する。）２０ｂとを有する半導体基板２０を準備する。この半導体基板２０は、好ましくは、上述した第１シリコン層２１、犠牲層２２及び第２シリコン層２３を積層してなるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）ウェハとするのがよい。しかしながら、半導体基板２０は、これに限定されず、犠牲層を含む任意好適な基板を選択して用いることができる。 First, as shown in FIG. 3A, a semiconductor substrate having a first surface 20a and a second surface (also referred to as a back surface) 20b opposite to the first surface (also referred to as a front surface) 20a. Prepare 20. The semiconductor substrate 20 is preferably an SOI (Silicon On Insulator) wafer in which the first silicon layer 21, the sacrificial layer 22, and the second silicon layer 23 are stacked. However, the semiconductor substrate 20 is not limited to this, and any suitable substrate including a sacrificial layer can be selected and used.

図３（Ａ）に示すように、半導体基板２０には、予め、複数のチップ領域２０ｃを区画して設定しておく。このチップ領域２０ｃは、後に個片化されて加速度センサチップ１０となる領域である。 As shown in FIG. 3A, a plurality of chip regions 20c are partitioned and set on the semiconductor substrate 20 in advance. The chip area 20c is an area that is later separated into pieces and becomes the acceleration sensor chip 10.

次いで、半導体基板２０のチップ領域２０ｃの内側に、その内周枠領域２０ｄを設定する。この内周枠領域２０ｄは、微小構造体１３が形成されず、後に枠（フレーム）として加速度センサチップ１０の外形を画成する領域である。 Next, the inner peripheral frame region 20 d is set inside the chip region 20 c of the semiconductor substrate 20. The inner peripheral frame region 20d is a region in which the microstructure 13 is not formed and defines the outer shape of the acceleration sensor chip 10 as a frame (frame) later.

すなわち、チップ領域２０ｃには、フレーム部１２が形成されるフレーム（内周枠）領域２０ｄと、可動部１４が形成される可動部形成予定領域１４Ｘ、及び梁部１６が形成される梁部形成予定領域１６Ｘが含まれている。 That is, in the chip region 20c, a frame (inner peripheral frame) region 20d where the frame portion 12 is formed, a movable portion formation scheduled region 14X where the movable portion 14 is formed, and a beam portion formation where the beam portion 16 is formed. A planned area 16X is included.

次に、加速度センサチップ１０の本質的な機能を担う微小構造体１３を作り込む。この微小構造体１３は、上述したように可動部１４と、この可動部１４を支持する梁部１６とを含む構造を有している。 Next, the microstructure 13 that carries the essential function of the acceleration sensor chip 10 is formed. As described above, the microstructure 13 has a structure including the movable portion 14 and the beam portion 16 that supports the movable portion 14.

そのために、まず、図３（Ｂ)に示すように、この基板２０の第１シリコン層２１上、すなわち、第１の面２０ａ側に、常法に従って、パッド（Ｐａｄ）酸化膜２５及びシリコン窒化膜２６を形成する。 For this purpose, first, as shown in FIG. 3B, a pad (Pad) oxide film 25 and silicon nitride are formed on the first silicon layer 21 of the substrate 20, that is, on the first surface 20a side in accordance with a conventional method. A film 26 is formed.

然る後、従来公知のホトリソグラフィ工程及びエッチング工程により、パッド酸化膜２５及びパッド酸化膜上のシリコン窒化膜２６をパターニングして所定のマスクパターンを形成する。このマスクパターンは後述するＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）酸化膜を形成するためのマスクパターンである。 Thereafter, the pad oxide film 25 and the silicon nitride film 26 on the pad oxide film are patterned by a conventionally known photolithography process and etching process to form a predetermined mask pattern. This mask pattern is a mask pattern for forming a LOCOS (Local Oxidation of Silicon) oxide film, which will be described later.

次に、このマスクパターンを用いて、常法に従ってＬＯＣＯＳ酸化膜２４を形成する。このＬＯＣＯＳ酸化膜２４は、後述するピエゾ抵抗素子１７を素子分離する。 Next, using this mask pattern, a LOCOS oxide film 24 is formed according to a conventional method. The LOCOS oxide film 24 isolates a piezoresistive element 17 described later.

次に、マスクパターンとして使用されたパッド酸化膜２５及びシリコン窒化膜２６を除去して、図３（Ｃ）に示すような構造体を得る。 Next, the pad oxide film 25 and silicon nitride film 26 used as the mask pattern are removed to obtain a structure as shown in FIG.

次いで、常法に従って、機能素子であるピエゾ抵抗素子１７を形成する。その目的のため、まず、図４（Ａ）に示すように、基板２０の第１シリコン層２１に、上述したＬＯＣＯＳ酸化膜２４をマスクとして、イオン注入を行う。このイオン注入工程は、従来公知のイオン注入装置を使用すればよい。常法に従い、ＬＯＣＯＳ酸化膜２４から露出する領域に、イオン３０として、Ｐ型不純物である例えばボロン（Ｂ)を、打ち込む。 Next, a piezoresistive element 17 as a functional element is formed according to a conventional method. For that purpose, first, as shown in FIG. 4A, ion implantation is performed on the first silicon layer 21 of the substrate 20 using the LOCOS oxide film 24 as a mask. For this ion implantation step, a conventionally known ion implantation apparatus may be used. In accordance with an ordinary method, for example, boron (B) which is a P-type impurity is implanted as an ion 30 into a region exposed from the LOCOS oxide film 24.

次いで、常法に従って、打ち込まれたイオンの熱拡散工程を行って、ＬＯＣＯＳ酸化膜２４の下側の領域まで、注入されたイオンを拡散させる。 Next, a thermal diffusion process of implanted ions is performed according to a conventional method, and the implanted ions are diffused to a region below the LOCOS oxide film 24.

この熱拡散工程により、基板２０のＬＯＣＯＳ酸化膜２４から露出する領域には、熱酸化膜３２が形成される。このようにして、梁部形成予定領域１６Ｘに、ピエゾ抵抗素子１７を作り込む。 By this thermal diffusion process, a thermal oxide film 32 is formed in a region exposed from the LOCOS oxide film 24 of the substrate 20. In this way, the piezoresistive element 17 is formed in the beam portion formation scheduled region 16X.

次に、図４（Ｂ）に示すように、従来公知のホトリソグラフィ工程及びエッチング工程により、ピエゾ抵抗素子１７に電気的に接続するための熱酸化膜３２を貫通するコンタクトホール３４を形成する。 Next, as shown in FIG. 4B, a contact hole 34 penetrating the thermal oxide film 32 for electrical connection to the piezoresistive element 17 is formed by a conventionally known photolithography process and etching process.

然る後、図４（Ｃ）に示すように、ＬＯＣＯＳ酸化膜２４及び熱酸化膜３２上に、例えば、コンタクトホール３４を埋め込む配線３６、好ましくはアルミニウム配線を、従来公知の形成工程により形成する。 Thereafter, as shown in FIG. 4C, on the LOCOS oxide film 24 and the thermal oxide film 32, for example, a wiring 36 for filling the contact hole 34, preferably an aluminum wiring, is formed by a conventionally known formation process. .

この工程により、ピエゾ抵抗素子１７と配線３６とは電気的に接続される。また、配線３６は、任意好適な位置、例えばフレーム部１２上にまで延在させて形成する。 Through this step, the piezoresistive element 17 and the wiring 36 are electrically connected. Further, the wiring 36 is formed to extend to any suitable position, for example, on the frame portion 12.

次いで、図５（Ａ）に示すように、配線３６を覆う配線保護膜３７を形成する。この配線保護膜３７は、例えば従来公知のＰＳＧ酸化膜といったいわゆる絶縁膜を、従来公知の任意好適な条件で行われるＣＶＤ法といった成膜方法により成膜してパターニングすればよい。このとき、配線保護膜３７は、フレーム部１２上に延在する配線３６の一部分を露出させてパターニングして電極パッド１８とする。 Next, as shown in FIG. 5A, a wiring protective film 37 that covers the wiring 36 is formed. The wiring protective film 37 may be patterned by forming a so-called insulating film such as a conventionally known PSG oxide film by a film forming method such as a CVD method performed under any suitable conditions known in the art. At this time, the wiring protective film 37 is patterned by exposing a part of the wiring 36 extending on the frame portion 12 to form the electrode pad 18.

次に、第２シリコン層２３に対してエッチングを行って、第１シリコン層２１及び犠牲層であるＢＯＸ層２２により固定されている未完成な可動部１４と未完成な梁部１６とを含む不可動な前駆微小構造体１３ａを形成する。 Next, the second silicon layer 23 is etched to include an incomplete movable portion 14 and an incomplete beam portion 16 fixed by the first silicon layer 21 and the BOX layer 22 which is a sacrificial layer. The immovable precursor microstructure 13a is formed.

例えば、基板２０を、第２の面２０ｂが上側になるように反転させ、基板２０の第２の面２０ｂ側に厚膜レジストによるマスクパターンを、ホトリソグラフィ技術を用いて形成し、次いで従来公知のＢｏｓｈ法によるエッチング工程を行うことにより、深堀加工すればよい。このエッチングは、フレーム部１２として残存させる内周枠領域２０ｄの内側の領域に対して行う。 For example, the substrate 20 is inverted so that the second surface 20b is on the upper side, a mask pattern made of a thick film resist is formed on the second surface 20b side of the substrate 20 by using a photolithography technique, and then conventionally known Deep etching may be performed by performing an etching process by the Bosh method. This etching is performed on a region inside the inner peripheral frame region 20d that remains as the frame portion 12.

具体的には、このエッチングは、例えば、従来公知の誘導結合型プラズマエッチング装置を用いるいわゆるＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）方式で、材料としてＣ₄Ｆ₈を用いて側壁保護を行い、またエッチャントとしてＳＦ₆を用いてエッチングを行う。このエッチングは、側壁保護工程とエッチング工程とを適宜繰り返すことにより、深堀エッチングを行うものとすればよい。 Specifically, this etching is performed by, for example, a so-called ICP (Inductively Coupled Plasma) method using a conventionally known inductively coupled plasma etching apparatus, performing side wall protection using C ₄ F ₈ as a material, and SF as an etchant. Etching is performed using ₆ . In this etching, deep etching may be performed by appropriately repeating the sidewall protection process and the etching process.

このとき、梁部１６の形成に際しては、梁部形成予定領域１６Ｘ外を、ＢＯＸ層２２に至るまで、すなわち、ＢＯＸ層２２をエッチングストッパ層として、第２シリコン層２３に対して、エッチングを行う。 At this time, when the beam portion 16 is formed, the second silicon layer 23 is etched outside the beam portion formation planned region 16X until reaching the BOX layer 22, that is, using the BOX layer 22 as an etching stopper layer. .

また、可動部１４の形成に際しては、可動部形成予定領域１４Ｘの第２シリコン層２３に対して、第２シリコン層２３の厚みの一部分についてのみエッチングを行って露出面（底面）１４ｃを形成する。 Further, when the movable portion 14 is formed, the exposed surface (bottom surface) 14c is formed by etching only a part of the thickness of the second silicon layer 23 in the second silicon layer 23 in the movable portion formation scheduled region 14X. .

このとき、形成される凹部１５のフレーム部１２の頂面からの深さは、ＢＯＸ層２２の表面までの第１深さａと、第２シリコン層２３の被エッチング面までの第２深さｂとを有している。可動部１４の厚みは、第２シリコン層２３の被エッチング面までの第２深さｂを第１深さａから減じた厚みｃである。なお、第１深さａは、第２深さｂよりも大である。 At this time, the depth of the recessed portion 15 to be formed from the top surface of the frame portion 12 is the first depth a to the surface of the BOX layer 22 and the second depth to the etched surface of the second silicon layer 23. b. The thickness of the movable portion 14 is a thickness c obtained by subtracting the second depth b from the first depth a to the etched surface of the second silicon layer 23. Note that the first depth a is greater than the second depth b.

可動部形成予定領域１４Ｘの第２シリコン層部分２３ａに対するエッチングに際しては、第２シリコン層２３の厚さよりも薄く、かつ可動部１４が所定量の可動幅を確保できる任意好適な範囲に収まる程度にエッチング深さを調節してエッチングを行えばよい。 When etching the movable part formation scheduled region 14X with respect to the second silicon layer portion 23a, the thickness is smaller than the second silicon layer 23, and the movable part 14 falls within any suitable range that can secure a predetermined amount of movable width. Etching may be performed by adjusting the etching depth.

このような工程により、半導体基板２０の裏面側に凹凸の底面を有する凹部１５が形成される。このとき、梁部形成予定領域１６Ｘの第１シリコン層２１部分は、ＢＯＸ層２２により裏打ちされることによりその強度が補強された状態であり、かつ梁部形成予定領域１６Ｘと可動部形成予定領域１４ＸとはＢＯＸ層２２により接続された状態である。すなわち、前駆微小構造体１３ａは、この時点では不可動の構造体である。 Through such a process, the recess 15 having an uneven bottom surface is formed on the back surface side of the semiconductor substrate 20. At this time, the first silicon layer 21 portion of the beam portion formation planned region 16X is reinforced by being lined with the BOX layer 22, and the beam portion formation planned region 16X and the movable portion formation scheduled region 14X is a state connected by the BOX layer 22. That is, the precursor microstructure 13a is an immovable structure at this point.

次に、犠牲層（ＢＯＸ層）２２のうち、凹部１５に露出している犠牲層部分２２ａを除去する。この犠牲層部分２２ａの除去により、第１シリコン層２１と残存している第２シリコン層部分２３ｂとの間に犠牲層部分２２ｂが残存する。 Next, in the sacrificial layer (BOX layer) 22, the sacrificial layer portion 22a exposed to the recess 15 is removed. By removing the sacrificial layer portion 22a, the sacrificial layer portion 22b remains between the first silicon layer 21 and the remaining second silicon layer portion 23b.

この例では犠牲層２２は、シリコン酸化膜であるので、例えば、酢酸（ＣＨ₃ＣＯＯＨ）／フッ化アンモニウム（ＮＨ₃Ｆ）／フッ化水素アンモニウム（ＮＨ₄Ｆ）（溶液）を任意好適な混合比（組成比）とした混合溶液をエッチャントとするウェットエッチング工程を実施すればよい。 In this example, since the sacrificial layer 22 is a silicon oxide film, for example, any suitable mixture of acetic acid (CH ₃ COOH) / ammonium fluoride (NH ₃ F) / ammonium hydrogen fluoride (NH ₄ F) (solution). A wet etching process using a mixed solution having a ratio (composition ratio) as an etchant may be performed.

通常は、ここで半導体基板２０の下面２２ｂ側から残存した内周枠領域２０ｄに接着されて凹部１５を封止するガラス板を取り付ける（図示せず。）。 Usually, a glass plate that is bonded to the inner peripheral frame region 20d remaining from the lower surface 22b side of the semiconductor substrate 20 and seals the recess 15 is attached (not shown).

然る後、図示しない溝部形成用レジストパターンをマスクとして用いて、梁部形成予定領域１６Ｘに、既に図２（Ａ）を参照して説明した形状の複数の溝部２８を形成する。第１溝部２８ａ及び第２溝部２８ｂは、配線３６の延在方向に沿って、配線３６の対向する２つの側面部３６ａそれぞれから所定距離離間させて形成する（図２（Ａ）参照。）。 Thereafter, using a groove portion forming resist pattern (not shown) as a mask, a plurality of groove portions 28 having the shape already described with reference to FIG. The first groove portion 28a and the second groove portion 28b are formed at a predetermined distance from each of two opposing side surface portions 36a of the wiring 36 along the extending direction of the wiring 36 (see FIG. 2A).

この溝部２８は、従来公知のエッチング工程により、第１シリコン層２１の厚み内に収まる深さｈ１として形成すればよい（図２（Ａ）参照。）。 The groove 28 may be formed to a depth h1 that is within the thickness of the first silicon layer 21 by a conventionally known etching process (see FIG. 2A).

なお、この溝部２８の形成工程は、既に説明した配線３６の形成工程よりも後の工程としてであれば、前駆微小構造体１３ａの形成工程の前後のいずれに実施してもよい。 Note that the step of forming the groove 28 may be performed before or after the step of forming the precursor microstructure 13a as long as it is a step subsequent to the step of forming the wiring 36 already described.

次いで、図６（Ａ）に示すように、可動部形成予定領域１４Ｘ、梁部形成予定領域１６Ｘ、内周枠領域２０ｄ及び配線保護膜３７上を覆い、かつ溝部２８を埋め込むレジスト層４０を形成する。すなわち、このマスクパターンは、内周枠領域２０ｄの内側であって、内周枠領域２０ｄ、可動部形成予定領域１４Ｘ及び梁部形成予定領域１６Ｘ外の領域を開口させる。 Next, as shown in FIG. 6A, a resist layer 40 is formed that covers the movable portion formation planned region 14X, the beam portion formation planned region 16X, the inner peripheral frame region 20d, and the wiring protective film 37, and fills the groove 28. To do. That is, this mask pattern opens inside the inner peripheral frame region 20d and outside the inner peripheral frame region 20d, the movable portion forming planned region 14X, and the beam portion forming planned region 16X.

このレジスト層４０は、従来公知の感光性のレジスト材料を用いて任意好適な膜厚として形成すればよい。レジスト層４０は、後述する第１シリコン層２１のエッチング工程において配線保護膜３７が損傷しない程度の膜厚とすればよい。 The resist layer 40 may be formed in any suitable thickness using a conventionally known photosensitive resist material. The resist layer 40 may have a thickness that does not damage the wiring protection film 37 in the etching process of the first silicon layer 21 described later.

次いで、図６（Ａｂ）に示すように、このマスクパターンをマスクとして、常法に従い、例えば上述したＢｏｓｈ法により第１シリコン層２１の表面から、犠牲層であるＢＯＸ層２２の表面に達するまで、第１シリコン層２１のエッチングを行う。 Next, as shown in FIG. 6 (Ab), using this mask pattern as a mask, according to a conventional method, for example, from the surface of the first silicon layer 21 to the surface of the sacrificial BOX layer 22 by the above-described Bosh method. Then, the first silicon layer 21 is etched.

すなわち、ここではＢＯＸ層２２をエッチングストッパ層として使用してエッチングを行っている。従って、ＢＯＸ層２２は、この工程によっては除去されない。よって、可動部１４が形成される領域と梁部１６が形成される領域とは、ＢＯＸ層２２により接続されている。このとき、可動部形成予定領域１４Ｘの第１シリコン層部分２１ａと、梁部形成予定領域１６Ｘの第１シリコン層部分２１ｂと、フレーム部１２の第１シリコン層部分２１ｃとが残存する。 That is, here, etching is performed using the BOX layer 22 as an etching stopper layer. Therefore, the BOX layer 22 is not removed by this process. Therefore, the region where the movable portion 14 is formed and the region where the beam portion 16 is formed are connected by the BOX layer 22. At this time, the first silicon layer portion 21a of the movable portion formation scheduled region 14X, the first silicon layer portion 21b of the beam portion formation scheduled region 16X, and the first silicon layer portion 21c of the frame portion 12 remain.

引き続き、露出したＢＯＸ層２２に対して、上述と同様にフッ化水素酸をエッチャントとして用いるウェットエッチングを行って、前駆微小構造体１３ａから可動部１４及び梁部１６を切り離して間隙５０を形成する。すなわち、この工程により凹部１５は加速度センサチップ１０の表面から裏面に至る貫通孔とされる。これにより、貫通孔に収められた可動部１４を有する微小構造体１３が完成して、梁部１６は可撓な状態となり、かつ可動部１４は可動な状態となる。 Subsequently, wet etching using hydrofluoric acid as an etchant is performed on the exposed BOX layer 22 in the same manner as described above, and the movable portion 14 and the beam portion 16 are separated from the precursor microstructure 13a to form the gap 50. . That is, through this process, the recess 15 is a through hole extending from the front surface to the back surface of the acceleration sensor chip 10. Thereby, the microstructure 13 having the movable portion 14 accommodated in the through hole is completed, the beam portion 16 becomes flexible, and the movable portion 14 becomes movable.

このとき、エッチャントは、レジスト層（レジストパターン）４０から露出する犠牲層２２をエッチングする。また、エッチャントは、このとき露出する第１シリコン層溝部２８にも浸透する。 At this time, the etchant etches the sacrificial layer 22 exposed from the resist layer (resist pattern) 40. The etchant also penetrates into the first silicon layer groove 28 exposed at this time.

この発明の加速度センサチップの製造方法によれば、配線３６、特に側面部３６ａに向かって犠牲層２２を浸透するエッチャントを、レジスト層４０で埋め込まれた溝部２８で食い止めることができる。従って、エッチャントによる配線３６の溶解を効果的に防止することができる。 According to the method of manufacturing the acceleration sensor chip of the present invention, the etchant that penetrates the sacrificial layer 22 toward the wiring 36, particularly the side surface portion 36 a, can be stopped by the groove portion 28 embedded with the resist layer 40. Accordingly, it is possible to effectively prevent the wiring 36 from being dissolved by the etchant.

また、この発明の加速度センサチップの製造方法によれば、ウェットエッチングによる配線（金属配線）の溶解を防止しつつ、簡易な工程で製造されるデバイスの歩留まりを顕著に向上させることができる。 Moreover, according to the method for manufacturing an acceleration sensor chip of the present invention, it is possible to significantly improve the yield of devices manufactured by a simple process while preventing the dissolution of wiring (metal wiring) by wet etching.

特に基板としてＳＯＩウェハを適用すれば、ＢＯＸ層を犠牲層としてそのまま利用できるので、梁部を形成してから、この梁部を何らかの手段により補強するといったさらなる特別な工程を必要としない。従って、簡易な工程で、効率的かつ安価にデバイスの製造を行うことができる。 In particular, when an SOI wafer is applied as the substrate, the BOX layer can be used as a sacrificial layer as it is, and therefore, no further special process is required such as forming the beam portion and reinforcing the beam portion by some means. Therefore, the device can be manufactured efficiently and inexpensively with a simple process.

さらに、ウェットエッチング工程の終了後、レジスト層４０の材料に応じた任意好適な工程、例えば従来公知のプラズマアッシング工程及び硝酸を用いてレジスト層４０を除去する。 Further, after completion of the wet etching process, the resist layer 40 is removed using any suitable process according to the material of the resist layer 40, for example, a conventionally known plasma ashing process and nitric acid.

然る後、図６（Ｂ）に示すように、隣接するチップ領域２０ｃ間の領域に設けられたダイシングラインｄに沿って、従来公知のダイシング装置を用いてダイシングを行う。このようにして、１枚の半導体基板２０から複数個の加速度センサチップ１０が完成する。 Thereafter, as shown in FIG. 6B, dicing is performed using a conventionally known dicing apparatus along a dicing line d provided in a region between adjacent chip regions 20c. In this way, a plurality of acceleration sensor chips 10 are completed from one semiconductor substrate 20.

（Ａ）は加速度センサチップの表面側を示す、構成要素を説明するための概略的な平面図であり、（Ｂ）は切り口を示す模式的な図であり、（Ｃ）は（Ｂ）とは異なる位置で示した切り口を示す模式図である。(A) is a schematic plan view for explaining the components, showing the surface side of the acceleration sensor chip, (B) is a schematic diagram showing the cut surface, (C) is (B) and FIG. 6 is a schematic diagram showing cut edges shown at different positions. （Ａ）は溝部の構成を説明するための模式的な図であり、（Ｂ）は加速度センサチップの裏面側を示す概略的な平面図である。(A) is a schematic diagram for demonstrating the structure of a groove part, (B) is a schematic top view which shows the back surface side of an acceleration sensor chip. （Ａ）、（Ｂ)及び（Ｃ）は製造途中の加速度センサチップを切断した切り口を示す概略的な工程図である。(A), (B) and (C) are schematic process diagrams showing a cut surface obtained by cutting an acceleration sensor chip in the middle of manufacture. （Ａ）、（Ｂ）及び（Ｃ）は図３（Ｃ）から続く工程図である。(A), (B) and (C) are process drawings continuing from FIG. 図４（Ｃ）から続く工程図である。FIG. 5 is a process diagram continuing from FIG. （Ａ）及び（Ｂ）は図５から続く模式的な図である。(A) And (B) is a typical figure continuing from FIG.

Explanation of symbols

１０：加速度センサチップ
１１：チップ
１２：フレーム部
１３：微小構造体
１３ａ：前駆微小構造体
１４：可動部（マス（錘）部）
１４ａ：中心部
１４ｂ：突出部
１４ｃ：第２シリコン層部分の露出面
１４Ｘ：可動部形成予定領域
１５：凹部
１６：梁部
１６ａ：側面
１６ｃ：第１シリコン層部分の露出面
１６Ｘ：梁部形成予定領域
１７：機能素子（ピエゾ抵抗素子）
１８：電極パッド
２０：半導体基板（ＳＯＩウェハ）
２０ａ：第１の面
２０ｂ：第２の面
２０ｃ：チップ領域
２０ｄ：内周枠領域
２１：第１半導体層（第１シリコン層）
２１ａ、２１ｂ、２１ｃ：第１シリコン層部分
２２：犠牲層（ＢＯＸ層）
２２ａ、２２ｂ：犠牲層部分
２３：第２半導体層（第２シリコン層）
２３ａ、２３ｂ：第２シリコン層部分
２４：ＬＯＣＯＳ酸化膜
２５：パッド酸化膜
２６：シリコン窒化膜
２８：溝部
２８ａ：第１溝部
２８ｂ：第２溝部
２８ｃ：第３溝部
２８ｄ：第４溝部
３０：イオン
３２：熱酸化膜
３４：コンタクトホール
３６：配線（配線層）
３６ａ：側面部
３７：配線保護膜
４０：レジスト層
５０：間隙
10: Acceleration sensor chip 11: Chip 12: Frame part 13: Micro structure 13a: Precursor micro structure 14: Movable part (mass (weight) part)
14a: Center part 14b: Protruding part 14c: Exposed surface 14X of the second silicon layer part: Movable part formation scheduled area 15: Concave part 16: Beam part 16a: Side face 16c: Exposed surface 16X of the first silicon layer part: Beam part formation Planned area 17: functional element (piezoresistive element)
18: Electrode pad 20: Semiconductor substrate (SOI wafer)
20a: first surface 20b: second surface 20c: chip region 20d: inner peripheral frame region 21: first semiconductor layer (first silicon layer)
21a, 21b, 21c: first silicon layer portion 22: sacrificial layer (BOX layer)
22a, 22b: sacrificial layer portion 23: second semiconductor layer (second silicon layer)
23a, 23b: second silicon layer portion 24: LOCOS oxide film 25: pad oxide film 26: silicon nitride film 28: groove 28a: first groove 28b: second groove 28c: third groove 28d: fourth groove 30: ions 32: Thermal oxide film 34: Contact hole 36: Wiring (wiring layer)
36a: side surface portion 37: wiring protective film 40: resist layer 50: gap

Claims

A rectangular frame-shaped frame portion having a top surface and a bottom surface facing the top surface, and having a through hole extending between the top surface and the bottom surface;
A movable part housed in the through hole;
A thin and elongated beam portion having a surface and a bottom surface facing the surface, the beam portion projecting from the frame portion into the recess and connected to the movable portion and movably supported When,
A functional element provided on the surface side of the beam portion;
A wiring that is electrically connected to the functional element and extends across the surface of the beam portion and the upper surface of the frame portion;
A groove portion is provided along the wiring and spaced apart from the wiring and provided as a depth that fits within the thickness of the beam portion from the surface of the beam portion. Acceleration sensor chip.

The acceleration sensor chip according to claim 1, wherein the groove portion is provided in the beam portion.

The acceleration sensor chip according to claim 1, wherein the groove is provided between a side surface of the beam and the wiring.

The acceleration sensor chip according to claim 1, wherein the groove portion is provided across the surface of the beam portion and the upper surface of the frame portion.

The acceleration sensor chip according to any one of claims 1 to 4, wherein the groove portion is bent over a region of the movable portion and extends over two adjacent beam portions.

A first semiconductor layer, a sacrificial layer, and a second semiconductor layer are sequentially stacked and included, and an inner peripheral frame region, an inner region existing inside the inner peripheral frame region, and a plurality of beams existing in the inner region Preparing a semiconductor substrate in which a plurality of chip regions having a portion formation scheduled region and a movable portion formation scheduled region connected to the beam portion formation scheduled region are partitioned;
A step of forming a functional element in the beam portion formation scheduled area;
Forming a wiring layer connected to the functional element and including a wiring extending to the beam portion formation scheduled region;
Forming a wiring protective film covering the wiring layer;
The inner region of the inner peripheral frame region is etched from the second semiconductor layer side using the sacrificial layer as an etching stopper layer, and then the exposed sacrificial layer is removed to remove the sacrificial layer and the first Forming a movable part fixed by the semiconductor layer;
A step of forming a groove portion that is provided along the wiring and spaced apart from the wiring and has a depth that fits within the thickness of the beam portion from the surface of the beam portion;
Forming a resist layer that fills the groove and covers the inner peripheral frame region, the beam portion formation scheduled region, and the movable portion formation scheduled region;
Etching from the first semiconductor layer side using the resist layer as a mask and the sacrificial layer as an etching stopper layer, and a movable part fixed by the sacrificial layer and a beam part supporting the movable part Forming a microstructure including the step of removing the exposed sacrificial layer and separating the microstructure from the sacrificial layer while preventing penetration of the etchant into the wiring layer by the groove. A method of manufacturing an acceleration sensor chip, which is characterized.

7. The method of manufacturing an acceleration sensor chip according to claim 6, wherein the step of forming the groove portion is a step of forming the groove portion in the beam portion formation scheduled region.

The method of manufacturing an acceleration sensor chip according to claim 6, wherein the step of forming the groove portion is a step of forming the groove portion between a side surface of the beam portion and the wiring.

The method of manufacturing an acceleration sensor chip according to claim 6, wherein the step of forming the groove portion is a step of forming the groove portion over the surface of the beam portion and the upper surface of the frame portion.

The step of forming the groove portion is a step of bending the groove portion on the region of the movable portion and forming the groove portion as a groove portion extending over two adjacent beam portions. The method for manufacturing an acceleration sensor chip according to claim 9.

The method for manufacturing an acceleration sensor chip according to claim 6, wherein the sacrificial layer is removed by an acid treatment using hydrogen fluoride.

The method of manufacturing an acceleration sensor chip according to claim 6, wherein the semiconductor substrate is an SOI substrate.