JP2007104846A - スイッチング電源と半導体集積回路装置 - Google Patents

Abstract

【課題】高速応答性と効率向上を実現したスイッチング電源と半導体集積回路装置を提供する。
【解決手段】インダクタの出力側と接地電位との間にキャパシタを設け、入力電圧から上記インダクタの入力側に第１スイッチ素子により電流を供給し、上記第１スイッチ素子がオフ状態のときに第２スイッチ素子をオン状態として上記インダクタの入力側を所定電位にする。昇圧回路により入力電圧よりも高い昇圧電圧を形成する。上記昇圧電圧から上記インダクタの入力側に電流を供給する第３スイッチ素子を設ける。制御回路により上記インダクタの出力側から得られる出力電圧が所望の電圧となるよう上記第１スイッチ素子及び第２スイッチ素子の制御する。上記出力電圧が所望電圧よりも小さい電圧以下に低下したことを検出回路で検出し、上記第１スイッチ素子に代えて上記第３スイッチ素子を動作可能にする。
【選択図】図１

Description

この発明は、スイッチング電源と半導体集積回路装置に関し、例えば、高電圧を低電圧に変換するスイッチング電源に適用して有効な技術に関するものである。

トランス式同期整流コンバータの例としては、特開２００１−３４６３８０、特開２００１−００８４４４がある。
特開２００１−３４６３８０ 特開２００１−００８４４４

図１２には、この発明に先立って検討された降圧型スイッチング電源の概略回路図が示されている。このスイッチング電源は、入力電源（例えば１２Ｖ）を直列に構成したハイサイド／ローサイドのスイッチＭＯＳＦＥＴＱ１とＱ２で交互にスイッチングして所望の出力電圧Ｖout(例えば１．２Ｖ)を得る。出力電圧Ｖout はハイサイドＭＯＳＦＥＴＱ１のオン比率（デューティ）をＤとすると、Ｖout ＝Ｄ×Ｖinのようになる。この場合、図１３の波形図に示すように、出力電流Ｉout はチョークコイルＬの電流ＩＬの平均値となる。また、定常時のデューティＤは入出力電圧比によって決まり、出力電流に依存しない。図示しない制御回路によりＰＷＭに制御をしており、図１４の波形図に示すように出力電流Ｉoutが軽負荷から重負荷に変化したときの過渡応答期間ではＰＷＭのデューティが大きく、図１５の波形図に示すように重負荷から軽負荷に変化したときの過渡応答期間ではＰＷＭデューティが小さくなる。これにより、チョークコイルの電流値ＩＬが増減してその平均値としての出力電流Ｉoutが所望の出力電流値に落ち着く。

前記図１４及び図１５に示したように、上記チヨークコイルＬの電流値が所望の電流値になるまでの過渡応答期間では、出力電圧Ｖout に電圧低下（ドロップ）あるいは上昇（跳ね上がり）といった現象が現れる。理想的な電源は、負荷電流Ｉoutが変化しても出力電圧Ｖout が一定である。しかしながら現実にはある程度の電圧変化が観測される。このような電圧変化は、コントロールのフィードバックの遅れ、チョークコイルの電流変化追従性小に起因する。チョークコイルＬの電流ＩＬの傾きを図１３に示す。立ち上がりｄＩＬ／ｄｔ＝（Ｖin−Ｖout ）／Ｌと立ち下りｄＩＬ／ｄｔ＝−Ｖout ／Ｌとも電流勾配はコイルの両端電圧とコイルのインダタンス値に依存する。

高速応答化のためには、上記チョークコイルＬのインダタンス（Ｌ値）を小さくして電流の勾配を大きくすれば良いのだが以下に示すような問題の発生することが、本願発明者の研究によって明らかとされた。上記のようにインダクタンス値を小さくすると、チョークコイルＬでのリップル電流振幅が大きくなり、ＭＯＳＦＥＴＱ１、Ｑ２に流れるピーク電流値が大きくなって損失が増大する。このリップル電流を小さくするためには高周波数動作化をすればよい。しかし、このように高周波動作とした場合には、上記１周期当りのＭＯＳＦＥＴＱ１、Ｑ２での損失は低下するが、スイッチング回数が増大することによる損失が増大するので効率化の観点からは解決策とはならない。

本発明の目的は、高速応答性と効率向上を実現したスイッチング電源と半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、インダクタの出力側と接地電位との間にキャパシタを設ける。入力電圧から上記インダクタの入力側に第１スイッチ素子により電流を供給し、上記第１スイッチ素子がオフ状態のときに第２スイッチ素子をオン状態として上記インダクタの入力側を所定電位にする。昇圧回路により入力電圧よりも高い昇圧電圧を形成する。上記昇圧電圧から上記インダクタの入力側に電流を供給する第３スイッチ素子を設ける。制御回路により上記インダクタの出力側から得られる出力電圧が所望の電圧となるよう上記第１スイッチ素子及び第２スイッチ素子を制御する。上記出力電圧が所望電圧よりも小さい電圧以下に低下したことを検出回路で検出して上記第１スイッチ素子に代えて上記第３スイッチ素子を動作可能にする。

出力電流変化時（過渡応答期間）だけチョークコイル電流の傾きを大きくして高速応答性と効率向上を実現できる。

図１には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約１．２Ｖ程度の低い電圧とされる。

上記入力電圧Ｖinは、高電位側スイッチ素子Ｑ１を介してインダクタ（チョークコイル）Ｌの入力側から電流Ｉ１の供給を行う。インダクタＬの出力側と回路の接地電位ＧＮＤとの間にはキャパシタＣが設けられ、かかるキャパシタＣにより平滑された出力電圧Ｖout が形成される。この出力電圧Ｖout は、マイクロプロセッサＣＰＵ等のようなデジタル回路の動作電圧とされる。同図の電流源Ｉout は上記デジタル回路を表している。

上記インダクタＬの入力側と回路の接地電位ＧＮＤとの間には、スイッチ素子Ｑ２が設けられる。このスイッチ素子Ｑ２は、上記スイッチ素子Ｑ１がオフ状態のときにオン状態となって中点電圧ＶＳＷＨを回路の接地電位にして上記インダクタＬに発生する逆起電圧をクランプする。上記スイッチ素子Ｑ１とＱ２は、特に制限されないが、後述するようなＮチャネル型のパワーＭＯＳＦＥＴにより構成される。上記のようにスイッチ素子Ｑ１とＱ２の接続点は、上記インダクタＬの入力側に接続される。同図では、省略されているがＰＷＭ生成回路により形成され、上記出力電圧Ｖout を約１．２Ｖのような電圧に制御するＰＷＭ信号が制御回路に入力されている。かかる制御回路により上記スイッチ素子Ｑ１とＱ２のスイッチ制御が行われる。

この実施例では、高速応答性と高効率化とを実現するために上記インダクタＬの入力側にスイッチ素子Ｑ１ａとＱ２ａが追加される。スイッチ素子Ｑ１ａは、出力電圧Ｖout が大きく低下したとき、上記スイッチ素子Ｑ１に代わって上記入力電圧Ｖinよりも高い電圧に形成された昇圧電圧ＶＨを上記インダクタＬの入力側に供給する動作を行う。上記スイッチ素子Ｑ２ａは、出力電圧Ｖout が大きく上昇したとき、上記スイッチ素子Ｑ２に代わって上記接地電位ＧＮＤ（０Ｖ）よりも低い負電圧ＶＬを上記インダクタＬの入力側に供給する動作を行う。

図２には、上記スイッチング電源の動作の一例を説明するための波形図が示されている。出力電流Ｉout が増大すると、フィードバック制御系によりＭＯＳＦＥＴＱ１のオン期間を長くして電流ＩＬを増加させようとする。しかし、それよりも出力電流Ｉout の増加が大きいと、キャパシタＣからの電流で補うこととなり、出力電圧Ｖout が設定値に対して大幅に低下する。予め決められた第１検出電圧Ｖl1よりも上記出力電圧Ｖout が低下したことを検出し、検出信号ＦＬＧをハイレベルに変化させる。

上記検出信号ＦＬＧがハイレベルであることと、次のＰＷＭ信号の到来により、ＭＯＳＦＥＴＱ１に代えてＭＯＳＦＥＴＱ１ａがオン状態にされる。ＭＯＳＦＥＴＱ１ａは、入力電圧Ｖinよりも高い昇圧電圧ＶＨによりインダクタＬに電流を流す。これにより、インダクタＬに加わる電圧が大きくなってそこに流れる電流ＩＬを増大させるので出力電流Ｉout を大きく増大させることができる。この電流ＩＬの増大により、出力電圧Ｖout も前記設定に向けて回復する。上記検出電圧Ｖl1よりも大きくて、設定値よりも小さいな第２検出電圧Ｖl2に回復したことを検出し、検出信号ＦＬＧをロウレベルに戻す。これにより、ＭＯＳＦＥＴＱ１ａに代えてもとのＭＯＳＦＥＴＱ１が上記ＰＷＭ信号に対応してオン状態にされる。

図３には、上記スイッチンク電源の動作の一例を説明するための波形図が示されている。前記図２のように、出力電流変化時（過渡応答期間）だけインダクタＬに流れる電流ＩＬの傾きを大きくして高速応答化を図る。これにより定常状態でのＭＯＳＦＥＴＱ１における損失が大きくならずに済む。インダクタＬの電流ＩＬを増大させて出力電流Ｉout の追従性をあげると、同図の実線で示したように出力電圧Ｖout の変動が少なくて済む。そのためにはインダクタＬの電流ＩＬの傾きを大きくする必要がある。電流の傾きは、ｄｉ／ｄｔ＝（ＶＨ−Ｖout)／Ｌのように表すことができる。この式でｄｉ／ｄｔを大きくするには、電圧Ｖを大きくするかインダクタンス値（Ｌ）を小さくするかである。インダクタンス値は物理的に可変できないので、インダクタの両端電圧を（ＶＨ−Ｖout)のように大きくすることでｄｉ／ｄｔを大きくするものである。これにより、点線で示した出力電圧Ｖout のドロップを実線で示したように過渡応答特性を改善することが出来る。図３においては、軽負荷から重負荷に変化した時の波形図である。ＭＯＳＦＥＴＱ１ａがオン状態のときに、コイル電流ＩＬの立ち上がり勾配が過渡応答期間に大きくなっている。

出力電圧Ｖout が設定値に回復した後には、ＭＯＳＦＥＴＱ１ａではなくＭＯＳＦＥＴＱ１がＰＷＭ信号に対応してオン状態となるので、そこで発生するスイッチング損失は増加しない。つまり、前記のように高周波動作する必要がなく、高周波動作させた場合のようなスイッチング損失の増大がないので効率化を図ることができる。例えば、本願と同等の高速応答性を得るには、約１．５ＭＨｚのような高周波で動作させることが必要であるが、本願発明適用によって約５００ＫＨｚのような低い周波数で同等の応答性を確保することができる。

前記図１５のように、出力電流Ｉout が急激に低下したときには、逆に出力電圧Ｖout の跳ね上がりが生じる。このような出力電圧Ｖout の跳ね上がりに対する波形図は省略するが、前記と類似の電圧検出動作によって、ＭＯＳＦＥＴＱ２に代えてＭＯＳＦＥＴＱ２ａをオン状態にして、ｄｉ／ｄｔ＝−（ＶＬ＋Ｖout ）Ｌのように増大させて、電流の傾きｄｉ／ｄｔを大きくするものである。これにより、出力電流Ｉout が急激に低下したときにも同様に過渡応答特性を改善することが出来る。

図４には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例では、高電圧ＶＨと負電圧ＶＬとがチャージポンプ回路ＣＰ１とＣＰ２により形成される。これらのチャージポンプ回路ＣＰ１とＣＰ２は、例えばディクソン型と言われる公知の回路からなり、特に制限されないが、入力電圧Ｖinに対応したパルスをダイオードＤとキャパシタＣＰからなる要素ポンプ回路に印加することにより、上記パルスの振幅の段数分の昇圧電圧を形成する。例えば、１２Ｖを２倍にした２４Ｖの高電圧ＶＨと、−１２Ｖのような負電圧ＶＬを形成する。厳密には、ダイオードＤでの順方向電圧分だけ電圧損失が発生するが、それを無視している。上記ダイオードは、スイッチＭＯＳＦＥＴに置き換えることができる。

図５には、この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の説明図が示されている。スイッチ素子として、ＮチャネルＭＯＳＦＥＴＱ１、Ｑ１ａ及びＱ２、Ｑ２ａを用いることが考えられる。しかしながら、ＭＯＳＦＥＴのソース−ドレイン間には、寄生ダイオードが存在する。この寄生ダイオードは、基板ゲートとドレイン間のＰＮ接合によるいわゆるボディダイオードである。このため、ＭＯＳＦＥＴＱ１に代えてＭＯＳＦＥＴＱ１ａをオン状態にすると、オフ状態にされたＭＯＳＦＥＴＱ１のボディダイオードを通して高電圧ＶＨから入力電圧Ｖinに向けて直流電流経路が形成されて、上記のような動作が行えなくなってしまうという問題が生じる。同様に、ＭＯＳＦＥＴＱ２でのボディダイオードにより、ＭＯＳＦＥＴＱ２をオフ状態にしてＭＯＳＦＥＴＱ２ａをオン状態にするときにも０Ｖから負電圧ＶＬに向かう同様な電流経路が発生してしまう。

図６には、この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴＱ１に対しては、ＮチャネルＭＯＳＦＥＴＱ１ｂを直列形態に接続する。ＭＯＳＦＥＴＱ１ｂの基板ゲート（チャネル）は、入力電圧Ｖinが供給されるソース，ドレイン拡散層側に接続される。同様に、ＭＯＳＦＥＴＱ２に対しても、ＮチャネルＭＯＳＦＥＴＱ２ｂを直列形態に接続する。この結果、前記のような過渡応答期間において、ＭＯＳＦＥＴＱ１ｂでのボディダイオードにより、ＭＯＳＦＥＴＱ１ａがオン状態のときに高電圧ＶＨから入力電圧Ｖinに向かって流れる電流の発生を阻止することができる。また、前記のような過渡応答期間において、ＭＯＳＦＥＴＱ２ｂでのボディダイオードにより、ＭＯＳＦＥＴＱ２ａがオン状態のときに接地電位から負電圧ＶＬに向かって流れる電流の発生を阻止することができる。なお、前記定常状態のときには、ＭＯＳＦＥＴＱ１とＱ１ｂとを同時にオン状態にし、ＭＯＳＦＥＴＱ２とＱ２ｂとを同時にオン状態にして前記同様な動作を行わせることができる。

特に制限されないが、上記ＭＯＳＦＥＴＱ１に対してＭＯＳＦＥＴＱ１ａは、そのサイズ（チャネル幅/チャネル長）が約１／１０程度に小さく形成される。同様に、ＭＯＳＦＥＴＱ２に対してＭＯＳＦＥＴＱ２ａも約１／１０程度に小さく形成される。

図７には、この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の他の一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２の基板ゲートに対して、前記負電圧ＶＬがバイアス電圧として供給される。この構成により、前記のような過渡応答期間において、ＭＯＳＦＥＴＱ１ａがオン状態のときに高電圧ＶＨから入力電圧Ｖinに向かって流れる電流の発生を阻止することができる。また、前記のような過渡応答期間において、ＭＯＳＦＥＴＱ２ａがオン状態のときに接地電位から負電圧ＶＬに向かって流れる電流の発生を阻止することができる。

図８には、この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の更に他の一実施例の回路図が示されている。この実施例では、ＭＯＳＦＥＴＱ１及びＭＯＳＦＥＴＱ２でのオン抵抗による導通損失を減少させるために、スイッチＳＷ１とＳＷ２が設けられる。つまり、前記のような過渡応答期間において、検出信号ＦＬＧがハイレベルにされると、スイッチＳＷ１とＳＷ２は接点ａ側に接続されて、前記のような負電圧ＶＬを基板ゲートに供給する。これに対して、上記検出信号ＦＬＧがロウレベルにされると、スイッチＳＷ１とＳＷ２は接点ｂ側に接続されて基板ゲートとソースとを接続させる。これにより、定常状態でのスイッチ動作において、ＭＯＳＦＥＴＱ１とＱ２は、基板ゲートに負電圧ＶＬが印加されることによる実効的なしきい値電圧の増大が回避されて、オン抵抗による導通損失の増大が回避されて更なる効率化を図ることができる。

図９には、この発明に係るスイッチング電源の一実施例の全体構成図が示されている。この実施例では、ＰＷＭＣとＤＲＶＣのような２つの半導体チップと、インダクタＬ及びキャパシタＣで電源回路が構成される。ＬＣはデジタル回路等の負荷回路である。出力電圧Ｖout は、図示しない分圧回路で分圧されて、帰還電圧ＶＦとしてＰＷＭＣとＤＲＶＣに帰還される。上記帰還電圧ＶＦは、ＰＷＭＣに含まれるエラーエンプＥＡの一方の入力に供給される。上記エラーアンプＥＡの他方の入力には、特に制限されないが、基準電圧Ｖref が供給される。上記帰還電圧と上記基準電圧Ｖref との差電圧が上記ＰＷＭＣに含まれる電圧比較回路ＶＣの一方の入力（−）に供給される。上記電圧比較回路ＶＣの他方の入力（＋）には、上記ＰＷＭＣに含まれる三角波発生回路で形成された三角波が供給される。上記電圧比較回路ＶＣの出力信号は、ＰＷＭ信号としてＤＲＶＣに設けられた制御回路ＬＯＦに入力される。なお、ＰＷＭ信号でなくても、ＰＦＭ（パルス振幅変調）信号、ＰＤＭ（パルス密度変調）信号等パワーＭＯＳＦＥＴのスイッチングを制御して出力電圧Ｖout を制御するものであれば特に制限されない。

上記ＤＲＶＣの制御回路ＬＯＧは、後述するような電圧検出回路と、前記検出信号ＦＬＧを生成する回路を含んでおり、前記検知信号ＦＬＧとＰＷＭ制御信号に対応して、ドライバＤＶ１〜ＤＶ４を通して、前記のように４つのＭＯＳＦＥＴＱ１、Ｑ１ａ、Ｑ２、Ｑ２ａのうちのいずれかをオン状態にする。前記チャージポンプ回路ＣＰ１とＣＰ２も上記ＤＲＶＣに含まれる。なお、同図では省略されているが、前記図６ないし図８に示したようなＶＨからＶinに向かう直流電流又はＧＮＤから負電圧ＶＬに向かう直流電流を阻止する手段も含まれる。

特に制限されないが、上記２つの半導体チップＰＭＷＣとＤＲＶＣは、１つのパッケージに内蔵されるというマルチチップモジュール構成の半導体集積回路装置とされる。このようにＰＭＷＣを別チップとしてマルチチップモジュール構成とする場合には、汎用又は既存のＰＭＷＣを流用することができる。また、上記ＭＯＳＦＥＴＱ１、Ｑ１ａ、Ｑ２、Ｑ２ａは、それぞれ単体ＭＯＳＦＥＴで構成されるものであってもよい。この場合にも、上記マルチチップモジュール構成の半導体集積回路装置に上記各ＭＯＳＦＥＴＱ１、Ｑ１ａ、Ｑ２、Ｑ２ａが内蔵される。このようにＭＯＳＦＥＴとして単体チップを利用する場合には、スイッチング電源に要求される出力電流の大小に対応して上記ＭＯＳＦＥＴＱ１、Ｑ１ａ、Ｑ２、Ｑ２ａの電流供給能力を最適なものに選ぶようにすることができる。

又、ＰＭＷＣ、チャージポンプ回路ＣＰ１，ＣＰ２、制御回路ＬＯＧ、ドライバＤＶ１〜４が一つの半導体チップ、上記ＭＯＳＦＥＴＱ１、Ｑ１ａが一つの半導体チップ、上記ＭＯＳＦＥＴＱ２、Ｑ２ａが一つの半導体チップとして構成され、これら３チップが１つのパッケージに内蔵されるというマルチチップモジュール構成の半導体集積回路装置とされてもよい。こうすることにより、パワー素子とそれ以外ではプロセスが異なることも多いため、コストを削減することができる。又、ＰＭＷＣ、チャージポンプ回路ＣＰ１，ＣＰ２、制御回路ＬＯＧ、ドライバＤＶ１〜４、ＭＯＳＦＥＴＱ１、Ｑ１ａが一つの半導体チップ、上記ＭＯＳＦＥＴＱ２、Ｑ２ａが一つの半導体チップとして構成され、これら２チップが１つのパッケージに内蔵されるというマルチチップモジュール構成の半導体集積回路装置とされてもよい。こうすることにより、実装面積を削減しつつ、最も電流量が多く流れる上記ＭＯＳＦＥＴＱ２、Ｑ２ａを別チップと構成することにより適切なプロセスで構成することが可能となる。

図１０には、この発明に係るスイッチング電源の一実施例の全体構成図が示されている。この実施例では、前記ＤＲＶＣに含まれる出力電圧の電圧検知回路の具体的構成が示されている。電圧検出回路ＶＣ１〜ＶＣ４は、図１１の波形図に示したように、出力電圧Ｖout の変動を参照電圧Ｖl1、Ｖl2及びＶh1、Ｖh2を用いて検知する。つまり、電圧検出回路ＶＣ１は、参照電圧Ｖl1よりも出力電圧Ｖout が低下したときにフリップフロップ回路ＦＦ１をセットする。電圧検出回路ＶＣ２は、参照電圧Ｖl2よりも出力電圧Ｖout の低下が回復しときにフリップフロップ回路ＦＦ１をリセットする。電圧検出回路ＶＣ３は、参照電圧Ｖh1よりも出力電圧Ｖout の跳ね上がりが生じたときにフリップフロップ回路ＦＦ２をセットする。電圧検出回路ＶＣ４は、参照電圧Ｖh2よりも出力電圧Ｖout の跳ね上がりが回復しときにフリップフロップ回路ＦＦ２をリセットする。

この実施例では、特に制限されないが、上記フリップフロップ回路ＦＦ１の出力Ｑと反転出力ＱＢによりゲート回路Ｇ１、Ｇ２を制御して、ＰＷＭＣで形成されたＰＷＭ信号をドライバＤＶ１又はＤＶ３に伝える。上記ＰＷＭ信号は、レベルシフト回路ＬＳ１によりレベルシフトされてドライバＤＶ１、ＤＶ３に伝えられる。これにより、ドライバＤＶ１、ＤＶ３は、図示しないブートストラップ回路により昇圧された制御信号をＭＯＳＦＥＴＱ１、Ｑ１ａのゲートに伝えて、入力電圧ＶinをそのままＮチャネルＭＯＳＦＥＴＱ１を通して出力させ、昇圧電圧ＶＨがそのままＮチャネルＭＯＳＦＥＴＱ１ａを通して出力されるようにしている。なお、上記チャージポンプ回路ＣＰ１の昇圧電圧ＶＨをレベルシフト回路ＬＣ１の出力側、上記ゲート回路Ｇ１，Ｇ２及びドライバＤＶ１とＤＶ３の動作電圧として上記ブートストラップ回路を省略してよい。

上記フリップフロップ回路ＦＦ２の出力Ｑと反転出力ＱＢによりゲート回路Ｇ２、Ｇ４を制御して、ＰＷＭＣで形成されたＰＷＭ信号をドライバＤＶ２又はＤＶ４に伝える。なお、ドライバＤＶ４は、上記負電圧ＶＬで動作するＭＯＳＦＥＴＱ２ａをオフ状態にするために、ロウレベルを負電圧にする必要があるので、レベルシフト回路ＬＳ２が設けられている。ゲート回路Ｇ４の出力信号は、レベルシフト回路ＬＳ２によりレベルシフトされてドライバＤＶ４に伝えられる。これにより、ドライバＤＶ２、ＤＶ４は、ＰＷＭ制御信号に対応していずれかがオン状態にされる。

この回路ではＰＷＭ信号がハイレベルのときに、上記フリップフロップ回路ＦＦ１の出力Ｑ、ＱＢが変化すると、ＰＷＭ信号の途中でＭＯＳＦＥＴＱ１とＱ１ａの切り替えが行われてしまう。そこで、上記フリップフロップ回路ＦＦ１、ＦＦ２をＰＷＭ周期のタイミングに同期して動作させるようにし、図２のタイミング図のようにＭＯＳＦＥＴＱ１、Ｑ１ａの切り替えをＰＷＭ信号に対応して切り替えるようにしてもよい。

出力電圧Ｖout の落ち込みは、負荷回路であるデジタル回路に誤動作を生じさせるので、前記のようにＭＯＳＦＥＴＱ１ａ及びＶＨを設けて、その落ち込みを回避させることが重要である。これに対して、出力電圧Ｖout の跳ね上がりは、ＭＯＳＦＥＴ等の素子耐圧以下である等のように実害がなければ無視してもよい。あるいは、定電圧手段を用いた電流バイパス回路を動作させて跳ね上がりを阻止するようにすることもできる。したがって、スイッチ素子Ｑ２ａ及び負電圧ＶＬは省略することができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、昇圧回路や負電圧発生回路は、チャージポンプ回路の他に電流供給能力の小さなスイッチング電源で構成してもよい。スイッチ素子は、前記ＭＯＳＦＥＴの他のスイッチ素子に置き換えることができる。この発明は、降圧型スイッチング電源に広く利用できる。

この発明に係るスイッチング電源の一実施例を示す概略回路図である。 図１のスイッチング電源の動作の一例を説明するための波形図である。 図１のスイッチンク電源の動作の一例を説明するための波形図である。 この発明に係るスイッチング電源の一実施例を示す概略回路図である。 この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の説明図である。 この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の一実施例を示す回路図である。 この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の他の一実施例を示す回路図である。 この発明に係るスイッチング電源にＭＯＳＦＥＴを用いる場合の更に他の一実施例を示す回路図である。 この発明に係るスイッチング電源の一実施例を示す全体構成図である。 この発明に係るスイッチング電源の一実施例を示す全体構成図である。 図１０の電圧検出回路の動作を説明するための波形図である。 この発明に先立って検討された降圧型スイッチング電源の概略回路図である。 図１２のスイッチング電源の動作を説明するための波形図である。 図１２のスイッチング電源の負荷電流増加時の波形図である。 図１２のスイッチング電源の負荷電流減少時の波形図である。

符号の説明

Ｑ１，Ｑ２，Ｑ１ａ，Ｑ２ａ，Ｑ２ｂ，Ｑ２ｂ……ＭＯＳＦＥＴ（スイッチ素子）、ＳＷ１，ＳＷ２…スイッチ、ＤＶ１〜ＤＶ４…ドライバ、Ｌ…インダクタ（チョークコイル）、Ｃ…キャパシタ、ＬＣ…負荷回路、Ｇ１〜Ｇ４…ゲート回路、ＦＦ１，ＦＦ２…フリップフロップ回路、ＤＲＶＣ，ＰＷＭＣ…半導体チップ，ＶＣ１〜ＶＣ４…電圧検出回路、ＣＰ１，ＣＰ２…チャージポンプ回路、ＬＯＧ…制御回路、ＬＳ１，ＬＳ２…レベルシフト回路。

Claims (17)

1. インダクタと、
   上記インダクタの出力側と接地電位との間に設けられたキャパシタと、
   入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
   上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２スイッチ素子と、
   上記入力電圧以上の昇圧電圧を形成する昇圧回路と、
   上記昇圧電圧から上記インダクタの入力側に電流を供給する第３スイッチ素子と、
   上記インダクタの出力側から得られる出力電圧が所望の電圧となるよう上記第１スイッチ素子及び第２スイッチ素子の制御信号を形成する制御回路とを備え、
   上記制御回路は、上記出力電圧が上記所望の電圧よりも小さい第１電圧以下に低下したことを検出する第１検出回路を含み、かかる第１検出回路の出力信号に対応して上記第１スイッチ素子を動作禁止にしつつ上記第３スイッチ素子を動作可能にする第１制御部を有することを特徴とするスイッチング電源。
2. 請求項１において、
   負電圧を形成する負電圧発生回路と、
   上記インダクタの入力側を上記負電圧にする第４スイッチ素子とを更に備え、
   上記制御回路は、上記出力電圧が上記所望の電圧よりも大きな第２電圧以上に上昇したことを検出する第２検出回路を含み、かかる第２検出回路の検出信号に対応して上記第２スイッチ素子を動作禁止にしつつ上記第４スイッチ素子を動作可能にする第２制御部を備えたことを特徴とするスイッチング電源。
3. 請求項２において、
   上記制御回路は、
   上記出力電圧が上記所望電圧以下で上記第１電圧よりも大きな第３電圧以上になったことを検出する第３検出回路と、
   上記出力電圧が上記所望電圧以上で上記第２電圧よりも小さな第４電圧以下になったことを検出する第４検出回路とを更に備え、
   上記第１制御部は、上記第３検出回路の検出信号に対応して第３スイッチ素子を動作禁止にしつつ上記第１スイッチ素子を動作可能にし、
   上記第２制御部は、上記第４検出回路の検出信号に対応して第２スイッチ素子を動作禁止にしつつ上記第４スイッチ素子を動作可能にしていることを特徴とするスイッチング電源。
4. 請求項３において、
   上記第３スイッチ素子は、上記第１スイッチ素子に比べてサイズが小さく形成され、
   上記第４スイッチ素子は、上記第２スイッチ素子に比べてサイズが小さく形成されてなることを特徴とするスイッチング電源。
5. 請求項４において、
   上記第１ないし第４スイッチ素子は、ＮチャネルのＭＯＳＦＥＴであり、
   上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴには、かかるＮチャネルＭＯＳＦＥＴと同時にオン／オフ状態にスイッチ制御されるＮチャネルＭＯＳＦＥＴが直列形態に接続され、
   上記第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴには、かかるＮチャネルＭＯＳＦＥＴと同時にオン／オフ状態にスイッチ制御されるＮチャネルＭＯＳＦＥＴが直列形態に接続されていることを特徴とするスイッチング電源。
6. 請求項４において、
   上記第１ないし第４スイッチ素子は、ＮチャネルのＭＯＳＦＥＴであり、
   上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴ又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴの基板ゲートには、上記負電圧発生回路で形成された負電圧が供給されていることを特徴とするスイッチング電源。
7. 請求項６において、
   上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴ又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴの基板ゲートには、それぞれ第１、第２スイッチ手段が設けられ、
   上記第１スイッチ素子又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴがオン状態のときには上記第１スイッチ手段により第１スイッチ素子又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのソースと接続され、上記第３スイッチ素子又は第４スイッチ素子を構成するＮチャネルＭＯＳＦＥＴがオン状態のときには上記第２スイッチ手段により上記負電圧発生回路で形成された負電圧が供給されていることを特徴とするスイッチング電源。
8. 請求項１において、
   上記出力電圧の分圧電圧と所定の基準電圧とが一致するようなＰＷＭ信号を生成するＰＷＭ信号生成回路を更に備え、
   上記ＰＷＭ信号は、上記制御回路に入力されて上記第１スイッチ素子及び第２スイッチ素子の制御信号が形成されていることを特徴とするスイッチング電源。
9. 請求項８において、
   上記制御回路は第１半導体チップ内に形成され、
   上記ＰＷＭ信号生成回路は第２半導体チップ内に形成され、
   上記第１スイッチ素子ないし第４スイッチ素子は、それぞれ単体の素子で形成され、
   上記第１半導体チップ、第２半導体チップ及び上記第１スイッチ素子ないし第４スイッチ素子が１つのパッケージに内蔵されてなることを特徴とするスイッチング電源。
10. 入力電圧からインダクタの入力側に向けて電流を供給する第１スイッチ素子と、
    上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２スイッチ素子と、
    上記入力電圧以上の昇圧電圧を形成する昇圧回路と、
    上記昇圧電圧から上記インダクタの入力側に電流を供給する第３スイッチ素子と、
    上記インダクタの出力側から得られる出力電圧が所望の電圧となるよう上記第１スイッチ素子及び第２スイッチ素子の制御信号を形成する制御回路とが１つのパッケージに設けられ、
    上記制御回路は、上記インダクタの出力側と回路の接地電位との間に設けられたキャパシタにより形成された出力電圧が上記所望の電圧よりも小さい第１電圧以下に低下したことを検出する第１検出回路を含み、かかる第１検出回路の出力信号に対応して上記第１スイッチ素子を動作禁止にしつつ上記第３スイッチ素子を動作可能にする第１制御部を有することを特徴とする半導体集積回路装置。
11. 請求項１０において、
    負電圧を形成する負電圧発生回路と、
    上記インダクタの入力側を上記負電圧にする第４スイッチ素子とを更に備え、
    上記制御回路は、上記出力電圧が上記所望の電圧よりも大きな第２電圧以上に上昇したことを検出する第２検出回路を含み、かかる第２検出回路の検出信号に対応して上記第２スイッチ素子を動作禁止にしつつ上記第４スイッチ素子を動作可能にする第２制御部を備えたことを特徴とする半導体集積回路装置。
12. 請求項１１において、
    上記制御回路は、
    上記出力電圧が上記所望電圧以下で上記第１電圧よりも大きな第３電圧以上になったことを検出する第３検出回路と、
    上記出力電圧が上記所望電圧以上で上記第２電圧よりも小さな第４電圧以下になったことを検出する第４検出回路とを更に備え、
    上記第１制御部は、上記第３検出回路の検出信号に対応して第３スイッチ素子を動作禁止にしつつ上記第１スイッチ素子を動作可能にし、
    上記第２制御部は、上記第４検出回路の検出信号に対応して第２スイッチ素子を動作禁止にしつつ上記第４スイッチ素子を動作可能にすることを特徴とする半導体集積回路装置。
13. 請求項１２において、
    上記第３スイッチ素子は、上記第１スイッチ素子に比べてサイズが小さく形成され、
    上記第４スイッチ素子は、上記第２スイッチ素子に比べてサイズが小さく形成されてなることを特徴とする半導体集積回路装置。
14. 請求項１３において、
    上記第１ないし第４スイッチ素子は、ＮチャネルのＭＯＳＦＥＴであり、
    上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴには、かかるＮチャネルＭＯＳＦＥＴと同時にオン／オフ状態にスイッチ制御されるＮチャネルＭＯＳＦＥＴが直列形態に接続され、
    上記第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴには、かかるＮチャネルＭＯＳＦＥＴと同時にオン／オフ状態にスイッチ制御されるＮチャネルＭＯＳＦＥＴが直列形態に接続されていることを特徴とする半導体集積回路装置。
15. 請求項１３において、
    上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴ又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴの基板ゲートには、上記負電圧発生回路で形成された負電圧が供給されてなることを特徴とする半導体集積回路装置。
16. 請求項１５において、
    上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴ又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴの基板ゲートには、切り替えスイッチ手段が設けられ、
    上記第１スイッチ素子又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴがオン状態のときには上記切り替えスイッチ手段により第１スイッチ素子又は第２スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのソースと接続され、上記第３スイッチ素子又は第４スイッチ素子を構成するＮチャネルＭＯＳＦＥＴがオン状態のときには上記切り替えスイッチ手段により上記負電圧発生回路で形成された負電圧が供給されていることを特徴とする半導体集積回路装置。
17. 請求項１０において、
    上記出力電圧の分圧電圧と所定の基準電圧とが一致するようなＰＷＭ信号を生成するＰＷＭ信号生成回路を更に備え、
    上記ＰＷＭ信号は、上記制御回路に入力されて上記第１スイッチ素子及び第２スイッチ素子の制御信号が形成され、
    上記制御回路及び上記第１スイッチ素子ないし第４スイッチ素子は第１半導体チップ内に形成され、
    上記ＰＷＭ信号生成回路は第２半導体チップ内に形成され、
    上記第１半導体チップと第２半導体チップが１つのパッケージに内蔵されていなることを特徴とする半導体集積回路装置。
    

Images