JP2007094754A - データ処理装置 - Google Patents

Abstract

【課題】 マルチポートメモリを使用することによって読出し、または書込みされるデータの自由度を高め、並び替え後の画像データの配列によらず、１回の処理サイクルで任意のアドレスの組合せでデータを読出す、あるいは書込むことが可能なデータ処理装置を提供する。
【解決手段】 マルチポートメモリ１０５されている複数のデータに対し、１回のサイクルでアクセスすることが可能なデータ処理装置において、取得された第１アドレスと演算される第２アドレスを複数取得する書込レジスタ３０３、読出レジスタ３０５、複数の第２アドレスの各々と第１アドレスとを演算し、複数の第３アドレスを生成する加算器３０１を設ける。また、マルチポートメモリ１０５の第３アドレスの各々に同時にアクセスする書込アドレス制御部１０１及び読出アドレス制御部１０３を設ける。
【選択図】 図３

Description

本発明は、データ処理装置に係り、特にマルチポートメモリのように１サイクルで複数アドレスにアクセス可能なメモリに記憶されているデータを処理するデータ処理装置に関する。

データを処理するデータ処理装置には、画像生成に使用される画像データを処理する画像処理装置がある。画像処理装置で行われる画像処理にＪＰＥＧやＭＰＥＧといった圧縮の画像データ圧縮の技術がある。このような技術にあっては、処理効率を高めるために複数の画像データを一度に読出し、あるいは書込むことが行われている。
また、画像処理を実行するプロセッサにＳＩＭＤ（Single Instruction Multiple Data stream）演算等の命令で動作するマルチメディアを追加した場合、メモリから読出された画像データを画像処理のために並べ替えることがある。従来の技術では、並び替え後の画像データの配置に合わせて読出しアドレスや書込みアドレスを設定することによって画像データの並べ替えの処理効率を高めていた。

このような従来技術として、例えば、特許文献１が挙げられる。特許文献１の発明は、図９のように、４つのシングルポートメモリ１に画像データを２次元に配列して保存し、このシングルポートメモリ１から４画素分の画像データ（図９の例では１ワードが４つの画像データで構成されるものとする）を読み書きしている。そして、この際に読出し、書込みのデータ並びを入れ替えることによって１ワード分のワードアライメントを解消する、あるいは縦方向に配列された４つの画像データを取得することを可能にしている。
特開２００２−２２２１１７号公報

しかしながら、上記した特許文献１の発明は、並び替え後の画像データの配列に合わせて読出し、あるいは書込みのアドレスを設定するため、画像データの配列に合わせて画像データ変換の回路を作り変える必要が生じる。
さらに、特許文献１の発明は、シングルポートメモリを使用するため、１ワード分（例えば画像データ４つ分とする）の画像データの取得にあたり、各処理サイクルで４つのシングルポートメモリ１の各々にアクセスすることになる。このため、特許文献１の発明は、１サイクルで読出し、書込みされる画像データを異なるシングルポートメモリ１に割り当てなければならないという制約を受ける。

図１０（ａ）〜（ｃ）は、このような制約を説明するための図である。図示するように、従来技術では、Ａ〜Ｄで示した４つのシングルポートメモリ１の各々の画像データの１つにアクセスする。このため、従来技術では、各シングルポート１への画像データの配分をも考慮しなければならず、画像データへのアクセス方法がいっそう制約される。
ところで、シングルポートメモリに対し、２つ以上のポートを持って複数の画像データを一度の処理サイクルで読書できるマルチポートメモリがある。マルチポートメモリによれば、１回の処理サイクルで１ワード分の画像データを読書できるので、１ワードに含まれる４つの画像データを各々異なるメモリに保存しておくという制約がなくなって読書される画像データの自由度を高めることができる。図１０の（ａ）はＡn、Ｂn、Ｃn、Ｄnのメモリを横方向にアクセスすることを示す図であり、Ａn、Ｂn、Ｃn、Ｄnが1回のアクセスで一度ずつ用いられている。図１０（ｂ）は、縦方向のアクセス、（ｃ）は２ｘ２ブロックのアクセスであり、（ａ）、（ｂ）、（ｃ）どのモードであっても、１回のアクセスでＡn、Ｂn、Ｃn、Ｄnが一度だけ参照されることを示している。

さらに、シングルポートメモリに比較して高価であって実用に不向きであるとされていたが、近年ではマルチポートメモリをより安価に製造する技術も提案されつつある。
本発明は、以上の点に鑑みてなされたものであって、マルチポートメモリを使用することによって読出し、または書込みされるデータの自由度を高めることが可能なデータ処理装置を提供することを目的とする。また、１回の処理サイクルにあって、並び替え後の画像データの配列によらず、任意のアドレスの組合せでデータを読出す、あるいは書込むことが可能なデータ処理装置を提供することを目的とする。

以上の課題を解決するため、本発明のデータ処理装置は、記憶装置に記憶されている複数のデータに対し、１回のサイクルでアクセスすることが可能なデータ処理装置であって、第１アドレスを取得する第１アドレス取得手段と、第１アドレスと演算される第２アドレスを複数取得する第２アドレス取得手段と、複数の第２アドレスの各々と第１アドレスとを演算し、複数の第３アドレスを生成する第３アドレス生成手段と、前記記憶装置の第３アドレスの各々に同時にアクセスするデータアクセス手段と、を備えることを特徴とする。

このような発明によれば、記憶装置の任意のアドレスの各々に同時にアクセスすることができる。したがって、マルチポートメモリを使用することによって読出し、または書込みされるデータの自由度を高めることができる。
また、データアクセス手段が、取得された第１アドレスと第２アドレスとを演算して生成された第３アドレスにアクセスできる。このため、与えられた第１アドレス、第２アドレスを変更することによってデータアクセス手段がアクセスする第３アドレスを任意に変更できる。したがって、１回の処理サイクルにあって、並び替え後の画像データの配列によらず、任意のアドレスの組合せでデータを読出す、あるいは書込むことができる。

また、本発明のデータ処理装置は、前記第２アドレス取得手段が第２アドレスが設定されるレジスタであって、前記第３アドレス生成手段が第１アドレスと第２アドレスとを演算する演算器であることを特徴とする。
このような発明によれば、第１アドレスと第２アドレスとを演算して第３アドレスを得る構成を比較的簡易に構成することができ、ひいては本発明のデータ処理装置を簡易な構成によって実現することができる。

また、本発明のデータ処理装置は、前記第３アドレス生成手段によって生成された第３アドレスにしたがって書込まれるデータを選択する書込データ選択手段、及び読出されるデータを選択する読出データ選択手段の少なくとも一方を備えることを特徴とする。
このような発明によれば、データアクセス手段によってアクセスされるアドレスに書込まれるデータあるいはアドレスから読出されるデータを選択することができるので、データの書込み、読出しの処理がより効率的に実行できる。

以下、図を参照して本発明に係るデータ処理装置の一実施の形態を説明する。なお、本実施形態では、データ処理装置を画像データを処理する画像処理装置として構成した。また、図１に示すように、本実施形態の画像処理装置は、画像データ処理用のメモリ１と、ＣＰＵ２とをバスＢで接続して構成されるものであってもよい（図１（ａ））。また、ＣＰＵ２の他、画像処理に必要な制御部等を備える画像処理装置３が画像データ処理用のメモリ１にアクセスするものであってもよい（図１（ｂ））。

また、図１に示した構成にあって、バスＢを介して授受される信号とは、画像処理メモリ１に画像データを書込む、あるいは画像処理メモリ１から画像データを読出すためのアドレス（Ａｄｒｅｓｓ）、書込み（Ｗ＿ｄａｔａ）、または読出されるデータ（Ｒ＿ｄａｔａ）、読出しを許可するリード許可信号（ＲｄＥｎａｂｌｅ）、書込みを許可するライト許可信号（ＷｒＥｎａｂｌｅ）、１バイト分のデータを選択するバイトセレクタ信号（ＢｙｔｅＳｅｌｅｃｔ）、データの読み出しおよび書込みの準備ができたことを示すデータ準備完了通知信号（Ｒｅａｄｙ）を含む。

以上の信号のうち、Ｗ＿ｄａｔａとＲｅａｄｙ信号とが画像処理メモリ１からＣＰＵ２等へ出力される信号であって、他はＣＰＵ２等から画像処理メモリ１へ入力される信号である。
図２は、本実施形態の画像処理装置を画像処理メモリ１と共に示す図である。図２では、図１に示した画像処理メモリ１を、１回のサイクルで複数のデータにアクセスすることが可能な記憶装置であるマルチポートメモリ１０５として示した。マルチポートメモリ１０５は、４ポートを有するマルチポートメモリであって、画像処理装置は、マルチポートメモリ１０５にアクセスして１サイクルで４つの画像データにアクセス可能な構成である。

図２に示した画像処理装置は、マルチポートメモリ１０５へ画像データを書込むための書込アドレス制御部１０１、書込データ制御部１０７を備えている。書込アドレス制御部１０１は、書込まれるデータ（書込データ）が書込まれるマルチポートメモリ１０５のアドレス（書込アドレス）を制御する構成であって、書込アドレスと、書込モードとを入力する。なお、書込モードとは、書込アドレスの設定の仕方を示す情報であって、後に述べる。書込データ制御部１０７は、書込データを入力し、書込アドレス制御部１０１によって設定されたアドレスにデータを書込む。

また、画像処理装置は、マルチポートメモリ１０５から画像データを読出すための読出アドレス制御部１０３、読出データ制御部１０９を備えている。読出アドレス制御部１０３は、読出されるデータ（読出データ）のマルチポートメモリ１０５のアドレス（読出アドレス）を制御する構成であって、読出アドレスと、読出モードとを入力する。なお、読出モードとは、読出アドレスの設定の仕方を示す情報であって、後に述べる。読出データ制御部１０９は、読出データを入力し、読出アドレス制御部１０３によって設定されたアドレスからデータを読出す。

図３は、図２に示した書込アドレス制御部１０１、書込データ制御部１０７、読出アドレス制御部１０３、読出データ制御部１０９をより詳細に説明するための図である。
書込アドレス制御部１０１は、４つの加算器３０１と、書込レジスタ３０３とを備えている。書込レジスタ３０３は、４つのレジスタ部（ＷＭｒｅｇ０〜ＷＭｒｅｇ３）３０２でなり、４つのアドレスの値（アドレス値）を設定することができる。

書込アドレス制御部１０１は、外部からアドレスａ１を取得し、書込レジスタ３０３に設定された複数の（４つ）アドレス値ａ21、ａ22、ａ23、ａ24を取得する。そして、アドレスａ１と書込レジスタ３０３に設定されたアドレスａ21〜ａ24の各々とを加算器３０１で加算し、４つのアドレスａ31、ａ32、ａ33、ａ34を生成する。そして、マルチポートメモリ１０５の４つのアドレスａ31〜ａ34の各々に同時にアクセスしてデータを書込む。

また、読出アドレス制御部１０３は、同様に、４つの加算器３０１と、読出レジスタ３０５とを備えている。読出レジスタ３０５は、４つのレジスタ部（ＲＭｒｅｇ０〜ＲＭｒｅｇ３）３０４でなり、４つのアドレス値ａ21〜ａ24を設定することができる。
読出アドレス制御部１０３は、外部からアドレスａ１を取得し、読出レジスタ３０５に設定された４つのアドレス値ａ21〜ａ24を取得する。そして、アドレスａ１と書込レジスタ３０３に設定されたアドレスａ21〜ａ24とを加算器３０１で加算し、４つのアドレスａ31、ａ32、ａ33、ａ34を生成する。そして、マルチポートメモリ１０５の４つのアドレスａ31〜ａ34の各々に同時にアクセスしてデータを読出す。

このような書込アドレス制御部１０１、読出アドレス制御部１０３は、本実施形態の第１アドレス取得手段及びデータアクセス手段として機能する。また、書込アドレス制御部１０１、読出アドレス制御部１０３において、読出レジスタ３０５、読出レジスタ３０５が第２アドレス取得手段として機能し、加算器３０１が第３アドレス生成手段として機能する。

また、書込データ制御部１０７は、書込データと共に書込アドレス制御部１０１によって生成されたアドレスａ31〜ａ34を入力する。また、書込データ制御部１０７は、選択マトリックスレジスタ３０６と、４つのＭＵＸ（Multiplexor）３０７を備えている。選択マトリックスレジスタ３０６へ書込モードとアドレスａ31〜ａ34を入力する。ＣＰＵ１および画像処理装置３から書込モードを設定することにより、外部から選択マトリクスレジスタの設定を適宜切替えることが出来る。入力された４つのアドレスと書込モードの設定によりＭＵＸ３０７を制御する。ＭＵＸ３０７は、入力された画像データのうちの設定されたアドレスに対応する画像データをマルチポートメモリ１０５のいずれに書込むかを指定してマルチポートメモリ１０５に出力する。

読出データ制御部１０９は、マルチポートメモリ１０５から読み出された読出データと共に読出アドレス制御部１０３によって生成されたアドレスａ31〜ａ34を入力する。また、読出データ制御部１０９は、選択マトリックスレジスタ３０６と、４つのＭＵＸ（Multiplexor）３０７を備えている。選択マトリックスレジスタ３０６へ読出モードとアドレスａ31〜ａ34を入力する。ＣＰＵ１および画像処理装置３から読出モードを設定することにより、外部から選択マトリクスレジスタの設定を適宜切替えることが出来る。入力された４つのアドレスと読出モードの設定によりＭＵＸ３０７を制御する。ＭＵＸ３０７は、読出された画像データのうちの設定されたアドレスに対応する画像データを選択し、読出データとして外部に出力する。

なお、本発明のデータ処理装置は、上記した構成に限定されるものではない。すなわち、データ処理装置は、画像処理装置として構成されるものに限定されるものでなく、１サイクルで任意のアドレスにある複数のデータにアクセスするものであればどのようなデータをも処理することができる。
また、本実施形態の構成は、４ポートのマルチポートメモリを用いる構成に限定されるものでなく、他のポート数のマルチポートメモリを使用することも可能である。

また、本実施形態の構成は、書込アドレス制御部１０１、読出アドレス制御部１０３、あるいは書込データ制御部１０７、読出データ制御部１０９といった構成を各々複数備える構成であってもよい。このようにした場合、複数の書込アドレス制御部１０１、読出アドレス制御部１０３に各々異なる書込モードや読出モードを複数設定しておき、必要に応じてモードを切替えて使用することが可能になる。

さらに、本実施形態の構成は、書込アドレス制御部１０１、読出アドレス制御部１０３を共用にすることも可能である。このようにした場合、装置の小型、構成の簡易化が実現できる。
次に、以上述べた本実施形態の画像処理装置の動作を具体的に説明する。
図４から図７は、各図に示したアドレスにアクセスする際の書込アドレス制御部１０１、読出アドレス制御部１０３の動作を説明するための図である。書込アドレス制御部１０１、読出アドレス制御部１０３は、同様に動作してマルチポートメモリ１０５のアドレスにアクセスするものである。ここでは、読出アドレス制御部１０３の動作についてのみ説明し、書込アドレス制御部１０１の動作の説明に代えるものとする。

本実施形態では、画像処理装置が、図４から図７のいずれにおいても４ポートのマルチポートメモリ１０５の連続したアドレスから１サイクルで４つの画像データを読出すものとする。各図において、４つのアドレスを１単位とし、この単位をセットと記す。前記した読出し、書込モードとは、１セットを構成するアドレスの配置を示している。
また、この説明では、マルチポートメモリ１０５が図示するように横方向に１６個、縦方向に７個の画像データを配列するものとする。図示する画像データのアドレスは、ヘキサ表示によって示されている。

図４（ａ）に示す例では、画像処理装置が、セット４０１、セット４０２、セット４０３、セット４０３の順に画像データを読出すものとする。いずれのセットを読み出す場合であっても、画像処理装置は、先ずアドレスａ１にあたるアドレスと読出モードとを外部から取得する。なお、アドレスａ１や読出しモードを読出アドレス制御部１０３に与える構成としては、例えば、オペレータの指示にしたがって画像処理の内容を決定する制御部や、より上位のＣＰＵ等が考えられる。

セット４０１の画像データを読出す場合、読出アドレス制御部１０３には、アドレスａ１として１４が与えられる。また、読出モードとして４つのアドレス値０、１、２、３が与えられる。４つのアドレス値は、４つのレジスタ部３０４に１つずつセットされ、アドレスａ１の１４と加算器３０１によって各々加算される。
上記した加算の結果、アドレス１４、１５、１６、１７が生成される。読出アドレス制御部１０３のマルチポートメモリ１０５は、生成された４つのアドレスにアクセスし、各アドレスに書込まれていた４バイトの画像データを読出すことができる。

次に、画像処理装置は、セット４０２を構成する４つのアドレスの画像データを読み出す。この際、読出アドレス制御部１０３に対し、アドレスａ１として先のアドレスａ１に１１を加算した２５が与えられる。また、読出モードとして、セット４０１の読出時と同様に４つのアドレス値０、１、２、３が与えられる。このようにした場合、読出アドレス制御部１０３では、２５、２６、２７、２８のアドレスを生成してマルチポートメモリ１０５にアクセスすることができる。

また、図４（ｂ）に示したセット４１１を構成するアドレスにアクセスしてデータを読出す場合、アドレスａ１として２が与えられる。また、読出モードとして０、１０、２０、３０が与えられる。読出アドレス制御部１０３は、加算器３０１によってアドレス２に０、１０、２０、３０のアドレス値を加算し、アドレス１２、２２、３２を生成する。
このように、本実施形態の画像処理装置は、画像の処理（例えば画像の回転等）に応じて読出モードを設定し、アドレスａ１を順次変更することによって任意のアドレスにアクセスすることが可能になる。このため、本実施形態の画像処理装置は、アクセスすべきアドレスに応じて専用の構成を設ける必要がない。

さらに、本実施形態の画像処理装置は、図４のように連続したアドレスによって構成されるセットばかりでなく、図５（ａ）、（ｂ）に示すように不連続なアドレスによって構成されるセット５０１、セット５０２からも画像データを読出すことができる。
すなわち、セット５０１を構成するアドレスは、アドレスａ１としてアドレス０を、読出モードとしてアドレス値０、３、６、９を与えることによってアクセスすることが可能になる。また、セット５０２を構成するアドレスは、アドレスａ１としてアドレス０を、読出モードとしてアドレス値０、１１、２２、３３を与えることによってアクセスすることが可能になる。

さらに、本実施形態は、図６（ａ）、（ｂ）、図７に示すように横方向及び縦方向に配列されたアドレスによって構成されるセットにもアクセスすることができる。
すなわち、図６（ａ）に示したセット６０１を構成するアドレスは、アドレスａ１として２を、読出モードとしてアドレス値０、１、１０、１１を与えることによってアクセスすることが可能になる。また、セット６０２〜６０４は、同様の読出モードを用い、アドレスａ１だけを１４、２６、３８というように１２ずつシフトさせていくことによって実現できる。

また、図６（ａ）に示したセット６０５を構成するアドレスは、アドレスａ１として０を、読出モードとしてアドレス値０、２、２０、２２を与えることによってアクセスすることが可能になる。
また、図７に示したセット７０１を構成するアドレスは、アドレスａ１として０を、読出モードとしてアドレス値０、１１、２０、３１を与えることによってアクセスすることが可能になる。

以上述べたように、横方向に一定の数ずつ配列されるデータのアドレスを、規則性を持って所定の数ずつ指定した場合、一のアドレスに一定のアドレス値を加算または減算してセットに含まれるすべてのアドレスを表現することができる。本実施形態は、この点に着目してなされたものである。
つまり、本実施形態の画像処理装置によれば、読出しまたは書込みのモードをアクセスすべきアドレスのセットに応じて設定し、アドレスａ１にあたるアドレスを順次シフトさせることによって一度に任意のアドレスにアクセスすることが可能になる。したがって、本実施形態の画像処理装置は、読出アドレス制御部１０３、書込アドレス制御部１０１をセットに合わせて専用に作り込む必要がなく、汎用的な構成にすることができる。

なお、以上述べた効果は、書込アドレス制御部１０１、読出アドレス制御部１０３を備えることによって得られる。そして、本実施形態の画像処理装置は、書込データ制御部１０７、読出データ制御部１０９を備えることによってアクセスされたアドレスへのデータ読出し、書込みの動作の処理効率をいっそう高めることができる。
次に、以上述べた画像処理装置の実際の画像処理の例を説明する。図８は、本実施形態の画像処理装置を８×８画素ごとに行われる２次元ＤＣＴ（離散コサイン変換）処理に適用した場合の処理を示すフローチャートである。

２次元ＤＣＴ処理を行う場合、本実施形態の画像処理装置は、８×８画素の横方向に配列された各画像データのＤＣＴ係数を算出する。続いて、縦方向に配列された各画像データのＤＣＴ係数を算出する。
このような処理を実行するため、本実施形態は、先ず、書込アドレス制御部１０１の設定を横方向に定義する（Ｓ８０１）。また、書込データ制御部１０７の設定を横方向に定義する（Ｓ８０２）。

さらに、本実施形態では、読出アドレス制御部１０３の設定を横方向に定義する（Ｓ８０３）。また、読出データ制御部１０９の設定を横方向に定義する（Ｓ８０４）。
以上の処理は、書込モードとして、０、１、２、３、４、５、６、７のアドレス値をレジスタ部３０２の各々に設定すると共に、読出モードとして、０、１、２、３、４、５、６、７のアドレス値をレジスタ部３０４の各々に設定することによって実現できる。

続いて、本実施形態の画像処理装置は、設定された各アドレス値を順次与えられるアドレスａ１に加算し、アクセスすべきアドレスを生成する。そして、生成されたアドレスにアクセスすることによって８画素分の画像データを読出し（Ｓ８０５）、読み出された各画像データのＤＣＴ係数を横方向についてのみ算出する（Ｓ８０６）。算出されたＤＣＴ係数は、書込アドレス制御部１０１に設定されたアドレスに書込まれる（Ｓ８０７）。

以上の処理によって、横方向の１ライン分にあたる８画素の画像データの一次元ＤＣＴ係数の書込みが完了する。
次に、本実施形態では、以上の処理が８ライン分完了したか否か判断する（Ｓ８０８）。判断の結果、８ライン分が完了していなかった場合には（Ｓ８０８：Ｎｏ）、横方向の次のラインの画像データを順次読み出してＤＣＴ係数を算出する。

一方、ステップＳ８０８において、横方向の８ライン分の画像データのＤＣＴ係数の算出が完了したと判断された場合（Ｓ８０８：Ｙｅｓ）、本実施形態の画像処理装置は、書込アドレス制御部１０１の設定を縦方向に定義する（Ｓ８０９）。また、書込データ制御部１０７の設定を縦方向に定義する（Ｓ８１０）。
さらに、本実施形態では、読出アドレス制御部１０３の設定を縦方向に定義する（Ｓ８１１）。また、読出データ制御部１０９の設定を縦方向に定義する（Ｓ８１２）。

以上の処理は、マルチポートメモリ１０５のメモリ幅（バイト単位）をＭwとした場合、書込モードとして、０、Ｍw、２Ｍw、３Ｍw、４Ｍw、５Ｍw、６Ｍw、７Ｍwのアドレス値をレジスタ部３０２の各々に設定すると共に、読出モードとして、０、Ｍw、２Ｍw、３Ｍw、４Ｍw、５Ｍw、６Ｍw、７Ｍwのアドレス値をレジスタ部３０４の各々に設定することによって実現できる。

続いて、本実施形態の画像処理装置は、設定された各アドレス値を順次与えられるアドレスａ１に加算し、アクセスすべきアドレスを生成する。そして、生成されたアドレスにアクセスすることによって８画素分のＤＣＴ係数を読出し（Ｓ８１３）、読み出された各ＤＣＴ係数の縦方向についてのＤＣＴ係数を算出する（Ｓ８１４）。この結果、画像データの２次元方向のＣＤＴ係数が得られる。算出された２次元のＤＣＴ係数は、書込アドレス制御部１０１に設定されたアドレスに書込まれる（Ｓ８１５）。

以上の処理によって、縦方向の１ライン分の画像データの２次元ＤＣＴ係数の書込みが完了する。
次に、本実施形態では、以上の処理が縦方向の８ライン分完了したか否か判断する（Ｓ８１６）。判断の結果、８ライン分が完了していなかった場合には（Ｓ８１６：Ｎｏ）、次の縦方向のラインの画像データを順次読み出してＤＣＴ係数を算出する。また、完了した場合（Ｓ８１６：Ｙｅｓ）、８×８画素分の画像データについて２次元ＤＣＴ係数の算出が完了したものとして処理を終了する。

本発明のデータ処理装置の一実施形態の構成例を説明するための図である。 本実施形態の画像処理装置を画像処理メモリと共に示す図である。 図２に示した書込アドレス制御部、書込データ制御部、読出アドレス制御部、読出データ制御部をより詳細に説明するための図である。 本発明の一実施形態の書込アドレス制御部、読出アドレス制御部の動作を説明するための図である。 本発明の一実施形態の書込アドレス制御部、読出アドレス制御部が不連続なアドレスにアクセスする場合の動作を説明するための図である。 本発明の一実施形態の書込アドレス制御部、読出アドレス制御部が縦及び横方向に配列されたアドレスにアクセスする場合の動作を説明するための図である。 本発明の一実施形態の書込アドレス制御部、読出アドレス制御部が縦及び横方向に配列されたアドレスにアクセスする場合の動作を説明するための他の図である。 本発明の一実施形態のデータ処理装置を８×８画素ごとに行われる２次元ＤＣＴ処理に適用した場合の処理を示すフローチャートである。 従来のデータ処理装置を説明するための図である。 従来のデータ処理装置の課題を説明するための図である。

符号の説明

１０１ 書込アドレス制御部、１０３ 読出アドレス制御部、１０５ マルチポートメモリ、１０７ 書込データ制御部、１０９ 読出データ制御部、３０１ 加算器、３０２，３０４ レジスタ部、３０３ 書込レジスタ、３０５ 読出レジスタ、３０６ 選択マトリックスレジスタ、ＭＵＸ ３０７

Claims (3)

1. 記憶装置に記憶されている複数のデータに対し、１回のサイクルでアクセスすることが可能なデータ処理装置であって、
   第１アドレスを取得する第１アドレス取得手段と、
   第１アドレスと演算される第２アドレスを複数取得する第２アドレス取得手段と、
   複数の第２アドレスの各々と第１アドレスとを演算し、複数の第３アドレスを生成する第３アドレス生成手段と、
   前記記憶装置の第３アドレスの各々に同時にアクセスするデータアクセス手段と、
   を備えることを特徴とするデータ処理装置。
2. 前記第２アドレス取得手段が第２アドレスが設定されるレジスタであって、前記第３アドレス生成手段が第１アドレスと第２アドレスとを演算する演算器であることを特徴とする請求項１に記載のデータ処理装置。
3. 前記第３アドレス生成手段によって生成された第３アドレスにしたがって書込まれるデータを選択する書込データ選択手段、及び読出されるデータを選択する読出データ選択手段の少なくとも一方を備えることを特徴とする請求項１または２に記載のデータ処理装置。

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