JP2007074128A - 動画像データ処理装置 - Google Patents

Abstract

【課題】低消費電力化を図ることができ、また処理時間及び回路規模の低減を図ることができる動画像データ処理装置を提供する。
【解決手段】動画像データを１フレーム分ずつ取り込むキャプチャ回路８と、キャプチャ回路８によって取り込みを完了された１フレーム分の動画像データをエンコードするＭＰＥＧ４エンジン６と、ＭＰＥＧ４エンジン６を動作させるための動作クロックをＭＰＥＧ４エンジン６に供給するクロック制御回路２１とを備え、ＭＰＥＧ４エンジン６による１フレーム分の動画像データのエンコード処理時間は、キャプチャ回路８による１フレーム分の動画像データの取り込み処理時間よりも短く、クロック制御回路２１は、１フレーム分の動画像データのエンコードが終了してからキャプチャ回路８による次の１フレーム分の動画像データの取り込みが完了するまでの間に、ＭＰＥＧ４エンジン６への動作クロックの供給を停止する期間を設ける。
【選択図】図１

Description

本発明は、多数フレームからなる動画像データのデータ処理を行う動画像データ処理装置に関する。

動画像データのエンコード及びデコード等の処理を行う動画像データ処理装置においては、例えばＭＰＥＧ４（Moving Picture Experts Group phase 4）符号化、復号化可能なＬＳＩを用いており、携帯電話に代表される携帯端末でも、このＬＳＩを搭載してデジタル動画像データを取り込んで再生表示することが行われている。

例えば、バッテリーを内蔵した画像再生端末装置において、圧縮された動画像データをデコードする処理回路を有し、動画像データの種類に応じてデコード処理を制御することが提案されている（特許文献１参照）。この画像再生端末装置では、動画像データの種類（画面サイズ、音声の有無、フレームレートなど）に応じて、ＬＳＩ内部のＣＰＵの最適な動作クロックを設定して、低消費電力化を図るようにしている。

また、ＭＰＥＧストリームの復号化において、動作電圧やクロック周波数をＭＰＥＧストリームの特性に応じて動的に制御し、消費電力を削減するようにした装置も提案されている（特許文献２参照）。具体的には、ＭＰＥＧストリームの復号化において、ストリームを解析し、その解析結果から予想される処理量に応じて最適な動作電圧とクロック周波数を動的に選択し、消費電力化を図るようにしている。

特開２００３−３１９３９０号公報 特開２００４−１５３５５３号公報

しかしながら、上記のような従来の装置において、ＭＰＥＧ４符号、復号が可能なＬＳＩでは、ＬＳＩ内部にＭＰＥＧ４専用のＳＵＢ−ＣＰＵをＭＡＩＮ−ＣＰＵとは別に実装する場合がある。この場合、ＳＵＢ−ＣＰＵにクロックを供給してアクティブにすると、ＭＰＥＧ４処理が未動作であってもＳＵＢ−ＣＰＵコアは動作している。このため、大きな電力消費があり、低消費電力化の弊害になるという問題があった。

また、従来の装置では、ＭＰＥＧ４ストリーム解析が必要なため、解析処理時間に伴うＭＰＥＧ４処理時間が増大するとともに、クロック周波数や動作電圧の切替え回路の追加にともなって回路規模が増大するという問題があった。

本発明は、上記のような問題に鑑みてなされたものであり、低消費電力化を図ることができ、また処理時間及び回路規模の低減を図ることができる動画像データ処理装置を提供することを目的とする。

本発明の動画像データ処理装置は、多数フレームからなる動画像データのデータ処理を行う動画像データ処理装置であって、前記動画像データを所定の処理単位ずつ取り込む取り込み手段と、前記取り込み手段によって取り込みを完了された前記所定の処理単位の動画像データをエンコードするエンコード手段と、前記エンコード手段を動作させるための動作クロックを前記エンコード手段に供給する動作クロック供給手段とを備え、前記エンコード手段による前記所定の処理単位の動画像データのエンコード処理時間は、前記取り込み手段による前記所定の処理単位の動画像データの取り込み処理時間よりも短く、前記動作クロック供給手段は、前記所定の処理単位の動画像データのエンコードが終了してから前記取り込み手段による次の前記所定の処理単位の動画像データの取り込みが完了するまでの間に、前記エンコード手段への前記動作クロックの供給を停止する期間を設ける。

本発明の動画像データ処理装置において、前記所定の処理単位とは前記動画像データの１フレーム分である。

本発明の動画像データ処理装置において、前記所定の処理単位とは、前記エンコード手段で一度にエンコードが可能な最小単位のデータである。

本発明の動画像データ処理装置は、多数フレームからなる動画像データのデータ処理を行う動画像データ処理装置であって、前記動画像データを入力する入力手段と、前記入力手段によって入力された動画像データをデコードするデコード手段と、前記デコード手段でデコード後の動画像データに基づく動画を所定のフレームレートで表示させる表示制御手段と、前記デコード手段を動作させるための動作クロックを前記デコード手段に供給する動作クロック供給手段とを備え、前記動作クロック供給手段は、前記表示制御手段が表示させる１フレーム分の動画像データの前記デコード手段によるデコードの終了から、前記表示制御手段が次に表示させる１フレーム分の動画像データの前記デコード手段によるデコードの開始が可能になるまでの間に、前記デコード手段への前記動作クロックの供給を停止する期間を設ける。

本発明によれば、低消費電力化を図ることができ、また処理時間及び回路規模の低減を図ることができる動画像データ処理装置を提供することができる。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、本発明の実施形態である動画像データ処理装置の概略構成を示すブロック図である。
この動画像データ処理装置１は、装置全体を統括制御するＭＡＩＮ−ＣＰＵ２が、ＭＡＩＮ−ＢＵＳ３、ブリッジ４及びＳＵＢ−ＢＵＳ５を介して、ＭＰＥＧ４エンジン６、ＤＲＡＭコントローラ７、キャプチャ回路８、外部Ｉ／Ｆ（インターフェース）９、及びビデオエンコーダ１０と接続されている。また、ＰＬＬ分周器１１から、各部にクロックが供給される。

ＭＡＩＮ−ＣＰＵ２は、動画像データ処理装置１内の各構成要素の動作モードの設定、実行開始及び停止の制御を行う。

ブリッジ４は、ＭＡＩＮ−ＢＵＳ３とＳＵＢ−ＢＵＳ５の間のバス権調停を行う。

ＤＲＡＭコントローラ７は、ＳＵＢ−ＢＵＳ５と外部に設けられたＤＲＡＭの間の制御を行う。

キャプチャ回路８は、撮像装置等から転送されてくる多数フレームからなる動画像データを取り込み、ＤＲＡＭに格納する。キャプチャ回路８は、動画像データを所定の処理単位ずつ取り込む。ここで言う所定の処理単位とは、動画像データの１フレーム分又はＭＰＥＧ４エンジン６にて一度にエンコード処理可能な最小単位の量のデータである。キャプチャ回路８は、所定の処理単位の動画像データの取り込み及びＤＲＡＭへの格納が終了した時点で、キャプチャ終了割り込みをＭＡＩＮ−ＣＰＵ２に対して行う。

外部Ｉ／Ｆ９は、メモリカード等の記憶媒体や、その他周辺機器と接続するためのインターフェースであり、ここに接続された記憶媒体等に記憶されているデータを動画像データ処理装置１に入力することができる。

ＭＰＥＧ４エンジン６は、キャプチャ回路８によって取り込み完了された所定の処理単位の動画像データに対してＭＰＥＧ４に基づくエンコード処理を行う。又、ＭＰＥＧ４エンジン６は、外部Ｉ／Ｆ９から入力されたＤＲＡＭに格納された動画像データに対してＭＰＥＧ４に基づくデコード処理を行う。以下では、このエンコード処理とデコード処理をＭＰＥＧ４処理と言うこともある。尚、エンコード処理及びデコード処理は、ＭＰＥＧ４に基づく処理に限定する必要はない。

ビデオエンコーダ１０は、ＭＰＥＧ４エンジン６によってデコード処理後の動画像データを１フレーム分ずつＮＴＳＣ等のビデオ信号に変換して、該動画像データに基づく動画を所定のフレームレートで動画モニタに表示させる。ビデオエンコーダ１０は、動画モニタに表示中のフレームが次のフレームに切り替わるタイミングでフレーム開始割り込みをＭＡＩＮ−ＣＰＵ２に出力する。

ＰＬＬ分周器１１は、原振クロックを入力し、逓倍、分周を行って、動画像データ処理装置１内の各構成要素にクロックを供給する。

上記のように構成された動画像データ処理装置１において、エンコード処理時は、撮像装置からの動画像データをキャプチャ回路８によって所定の処理単位ずつ（ここでは１フレーム分の動画像データとする）取込み、ＤＲＡＭに格納する。１フレーム分の動画像データの取込み及びＤＲＡＭへの格納が完了すると、ＭＰＥＧ４エンジン６が、該取り込まれた１フレーム分の動画像データに対するエンコード処理を開始する。ＭＰＥＧ４エンジン６は、ＤＲＡＭから１フレーム分の動画像データを読込み、これをエンコード処理し、処理後のエンコードデータを再びＤＲＡＭに書込む。そして、ＭＡＩＮ−ＣＰＵ２が、ＤＲＡＭに書き込まれたエンコードデータを外部Ｉ／Ｆ９からメモリカードなどに出力する。動画像データ処理装置１では、このような処理を繰り返すことで、動画像データをエンコードしてメモリカード等に記録することができる。

一方、デコード処理時は、ＭＡＩＮ−ＣＰＵ２が、外部Ｉ／Ｆ９から転送されてきた動画像データをＤＲＡＭに格納し、１フレーム分の動画像データが格納された時点でＭＰＥＧ４エンジン６が、その１フレーム分の動画像データに対するデコード処理を開始する。デコード処理されたデコードデータは再びＤＲＡＭに格納され、１フレーム分の動画像データのデコード処理が終了すると、ＭＡＩＮ−ＣＰＵ２がＤＲＡＭに格納されたデコードデータをビデオエンコーダ１０に転送する。ビデオエンコーダ１０は、転送されてきたデコードデータをＮＴＳＣ等のビデオ信号に変換して動画モニタに表示させる。動画像データ処理装置１では、このような処理を繰り返すことで、動画像データをデコードして動画モニタに表示させることができる。尚、デコード処理の開始タイミングは、外部Ｉ／Ｆ９からＤＲＡＭに１フレーム分の動画像データを格納完了した時点ではなく、動画像データの全フレームをＤＲＡＭに格納した時点としても良い。

キャプチャ回路８によって取り込まれた１フレーム分の動画像データのエンコード処理にかかる時間は、その１フレーム分の動画像データをキャプチャ回路８が取り込むのにかかる時間よりも短い。このため、ＭＰＥＧ４エンジン６にてエンコード処理が終了してから、次にエンコード処理すべき動画像データがキャプチャ回路８によって取り込み完了されるまでの間（以下、第１の期間という）は、ＭＰＥＧ４エンジン６を動作させなくても問題はない。そこで、動画像データ処理装置１では、この第１の期間中に、ＭＰＥＧ４エンジン６の動作を停止させる制御を行う手段を設けることで、低消費電力化を実現している。

デコード処理時は、ビデオエンコーダ１０が表示させる動画像のフレームレートにしたがってデコード処理を行う必要がある。つまり、ある１フレーム分の動画像データに対するデコード処理を終了してから、次のフレーム分の動画像データに対するデコード処理を終了するまでの期間が、１フレームが表示されている期間（以下、１フレーム期間という）となるようにする必要がある。一方で、１フレーム分の動画像データのエンコード処理にかかる時間（以下、１エンコード時間という）は１フレーム期間よりも短くする必要があるため、ＭＰＥＧ４エンジン６は、ある１フレーム分の動画像データに対するデコード処理を終了してから、１フレーム期間から１エンコード時間を引いた分だけの時間待たないと、次のフレーム分の動画像データに対するデコード処理を開始することができない。そこで、動画像データ処理装置１では、ある１フレーム分の動画像データに対するデコード処理を終了してから、次のフレーム分の動画像データに対するデコード処理の開始が可能となる時点までの期間（以下、第２の期間という）中に、ＭＰＥＧ４エンジン６の動作を停止させる制御を行う手段を設けることで、低消費電力化を実現している。

以下、このような手段の具体的な構成について説明する。

図２は、図１に示すＭＰＥＧ４エンジン６の内部構成例を示すブロック図である。
ＭＰＥＧ４エンジン６は、クロック制御回路２１と、ＭＡＩＮ−ＣＰＵ２とは別のＭＰＥＧ４処理専用のＣＰＵであるＳＵＢ−ＣＰＵ２２とを備える。

クロック制御回路２１は、ＭＡＩＮ−ＣＰＵ２から供給されるクロック制御信号と、ＰＬＬ分周器１１から供給されるクロックとに基づいて、ＳＵＢ−ＣＰＵ２２を動作させるための動作クロックであるＳＵＢ−ＣＰＵクロックの供給及び停止の制御を行うとともに、ＳＵＢ−ＣＰＵ２２の動作を制御するための動作フラグを出力する。

ＳＵＢ−ＣＰＵ２２は、クロック制御回路２１からＳＵＢ−ＣＰＵクロックが供給されることで動作する。ＳＵＢ−ＣＰＵ２２は、動作フラグに従ってＭＰＥＧ４処理を行い、ＭＰＥＧ４処理の終了時にＭＰＥＧ４終了割込みをＭＡＩＮ−ＣＰＵ２に出力する。ＳＵＢ−ＣＰＵ２２は、動作フラグがハイレベル（Ｈ）のときＭＰＥＧ処理を行い、ローレベル（Ｌ）のときＭＰＥＧ処理を行わない。

ＳＵＢ−ＣＰＵ２２の行うＭＰＥＧ処理は、マスクＲＯＭからのプログラムのロードとＭＡＩＮ−ＣＰＵ２からの設定によって決定してもよいが、動画像データ処理装置１の外部にＲＯＭを設け、電源投入時等にこのプログラムをロードするようにしてもよい。また、ＳＵＢ−ＣＰＵ２２ではなく、完全な専用の演算ロジック回路２３を構成してＭＰＥＧ４処理を行うようにすることもできる。この場合、プログラムのロードは行わず、ＭＡＩＮ−ＣＰＵ２からの設定によって処理が決定される。

図３は、図２に示すクロック制御回路２１の構成例を示す図である。
クロック制御回路２１は、クロックを反転する反転器３３と、クロック制御信号をＤ１入力とし、反転器３３の出力をＣＫ入力とするＤ−ＦＦ（フリップフロップ）３１と、Ｄ−ＦＦ３１のＱ１出力とクロックとを入力としてＳＵＢ−ＣＰＵクロックを出力するＡＮＤゲート３４と、Ｄ−ＦＦ３１のＱ１出力をＤ２入力とし、反転器３３の出力をＣＫ入力として動作フラグを出力するＤ−ＦＦ３２とを備える。

クロックの反転をＣＫ入力とするＤ−ＦＦ３１でクロック制御信号をサンプルし、そのＱ１出力と元のクロックをＡＮＤゲート３４でＡＮＤ条件を取り、その出力をＳＵＢ−ＣＰＵクロックとすることにより、クロックとクロック制御信号の位相関係によらず、ＳＵＢ−ＣＰＵクロックの供給及び停止の切り替え時に、ヒゲ状のパルスが発生しないようになっている。

図４は、図３に示すクロック制御回路２１の動作を示すタイミング図である。
図４に示すように、クロック制御信号Ｄ１がＨからＬに立ち下がると、その立ち下がり直後のクロックの立ち下がりでＳＵＢ−ＣＰＵクロックがマスクされ、ＳＵＢ−ＣＰＵクロックの供給が停止される。また、クロック制御信号Ｄ１の立ち下がり直後のＣＫ入力の立ち上がりでＱ１出力が立ち下がり、この結果、動作フラグＱ２が立ち下がる。また、クロック制御信号Ｄ１がＬからＨに立ち上がると、その立ち上がり直後のクロックの立ち上がりでＳＵＢ−ＣＰＵクロックがサンプリングされ、ＳＵＢ−ＣＰＵクロックの供給が開始される。また、クロック制御信号Ｄ１の立ち上がり直後のＣＫ入力の立ち上がりでＱ１出力が立ち下がり、この結果、動作フラグＱ２が立ち上がる。

このように、Ｄ−ＦＦ３１のＤ１端子に入力されるクロック制御信号の位相がＣＫ端子の立ち上がり位相より後であっても、図示のようなヒゲ状のパルスＰは発生しない。また、同様に、Ｄ−ＦＦ３１のＤ１端子に入力されるクロック制御信号の位相がＣＫ端子の立ち上がり位相より前であっても、図示のようなヒゲ状のパルスＰは発生しない。

尚、動作フラグは、ＳＵＢ−ＣＰＵクロックの供給又は停止後なるべく早いタイミングでサンプルされればよい。例えば、図４に示すように、クロック制御信号Ｄ１の立ち上がり又は立ち下がり後、ＣＫ入力の２番目の立ち上がりでサンプルされるように構成する。

動画像データ処理装置１では、上記第１の期間中と上記第２の期間中に、クロック制御回路２１が、ＳＵＢ−ＣＰＵ２２へのＳＵＢ−ＣＰＵクロックの供給を停止することで、低消費電力化を実現している。尚、クロック制御回路２１は、上記第１の期間中と上記第２の期間中ずっとＳＵＢ−ＣＰＵクロックの供給を停止しなくても良く、この期間中にＳＵＢ−ＣＰＵクロックの供給を停止させる期間を少なくとも設ければ良い。

ＭＡＩＮ−ＣＰＵ２は、キャプチャ回路８から出力されるキャプチャ終了割り込みを受けると、第１の期間が終了されたと判断し、クロック制御信号をＨにする。ＭＡＩＮ−ＣＰＵ２は、ＳＵＢ−ＣＰＵ２２から出力されるＭＰＥＧ４終了割り込みを受けると、第１の期間が開始されたと判断し、クロック制御信号をＬにする。

ＭＡＩＮ−ＣＰＵ２は、ビデオエンコーダ１０から出力されるフレーム開始割り込みを受けると、第２の期間が終了されたと判断し、クロック制御信号をＨにする。ＭＡＩＮ−ＣＰＵ２は、ＳＵＢ−ＣＰＵ２２から出力されるＭＰＥＧ４終了割り込みを受けると、第２の期間が開始されたと判断し、クロック制御信号をＬにする。

本実施形態の動画像データ処理装置１では、デコード時、フレーム開始割り込みが発生してから１フレーム分の動画像データのデコード処理が行われ、次のフレーム分の動画像データのデコード処理は、次のフレーム開始割り込みが発生した時点で開始可能とすることで、動画表示が可能となるように、デコード処理時間、ビデオエンコーダ１０へのデータ転送期間、ビデオエンコーダ１０のデータ変換処理時間等が決められているものとする。このため、フレーム開始割り込みの発生時点が第２の期間が終了された時点であると判断することができる。

以下、動画像データ処理装置１の動作を説明する。

図５は、図１に示す動画像データ処理装置１のエンコード時の制御シーケンスを示す図である。図６は、図１に示す動画像データ処理装置１のエンコード時の動作タイミングを示す図である。
ＭＡＩＮ−ＣＰＵ２にキャプチャ終了割り込みが入ると、ＭＡＩＮ−ＣＰＵ２は、クロック制御回路２１に供給するクロック制御信号をＨにする。これにより、クロック制御回路２１は、ＳＵＢ−ＣＰＵクロックの供給を開始するとともに、ＳＵＢ−ＣＰＵ２２にＨレベルの動作フラグを出力する。そして、ＳＵＢ−ＣＰＵ２２はＭＰＥＧ４エンコード処理を行い、処理が終了すると、ＭＰＥＧ４終了割り込みをＭＡＩＮ−ＣＰＵ２に出力する。ＭＡＩＮ−ＣＰＵ２は、ＭＰＥＧ４終了割り込みが入ると、クロック制御回路２１に供給するクロック制御信号をＬにする。これにより、クロック制御回路２１は、ＳＵＢ−ＣＰＵクロックの供給を停止するとともに、ＳＵＢ−ＣＰＵ２２にＬレベルの動作フラグを出力する。

このように、図６に示すように、ＭＰＥＧ４終了割り込みが発生してからキャプチャ終了割り込みが発生するまでの第１の期間に、ＳＵＢ−ＣＰＵ２２へのＳＵＢ−ＣＰＵクロックの供給を停止する期間を設けたことで、消費電力を大幅に低減することができる。又、動画像データ処理装置１は、クロック制御回路２１を設けただけでこのような効果を得ることができ、小型化及び低消費電力化を実現することができる。このため、携帯電話機やデジタルカメラ等の携帯端末に好ましく適用することができる。

また、エンコード時においては、キャプチャ回路８にて、ＭＰＥＧ４エンジン６で一度に処理可能な最小データ量単位でデータ取り込みを行うことで、より消費電力の低減が可能となる。また、処理単位を時間毎で変化させる場合には、動画像データが格納されているアドレスと、データのバイト数、処理単位をＭＡＩＮ−ＣＰＵ２がＳＵＢ−ＣＰＵ２２に通知する必要がある。

尚、本実施形態では、キャプチャ終了割り込みが発生してからＳＵＢ−ＣＰＵクロックの供給が開始されるまでと、ＭＰＥＧ４終了割り込みが発生してからＳＵＢ−ＣＰＵクロックの供給が停止されるまでにある程度の時間がかかっているため、第１の期間中ずっとＳＵＢ−ＣＰＵクロックの供給を停止させることはできていない。しかし、キャプチャ終了割り込みやＭＰＥＧ４終了割り込みに完全に同期させてＳＵＢ−ＣＰＵクロックのオンオフ制御をできるように回路を構成すれば、第１の期間中ずっとＳＵＢ−ＣＰＵクロックの供給を停止させることも可能である。第１の期間中ずっとＳＵＢ−ＣＰＵクロックの供給を停止させなくとも、第１の期間中にＳＵＢ−ＣＰＵクロックの供給を停止させる期間を少しでも設けておけば、消費電力の削減が可能である。

図７は、図１に示す動画像データ処理装置１のデコード時の制御シーケンスを示す図である。図８は、図１に示す動画像データ処理装置１のデコード時の動作タイミングを示す図である。
ＭＡＩＮ−ＣＰＵ２にフレーム開始割り込みが入ると、ＭＡＩＮ−ＣＰＵ２は、クロック制御回路２１に供給するクロック制御信号をＨにする。これにより、クロック制御回路２１は、ＳＵＢ−ＣＰＵクロックの供給を開始するとともに、ＳＵＢ−ＣＰＵ２２にＨレベルの動作フラグを出力する。そして、ＳＵＢ−ＣＰＵ２２はＭＰＥＧ４デコード処理を行い、処理が終了すると、ＭＰＥＧ４終了割り込みをＭＡＩＮ−ＣＰＵ２に出力する。ＭＡＩＮ−ＣＰＵ２は、ＭＰＥＧ４終了割り込みが入ると、クロック制御回路２１に供給するクロック制御信号をＬにする。これにより、クロック制御回路２１は、ＳＵＢ−ＣＰＵクロックの供給を停止するとともに、ＳＵＢ−ＣＰＵ２２にＬレベルの動作フラグを出力する。

このように、図８に示すように、ＭＰＥＧ４終了割り込みが発生してからフレーム開始割り込みが発生するまでの第２の期間に、ＳＵＢ−ＣＰＵ２２へのＳＵＢ−ＣＰＵクロックの供給を停止する期間を設けたことで、消費電力を大幅に低減することができる。

尚、本実施形態では、フレーム開始割り込みが発生してからＳＵＢ−ＣＰＵクロックの供給が開始されるまでと、ＭＰＥＧ４終了割り込みが発生してからＳＵＢ−ＣＰＵクロックの供給が停止されるまでにある程度の時間がかかっているため、第２の期間中ずっとＳＵＢ−ＣＰＵクロックの供給を停止させることはできていない。しかし、フレーム開始割り込みやＭＰＥＧ４終了割り込みに完全に同期させてＳＵＢ−ＣＰＵクロックのオンオフ制御をできるように回路を構成すれば、第２の期間中ずっとＳＵＢ−ＣＰＵクロックの供給を停止させることも可能である。第２の期間中ずっとＳＵＢ−ＣＰＵクロックの供給を停止させなくとも、第２の期間中にＳＵＢ−ＣＰＵクロックの供給を停止させる期間を少しでも設けておけば、消費電力の削減が可能である。

以上説明した各構成要素のうち、クロック制御回路２１は特許請求の範囲の動作クロック供給手段に相当し、ＭＰＥＧ４エンジン６は特許請求の範囲のエンコード手段，デコード手段に相当し、キャプチャ回路８は特許請求の範囲の取り込み手段に相当し、外部Ｉ／Ｆ９は特許請求の範囲の入力手段に相当し、ビデオエンコーダ１０は特許請求の範囲の表示制御手段に相当する。

本発明の実施形態である動画像データ処理装置の概略構成を示すブロック図 図１に示すＭＰＥＧ４エンジンの内部構成例を示すブロック図 図２に示すクロック制御回路の構成例を示す図 図３に示すクロック制御回路の動作を示すタイミング図 図１に示す動画像データ処理装置のエンコード時の制御シーケンスを示す図 図１に示す動画像データ処理装置のエンコード時の動作タイミングを示す図 図１に示す動画像データ処理装置のデコード時の制御シーケンスを示す図 図１に示す動画像データ処理装置のデコード時の動作タイミングを示す図

符号の説明

１ 動画像データ処理装置
２ ＭＡＩＮ−ＣＰＵ
３ ＭＡＩＮ−ＢＵＳ
４ ブリッジ
５ ＳＵＢ−ＢＵＳ
６ ＭＰＥＧ４エンジン
７ ＤＲＡＭコントローラ
８ キャプチャ回路
９ 外部Ｉ／Ｆ
１０ ビデオエンコーダ
１１ ＰＬＬ分周器
２１ クロック制御回路
２２ ＳＵＢ−ＣＰＵ
２３ 演算ロジック回路
３１，３２ Ｄ−ＦＦ
３３ 反転器
３４ ＡＮＤゲート

Claims (4)

1. 多数フレームからなる動画像データのデータ処理を行う動画像データ処理装置であって、
   前記動画像データを所定の処理単位ずつ取り込む取り込み手段と、
   前記取り込み手段によって取り込みを完了された前記所定の処理単位の動画像データをエンコードするエンコード手段と、
   前記エンコード手段を動作させるための動作クロックを前記エンコード手段に供給する動作クロック供給手段とを備え、
   前記エンコード手段による前記所定の処理単位の動画像データのエンコード処理時間は、前記取り込み手段による前記所定の処理単位の動画像データの取り込み処理時間よりも短く、
   前記動作クロック供給手段は、前記所定の処理単位の動画像データのエンコードが終了してから前記取り込み手段による次の前記所定の処理単位の動画像データの取り込みが完了するまでの間に、前記エンコード手段への前記動作クロックの供給を停止する期間を設ける動画像データ処理装置。
2. 請求項１記載の動画像データ処理装置であって、
   前記所定の処理単位とは前記動画像データの１フレーム分である動画像データ処理装置。
3. 請求項１記載の動画像データ処理装置であって、
   前記所定の処理単位とは、前記エンコード手段で一度にエンコードが可能な最小単位のデータである動画像データ処理装置。
4. 多数フレームからなる動画像データのデータ処理を行う動画像データ処理装置であって、
   前記動画像データを入力する入力手段と、
   前記入力手段によって入力された動画像データをデコードするデコード手段と、
   前記デコード手段でデコード後の動画像データに基づく動画を所定のフレームレートで表示させる表示制御手段と、
   前記デコード手段を動作させるための動作クロックを前記デコード手段に供給する動作クロック供給手段とを備え、
   前記動作クロック供給手段は、前記表示制御手段が表示させる１フレーム分の動画像データの前記デコード手段によるデコードの終了から、前記表示制御手段が次に表示させる１フレーム分の動画像データの前記デコード手段によるデコードの開始が可能になるまでの間に、前記デコード手段への前記動作クロックの供給を停止する期間を設ける動画像データ処理装置。

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