JP2007073907A

JP2007073907A - 電子デバイスの評価方法および電子デバイス

Info

Publication number: JP2007073907A
Application number: JP2005262524A
Authority: JP
Inventors: Yutaka Katsumata; 裕勝俣; Makoto Saito; 誠齋藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-09-09
Filing date: 2005-09-09
Publication date: 2007-03-22

Abstract

【課題】電子デバイスにおいて、下地導電膜の上部表面の平坦性および極薄のトンネル絶縁膜の膜厚を、一度に、低コスト・短時間・簡便・非破壊で、それぞれ定量的に評価することが必要である。
【解決手段】導電性基板１０上にトンネル絶縁膜３０および上部電極４０をその順に設けてなる第１評価用テスト素子５０を形成し、同じ導電性基板１０上に下地導電膜２０、上記トンネル絶縁膜３０、および上部電極４０をその順に設けてなるＭＩＭキャパシタ構造の第２評価用テスト素子６０を形成し、これら評価用テスト素子５０，６０のインピーダンスをそれぞれ測定する。この測定結果に基づいて、下地導電膜２０の上部表面の平坦性を推定するとともに、評価用テスト素子５０，６０におけるトンネル絶縁膜の膜厚を算出する。
【選択図】図１

Description

この発明は、電子デバイスの評価方法および電子デバイスに係り、ＭＩＭキャパシタ構造を有する電子デバイスにおける下地導電膜の上部表面の平坦性、およびトンネル絶縁膜の膜厚の評価に関する。

導電性基板上に下地導電膜、トンネル絶縁膜、および上部電極を順に設けてなるＭＩＭ（Metal-Insulator-Metal）キャパシタ構造を有する非線形電子デバイスでは、膜厚が10Å〜数十Åの極薄のトンネル絶縁膜の膜特性がデバイス特性を大きく左右する。ここで、絶縁膜の膜特性とは主に、下地導電膜の上部表面の平坦性（粗さ）、およびトンネル絶縁膜の膜質（比誘電率、不純物濃度、ピンホール等）とその膜厚によって左右される（例えば特許文献１）。

下地導電膜の上部表面の平坦性（粗さ）の測定法としてはＡＦＭがある。また、トンネル絶縁膜自体の特性評価方法としては、ＭＩＭキャパシタ構造での直流測定（ＩＶ特性、耐圧特性、ＴＤＤＢ特性）やＭＩＳ（Metal-Insulator-Transistor）キャパシタ構造でのＣＶ測定がある。
特開平１１−６７８６０号公報

ただし、上記の測定法には、次の（１）〜（５）の問題がある。

（１）下地導電膜の上部表面の平坦性、およびトンネル絶縁膜の膜質の評価には、二種類以上の評価チップおよび評価装置が必要となる。

（２）上記の直流測定のうち、ＩＶ測定からは、ＭＩＭキャパシタの抵抗値は評価できるが、トンネル絶縁膜の誘電率や膜厚、ピンホールによるリークパスなどを区別して定量評価することは出来ない。

（３）上記の直流測定のうち、耐圧、ＴＤＤＢ測定からは、信頼性などが評価できるが、破壊測定である。

（４）ＭＩＳキャパシタのＣＶ測定では、ＳｉＯ_２膜厚が約３０Å以上であれば、膜中電荷量に相当するフラットバンド電圧や誘電率、膜厚を算出することが可能であるが、20Å以下ではトンネル電流が大きくなり、Ｓｉ基板表面に多数キャリアを十分に蓄積することができなくなり、それらの値を評価できなくなる。

（５）10Å程度の極薄のトンネル絶縁膜の膜厚測定に至っては、簡易的には光学的エリプソメトリやＸ線反射率測定が用いられるが、各々絶縁膜の光学屈折率や膜密度が既知である必要がある、膜厚に比べて界面の影響が大きいなどのため、信頼性のある膜厚評価が困難であること。さらにＴＥＭ観察による膜厚確認でも、試料断面像を得るためのＦＩＢ加工時やＥＢ観察時にトンネル絶縁膜が変質する、シュリンクするなどの影響は避けられず、真の膜厚を評価することが困難である。

以上のように、下地導電膜の上部表面の平坦性、および極薄のトンネル絶縁膜の膜厚の評価には、２つ以上の評価チップおよび評価装置が必要となってしまう。さらに、既存のＩＶ特性やＣＶ特性では、下地導電膜の上部表面の平坦性および極薄トンネル絶縁膜の膜厚を区別して定量評価することが出来ない。

この発明は、上記の事情を考慮したもので、下地導電膜の上部表面の平坦性および極薄のトンネル絶縁膜の膜厚を、一度に、低コスト・短時間・簡便・非破壊で、それぞれ定量的に評価することが可能な電子デバイスの評価方法および電子デバイスを提供することを目的とする。

請求項１に係る発明は、導電性基板の上面に、トンネル絶縁膜および上部電極をその順に設けてなる第１の素子と、前記導電性基板の上面に、下地導電膜、前記トンネル絶縁膜、および上部電極をその順に設けてなるＭＩＭキャパシタ構造の第２の素子において、インピーダンスをそれぞれ測定し、前記測定結果に基づいて、前記第１の素子におけるトンネル絶縁膜の等価抵抗と等価容量、および前記第２の素子におけるトンネル絶縁膜の等価抵抗と等価容量をそれぞれ算出し、前記算出した前記第１の素子の等価抵抗と前記算出した前記第２の素子の等価抵抗との対比により、前記下地導電膜の上部表面の平坦性を推定し、前記算出した前記第１の素子の等価容量に基づいてその第１の素子におけるトンネル絶縁膜の膜厚を算出し、前記算出した前記第２の素子の等価容量に基づいてその第２の素子におけるトンネル絶縁膜の膜厚を算出することを特徴とする電子デバイスの評価方法を備えている。

請求項２に係る発明は、導電性基板と、前記導電性基板の上面に、トンネル絶縁膜および上部電極をその順に設けてなる第１の素子と、前記導電性基板の上面に、下地導電膜、前記トンネル絶縁膜、および上部電極をその順に設けてなるＭＩＭキャパシタ構造の第２の素子とを備え、前記下地導電膜の上部表面の平坦性、および前記トンネル絶縁膜の膜厚は、前記第１の素子および前記第２の素子のインピーダンスに基づいて求まることを特徴とする電子デバイスを備えている。

この発明によれば、下地導電膜の上部表面の平坦性および極薄のトンネル絶縁膜の膜厚を、低コスト・短時間・簡便・非破壊で、それぞれ評価することができる。

以下、この発明の一実施形態について図面を参照して説明する。
図１に示すように、上部表面（上面）が十分に平坦で、かつ厚さ、抵抗率、誘電率が既知な導電性基板（例えばＮ型Ｓｉ基板）１０の上面の一部の領域に、リソグラフィあるいはマスク蒸着などにより下地導電膜２０が形成（成膜）される。ここで、導電性基板１０の上部表面（上面）の平均粗さ（Ｒａ：Average Surface Roughness）は、ＡＦＭで測定した際に、後述するトンネル絶縁膜３０の厚さの１／１０以下であることが好ましい。また、下地導電膜２０の成膜前に、導電性基板１０の表面の自然酸化膜を、薬液処理あるいは逆スパッタなどにより除去することが好ましい。

続いて、導電性基板１０および下地導電膜２０が大気に触れない状態で、導電性基板１０の上面の残りの領域および下地導電膜２０の上部表面に、トンネル絶縁膜（バリアともいう）３０が形成（成膜）される。導電性基板１０および下地導電膜２０が大気に触れた状態でも、トンネル絶縁膜３０の成膜前に、導電性基板１０および下地導電膜２０の表面の自然酸化膜が薬液処理あるいは逆スパッタなどにより除去されるのであれば、問題はない。その後、トンネル絶縁膜３０上に複数の上部電極４０がマスク蒸着される。

こうして、１つの導電性基板１０上に、トンネル絶縁膜３０および２つの上部電極４０を順に積層してなるＭＩＳ（Metal-Insulator-Transistor）キャパシタ構造の第１評価用テスト素子５０が形成されるとともに、同トンネル絶縁膜３０、下地導電膜２０、および２つの上部電極４０を順に積層してなるＭＩＭ（Metal-Insulator-Metal）キャパシタ構造の第２評価用テスト素子６０が形成される。これら評価用テスト素子５０，６０の領域の面積は、互いに等しいことが好ましい。

導電性基板１０は、そのインピーダンスの位相（｜θ｜）が、｜θ｜＜１°＠１ｋＨｚで、抵抗値（Ω）がトンネル絶縁膜３０の抵抗値の１／１０以下と低いこと、かつ基板厚さと抵抗率・誘電率が既知であることが必要である。さらに、下地導電膜２０のフェルミレベルと導電性基板１０のフェルミレベルが互いに近くてその差が約0.2eV以内に収まるように、導電性基板材料を選ぶことが好ましい。例えば、導電性基板１０および下地導電膜２０の組み合わせとして、ｎ−Ｓｉ（Ｅｆ＝4.1eV）とＴａ（Ｗｆ＝4.2eV）の組み合わせ、Ｐ−Ｓｉ（5.2eV）とＩＴＯ膜（5.2eV）の組み合わせなどが考えられる。下地導電膜２０は、Ｔａ，ＰｔＭｎ，ＣｏＦｅの積層膜構造、あるいはＩＴＯ，ＰＥＤＯＴの積層膜構造としてもよい。

そして、評価用テスト素子５０，６０のそれぞれに対し、順に、図２に示すようなインピーダンス測定手段いわゆるインピーダンスメータ（ＬＣＲメータともいう）が接続される。
インピーダンスメータは、例えば可変電圧レベル−0.4V〜＋0.4Vの直流電圧を出力する直流電源７１、電圧レベルが0.1Vで可変周波数２０ｋＨｚ〜１ＭＨｚの交流電圧を出力する交流電源７２を付属して備え、直流電源７１の直流電圧に交流電源７２の交流電圧を重畳してなる測定用電圧を、評価用テスト素子５０の導電性基板１０の下面と上部電極４０との間、および評価用テスト素子６０の導電性基板１０の下面と上部電極４０との間に順次に印加し、その印加時の電圧および電流を電圧計７３および電流計７４でそれぞれ計測する。これら計測結果の演算により、評価用テスト素子５０のインピーダンスＺと位相θ（およびリアクタンスＬ、キャパシタンスＣ、抵抗Ｒ）、および評価用テスト素子６０のインピーダンスＺと位相θ（およびリアクタンスＬ、キャパシタンスＣ、抵抗Ｒ）を測定することができる。これに伴い、評価用テスト素子５０，６０のインピーダンスＺおよび位相θの周波数依存性を評価することができる。

このインピーダンスメータおよび上記評価用テスト素子５０，６０により、評価用の電子デバイスが構成される。

つぎに、トンネル絶縁膜３０の等価抵抗ｒ_ｉおよび等価容量ｃ_ｉが算出される。図３に示すように、トンネル絶縁膜３０の等価回路を抵抗ｒ_ｉとキャパシタンスｃ_ｉの並列回路と仮定し、等価インピーダンスをＺｉ（＝Ｒｉ＋ｊＸ１）と仮定する。同様に、導電性基板１０の等価回路を抵抗ｒ_ｓとキャパシタンスｃ_ｓの並列回路と仮定し、等価インピーダンスをＺｓと仮定する。導電性基板１０の等価インピーダンスＺｓは、導電性基板１０の抵抗率ρ（Ωcm）、誘電率ε_ｓ、基板厚さｄ_ｓ、下地導電膜２０の面積Ｓ₂₀、上部電極４０の面積Ｓ、測定用周波数（上記測定用電圧の周波数）ｆ＝ω／２πより、以下のように算出できる。

上記インピーダンスメータによる実測値が、

であるから、［数１］式および［数２］式より、トンネル絶縁膜３０の等価インピーダンスＺｉ＝Ｒｉ＋ｊＸ１が求まる。

等価抵抗ｒ_ｉと等価容量ｃ_ｉは次式より求められる。

求めたトンネル絶縁膜３０の等価抵抗ｒ_ｉは、小さいほどトンネルし易い、すなわちピンホールなどにより、リークパスが大きく絶縁膜の膜質が悪くなっていることを意味する。一方、トンネル絶縁膜３０の等価容量ｃ_ｉは、次式のように、比誘電率ε_ｉと膜厚ｄ_ｉの関数であるから、例えば比誘電率を一定と仮定し、トンネル絶縁膜３０の誘電率の文献値などを使用すれば、膜厚ｄ_ｉを算出することができる。トンネル絶縁膜３０のトンネル抵抗に関しても同様に次式より得られる。

上記のモデルは、評価用テスト素子５０，６０の両方に適用できる。但し、上述したように導電性基板１０と下地導電膜２０のフェルミレベルが近く、導電性基板１０と下地導電膜２０との間の接合がオーミック接合的になっている必要がある。

評価用テスト素子５０より求めた等価抵抗ｒ_ｉおよび等価容量ｃ_ｉをｒ_ｉ（50），ｃ_ｉ（50）と定義し、評価用テスト素子６０より求めた等価抵抗ｒ_ｉおよび等価容量ｃ_ｉをｒ_ｉ（60），ｃ_ｉ（60）と定義すると、等価抵抗ｒ_ｉ（50）と等価抵抗ｒ_ｉ（60）との対比（大小関係）により、下地導電膜２０の上部表面の平坦性を推定することができる。

また、トンネル絶縁膜３０の膜厚ｄ_ｉの変化は、等価容量ｃ_ｉ（50）および等価容量ｃ_ｉ（60）の値と、上記［数４］式とにより、算出することができる。例えば、下地導電膜２０の上部表面の平坦性が、導電性基板１０の上面の平坦性よりも荒くなると、ｒ_ｉ（50）＞＞ｒ_ｉ（60）となり、トンネル絶縁膜３０のトンネル抵抗が一桁以上減少する傾向が現れる。この時、トンネル絶縁膜３０の膜厚ｄ_ｉは、数〜数10％減少していることが検出される。

以上のように、下地導電膜２０の上部表面の平坦性（粗さ）は、ｒ_ｉ（60）／ｒ_ｉ（50）の値から推定できる。すなわち、ｒ_ｉ（60）／ｒ_ｉ（50）の値が小さいほど、下地導電膜２０の上部表面の粗さが大きくなっていると推定することができる。また、トンネル絶縁膜３０の膜厚ｄ_ｉは演算により直接的に定量化することができる。

このように、ＭＩＭキャパシタ構造を有する電子デバイスの作製において重要となる、10Å〜数十Åの極薄のトンネル絶縁膜３０の膜厚ｄ_ｉおよび下地導電膜２０の上部表面の平坦性を、同一の導電性基板１０上に形成した２つの評価用テスト素子５０，６０のインピーダンスを測定するだけで、一度に、低コスト・短時間・簡便・非破壊、且つ定量的に評価することができる。この評価は、ＭＩＭキャパシタ構造を利用した全ての非線形電子デバイス（ＭＲＡＭ、ＥＬなど）の製造プロセスに適用できる。

具体的な資料を用いた評価用の電子デバイスの例を図４に示している。
まず、導電性基板１０として、例えばレジストでウエハ半分の領域を覆ったＮ型（１Ωcm）Ｓｉ基板（シリコン基板）が用意される。このＮ型Ｓｉ基板の上面に、膜厚が3.0（nm）あるいは30（nm）の下地導電膜２０たとえばＴａ（タンタル）がスパッタ成膜される。

次に、Ｎ型Ｓｉ基板のレジストが有機溶媒で剥離された後、Ｎ型Ｓｉ基板が絶縁膜形成装置たとえばスパッタ装置内に設置され、Ｎ型Ｓｉ基板上およびＴａ上の自然酸化膜がＡｒ逆スパッタ（30Ｗ，Ａｒ＝30sccm，0.5Ｐａ，180ｓ）により除去される。そして、Ｎ型Ｓｉ基板の上面およびＴａの上部表面に、膜厚1.5（nm）のＡｌが成膜され、そのＡｌ膜が同スパッタ装置の別チャンバーにてラジカル酸化されることにより、トンネル絶縁膜３０であるところのＡｌＯｘ（アルミナ）絶縁膜が膜厚1.9（nm）にて形成される。ここで、Ａｒ逆スパッタによる表面荒れがＮ型Ｓｉ基板上に起きていないことをＡＦＭにより確認した。

また、別途、Ｎ型Ｓｉ基板上に、膜厚が3.0（nm）および30（nm）の下地導電膜２０たとえばＴａがスパッタ成膜される。上記Ａｒ逆スパッタした後のＴａ膜の上部表面の粗さＲａを測定した結果、Ｒａ＝0.12（nm）＠Ｔａ＝3.0（nm）、Ｒａ＝0.36（nm）＠Ｔａ＝30（nm）であった。Ｔａ膜の膜厚を3.0（nm）と30（nm）とに変えることにより、意図的に表面粗さを変えている。

そして、ＡｌＯｘ絶縁膜上に、上部電極４０として面積Ｓ＝φ60（μm）で厚さが400（nm）のＡｌ電極がマスク蒸着される。

評価について説明する。
トンネル絶縁膜３０であるＡｌＯｘ絶縁膜の膜厚が1.9（nm）の場合の測定用周波数ｆと測定結果であるインピーダンスＺとの関係を、下地導電膜２０であるＴａ膜が無い場合、同Ｔａ膜の膜厚が3.0（nm）の場合、同Ｔａ膜の膜厚が30（nm）の場合をパラメータとして、図５に示している。Ｔａ膜の無い評価用テスト素子５０に対する測定結果を□印で示し、Ｔａ膜の膜厚が3.0（nm）の評価用テスト素子６０に対する測定結果を黒塗り△印で示し、Ｔａ膜の膜厚が30（nm）の評価用テスト素子６０に対する測定結果を黒塗り○印で示している。

同様に、トンネル絶縁膜３０であるＡｌＯｘ絶縁膜の膜厚が1.9（nm）の場合の測定用周波数ｆと測定結果である位相θとの関係を、Ｔａ膜が無い場合、同Ｔａ膜の膜厚が3.0（nm）の場合、同Ｔａ膜の膜厚が30（nm）の場合をパラメータとして、図６に示している。Ｔａ膜の無い評価用テスト素子５０に対する測定結果を□印で示し、Ｔａ膜の膜厚が3.0（nm）の評価用テスト素子６０に対する測定結果を黒塗り△印で示し、Ｔａ膜の膜厚が30（nm）の評価用テスト素子６０に対する測定結果を黒塗り○印で示している。

図５から分かるように、ＡｌＯｘ絶縁膜の容量性が高いほど、インピーダンスＺが測定用周波数ｆの変化に対して直線性を示す。インピーダンスＺの減少が始まるポイントの測定用周波数値は、ＡｌＯｘ絶縁膜がただの抵抗体に近づくほど、高周波数側にシフトしている。

また、図６のように、位相θは、−９０°に近い値を示している。位相θが−９０°に近づき始める測定用周波数値は、ＡｌＯｘ絶縁膜がただの抵抗体に近づくほど、高周波数側にシフトしている。

ＡｌＯｘ絶縁膜の膜厚が1.9（nm）の場合の測定用周波数ｆと上記［数３］式で算出される等価抵抗ｒ_ｉとの関係を、Ｔａ膜が無い場合、Ｔａ膜の膜厚が3.0（nm）の場合、Ｔａ膜の膜厚が30（nm）の場合をパラメータとして、図７に示している。Ｔａ膜の無い評価用テスト素子５０に対する算出結果を□印で示し、Ｔａ膜の膜厚が3.0（nm）の評価用テスト素子６０に対する算出結果を黒塗り△印で示し、Ｔａ膜の膜厚が30（nm）の評価用テスト素子６０に対する算出結果を黒塗り○印で示している。

同様に、ＡｌＯｘ絶縁膜の膜厚が1.9（nm）の場合の測定用周波数ｆと上記［数３］式で算出される等価容量ｃ_ｉとの関係を、Ｔａ膜が無い場合、Ｔａ膜の膜厚が3.0（nm）の場合、Ｔａ膜の膜厚が30（nm）の場合をパラメータとして、図８に示している。Ｔａ膜の無い評価用テスト素子５０に対する算出結果を□印で示し、Ｔａ膜の膜厚が3.0（nm）の評価用テスト素子６０に対する算出結果を黒塗り△印で示し、Ｔａ膜の膜厚が30（nm）の評価用テスト素子６０に対する算出結果を黒塗り○印で示している。

なお、等価抵抗ｒ_ｉおよび等価容量ｃ_ｉの算出に際しては、上記［数１］式にＮ型Ｓｉ基板の抵抗率ρ＝1（Ωcm）、誘電率ε_ｓ＝11.8、基板厚さｄ_ｓ＝725（nm）、下地導電膜２０の面積Ｓ₂₀＝6.25（cm²）、上部電極４０の面積Ｓ＝φ60（μm）を代入して得られる等価抵抗ｒ_ｓ＝2.6E3（Ω）および等価容量ｃ_ｓ＝9.0E-11（Ｆ）を利用している。

ＡｌＯｘ絶縁膜の膜厚ｄ_ｉが1.9（nm）の場合のＡｌＯｘ絶縁膜のトンネル抵抗率ρを、Ｔａ膜が無い場合、Ｔａ膜の膜厚が3.0（nm）の場合、Ｔａ膜の膜厚が30（nm）の場合をパラメータとして、図９に示している。

ＡｌＯｘ絶縁膜の膜厚ｄ_ｉの目標値が1.9（nm）であるとき、Ｔａ膜が無い場合、Ｔａ膜の膜厚が3.0（nm）の場合、Ｔａ膜の膜厚が30（nm）の場合をパラメータとして、ＡｌＯｘ絶縁膜の実際の膜厚ｄ_ｉがどのように変化するかを図１０に示している。

この図９および図１０から明らかなように、Ｔａ膜の膜厚が3.0（nm）から30（nm）に増加すると、つまりＴａ膜の上部表面（上面）の平均粗さＲａが0.12（nm）から0.36（nm）に３倍に増加すると、ＡｌＯｘ絶縁膜の実効膜厚は1.9（nm）から1.5（nm）に減少し、ＡｌＯｘ絶縁膜のトンネル抵抗率ρが、3E8（Ωcm）から7E6（Ωcm）まで一桁以上減少することが分かる。

要するに、Ｔａ膜の上部表面の平坦性が悪化すると、リークパスが増大することにより、ＡｌＯｘ絶縁膜のトンネル抵抗率ρが顕著に減少し、その時のＡｌＯｘ絶縁膜の膜厚ｄ_ｉは、実効的に20％程度減少していることが分かる。

図３に示した等価回路のモデルに基づき、かつ等価抵抗ｒ_ｓ＝2.7E3（Ω）および等価容量ｃ_ｓ＝8.6E-11（Ｆ）のＮ型Ｓｉ基板を使用して、インピーダンスＺを計算した結果を図１１に示している。実測値を良く再現しており、図３に示した等価回路のモデルが妥当であることが分かる。

以上のように、導電性基板１０上に評価用テスト素子５０，６０を形成してなる評価用の１つの電子デバイスを用意し、評価用テスト素子５０，６０のインピーダンスをそれぞれ測定することにより、下地導電膜２０の上部表面の平坦性および極薄のトンネル絶縁膜３０の膜厚（誘電率、ピンホールによるリークパスなどの膜質を含む）を、一度に、低コスト・短時間・簡便・非破壊で、それぞれ定量的に評価することができる。そして、この評価を、ＭＩＭキャパシタ構造を有する非線形電子素子の評価に適用できる。

例えば、金属が各々ＣｏＦｅ，ＦｅＮｉなどの磁性材料、絶縁物が極薄アルミナ膜の場合には、ＴＭＲ（Tunnel Magnet-resistance）効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子となり、ハードディスク磁気ヘッドやＭＲＡＭなどの不揮発性磁気記憶装置の作製装置のプロセス適正化に使用できる。また、電極が各々、ＩＴＯ導電膜、Ａｌの金属膜やＣａ，Ａｌの金属膜、絶縁物が有機発光材料や無機発光材料の場合には、ＥＬ素子構造となり、ＥＬ素子電極の平坦性や発光層の成膜プロセス改善に適用できる。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。

この発明の一実施形態の構成を示す図。一実施形態におけるインピーダンス測定手段の構成を示す図。一実施形態におけるトンネル絶縁膜の等価回路を示す図。一実施形態における評価用の電子デバイスの具体的な構成を示す図。一実施形態における測定用周波数ｆとインピーダンスＺとの関係を示す図。一実施形態における測定用周波数ｆと位相θとの関係を示す図。一実施形態における測定用周波数ｆと等価抵抗ｒ_ｉとの関係を示す図。一実施形態における測定用周波数ｆと等価容量ｃ_ｉとの関係を示す図。一実施形態におけるＡｌＯｘ絶縁膜のトンネル抵抗率ρを示す図。一実施形態におけるＡｌＯｘ絶縁膜の実際の膜厚ｄ_ｉを示す図。一実施形態におけるインピーダンスＺの計算結果を示す図。

符号の説明

１０…導電性基板（Ｎ型Ｓｉ基板）、２０…下地導電膜（Ｔａ）、３０…トンネル絶縁膜（ＡｌＯｘ）、４０…上部電極（Ａｌ）、７１…直流電源、７２…交流電源、７３…電圧計、７４…電流計、ｒ_ｉ…トンネル絶縁膜の等価抵抗、ｃ_ｉ…トンネル絶縁膜の等価容量、ｒ_ｓ…導電性基板の等価抵抗、ｃ_ｓ…導電性基板の等価容量

Claims

導電性基板の上面に、トンネル絶縁膜および上部電極をその順に設けてなる第１の素子と、前記導電性基板の上面に、下地導電膜、前記トンネル絶縁膜、および上部電極をその順に設けてなるＭＩＭキャパシタ構造の第２の素子において、インピーダンスをそれぞれ測定し、
前記測定結果に基づいて、前記第１の素子におけるトンネル絶縁膜の等価抵抗と等価容量、および前記第２の素子におけるトンネル絶縁膜の等価抵抗と等価容量をそれぞれ算出し、
前記算出した前記第１の素子の等価抵抗と前記算出した前記第２の素子の等価抵抗との対比により、前記下地導電膜の上部表面の平坦性を推定し、
前記算出した前記第１の素子の等価容量に基づいてその第１の素子におけるトンネル絶縁膜の膜厚を算出し、
前記算出した前記第２の素子の等価容量に基づいてその第２の素子におけるトンネル絶縁膜の膜厚を算出することを特徴とする電子デバイスの評価方法。
導電性基板と、
前記導電性基板の上面に、トンネル絶縁膜および上部電極をその順に設けてなる第１の素子と、
前記導電性基板の上面に、下地導電膜、前記トンネル絶縁膜、および上部電極をその順に設けてなるＭＩＭキャパシタ構造の第２の素子とを備え、
前記下地導電膜の上部表面の平坦性、および前記トンネル絶縁膜の膜厚は、前記第１の素子および前記第２の素子のインピーダンスに基づいて求まることを特徴とする電子デバイス。