JP2007073800A - Semiconductor device - Google Patents

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JP2007073800A
JP2007073800A JP2005260317A JP2005260317A JP2007073800A JP 2007073800 A JP2007073800 A JP 2007073800A JP 2005260317 A JP2005260317 A JP 2005260317A JP 2005260317 A JP2005260317 A JP 2005260317A JP 2007073800 A JP2007073800 A JP 2007073800A
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channel field
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JP2005260317A
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Japanese (ja)
Inventor
Hisaki Hara
寿樹 原
Original Assignee
Seiko Epson Corp
セイコーエプソン株式会社
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel

Abstract

<P>PROBLEM TO BE SOLVED: To simultaneously improve mobility of a P-channel electric field effect transistor and mobility of an N-channel electric field effect transistor by bending a semiconductor chip. <P>SOLUTION: The P-channel electric field effect transistor in which a channel is arranged in parallel to the bending direction of a (100) substrate 11 is formed along a <110> direction, and the N-channel electric field effect transistor in which a channel is arranged in parallel to the bending direction of the (100) substrate 11 is formed along the <110> direction, on the (100) substrate 11 bent into a concave shape along the <110> direction. A gate cap film 15 for applying a tensile stress F1' larger than a compression stress by bending of the (100) substrate 11 is formed on the N-channel field effect transistor. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置に関し、特に、折り曲げ可能な半導体チップにトランジスタを配置する方法に適用して好適なものである。 The present invention relates to a semiconductor device, in particular, be applied to a method of placing a transistor allows semiconductor chips folding is suitable.

ユビキタス社会では、電子タグや電子ペーパーに代表されるようにウェアラブル電子機器が注目されている。 In the ubiquitous society, wearable electronic devices has been attracting attention as represented by the electronic tags and electronic paper. なかでも、表示機能付電子タグやフレキシブルディスプレイなどは、貼り付け面が凹または凸に湾曲しても表示が可能であり、様々の用途が期待されている。 Among them, etc. display function with the electronic tags and flexible displays, the attachment surface is concave or is capable of displaying also curved convexly, various applications are expected.
このようなフレキシブル電子機器に半導体チップを搭載する場合、曲げ応力が加わっても半導体チップが破壊されないことが要求される。 When mounting the semiconductor chips on such a flexible electronic device, the semiconductor chip is required not destroyed even subjected to any bending stress. このような半導体チップは、シリコンウェハ上に集積回路を形成し、シリコンウェハを研磨することで薄膜化してから、シリコンウェハをチップ状にダイシングし、フレキシブル基板上に実装される。 Such semiconductor chips, to form an integrated circuit on a silicon wafer, after thinning by polishing the silicon wafer, the silicon wafer was diced into chips, it is mounted on a flexible substrate. このような半導体チップは、半導体チップに印加される応力によってはトランジスタの移動度が劣化することがある。 Such semiconductor chips, the stress applied to the semiconductor chip is sometimes mobility of the transistor is deteriorated.

また、例えば、特許文献1には、薄膜化された半導体チップを折り曲げることにより、トランジスタの移動度を向上させる方法が開示されている。 Further, for example, Patent Document 1, by bending the thinned semiconductor chip, a method of improving the mobility of the transistor is disclosed.
特開2003−234455号公報 JP 2003-234455 JP

しかしながら、特許文献1に開示された方法では、半導体チップを単に折り曲げるだけでは、トランジスタの移動度が却って劣化し、トランジスタの移動度が必ずしも向上するとは限らないという問題があった。 However, in the method disclosed in Patent Document 1, is merely bending the semiconductor chip, the mobility of the transistor is degraded rather, there is a problem that not necessarily the mobility of the transistor is not necessarily improved. また、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタでは移動度が向上する条件が異なるため、同一の半導体チップに搭載されたPチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができないという問題があった。 Moreover, P for channel field effect transistor and the N-condition for improved mobility in the channel field-effect transistors are different, the same P-channel mounted on the semiconductor chip field effect transistors and N-channel field-effect mobility of the transistor there is a problem that can not be improved at the same time.
そこで、本発明の目的は、半導体チップを折り曲げることにより、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることが可能な半導体装置を提供することである。 An object of the present invention, by bending the semiconductor chip, is to provide a semiconductor device capable of improving the mobility of P-channel field effect transistor and an N-channel field effect transistor at the same time.

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、<110>方向に沿って凹状に折り曲げられた(100)基板と、前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置されたPチャネル電界効果型トランジスタと、前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタと、前記Nチャネル電界効果型トランジスタ上に形成され、前記(100)基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。 To solve the problems described above, according to the semiconductor device according to one embodiment of the present invention, <110> (100) bent in a concave shape along the direction and the substrate, the (100) substrate <110> and P-channel field effect transistor in which the (100) bent parallel to the direction of the channel of the substrate is disposed in a direction, the (100) along said <110> direction on a substrate (100) direction bending the substrate and parallel to channels arranged N-channel field-effect transistor, the N is formed in the channel field effect on transistor, the (100) and the gate cap layer to apply a large tensile stress than the compression stress due to bending of the substrate characterized in that it comprises a.

なお、ここで例えば、(100)基板を<110>方向に沿って折り曲げるとは、(100)結晶面上で存在可能な、等価な<100>方向のうち、いずれかの方向に曲げることをいう。 Here, for example, the (100) and bent along the <110> direction of the substrate, (100) that can exist on the crystal surface, equivalent <100> of the direction, bending in either direction Say. この場合、そのような等価な方向には、[011](または[0−1−1])と、[01−1](または[0−11])の二つがあるが、いずれの方向に曲げてもよい。 In this case, such a direction equivalent, [011] (or [0-1-1]), [01-1] (or [0-11]), but there are two, in any direction it may be bending. 以下に出てくるこれ以外の、基板と曲げ方向の関係も同様とする。 Other than this coming out below, also the same bending direction relationship with the substrate.

これにより、<110>方向に沿って(100)基板を凹状に折り曲げた場合においても、Pチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Nチャネル電界効果型トランジスタに引っ張り応力をかけることができる。 Thus, when bent concavely the <110> along the direction (100) substrate is also, while enabling the application of compressive stress to the P-channel field effect transistor, a tensile stress in N-channel field effect transistor it can be applied. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(100)基板に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming the same (100) substrate and a P-channel field effect transistor and an N-channel field effect transistor is also the mobility of P-channel field effect transistor and an N-channel field effect transistor at the same time improving is to be able, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

また、本発明の一態様に係る半導体装置によれば、<110>方向に沿って凸状に折り曲げられた(100)基板と、前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置され、前記(100)基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース/ドレイン層を持つPチャネル電界効果型トランジスタと、前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタとを備えることを特徴とする。 Further, according to the semiconductor device according to one embodiment of the present invention, <110> and (100) substrate bent in a convex shape along the direction, the (100) along said <110> direction on the substrate ( 100) parallel to the channel and the direction folding of the substrate is placed, the (100) and a P-channel field effect transistor having a strained source / drain layer to apply a large compressive stress than a tensile stress due to bending of the substrate, the (100 ) characterized in that it comprises an N-channel field effect transistor along said <110> direction (100) bending direction and the parallel channels of the substrate is placed on a substrate.

これにより、<110>方向に沿って(100)基板を凸状に折り曲げた場合においても、Nチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Pチャネル電界効果型トランジスタに圧縮応力をかけることができる。 Thus, <110> In the case where bent along the direction (100) substrate in a convex shape even while enabling the application of tensile stress to N-channel field effect transistor, the compressive stress in the P-channel field effect transistor it is possible to apply. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(100)基板に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming the same (100) substrate and a P-channel field effect transistor and an N-channel field effect transistor is also the mobility of P-channel field effect transistor and an N-channel field effect transistor at the same time improving is to be able, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

また、本発明の一態様に係る半導体装置によれば、<100>方向に沿って凹状に折り曲げられた(110)基板と、前記(110)基板上に<100>方向に沿って前記(110)基板の折り曲げ方向と平行にチャネルが配置されたPチャネル電界効果型トランジスタと、前記(110)基板上に<110>方向に沿って前記(110)基板の折り曲げ方向と直角にチャネルが配置されたNチャネル電界効果型トランジスタと、前記Pチャネル電界効果型トランジスタ上に形成され、前記(110)基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。 Further, according to the semiconductor device according to one embodiment of the present invention, <100> and bent (110) substrate in a concave shape along the direction, the (110) along said <100> direction on the substrate (110 ) and the bending direction parallel to channels arranged P-channel field-effect transistor of the substrate, the (110) along said <110> direction on a substrate (110) bending direction at right angles to the channel of the substrate are arranged and N-channel field effect transistor, wherein formed on the P-channel field effect on transistor, characterized by comprising a gate cap layer to apply a large tensile stress than the compression stress due to bending of the (110) substrate .

これにより、<100>方向に沿って(110)基板を凹状に折り曲げた場合においても、Nチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Pチャネル電界効果型トランジスタに引っ張り応力をかけることができる。 Thus, when bent concavely the by (110) substrate along the <100> direction, while enabling the application of compressive stress to the N-channel field effect transistor, the tensile stress in the P-channel field effect transistor it can be applied. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(110)基板に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor in the same (110) substrate is also the mobility of P-channel field effect transistor and an N-channel field effect transistor at the same time improving is to be able, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

また、本発明の一態様に係る半導体装置によれば、<110>方向に沿って凹状に折り曲げられた(111)基板と、前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置されたPチャネル電界効果型トランジスタと、前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタと、前記Nチャネル電界効果型トランジスタ上に形成され、前記(111)基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。 Further, according to the semiconductor device according to one embodiment of the present invention, <110> and bent (111) substrate in a concave shape along the direction, the (111) along said <110> direction on the substrate (111 ) and P-channel field effect transistor in parallel channels are arranged and bending direction of the substrate, the (111) along said <110> direction on the substrate (111) bent parallel to the direction of the channel of the substrate is positioned and N-channel field effect transistor, said N is formed in the channel field effect on transistor, characterized by comprising a gate cap layer to apply a large tensile stress than the compression stress due to bending of the (111) substrate .

これにより、<110>方向に沿って(111)基板を凹状に折り曲げた場合においても、Pチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Nチャネル電界効果型トランジスタに引っ張り応力をかけることができる。 Thus, when bent concavely the <110> along the direction (111) substrate is also, while enabling the application of compressive stress to the P-channel field effect transistor, a tensile stress in N-channel field effect transistor it can be applied. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(111)基板に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming the same (111) substrate and a P-channel field effect transistor and an N-channel field effect transistor is also the mobility of P-channel field effect transistor and an N-channel field effect transistor at the same time improving is to be able, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

また、本発明の一態様に係る半導体装置によれば、<110>方向に沿って凸状に折り曲げられた(111)基板と、前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置され、前記(111)基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース/ドレイン層を持つPチャネル電界効果型トランジスタと、前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタとを備えることを特徴とする。 Further, according to the semiconductor device according to one embodiment of the present invention, <110> bent in a convex shape along the direction (111) substrate and the (111) along said <110> direction on the substrate ( 111) in parallel to the channel arrangement and direction bending of the substrate, the (111) and a P-channel field effect transistor having a strained source / drain layer to apply a large compressive stress than a tensile stress due to bending of the substrate, the (111 ), characterized in that it comprises said along <110> direction on the substrate (111) N-channel field effect transistor bending direction and the parallel channels are located in the substrate.

これにより、<110>方向に沿って(111)基板を凸状に折り曲げた場合においても、Nチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Pチャネル電界効果型トランジスタに圧縮応力をかけることができる。 Thus, <110> In the case where bent along the direction (111) substrate in a convex shape even while enabling the application of tensile stress to N-channel field effect transistor, the compressive stress in the P-channel field effect transistor it is possible to apply. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(111)基板に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming the same (111) substrate and a P-channel field effect transistor and an N-channel field effect transistor is also the mobility of P-channel field effect transistor and an N-channel field effect transistor at the same time improving is to be able, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

また、本発明の一態様に係る半導体装置によれば、引っ張り応力がかかるように凸状に折り曲げられた半導体基板と、前記半導体基板の折り曲げ方向と直角にチャネルが配置されたPチャネル電界効果型トランジスタと、前記半導体基板の折り曲げ方向と直角にチャネルが配置されたNチャネル電界効果型トランジスタと、前記Pチャネル電界効果型トランジスタおよび前記Nチャネル電界効果型トランジスタ上に形成され、前記Pチャネル電界効果型トランジスタおよび前記Nチャネル電界効果型トランジスタに引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。 Further, according to the semiconductor device according to one embodiment of the present invention, tensile and semiconductor substrate stress is bent according as the convex shape, and the P-channel field effect type bending direction at right angles to the channel of the semiconductor substrate is arranged transistor and said N-channel field effect transistor perpendicularly channels are arranged with the bending direction of the semiconductor substrate, it is formed on the P-channel field effect transistor and said N-channel field effect on transistor, the P-channel field effect It characterized in that it comprises a gate cap film for applying a tensile stress to the type transistors and the N-channel field effect transistor.

これにより、引っ張り応力がかかるように凸状に半導体基板を折り曲げることにより、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタに2軸方向の引っ張り応力をかけることができる。 Thus, by bending the semiconductor substrate in a convex shape so as tensile stress is applied, it is possible to apply a two-axis direction of the tensile stress in the P-channel field effect transistor and an N-channel field effect transistor. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の半導体基板に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor on the same semiconductor substrate may, to improve the mobility of P-channel field effect transistor and an N-channel field effect transistor at the same time it can be, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。 Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。 Figure 1 is a plan view showing a schematic configuration of a semiconductor device according to a first embodiment of the present invention.
図1において、(100)基板11は、<110>方向に沿って凹状に折り曲げられている。 1, (100) substrate 11 is bent concavely along the <110> direction. ここで、(100)基板11を<110>方向に沿って凹状に折り曲げることにより、<110>方向に沿って圧縮応力F1を(100)基板11にかけることができる。 Here, by bending into a concave shape (100) along the substrate 11 in the <110> direction, it can be subjected to (100) substrate 11 to compressive stress F1 along the <110> direction. なお、(100)基板11の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。 Incidentally, (100) as the material of the substrate 11, for example, can be selected Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, from such GaN or ZnSe.

そして、(100)基板11上には、ゲート電極12aが配置されているとともに、(100)基板11には、ゲート電極12aを挟み込むようにP型ドレイン層13aおよびP型ソース層14aが形成され、Pチャネル電界効果型トランジスタが構成されている。 Then, on (100) substrate 11, a gate electrode 12a are arranged, (100) to the substrate 11, P-type drain layer 13a and the P-type source layer 14a is formed so as to sandwich the gate electrode 12a , the P-channel field-effect transistor is constructed. ここで、(100)基板11上に形成されたPチャネル電界効果型トランジスタは、<110>方向に沿って(100)基板11の折り曲げ方向と平行にチャネルが配置されている。 Here, (100) P-channel field effect transistor formed on the substrate 11 is disposed in parallel to the channel and direction bending the <110> along the direction (100) substrate 11.

また、(100)基板11上には、ゲート電極12bが配置されているとともに、(100)基板11には、ゲート電極12bを挟み込むようにN型ドレイン層13bおよびN型ソース層14bが形成され、Nチャネル電界効果型トランジスタが構成されている。 In addition, over the (100) substrate 11, a gate electrode 12b is disposed, (100) to the substrate 11, N-type drain layer 13b and the N-type source layer 14b is formed so as to sandwich the gate electrode 12b , the N-channel field-effect transistor is constructed. ここで、(100)基板11上に形成されたNチャネル電界効果型トランジスタは、<110>方向に沿って(100)基板11の折り曲げ方向と平行にチャネルが配置されている。 Here, (100) N-channel field effect transistor formed on the substrate 11 is disposed in parallel to the channel and direction bending the <110> along the direction (100) substrate 11. さらに、Nチャネル電界効果型トランジスタ上には、(100)基板11の折り曲げによる圧縮応力よりも大きな引っ張り応力F1´を印加するゲートキャップ膜15が形成されている。 In addition, the N-channel field effect on transistor are formed a gate cap layer 15 to apply a large tensile stress F1' than the compression stress due to bending (100) substrate 11. なお、ゲートキャップ膜15としては、例えば、シリコン窒化膜を用いることができる。 As the gate cap layer 15, for example, it may be a silicon nitride film.

これにより、<110>方向に沿って(100)基板11を凹状に折り曲げた場合においても、Pチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Nチャネル電界効果型トランジスタに引っ張り応力をかけることができる。 Thus, when folded along the <110> direction (100) substrate 11 in a concave well, while enabling the application of compressive stress to the P-channel field effect transistors, pull N-channel field effect transistor stress it is possible to apply. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(100)基板11に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor and the same (100) substrate 11 is also simultaneously the mobility of P-channel field effect transistor and an N-channel field effect transistor can be improved, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

図2は、本発明の第2実施形態に係る半導体装置の概略構成を示す平面図である。 Figure 2 is a plan view showing a schematic configuration of a semiconductor device according to a second embodiment of the present invention.
図2において、(100)基板21は、<110>方向に沿って凸状に折り曲げられている。 2, (100) substrate 21 is bent in a convex shape along the <110> direction. ここで、(100)基板21を<110>方向に沿って凸状に折り曲げることにより、<110>方向に沿って引っ張り応力F2を(100)基板21にかけることができる。 Here, by bending (100) substrate 21 to <110> convex along the direction, may be subjected to <110> stress F2 tensile along the direction (100) substrate 21. なお、(100)基板21の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。 Incidentally, (100) as the material of the substrate 21, for example, can be selected Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, from such GaN or ZnSe.

そして、(100)基板21上には、ゲート電極22aが配置されているとともに、(100)基板21には、ゲート電極22aを挟み込むようにP型ドレイン層23aおよびP型ソース層24aが形成され、Pチャネル電界効果型トランジスタが構成されている。 Then, on (100) substrate 21, a gate electrode 22a are arranged, (100) to the substrate 21, P-type drain layer 23a and the P-type source layer 24a is formed so as to sandwich the gate electrode 22a , the P-channel field-effect transistor is constructed. ここで、(100)基板21上に形成されたPチャネル電界効果型トランジスタは、<110>方向に沿って(100)基板21の折り曲げ方向と平行にチャネルが配置されている。 Here, (100) P-channel field effect transistor formed on the substrate 21 is arranged in parallel to the channel and the direction bent along the <110> direction (100) substrate 21. また、P型ドレイン層23aおよびP型ソース層24aは、(100)基板21の折り曲げによる引っ張り応力よりも大きな圧縮応力F2´を印加する歪みドレイン層および歪みソース層からそれぞれ構成することができる。 Further, P-type drain layer 23a and the P-type source layer 24a may be arranged out of strained drain layer and strained source layer to apply a large compressive stress F2' than tensile stress due to bending (100) substrate 21.

また、(100)基板21上には、ゲート電極22bが配置されているとともに、(100)基板21には、ゲート電極22bを挟み込むようにN型ドレイン層23bおよびN型ソース層24bが形成され、Nチャネル電界効果型トランジスタが構成されている。 In addition, over the (100) substrate 21, a gate electrode 22b is disposed, (100) to the substrate 21, N-type drain layer 23b and the N-type source layer 24b is formed so as to sandwich the gate electrode 22b , the N-channel field-effect transistor is constructed. ここで、(100)基板21上に形成されたNチャネル電界効果型トランジスタは、<110>方向に沿って(100)基板21の折り曲げ方向と平行にチャネルが配置されている。 Here, (100) N-channel field effect transistor formed on the substrate 21 is arranged in parallel to the channel and the direction bent along the <110> direction (100) substrate 21.

これにより、<110>方向に沿って(100)基板21を凸状に折り曲げた場合においても、Nチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Pチャネル電界効果型トランジスタに圧縮応力をかけることができる。 Thus, when folded along the <110> direction (100) substrate 21 in a convex shape even while enabling the application of tensile stress to N-channel field effect transistor, compressed as P-channel field effect transistor stress can be applied to. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(100)基板21に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor and the same (100) substrate 21, at the same time the mobility of P-channel field effect transistor and an N-channel field effect transistor can be improved, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

図3は、本発明の第3実施形態に係る半導体装置の概略構成を示す平面図である。 Figure 3 is a plan view showing a schematic configuration of a semiconductor device according to a third embodiment of the present invention.
図3において、(110)基板31は、<100>方向に沿って凹状に折り曲げられている。 3, (110) substrate 31 is bent concavely along the <100> direction. ここで、(110)基板31を<100>方向に沿って凹状に折り曲げることにより、<100>方向に沿って圧縮応力F3を(110)基板31にかけることができる。 Here, by bending into a concave shape along the (110) substrate 31 <100> direction, it can be subjected to (110) substrate 31 to compressive stress F3 along the <100> direction. なお、(110)基板31の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。 Incidentally, (110) as the material of the substrate 31, for example, can be selected Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, from such GaN or ZnSe.

そして、(110)基板31上には、ゲート電極32aが配置されているとともに、(110)基板31には、ゲート電極32aを挟み込むようにP型ドレイン層33aおよびP型ソース層34aが形成され、Pチャネル電界効果型トランジスタが構成されている。 Then, the (110) substrate 31, a gate electrode 32a are arranged, (110) to the substrate 31, P-type drain layer 33a and the P-type source layer 34a is formed so as to sandwich the gate electrode 32a , the P-channel field-effect transistor is constructed. ここで、(110)基板31上に形成されたPチャネル電界効果型トランジスタは、<100>方向に沿って(110)基板31の折り曲げ方向と平行にチャネルが配置されている。 Here, (110) P-channel field effect transistor formed on the substrate 31 is arranged in parallel to the channel and direction bending the <100> along the direction (110) substrate 31. さらに、Nチャネル電界効果型トランジスタ上には、(110)基板31の折り曲げによる圧縮応力よりも大きな引っ張り応力F3´を印加するゲートキャップ膜35が形成されている。 In addition, the N-channel field effect on transistor are formed a gate cap layer 35 to apply a large tensile stress F3' than the compression stress due to bending (110) substrate 31.

また、(110)基板31上には、ゲート電極32bが配置されているとともに、(110)基板31には、ゲート電極32bを挟み込むようにN型ドレイン層33bおよびN型ソース層34bが形成され、Nチャネル電界効果型トランジスタが構成されている。 Also, on the (110) substrate 31, together are arranged gate electrode 32b is, (110) to the substrate 31, N-type drain layer 33b and the N-type source layer 34b is formed so as to sandwich the gate electrode 32b , the N-channel field-effect transistor is constructed. ここで、(110)基板31上に形成されたNチャネル電界効果型トランジスタは、<110>方向に沿って(110)基板31の折り曲げ方向と直角にチャネルが配置されている。 Here, (110) N-channel field effect transistor formed on a substrate 31 is disposed <110> along the direction (110) bending direction at right angles to the channel of the substrate 31.

これにより、<100>方向に沿って(110)基板31を凹状に折り曲げた場合においても、Nチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Pチャネル電界効果型トランジスタに引っ張り応力をかけることができる。 Thus, <100> In the case where bent along the direction (110) substrate 31 in a concave well, while enabling the application of compressive stress to the N-channel field effect transistor, tensile stress in the P-channel field effect transistor it is possible to apply. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(110)基板31に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor and the same (110) substrate 31 is also simultaneously the mobility of P-channel field effect transistor and an N-channel field effect transistor can be improved, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

図4は、本発明の第4実施形態に係る半導体装置の概略構成を示す平面図である。 Figure 4 is a plan view showing a schematic configuration of a semiconductor device according to a fourth embodiment of the present invention.
図4において、(111)基板41は、<110>方向に沿って凹状に折り曲げられている。 4, (111) substrate 41 is bent concavely along the <110> direction. ここで、(111)基板41を<110>方向に沿って凹状に折り曲げることにより、<110>方向に沿って圧縮応力F4を(111)基板41にかけることができる。 Here, by bending into a concave shape (111) along the substrate 41 in the <110> direction, it can be subjected to (111) substrate 41 to compressive stress F4 along the <110> direction. なお、(111)基板41の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。 Incidentally, (111) as the material of the substrate 41, for example, can be selected Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, from such GaN or ZnSe.

そして、(111)基板41上には、ゲート電極42aが配置されているとともに、(111)基板41には、ゲート電極42aを挟み込むようにP型ドレイン層43aおよびP型ソース層44aが形成され、Pチャネル電界効果型トランジスタが構成されている。 Then, the (111) substrate 41, a gate electrode 42a are arranged, (111) to the substrate 41, P-type drain layer 43a and the P-type source layer 44a is formed so as to sandwich the gate electrode 42a , the P-channel field-effect transistor is constructed. ここで、(111)基板41上に形成されたPチャネル電界効果型トランジスタは、<110>方向に沿って(111)基板41の折り曲げ方向と平行にチャネルが配置されている。 Here, (111) P-channel field-effect transistor formed on the substrate 41 is disposed the bending direction parallel to the channel of the <110> along the direction (111) substrate 41.

また、(111)基板41上には、ゲート電極42bが配置されているとともに、(111)基板41には、ゲート電極42bを挟み込むようにN型ドレイン層43bおよびN型ソース層44bが形成され、Nチャネル電界効果型トランジスタが構成されている。 Further, (111) on the substrate 41, together are disposed gate electrode 42b is, (111) to the substrate 41, N-type drain layer 43b and the N-type source layer 44b is formed so as to sandwich the gate electrode 42b , the N-channel field-effect transistor is constructed. ここで、(111)基板41上に形成されたNチャネル電界効果型トランジスタは、<110>方向に沿って(111)基板41の折り曲げ方向と平行にチャネルが配置されている。 Here, (111) N-channel field-effect transistor formed on the substrate 41 is disposed the bending direction parallel to the channel of the <110> along the direction (111) substrate 41. さらに、Nチャネル電界効果型トランジスタ上には、(111)基板41の折り曲げによる圧縮応力よりも大きな引っ張り応力F4´を印加するゲートキャップ膜45が形成されている。 In addition, the N-channel field effect on transistor are formed a gate cap layer 45 to apply a large tensile stress F4' than the compression stress due to bending (111) substrate 41.

これにより、<110>方向に沿って(111)基板41を凹状に折り曲げた場合においても、Pチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Nチャネル電界効果型トランジスタに引っ張り応力をかけることができる。 Thus, when folded along the <110> direction (111) substrate 41 in a concave well, while enabling the application of compressive stress to the P-channel field effect transistors, pull N-channel field effect transistor stress it is possible to apply. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(111)基板41に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor and the same (111) substrate 41, at the same time the mobility of P-channel field effect transistor and an N-channel field effect transistor can be improved, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

図5は、本発明の第5実施形態に係る半導体装置の概略構成を示す平面図である。 Figure 5 is a plan view showing a schematic configuration of a semiconductor device according to a fifth embodiment of the present invention.
図5において、(111)基板51は、<110>方向に沿って凸状に折り曲げられている。 5, (111) substrate 51 is bent in a convex shape along the <110> direction. ここで、(111)基板51を<110>方向に沿って凸状に折り曲げることにより、<110>方向に沿って引っ張り応力F5を(111)基板51にかけることができる。 Here, by bending in a convex shape (111) substrate 51 <110> along the direction, it may be subjected to <110> stress F5 tensile along the direction (111) substrate 51. なお、(111)基板51の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。 Incidentally, (111) as the material of the substrate 51, for example, can be selected Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, from such GaN or ZnSe.

そして、(111)基板51上には、ゲート電極52aが配置されているとともに、(111)基板51には、ゲート電極52aを挟み込むようにP型ドレイン層53aおよびP型ソース層54aが形成され、Pチャネル電界効果型トランジスタが構成されている。 Then, the (111) substrate 51, a gate electrode 52a are arranged, (111) to the substrate 51, P-type drain layer 53a and the P-type source layer 54a is formed so as to sandwich the gate electrode 52a , the P-channel field-effect transistor is constructed. ここで、(111)基板51上に形成されたPチャネル電界効果型トランジスタは、<110>方向に沿って(111)基板51の折り曲げ方向と平行にチャネルが配置されている。 Here, (111) P-channel field-effect transistor formed on the substrate 51 is disposed in parallel to the channel and the direction bent along the <110> direction (111) substrate 51. また、P型ドレイン層53aおよびP型ソース層54aは、(111)基板51の折り曲げによる引っ張り応力よりも大きな圧縮応力F5´を印加する歪みドレイン層および歪みソース層からそれぞれ構成することができる。 Further, P-type drain layer 53a and the P-type source layer 54a may be arranged out of strained drain layer and strained source layer to apply a large compressive stress F5' than tensile stress due to bending (111) substrate 51.

また、(111)基板51上には、ゲート電極52bが配置されているとともに、(111)基板51には、ゲート電極52bを挟み込むようにN型ドレイン層53bおよびN型ソース層54bが形成され、Nチャネル電界効果型トランジスタが構成されている。 Further, (111) on the substrate 51, together are disposed gate electrode 52b is, (111) to the substrate 51, N-type drain layer 53b and the N-type source layer 54b is formed so as to sandwich the gate electrode 52b , the N-channel field-effect transistor is constructed. ここで、(111)基板51上に形成されたNチャネル電界効果型トランジスタは、<110>方向に沿って(111)基板51の折り曲げ方向と平行にチャネルが配置されている。 Here, (111) N-channel field-effect transistor formed on the substrate 51 is disposed in parallel to the channel and the direction bent along the <110> direction (111) substrate 51.

これにより、<110>方向に沿って(111)基板51を凸状に折り曲げた場合においても、Nチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Pチャネル電界効果型トランジスタに圧縮応力をかけることができる。 Thus, when bending the <110> along the direction (111) substrate 51 in a convex shape even while enabling the application of tensile stress to N-channel field effect transistor, compressed as P-channel field effect transistor stress can be applied to. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の(111)基板51に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor and the same (111) substrate 51, at the same time the mobility of P-channel field effect transistor and an N-channel field effect transistor can be improved, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.

図6は、本発明の第6実施形態に係る半導体装置の概略構成を示す平面図である。 Figure 6 is a plan view showing a schematic configuration of a semiconductor device according to a sixth embodiment of the present invention.
図6において、半導体基板61は、引っ張り応力F6がかかるように凸状に折り曲げられている。 6, the semiconductor substrate 61, the tensile stress F6 are bent in a convex shape as such. なお、半導体基板61の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。 As the material of the semiconductor substrate 61, for example, it can be selected Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, from such GaN or ZnSe.

そして、半導体基板61上には、ゲート電極62aが配置されているとともに、半導体基板61には、ゲート電極62aを挟み込むようにP型ドレイン層63aおよびP型ソース層64aが形成され、Pチャネル電界効果型トランジスタが構成されている。 Then, on the semiconductor substrate 61, a gate electrode 62a is disposed on the semiconductor substrate 61, P-type drain layer 63a and the P-type source layer 64a is formed so as to sandwich the gate electrode 62a, P channel field effect transistor is formed. ここで、半導体基板61上に形成されたPチャネル電界効果型トランジスタは、半導体基板61の折り曲げ方向と直角にチャネルが配置されている。 Here, P-channel field effect transistor formed on a semiconductor substrate 61, the bending direction at right angles to the channel of the semiconductor substrate 61 is disposed. さらに、Pチャネル電界効果型トランジスタ上には、引っ張り応力F6´を印加するゲートキャップ膜65aが形成されている。 Further, on the P-channel field effect transistor, a gate cap layer 65a which applies a tensile stress F6' is formed.

また、半導体基板61上には、ゲート電極62bが配置されているとともに、半導体基板61には、ゲート電極62bを挟み込むようにN型ドレイン層63bおよびN型ソース層64bが形成され、Nチャネル電界効果型トランジスタが構成されている。 Further, on the semiconductor substrate 61, a gate electrode 62b is disposed on the semiconductor substrate 61, N-type drain layer 63b and the N-type source layer 64b is formed so as to sandwich the gate electrode 62b, N-channel field effect transistor is formed. ここで、半導体基板61上に形成されたPチャネル電界効果型トランジスタは、半導体基板61の折り曲げ方向と直角にチャネルが配置されている。 Here, P-channel field effect transistor formed on a semiconductor substrate 61, the bending direction at right angles to the channel of the semiconductor substrate 61 is disposed. さらに、Pチャネル電界効果型トランジスタ上には、引っ張り応力F6´´を印加するゲートキャップ膜65bが形成されている。 Further, on the P-channel field effect transistor, a gate cap layer 65b which applies a tensile stress F6'' is formed.

これにより、引っ張り応力がかかるように凸状に半導体基板61を折り曲げることにより、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタに2軸方向の引っ張り応力をかけることができる。 Thus, by bending the semiconductor substrate 61 in a convex shape so stressed tension, it is possible to apply 2 axial tensile stress in the P-channel field effect transistor and an N-channel field effect transistor. このため、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタとを同一の半導体基板61に形成した場合においても、Pチャネル電界効果型トランジスタとNチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたCMOS回路の動作を高速化することができる。 Therefore, in the case of forming a P-channel field effect transistor and an N-channel field effect transistor on the same semiconductor substrate 61, at the same time to improve the mobility of P-channel field effect transistor and an N-channel field effect transistor it is possible, it is possible to speed up the operation of the CMOS circuit formed on a semiconductor chip.
なお、上述した折り曲げられた半導体チップは、例えば、ウェラブルモジュールなどに利用することができ、電子タグや電子ペーパーやフレキシブルディスプレイなどに用いることができる。 Note that the semiconductor chip that is bent as described above, for example, can be used like a wearable module can be used for electronic tags, electronic paper and flexible displays. そして、ボトルや缶などに電子タグを貼り付けたり、腕時計のベルトに表示装置を形成したり、円柱状の表示体を実現したりすることができる。 Then, it is possible or achieved attach any electronic tags bottles and cans, or to form a display device on a belt of a wristwatch, a cylindrical display member.

図7は、本発明の一実施形態に係る引っ張り応力が印加されたトランジスタの概略構成を示す断面図である。 Figure 7 is a sectional view showing a schematic structure of a transistor tensile stress according to an embodiment of the present invention is applied.
図7において、半導体基板101上には、ゲート絶縁膜102を介してゲート電極103が形成され、ゲート電極103の側壁にはサイドウォール104が形成されている。 7, on the semiconductor substrate 101, a gate electrode 103 is formed via a gate insulating film 102, sidewalls 104 are formed on sidewalls of the gate electrode 103. そして、半導体基板101には、ゲート電極103の両側にそれぞれ配置されたLDD層を介してソース層105aおよびドレイン層105bがそれぞれ形成されている。 Then, the semiconductor substrate 101, the source layer 105a and the drain layer 105b through the LDD layers disposed on both sides of the gate electrode 103 are formed. そして、半導体基板101上には、ゲート電極103を覆うように配置されたゲートキャップ膜106が形成されている。 Then, on the semiconductor substrate 101, a gate cap layer 106 disposed so as to cover the gate electrode 103 is formed. なお、ゲートキャップ膜106としては、例えば、シリコン窒化膜を用いることができる。 As the gate cap layer 106, for example, it may be a silicon nitride film.
これにより、ゲート電極103下のチャネルに沿って引っ張り応力をかけることができ、半導体基板101を折り曲げた場合においても、半導体基板101の面方位および折り曲げ方向ならびにチャネルの方向を特定することで、トランジスタの移動度を向上させることができる。 Thus, it is possible to apply a tensile stress along the channel under the gate electrode 103, in the case of bending the semiconductor substrate 101, by identifying the direction of the plane orientation and the bending direction and the channel of the semiconductor substrate 101, transistor it is possible to improve the mobility.

図8は、本発明の一実施形態に係る圧縮応力が印加されたトランジスタの概略構成を示す断面図である。 Figure 8 is a sectional view showing a schematic structure of a transistor compressive stress is applied according to an embodiment of the present invention.
図8において、半導体基板111上には、ゲート絶縁膜112を介してゲート電極113が形成され、ゲート電極113の側壁にはサイドウォール114が形成されている。 8, on the semiconductor substrate 111, a gate electrode 113 is formed via a gate insulating film 112, sidewalls 114 are formed on sidewalls of the gate electrode 113. そして、半導体基板111には、ゲート電極113の両側にそれぞれ配置されたLDD層を介してソース層115aおよびドレイン層115bがそれぞれ埋め込まれている。 Then, the semiconductor substrate 111, the source layer 115a and the drain layer 115b through the LDD layers disposed on both sides of the gate electrode 113 is buried respectively. なお、ソース層115aおよびドレイン層115bは、半導体基板111とは異なる材質を用いることができ、例えば、半導体基板111がSiの場合、ソース層115aおよびドレイン層115bとして、SiGeを用いることができる。 The source layer 115a and the drain layer 115b may use a material different from the semiconductor substrate 111, for example, when the semiconductor substrate 111 is Si, the source layer 115a and the drain layer 115b, can be used SiGe.
これにより、ゲート電極113下のチャネルに沿って圧縮応力をかけることができ、半導体基板111を折り曲げた場合においても、半導体基板111の面方位および折り曲げ方向ならびにチャネルの方向を特定することで、トランジスタの移動度を向上させることができる。 Thus, it is possible to apply a compressive stress along the channel under the gate electrode 113, in the case of bending the semiconductor substrate 111 also, by specifying the direction of the plane orientation and the bending direction and the channel of the semiconductor substrate 111, transistor it is possible to improve the mobility.

図9は、本発明の一実施形態に係る圧縮応力が印加されたトランジスタの製造方法を示す断面図である。 Figure 9 is a cross-sectional view showing a manufacturing method of a transistor compressive stress is applied according to an embodiment of the present invention.
図9(a)において、LOCOS(Local Oxdation of Silicon)法またはSTI(Shallow Trench Isolation)法などの方法により、素子分離絶縁膜127を半導体基板121に形成する。 9 (a), the by a method such as LOCOS (Local Oxdation of Silicon) method or an STI (Shallow Trench Isolation) method, an element isolation insulating film 127 on the semiconductor substrate 121. そして、半導体基板121の表面の熱酸化を行うことにより、半導体基板121の表面にゲート絶縁膜122を形成する。 Then, by thermally oxidizing the surface of the semiconductor substrate 121, a gate insulating film 122 on the surface of the semiconductor substrate 121. そして、ゲート絶縁膜122を形成した後、CVDなどの方法により半導体基板121上に多結晶シリコン層を形成する。 Then, after forming a gate insulating film 122, a polycrystalline silicon layer on the semiconductor substrate 121 by a method such as CVD. そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体基板121上にゲート電極123を形成する。 Then, by patterning the polycrystalline silicon layer using photolithography and etching to form a gate electrode 123 on the semiconductor substrate 121.

次に、ゲート電極123をマスクとして、As、P、Bなどの不純物を半導体基板121内にイオン注入することにより、ゲート電極123の両側にそれぞれ配置された低濃度不純物導入層からなるLDD層を半導体基板121に形成する。 Next, the gate electrode 123 as a mask, As, P, by ion-implanting an impurity into the semiconductor substrate 121, such as B, LDD layer consisting of low concentration impurity doped layers disposed on both sides of the gate electrode 123 formed on the semiconductor substrate 121. そして、CVDなどの方法により、LDD層が形成された半導体基板121上に絶縁層を形成し、RIEなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極123の側壁にサイドウォール124を形成する。 Then, by a method such as CVD, to form an insulating layer on a semiconductor substrate 121 which LDD layer is formed, by etching back the insulating layer by anisotropic etching such as RIE, the side walls of the gate electrode 123 to form a side wall 124.

次に、図9(b)に示すように、ウェットエッチングなどの方法にてサイドウォール124の側方にそれぞれ配置された半導体基板121を除去することにより、ゲート電極123の側方に配置された凹部128a、128bを半導体基板121に形成する。 Next, as shown in FIG. 9 (b), by removing the semiconductor substrate 121 respectively disposed on the side of the side wall 124 by a method such as wet etching, disposed on sides of the gate electrode 123 forming recesses 128a, 128b, the semiconductor substrate 121.
次に、図9(c)に示すように、選択エピタキシャル成長を行うことにより、半導体基板121と材質の異なる半導体層を凹部128a、128b内に埋め込む。 Next, as shown in FIG. 9 (c), by performing selective epitaxial growth to fill the different semiconductor layers of the semiconductor substrate 121 and the material recess 128a, in 128b. そして、凹部128a、128b内に埋め込まれた半導体基板121と材質の異なる半導体層に、ゲート電極123およびサイドウォール124をマスクとして、As、P、Bなどの不純物を半導体基板121内にイオン注入することにより、ゲート電極123の側方に配置されたソース層129aおよびドレイン層129bを形成する。 The recesses 128a, the semiconductor layers having different semiconductor substrate 121 and the material embedded in 128b, the gate electrode 123 and the sidewalls 124 as masks, As, is ion-implanted P, and impurities such as B in the semiconductor substrate 121 it allows to form the source layer 129a and the drain layer 129b disposed on the side of the gate electrode 123. なお、例えば、半導体基板121がSiの場合、ソース層129aおよびドレイン層129bとしてSiGeを用いることができる。 Incidentally, for example, a semiconductor substrate 121 is the case of Si, it is possible to use a SiGe as the source layer 129a and the drain layer 129b.

本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図。 Perspective view showing a schematic configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第2実施形態に係る半導体装置の概略構成を示す斜視図。 Perspective view showing a schematic configuration of a semiconductor device according to a second embodiment of the present invention. 本発明の第3実施形態に係る半導体装置の概略構成を示す斜視図。 Perspective view showing a schematic configuration of a semiconductor device according to a third embodiment of the present invention. 本発明の第4実施形態に係る半導体装置の概略構成を示す斜視図。 Perspective view showing a schematic configuration of a semiconductor device according to a fourth embodiment of the present invention. 本発明の第5実施形態に係る半導体装置の概略構成を示す斜視図。 Perspective view showing a schematic configuration of a semiconductor device according to a fifth embodiment of the present invention. 本発明の第6実施形態に係る半導体装置の概略構成を示す斜視図。 Perspective view showing a schematic configuration of a semiconductor device according to a sixth embodiment of the present invention. 引っ張り応力が印加されたトランジスタの概略構成を示す断面図。 Sectional view showing a schematic structure of a transistor tensile stress is applied. 圧縮応力が印加されたトランジスタの概略構成を示す断面図。 Sectional view showing a schematic structure of a transistor compressive stress is applied. 圧縮応力が印加されたトランジスタの製造方法を示す断面図。 Cross-sectional view showing a manufacturing method of a transistor compressive stress is applied.

符号の説明 DESCRIPTION OF SYMBOLS

11、21、31、41、51、61 基板、12a、12b、22a、22b、32a、32b、42a、42b、52a、52b、62a、62b、103、113、123 ゲート電極、13a、13b、23a、23b、33a、33b、43a、43b、53a、53b、63a、63b、105b、115b、129b ドレイン層、14a、14b、24a、24b、34a、34b、44a、44b、54a、54b、64a、64b、105a、115a、129a ソース層、15、35、45、65a、65b、106 ゲートキャップ膜、101、111、121 半導体基板、102、112、122 ゲート絶縁膜、104、114、124 サイドウォール、125a、125b LDD層、126a、126b 高濃度不 11,21,31,41,51,61 substrate, 12a, 12b, 22a, 22b, 32a, 32b, 42a, 42b, 52a, 52b, 62a, 62b, 103,113,123 gate electrode, 13a, 13b, 23a , 23b, 33a, 33b, 43a, 43b, 53a, 53b, 63a, 63b, 105b, 115b, 129b drain layer, 14a, 14b, 24a, 24b, 34a, 34b, 44a, 44b, 54a, 54b, 64a, 64b , 105a, 115a, 129a source layer, 15,35,45,65a, 65b, 106 a gate cap layer, 101, 111 and 121 a semiconductor substrate, 102, 112, 122 a gate insulating film, 104, 114 and 124 sidewall, 125a , 125b LDD layer, 126a, 126b-enriched non 純物導入層、127 素子分離絶縁膜、128a、128b 凹部 Net objects introduced layer, 127 an element isolation insulating film, 128a, 128b recess

Claims (6)

  1. <110>方向に沿って凹状に折り曲げられた(100)基板と、 <110> (100) bent in a concave shape along the direction and the substrate,
    前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置されたPチャネル電界効果型トランジスタと、 The (100) and a P-channel field effect transistor in parallel channels are arranged with the bending direction of the (100) substrate along the <110> direction on a substrate,
    前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタと、 Wherein the (100) along said <110> direction on the substrate (100) N-channel field effect transistor in parallel to the channel and the direction folding of the substrate is placed,
    前記Nチャネル電界効果型トランジスタ上に形成され、前記(100)基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 Wherein N is formed in the channel field effect on transistor, the (100) wherein a and a gate cap layer to apply a large tensile stress than the compression stress due to bending of the substrate.
  2. <110>方向に沿って凸状に折り曲げられた(100)基板と、 <110> and (100) substrate bent in a convex shape along the direction,
    前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置され、前記(100)基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース/ドレイン層を持つPチャネル電界効果型トランジスタと、 The (100) parallel to the channel arrangement and the bending direction of the (100) substrate along the <110> direction on a substrate, the distortion source to apply a large compressive stress than a tensile stress due to bending of the (100) substrate and P-channel field effect transistor having a drain layer /,
    前記(100)基板上に<110>方向に沿って前記(100)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。 The (100) wherein a and a N-channel field effect transistor along said <110> direction (100) bending direction and the parallel channels of the substrate is placed on a substrate.
  3. <100>方向に沿って凹状に折り曲げられた(110)基板と、 <100> bent concavely along the direction (110) and the substrate,
    前記(110)基板上に<100>方向に沿って前記(110)基板の折り曲げ方向と平行にチャネルが配置されたPチャネル電界効果型トランジスタと、 Wherein the (110) along said <100> direction on the substrate (110) P-channel field effect transistor in parallel to the channel and the direction folding of the substrate is placed,
    前記(110)基板上に<110>方向に沿って前記(110)基板の折り曲げ方向と直角にチャネルが配置されたNチャネル電界効果型トランジスタと、 Wherein the (110) along said <110> direction on a substrate (110) N-channel field-effect transistor bending direction at right angles to the channel of the substrate is placed,
    前記Pチャネル電界効果型トランジスタ上に形成され、前記(110)基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 Wherein formed on the P-channel field effect on transistor, the (110) wherein a and a gate cap layer to apply a large tensile stress than the compression stress due to bending of the substrate.
  4. <110>方向に沿って凹状に折り曲げられた(111)基板と、 <110> and bent (111) substrate in a concave shape along the direction,
    前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置されたPチャネル電界効果型トランジスタと、 Wherein the (111) along said <110> direction on the substrate (111) P-channel field effect transistor in parallel to the channel and the direction folding of the substrate is placed,
    前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタと、 Wherein the (111) along said <110> direction on the substrate (111) N-channel field-effect transistor bending direction parallel to the channel of the substrate is placed,
    前記Nチャネル電界効果型トランジスタ上に形成され、前記(111)基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 Wherein N is formed in the channel field effect on transistor, the (111) wherein a and a gate cap layer to apply a large tensile stress than the compression stress due to bending of the substrate.
  5. <110>方向に沿って凸状に折り曲げられた(111)基板と、 <110> and (111) substrate bent in a convex shape along the direction,
    前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置され、前記(111)基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース/ドレイン層を持つPチャネル電界効果型トランジスタと、 The (111) is arranged parallel to the channel and the bending direction of the (111) substrate along the <110> direction on the substrate, the strain a source of applying the (111) greater compressive stress than a tensile stress due to bending of the substrate and P-channel field effect transistor having a drain layer /,
    前記(111)基板上に<110>方向に沿って前記(111)基板の折り曲げ方向と平行にチャネルが配置されたNチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。 The (111) and wherein a <110> along said direction (111) and a N-channel field effect transistor bending direction and that parallel to the channel of the substrate disposed on a substrate.
  6. 引っ張り応力がかかるように凸状に折り曲げられた半導体基板と、 A semiconductor substrate bent in a convex shape so as tensile stress is applied,
    前記半導体基板の折り曲げ方向と直角にチャネルが配置されたPチャネル電界効果型トランジスタと、 And P-channel field effect transistor bending direction at right angles to the channel of the semiconductor substrate is disposed,
    前記半導体基板の折り曲げ方向と直角にチャネルが配置されたNチャネル電界効果型トランジスタと、 And N-channel field effect transistor bending direction at right angles to the channel of the semiconductor substrate is disposed,
    前記Pチャネル電界効果型トランジスタおよび前記Nチャネル電界効果型トランジスタ上に形成され、前記Pチャネル電界効果型トランジスタおよび前記Nチャネル電界効果型トランジスタに引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 Wherein formed on the P-channel field-effect transistor and the N-channel field effect on transistor, and a gate cap layer for applying the P-channel field effect transistor and said N-channel field effect transistor tensile stress the semiconductor device according to.
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