JP2007073800A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To simultaneously improve mobility of a P-channel electric field effect transistor and mobility of an N-channel electric field effect transistor by bending a semiconductor chip. <P>SOLUTION: The P-channel electric field effect transistor in which a channel is arranged in parallel to the bending direction of a (100) substrate 11 is formed along a <110> direction, and the N-channel electric field effect transistor in which a channel is arranged in parallel to the bending direction of the (100) substrate 11 is formed along the <110> direction, on the (100) substrate 11 bent into a concave shape along the <110> direction. A gate cap film 15 for applying a tensile stress F1' larger than a compression stress by bending of the (100) substrate 11 is formed on the N-channel field effect transistor. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は半導体装置に関し、特に、折り曲げ可能な半導体チップにトランジスタを配置する方法に適用して好適なものである。   The present invention relates to a semiconductor device, and is particularly suitable for application to a method of arranging a transistor on a bendable semiconductor chip.

ユビキタス社会では、電子タグや電子ペーパーに代表されるようにウェアラブル電子機器が注目されている。なかでも、表示機能付電子タグやフレキシブルディスプレイなどは、貼り付け面が凹または凸に湾曲しても表示が可能であり、様々の用途が期待されている。
このようなフレキシブル電子機器に半導体チップを搭載する場合、曲げ応力が加わっても半導体チップが破壊されないことが要求される。このような半導体チップは、シリコンウェハ上に集積回路を形成し、シリコンウェハを研磨することで薄膜化してから、シリコンウェハをチップ状にダイシングし、フレキシブル基板上に実装される。このような半導体チップは、半導体チップに印加される応力によってはトランジスタの移動度が劣化することがある。 In the ubiquitous society, wearable electronic devices are attracting attention, as represented by electronic tags and electronic paper. In particular, an electronic tag with a display function, a flexible display, and the like can be displayed even if the pasting surface is concave or convex, and various uses are expected.
When a semiconductor chip is mounted on such a flexible electronic device, it is required that the semiconductor chip is not broken even when bending stress is applied. In such a semiconductor chip, an integrated circuit is formed on a silicon wafer, the silicon wafer is polished to be thinned, and then the silicon wafer is diced into chips and mounted on a flexible substrate. In such a semiconductor chip, the mobility of the transistor may be deteriorated depending on the stress applied to the semiconductor chip.

また、例えば、特許文献１には、薄膜化された半導体チップを折り曲げることにより、トランジスタの移動度を向上させる方法が開示されている。
特開２００３−２３４４５５号公報 For example, Patent Document 1 discloses a method for improving the mobility of a transistor by bending a thinned semiconductor chip.
JP 2003-234455 A

しかしながら、特許文献１に開示された方法では、半導体チップを単に折り曲げるだけでは、トランジスタの移動度が却って劣化し、トランジスタの移動度が必ずしも向上するとは限らないという問題があった。また、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタでは移動度が向上する条件が異なるため、同一の半導体チップに搭載されたＰチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができないという問題があった。
そこで、本発明の目的は、半導体チップを折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることが可能な半導体装置を提供することである。 However, the method disclosed in Patent Document 1 has a problem in that simply folding a semiconductor chip deteriorates the mobility of the transistor and does not necessarily improve the mobility of the transistor. Further, since the conditions for improving the mobility are different between the P-channel field effect transistor and the N-channel field effect transistor, the mobility of the P-channel field effect transistor and the N-channel field effect transistor mounted on the same semiconductor chip is different. There was a problem that it was not possible to improve at the same time.
Accordingly, an object of the present invention is to provide a semiconductor device capable of simultaneously improving the mobility of a P-channel field effect transistor and an N-channel field effect transistor by bending a semiconductor chip.

上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凹状に折り曲げられた（１００）基板と、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１００）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。   In order to solve the above-described problem, according to a semiconductor device of one embodiment of the present invention, a (100) substrate bent in a concave shape along the <110> direction, and a <110> substrate on the (100) substrate. A P-channel field effect transistor in which a channel is disposed in parallel with the direction of bending of the (100) substrate, and a direction of bending of the (100) substrate along the <110> direction on the (100) substrate. An N-channel field effect transistor having a channel disposed in parallel with the gate channel film, and a gate cap film formed on the N-channel field effect transistor to apply a tensile stress larger than a compressive stress caused by bending the (100) substrate, It is characterized by providing.

なお、ここで例えば、（１００）基板を＜１１０＞方向に沿って折り曲げるとは、（１００）結晶面上で存在可能な、等価な＜１００＞方向のうち、いずれかの方向に曲げることをいう。この場合、そのような等価な方向には、［０１１］（または[０−１−１]）と、[０１−１]（または[０−１１]）の二つがあるが、いずれの方向に曲げてもよい。以下に出てくるこれ以外の、基板と曲げ方向の関係も同様とする。   Here, for example, bending the (100) substrate along the <110> direction means bending in any direction among the equivalent <100> directions that can exist on the (100) crystal plane. Say. In this case, there are two such equivalent directions, [011] (or [0-1-1]) and [01-1] (or [0-11]). It may be bent. The same applies to the relationship between the substrate and the bending direction, which will be described below.

これにより、＜１１０＞方向に沿って（１００）基板を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (100) substrate is bent into a concave shape along the <110> direction, it is possible to apply a compressive stress to the P-channel field effect transistor, while applying a tensile stress to the N-channel field effect transistor. You can hang it. Therefore, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (100) substrate, the mobility of the P-channel field effect transistor and the N-channel field effect transistor is improved at the same time. The operation of the CMOS circuit formed on the semiconductor chip can be speeded up.

また、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凸状に折り曲げられた（１００）基板と、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置され、前記（１００）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする。   According to the semiconductor device of one embodiment of the present invention, the (100) substrate bent in a convex shape along the <110> direction, and the (100) direction along the <110> direction on the (100) substrate. 100) a P-channel field effect transistor having a strained source / drain layer in which a channel is arranged in parallel with the bending direction of the substrate and applying a compressive stress larger than the tensile stress caused by the bending of the (100) substrate; And an N-channel field effect transistor having a channel disposed on the substrate along the <110> direction in parallel with the bending direction of the (100) substrate.

これにより、＜１１０＞方向に沿って（１００）基板を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   Thereby, even when the (100) substrate is bent in a convex shape along the <110> direction, it is possible to apply a tensile stress to the N-channel field effect transistor, while compressing the P-channel field effect transistor. Can be applied. Therefore, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (100) substrate, the mobility of the P-channel field effect transistor and the N-channel field effect transistor is improved at the same time. The operation of the CMOS circuit formed on the semiconductor chip can be speeded up.

また、本発明の一態様に係る半導体装置によれば、＜１００＞方向に沿って凹状に折り曲げられた（１１０）基板と、前記（１１０）基板上に＜１００＞方向に沿って前記（１１０）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記（１１０）基板上に＜１１０＞方向に沿って前記（１１０）基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｐチャネル電界効果型トランジスタ上に形成され、前記（１１０）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。   According to the semiconductor device of one embodiment of the present invention, the (110) substrate bent into a concave shape along the <100> direction and the (110) direction along the <100> direction on the (110) substrate. ) A P-channel field effect transistor in which a channel is arranged in parallel with the bending direction of the substrate; and a channel is arranged on the (110) substrate along the <110> direction at a right angle to the bending direction of the (110) substrate. An N-channel field effect transistor, and a gate cap film formed on the P-channel field effect transistor and applying a tensile stress larger than a compressive stress caused by bending the (110) substrate. .

これにより、＜１００＞方向に沿って（１１０）基板を凹状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１０）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (110) substrate is bent into a concave shape along the <100> direction, a compressive stress can be applied to the N-channel field effect transistor, and a tensile stress is applied to the P-channel field effect transistor. You can hang it. For this reason, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (110) substrate, the mobility of the P-channel field effect transistor and the N-channel field effect transistor is simultaneously improved. The operation of the CMOS circuit formed on the semiconductor chip can be speeded up.

また、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凹状に折り曲げられた（１１１）基板と、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１１１）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。   In addition, according to the semiconductor device of one embodiment of the present invention, the (111) substrate bent in a concave shape along the <110> direction and the (111) along the <110> direction on the (111) substrate. ) A P-channel field effect transistor in which a channel is arranged in parallel with the bending direction of the substrate, and a channel is arranged on the (111) substrate along the <110> direction in parallel with the bending direction of the (111) substrate. An N-channel field effect transistor, and a gate cap film formed on the N-channel field effect transistor and applying a tensile stress larger than a compressive stress caused by bending the (111) substrate. .

これにより、＜１１０＞方向に沿って（１１１）基板を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (111) substrate is bent into a concave shape along the <110> direction, a compressive stress can be applied to the P-channel field effect transistor, and a tensile stress is applied to the N-channel field effect transistor. You can hang it. Therefore, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (111) substrate, the mobility of the P-channel field effect transistor and the N-channel field effect transistor is improved at the same time. The operation of the CMOS circuit formed on the semiconductor chip can be speeded up.

また、本発明の一態様に係る半導体装置によれば、＜１１０＞方向に沿って凸状に折り曲げられた（１１１）基板と、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置され、前記（１１１）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする。   In addition, according to the semiconductor device of one embodiment of the present invention, the (111) substrate bent in a convex shape along the <110> direction, and the (111) substrate along the <110> direction on the (111) substrate. 111) a P-channel field-effect transistor having a strained source / drain layer in which a channel is disposed in parallel with a bending direction of the substrate and a compressive stress larger than a tensile stress caused by the bending of the (111) substrate is applied; And an N-channel field effect transistor having a channel disposed on the substrate along the <110> direction in parallel with the bending direction of the (111) substrate.

これにより、＜１１０＞方向に沿って（１１１）基板を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (111) substrate is bent into a convex shape along the <110> direction, it is possible to apply a tensile stress to the N-channel field effect transistor and to compress the P-channel field effect transistor. Can be applied. Therefore, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (111) substrate, the mobility of the P-channel field effect transistor and the N-channel field effect transistor is improved at the same time. The operation of the CMOS circuit formed on the semiconductor chip can be speeded up.

また、本発明の一態様に係る半導体装置によれば、引っ張り応力がかかるように凸状に折り曲げられた半導体基板と、前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＰチャネル電界効果型トランジスタと、前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタ上に形成され、前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタに引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする。   In addition, according to the semiconductor device of one embodiment of the present invention, the semiconductor substrate bent in a convex shape so as to be subjected to tensile stress, and the P-channel field effect type in which the channel is disposed perpendicular to the bending direction of the semiconductor substrate. A transistor, an N-channel field effect transistor having a channel disposed at right angles to a bending direction of the semiconductor substrate, the P-channel field effect transistor and the N-channel field effect transistor; And a gate cap film for applying a tensile stress to the N-channel field effect transistor.

これにより、引っ張り応力がかかるように凸状に半導体基板を折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタに２軸方向の引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の半導体基板に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, the semiconductor substrate is bent in a convex shape so that a tensile stress is applied, whereby a tensile stress in a biaxial direction can be applied to the P-channel field effect transistor and the N-channel field effect transistor. Therefore, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same semiconductor substrate, the mobility of the P-channel field effect transistor and the N-channel field effect transistor can be improved at the same time. The speed of the operation of the CMOS circuit formed on the semiconductor chip can be increased.

以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図である。
図１において、（１００）基板１１は、＜１１０＞方向に沿って凹状に折り曲げられている。ここで、（１００）基板１１を＜１１０＞方向に沿って凹状に折り曲げることにより、＜１１０＞方向に沿って圧縮応力Ｆ１を（１００）基板１１にかけることができる。なお、（１００）基板１１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。 Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a plan view showing a schematic configuration of the semiconductor device according to the first embodiment of the present invention.
In FIG. 1, a (100) substrate 11 is bent into a concave shape along the <110> direction. Here, by bending the (100) substrate 11 in a concave shape along the <110> direction, a compressive stress F1 can be applied to the (100) substrate 11 along the <110> direction. The material of the (100) substrate 11 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN or ZnSe.

そして、（１００）基板１１上には、ゲート電極１２ａが配置されているとともに、（１００）基板１１には、ゲート電極１２ａを挟み込むようにＰ型ドレイン層１３ａおよびＰ型ソース層１４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板１１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されている。   A gate electrode 12a is disposed on the (100) substrate 11, and a P-type drain layer 13a and a P-type source layer 14a are formed on the (100) substrate 11 so as to sandwich the gate electrode 12a. A P-channel field effect transistor is configured. Here, in the P-channel field effect transistor formed on the (100) substrate 11, the channel is arranged in parallel with the bending direction of the (100) substrate 11 along the <110> direction.

また、（１００）基板１１上には、ゲート電極１２ｂが配置されているとともに、（１００）基板１１には、ゲート電極１２ｂを挟み込むようにＮ型ドレイン層１３ｂおよびＮ型ソース層１４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板１１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されている。さらに、Ｎチャネル電界効果型トランジスタ上には、（１００）基板１１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成されている。なお、ゲートキャップ膜１５としては、例えば、シリコン窒化膜を用いることができる。   A gate electrode 12b is disposed on the (100) substrate 11, and an N-type drain layer 13b and an N-type source layer 14b are formed on the (100) substrate 11 so as to sandwich the gate electrode 12b. An N-channel field effect transistor is configured. Here, in the N-channel field effect transistor formed on the (100) substrate 11, the channel is arranged in parallel with the bending direction of the (100) substrate 11 along the <110> direction. Further, a gate cap film 15 for applying a tensile stress F1 ′ larger than the compressive stress due to the bending of the (100) substrate 11 is formed on the N-channel field effect transistor. As the gate cap film 15, for example, a silicon nitride film can be used.

これにより、＜１１０＞方向に沿って（１００）基板１１を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板１１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (100) substrate 11 is bent into a concave shape along the <110> direction, it is possible to apply a compressive stress to the P-channel field-effect transistor and to apply a tensile stress to the N-channel field-effect transistor. Can be applied. For this reason, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (100) substrate 11, the mobility of the P-channel field effect transistor and the N-channel field effect transistor can be adjusted simultaneously. The speed of the operation of the CMOS circuit formed on the semiconductor chip can be increased.

図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図である。
図２において、（１００）基板２１は、＜１１０＞方向に沿って凸状に折り曲げられている。ここで、（１００）基板２１を＜１１０＞方向に沿って凸状に折り曲げることにより、＜１１０＞方向に沿って引っ張り応力Ｆ２を（１００）基板２１にかけることができる。なお、（１００）基板２１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。 FIG. 2 is a plan view showing a schematic configuration of a semiconductor device according to the second embodiment of the present invention.
In FIG. 2, the (100) substrate 21 is bent in a convex shape along the <110> direction. Here, by bending the (100) substrate 21 in a convex shape along the <110> direction, a tensile stress F2 can be applied to the (100) substrate 21 along the <110> direction. The material of the (100) substrate 21 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, or ZnSe.

そして、（１００）基板２１上には、ゲート電極２２ａが配置されているとともに、（１００）基板２１には、ゲート電極２２ａを挟み込むようにＰ型ドレイン層２３ａおよびＰ型ソース層２４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板２１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板２１の折り曲げ方向と平行にチャネルが配置されている。また、Ｐ型ドレイン層２３ａおよびＰ型ソース層２４ａは、（１００）基板２１の折り曲げによる引っ張り応力よりも大きな圧縮応力Ｆ２´を印加する歪みドレイン層および歪みソース層からそれぞれ構成することができる。   A gate electrode 22a is disposed on the (100) substrate 21, and a P-type drain layer 23a and a P-type source layer 24a are formed on the (100) substrate 21 so as to sandwich the gate electrode 22a. A P-channel field effect transistor is configured. Here, in the P-channel field effect transistor formed on the (100) substrate 21, the channel is arranged in parallel with the bending direction of the (100) substrate 21 along the <110> direction. Further, the P-type drain layer 23a and the P-type source layer 24a can each be composed of a strained drain layer and a strained source layer to which a compressive stress F2 ′ larger than the tensile stress caused by bending the (100) substrate 21 is applied.

また、（１００）基板２１上には、ゲート電極２２ｂが配置されているとともに、（１００）基板２１には、ゲート電極２２ｂを挟み込むようにＮ型ドレイン層２３ｂおよびＮ型ソース層２４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１００）基板２１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１００）基板２１の折り曲げ方向と平行にチャネルが配置されている。   A gate electrode 22b is disposed on the (100) substrate 21, and an N-type drain layer 23b and an N-type source layer 24b are formed on the (100) substrate 21 so as to sandwich the gate electrode 22b. An N-channel field effect transistor is configured. Here, in the N-channel field effect transistor formed on the (100) substrate 21, the channel is arranged in parallel with the bending direction of the (100) substrate 21 along the <110> direction.

これにより、＜１１０＞方向に沿って（１００）基板２１を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１００）基板２１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (100) substrate 21 is bent in a convex shape along the <110> direction, it is possible to apply a tensile stress to the N-channel field effect transistor and compress the P-channel field effect transistor. Stress can be applied. For this reason, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (100) substrate 21, the mobility of the P-channel field effect transistor and the N-channel field effect transistor can be adjusted simultaneously. The speed of the operation of the CMOS circuit formed on the semiconductor chip can be increased.

図３は、本発明の第３実施形態に係る半導体装置の概略構成を示す平面図である。
図３において、（１１０）基板３１は、＜１００＞方向に沿って凹状に折り曲げられている。ここで、（１１０）基板３１を＜１００＞方向に沿って凹状に折り曲げることにより、＜１００＞方向に沿って圧縮応力Ｆ３を（１１０）基板３１にかけることができる。なお、（１１０）基板３１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。 FIG. 3 is a plan view showing a schematic configuration of a semiconductor device according to the third embodiment of the present invention.
In FIG. 3, the (110) substrate 31 is bent into a concave shape along the <100> direction. Here, by bending the (110) substrate 31 in a concave shape along the <100> direction, a compressive stress F3 can be applied to the (110) substrate 31 along the <100> direction. The material of the (110) substrate 31 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, ZnSe, or the like.

そして、（１１０）基板３１上には、ゲート電極３２ａが配置されているとともに、（１１０）基板３１には、ゲート電極３２ａを挟み込むようにＰ型ドレイン層３３ａおよびＰ型ソース層３４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１１０）基板３１上に形成されたＰチャネル電界効果型トランジスタは、＜１００＞方向に沿って（１１０）基板３１の折り曲げ方向と平行にチャネルが配置されている。さらに、Ｎチャネル電界効果型トランジスタ上には、（１１０）基板３１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ３´を印加するゲートキャップ膜３５が形成されている。   A gate electrode 32a is disposed on the (110) substrate 31, and a P-type drain layer 33a and a P-type source layer 34a are formed on the (110) substrate 31 so as to sandwich the gate electrode 32a. A P-channel field effect transistor is configured. Here, in the P-channel field effect transistor formed on the (110) substrate 31, the channel is arranged in parallel with the bending direction of the (110) substrate 31 along the <100> direction. Further, a gate cap film 35 for applying a tensile stress F3 ′ larger than the compressive stress due to the bending of the (110) substrate 31 is formed on the N-channel field effect transistor.

また、（１１０）基板３１上には、ゲート電極３２ｂが配置されているとともに、（１１０）基板３１には、ゲート電極３２ｂを挟み込むようにＮ型ドレイン層３３ｂおよびＮ型ソース層３４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１１０）基板３１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１０）基板３１の折り曲げ方向と直角にチャネルが配置されている。   A gate electrode 32b is disposed on the (110) substrate 31, and an N-type drain layer 33b and an N-type source layer 34b are formed on the (110) substrate 31 so as to sandwich the gate electrode 32b. An N-channel field effect transistor is configured. Here, in the N-channel field effect transistor formed on the (110) substrate 31, the channel is disposed at right angles to the bending direction of the (110) substrate 31 along the <110> direction.

これにより、＜１００＞方向に沿って（１１０）基板３１を凹状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１０）基板３１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (110) substrate 31 is bent into a concave shape along the <100> direction, it is possible to apply compressive stress to the N-channel field effect transistor, and tensile stress to the P-channel field effect transistor. Can be applied. For this reason, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (110) substrate 31, the mobility of the P-channel field effect transistor and the N-channel field effect transistor can be increased simultaneously. The speed of the operation of the CMOS circuit formed on the semiconductor chip can be increased.

図４は、本発明の第４実施形態に係る半導体装置の概略構成を示す平面図である。
図４において、（１１１）基板４１は、＜１１０＞方向に沿って凹状に折り曲げられている。ここで、（１１１）基板４１を＜１１０＞方向に沿って凹状に折り曲げることにより、＜１１０＞方向に沿って圧縮応力Ｆ４を（１１１）基板４１にかけることができる。なお、（１１１）基板４１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。 FIG. 4 is a plan view showing a schematic configuration of a semiconductor device according to the fourth embodiment of the present invention.
In FIG. 4, the (111) substrate 41 is bent into a concave shape along the <110> direction. Here, by bending the (111) substrate 41 in a concave shape along the <110> direction, a compressive stress F4 can be applied to the (111) substrate 41 along the <110> direction. The material of the (111) substrate 41 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, or ZnSe.

そして、（１１１）基板４１上には、ゲート電極４２ａが配置されているとともに、（１１１）基板４１には、ゲート電極４２ａを挟み込むようにＰ型ドレイン層４３ａおよびＰ型ソース層４４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板４１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板４１の折り曲げ方向と平行にチャネルが配置されている。   A gate electrode 42a is disposed on the (111) substrate 41, and a P-type drain layer 43a and a P-type source layer 44a are formed on the (111) substrate 41 so as to sandwich the gate electrode 42a. A P-channel field effect transistor is configured. Here, in the P-channel field effect transistor formed on the (111) substrate 41, the channel is arranged in parallel with the bending direction of the (111) substrate 41 along the <110> direction.

また、（１１１）基板４１上には、ゲート電極４２ｂが配置されているとともに、（１１１）基板４１には、ゲート電極４２ｂを挟み込むようにＮ型ドレイン層４３ｂおよびＮ型ソース層４４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板４１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板４１の折り曲げ方向と平行にチャネルが配置されている。さらに、Ｎチャネル電界効果型トランジスタ上には、（１１１）基板４１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ４´を印加するゲートキャップ膜４５が形成されている。   A gate electrode 42b is disposed on the (111) substrate 41, and an N-type drain layer 43b and an N-type source layer 44b are formed on the (111) substrate 41 so as to sandwich the gate electrode 42b. An N-channel field effect transistor is configured. Here, in the N-channel field effect transistor formed on the (111) substrate 41, the channel is arranged in parallel with the bending direction of the (111) substrate 41 along the <110> direction. Further, a gate cap film 45 for applying a tensile stress F4 ′ larger than the compressive stress due to the bending of the (111) substrate 41 is formed on the N-channel field effect transistor.

これにより、＜１１０＞方向に沿って（１１１）基板４１を凹状に折り曲げた場合においても、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることを可能としつつ、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板４１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (111) substrate 41 is bent in a concave shape along the <110> direction, it is possible to apply a compressive stress to the P-channel field effect transistor, and a tensile stress to the N-channel field effect transistor. Can be applied. For this reason, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (111) substrate 41, the mobility of the P-channel field effect transistor and the N-channel field effect transistor can be increased simultaneously. The speed of the operation of the CMOS circuit formed on the semiconductor chip can be increased.

図５は、本発明の第５実施形態に係る半導体装置の概略構成を示す平面図である。
図５において、（１１１）基板５１は、＜１１０＞方向に沿って凸状に折り曲げられている。ここで、（１１１）基板５１を＜１１０＞方向に沿って凸状に折り曲げることにより、＜１１０＞方向に沿って引っ張り応力Ｆ５を（１１１）基板５１にかけることができる。なお、（１１１）基板５１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。 FIG. 5 is a plan view showing a schematic configuration of a semiconductor device according to the fifth embodiment of the present invention.
In FIG. 5, the (111) substrate 51 is bent into a convex shape along the <110> direction. Here, by bending the (111) substrate 51 in a convex shape along the <110> direction, a tensile stress F5 can be applied to the (111) substrate 51 along the <110> direction. The material of the (111) substrate 51 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN or ZnSe.

そして、（１１１）基板５１上には、ゲート電極５２ａが配置されているとともに、（１１１）基板５１には、ゲート電極５２ａを挟み込むようにＰ型ドレイン層５３ａおよびＰ型ソース層５４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板５１上に形成されたＰチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板５１の折り曲げ方向と平行にチャネルが配置されている。また、Ｐ型ドレイン層５３ａおよびＰ型ソース層５４ａは、（１１１）基板５１の折り曲げによる引っ張り応力よりも大きな圧縮応力Ｆ５´を印加する歪みドレイン層および歪みソース層からそれぞれ構成することができる。   A gate electrode 52a is disposed on the (111) substrate 51, and a P-type drain layer 53a and a P-type source layer 54a are formed on the (111) substrate 51 so as to sandwich the gate electrode 52a. A P-channel field effect transistor is configured. Here, in the P-channel field effect transistor formed on the (111) substrate 51, the channel is arranged in parallel with the bending direction of the (111) substrate 51 along the <110> direction. The P-type drain layer 53a and the P-type source layer 54a can be composed of a strained drain layer and a strained source layer that apply a compressive stress F5 ′ larger than the tensile stress caused by bending the (111) substrate 51, respectively.

また、（１１１）基板５１上には、ゲート電極５２ｂが配置されているとともに、（１１１）基板５１には、ゲート電極５２ｂを挟み込むようにＮ型ドレイン層５３ｂおよびＮ型ソース層５４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、（１１１）基板５１上に形成されたＮチャネル電界効果型トランジスタは、＜１１０＞方向に沿って（１１１）基板５１の折り曲げ方向と平行にチャネルが配置されている。   A gate electrode 52b is disposed on the (111) substrate 51, and an N-type drain layer 53b and an N-type source layer 54b are formed on the (111) substrate 51 so as to sandwich the gate electrode 52b. An N-channel field effect transistor is configured. Here, in the N-channel field effect transistor formed on the (111) substrate 51, the channel is arranged in parallel with the bending direction of the (111) substrate 51 along the <110> direction.

これにより、＜１１０＞方向に沿って（１１１）基板５１を凸状に折り曲げた場合においても、Ｎチャネル電界効果型トランジスタに引っ張り応力をかけることを可能としつつ、Ｐチャネル電界効果型トランジスタに圧縮応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の（１１１）基板５１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。   As a result, even when the (111) substrate 51 is bent in a convex shape along the <110> direction, it is possible to apply a tensile stress to the N-channel field effect transistor and compress the P-channel field effect transistor. Stress can be applied. Therefore, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same (111) substrate 51, the mobility of the P-channel field effect transistor and the N-channel field effect transistor can be increased simultaneously. The speed of the operation of the CMOS circuit formed on the semiconductor chip can be increased.

図６は、本発明の第６実施形態に係る半導体装置の概略構成を示す平面図である。
図６において、半導体基板６１は、引っ張り応力Ｆ６がかかるように凸状に折り曲げられている。なお、半導体基板６１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。 FIG. 6 is a plan view showing a schematic configuration of a semiconductor device according to the sixth embodiment of the present invention.
In FIG. 6, the semiconductor substrate 61 is bent into a convex shape so that a tensile stress F <b> 6 is applied. The material of the semiconductor substrate 61 can be selected from, for example, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, or ZnSe.

そして、半導体基板６１上には、ゲート電極６２ａが配置されているとともに、半導体基板６１には、ゲート電極６２ａを挟み込むようにＰ型ドレイン層６３ａおよびＰ型ソース層６４ａが形成され、Ｐチャネル電界効果型トランジスタが構成されている。ここで、半導体基板６１上に形成されたＰチャネル電界効果型トランジスタは、半導体基板６１の折り曲げ方向と直角にチャネルが配置されている。さらに、Ｐチャネル電界効果型トランジスタ上には、引っ張り応力Ｆ６´を印加するゲートキャップ膜６５ａが形成されている。   A gate electrode 62a is disposed on the semiconductor substrate 61. A P-type drain layer 63a and a P-type source layer 64a are formed on the semiconductor substrate 61 so as to sandwich the gate electrode 62a. An effect transistor is configured. Here, in the P-channel field effect transistor formed on the semiconductor substrate 61, the channel is disposed at right angles to the bending direction of the semiconductor substrate 61. Further, a gate cap film 65a for applying a tensile stress F6 ′ is formed on the P-channel field effect transistor.

また、半導体基板６１上には、ゲート電極６２ｂが配置されているとともに、半導体基板６１には、ゲート電極６２ｂを挟み込むようにＮ型ドレイン層６３ｂおよびＮ型ソース層６４ｂが形成され、Ｎチャネル電界効果型トランジスタが構成されている。ここで、半導体基板６１上に形成されたＰチャネル電界効果型トランジスタは、半導体基板６１の折り曲げ方向と直角にチャネルが配置されている。さらに、Ｐチャネル電界効果型トランジスタ上には、引っ張り応力Ｆ６´´を印加するゲートキャップ膜６５ｂが形成されている。   A gate electrode 62b is disposed on the semiconductor substrate 61, and an N-type drain layer 63b and an N-type source layer 64b are formed on the semiconductor substrate 61 so as to sandwich the gate electrode 62b. An effect transistor is configured. Here, in the P-channel field effect transistor formed on the semiconductor substrate 61, the channel is disposed at right angles to the bending direction of the semiconductor substrate 61. Further, a gate cap film 65b for applying a tensile stress F6 ″ is formed on the P-channel field effect transistor.

これにより、引っ張り応力がかかるように凸状に半導体基板６１を折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタに２軸方向の引っ張り応力をかけることができる。このため、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタとを同一の半導体基板６１に形成した場合においても、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させることができ、半導体チップに形成されたＣＭＯＳ回路の動作を高速化することができる。
なお、上述した折り曲げられた半導体チップは、例えば、ウェラブルモジュールなどに利用することができ、電子タグや電子ペーパーやフレキシブルディスプレイなどに用いることができる。そして、ボトルや缶などに電子タグを貼り付けたり、腕時計のベルトに表示装置を形成したり、円柱状の表示体を実現したりすることができる。 As a result, the semiconductor substrate 61 is bent in a convex shape so that a tensile stress is applied, whereby a tensile stress in a biaxial direction can be applied to the P-channel field effect transistor and the N-channel field effect transistor. Therefore, even when the P-channel field effect transistor and the N-channel field effect transistor are formed on the same semiconductor substrate 61, the mobility of the P-channel field effect transistor and the N-channel field effect transistor is improved at the same time. Therefore, the operation of the CMOS circuit formed on the semiconductor chip can be speeded up.
Note that the bent semiconductor chip described above can be used in, for example, a wearable module, and can be used in an electronic tag, electronic paper, a flexible display, and the like. Then, an electronic tag can be attached to a bottle or can, a display device can be formed on a wristwatch belt, or a columnar display body can be realized.

図７は、本発明の一実施形態に係る引っ張り応力が印加されたトランジスタの概略構成を示す断面図である。
図７において、半導体基板１０１上には、ゲート絶縁膜１０２を介してゲート電極１０３が形成され、ゲート電極１０３の側壁にはサイドウォール１０４が形成されている。そして、半導体基板１０１には、ゲート電極１０３の両側にそれぞれ配置されたＬＤＤ層を介してソース層１０５ａおよびドレイン層１０５ｂがそれぞれ形成されている。そして、半導体基板１０１上には、ゲート電極１０３を覆うように配置されたゲートキャップ膜１０６が形成されている。なお、ゲートキャップ膜１０６としては、例えば、シリコン窒化膜を用いることができる。
これにより、ゲート電極１０３下のチャネルに沿って引っ張り応力をかけることができ、半導体基板１０１を折り曲げた場合においても、半導体基板１０１の面方位および折り曲げ方向ならびにチャネルの方向を特定することで、トランジスタの移動度を向上させることができる。 FIG. 7 is a cross-sectional view showing a schematic configuration of a transistor to which a tensile stress is applied according to an embodiment of the present invention.
In FIG. 7, a gate electrode 103 is formed on a semiconductor substrate 101 through a gate insulating film 102, and a sidewall 104 is formed on the side wall of the gate electrode 103. A source layer 105 a and a drain layer 105 b are formed on the semiconductor substrate 101 via LDD layers disposed on both sides of the gate electrode 103, respectively. A gate cap film 106 is formed on the semiconductor substrate 101 so as to cover the gate electrode 103. As the gate cap film 106, for example, a silicon nitride film can be used.
Thus, tensile stress can be applied along the channel below the gate electrode 103, and even when the semiconductor substrate 101 is bent, the surface orientation and the bending direction of the semiconductor substrate 101 and the channel direction can be specified. The mobility of can be improved.

図８は、本発明の一実施形態に係る圧縮応力が印加されたトランジスタの概略構成を示す断面図である。
図８において、半導体基板１１１上には、ゲート絶縁膜１１２を介してゲート電極１１３が形成され、ゲート電極１１３の側壁にはサイドウォール１１４が形成されている。そして、半導体基板１１１には、ゲート電極１１３の両側にそれぞれ配置されたＬＤＤ層を介してソース層１１５ａおよびドレイン層１１５ｂがそれぞれ埋め込まれている。なお、ソース層１１５ａおよびドレイン層１１５ｂは、半導体基板１１１とは異なる材質を用いることができ、例えば、半導体基板１１１がＳｉの場合、ソース層１１５ａおよびドレイン層１１５ｂとして、ＳｉＧｅを用いることができる。
これにより、ゲート電極１１３下のチャネルに沿って圧縮応力をかけることができ、半導体基板１１１を折り曲げた場合においても、半導体基板１１１の面方位および折り曲げ方向ならびにチャネルの方向を特定することで、トランジスタの移動度を向上させることができる。 FIG. 8 is a cross-sectional view illustrating a schematic configuration of a transistor to which a compressive stress is applied according to an embodiment of the present invention.
In FIG. 8, a gate electrode 113 is formed on a semiconductor substrate 111 through a gate insulating film 112, and a side wall 114 is formed on the side wall of the gate electrode 113. In the semiconductor substrate 111, a source layer 115a and a drain layer 115b are embedded via LDD layers disposed on both sides of the gate electrode 113, respectively. Note that the source layer 115a and the drain layer 115b can be made of a material different from that of the semiconductor substrate 111. For example, when the semiconductor substrate 111 is Si, SiGe can be used as the source layer 115a and the drain layer 115b.
Thereby, compressive stress can be applied along the channel under the gate electrode 113, and even when the semiconductor substrate 111 is bent, the surface orientation and the bending direction of the semiconductor substrate 111 and the direction of the channel can be specified. The mobility of can be improved.

図９は、本発明の一実施形態に係る圧縮応力が印加されたトランジスタの製造方法を示す断面図である。
図９（ａ）において、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などの方法により、素子分離絶縁膜１２７を半導体基板１２１に形成する。そして、半導体基板１２１の表面の熱酸化を行うことにより、半導体基板１２１の表面にゲート絶縁膜１２２を形成する。そして、ゲート絶縁膜１２２を形成した後、ＣＶＤなどの方法により半導体基板１２１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体基板１２１上にゲート電極１２３を形成する。 FIG. 9 is a cross-sectional view illustrating a method of manufacturing a transistor to which a compressive stress is applied according to an embodiment of the present invention.
9A, an element isolation insulating film 127 is formed on the semiconductor substrate 121 by a method such as a LOCOS (Local Oxidation of Silicon) method or an STI (Shallow Trench Isolation) method. Then, the gate insulating film 122 is formed on the surface of the semiconductor substrate 121 by performing thermal oxidation on the surface of the semiconductor substrate 121. Then, after forming the gate insulating film 122, a polycrystalline silicon layer is formed on the semiconductor substrate 121 by a method such as CVD. Then, the gate electrode 123 is formed on the semiconductor substrate 121 by patterning the polycrystalline silicon layer using a photolithography technique and an etching technique.

次に、ゲート電極１２３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１２１内にイオン注入することにより、ゲート電極１２３の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体基板１２１に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体基板１２１上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１２３の側壁にサイドウォール１２４を形成する。   Next, by using the gate electrode 123 as a mask, impurities such as As, P, and B are ion-implanted into the semiconductor substrate 121, thereby forming LDD layers composed of low-concentration impurity introduction layers respectively disposed on both sides of the gate electrode 123. Formed on the semiconductor substrate 121. Then, an insulating layer is formed on the semiconductor substrate 121 on which the LDD layer is formed by a method such as CVD, and the insulating layer is etched back using anisotropic etching such as RIE, so that the sidewall of the gate electrode 123 is formed. Sidewalls 124 are formed.

次に、図９（ｂ）に示すように、ウェットエッチングなどの方法にてサイドウォール１２４の側方にそれぞれ配置された半導体基板１２１を除去することにより、ゲート電極１２３の側方に配置された凹部１２８ａ、１２８ｂを半導体基板１２１に形成する。
次に、図９（ｃ）に示すように、選択エピタキシャル成長を行うことにより、半導体基板１２１と材質の異なる半導体層を凹部１２８ａ、１２８ｂ内に埋め込む。そして、凹部１２８ａ、１２８ｂ内に埋め込まれた半導体基板１２１と材質の異なる半導体層に、ゲート電極１２３およびサイドウォール１２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板１２１内にイオン注入することにより、ゲート電極１２３の側方に配置されたソース層１２９ａおよびドレイン層１２９ｂを形成する。なお、例えば、半導体基板１２１がＳｉの場合、ソース層１２９ａおよびドレイン層１２９ｂとしてＳｉＧｅを用いることができる。 Next, as shown in FIG. 9B, the semiconductor substrate 121 disposed on the side of the sidewall 124 is removed by a method such as wet etching, thereby being disposed on the side of the gate electrode 123. Recesses 128 a and 128 b are formed in the semiconductor substrate 121.
Next, as shown in FIG. 9C, a semiconductor layer made of a material different from that of the semiconductor substrate 121 is embedded in the recesses 128a and 128b by selective epitaxial growth. Then, impurities such as As, P, and B are ion-implanted into the semiconductor substrate 121 using the gate electrode 123 and the sidewall 124 as a mask in a semiconductor layer that is made of a material different from that of the semiconductor substrate 121 embedded in the recesses 128a and 128b. Thus, the source layer 129a and the drain layer 129b arranged on the side of the gate electrode 123 are formed. For example, when the semiconductor substrate 121 is Si, SiGe can be used for the source layer 129a and the drain layer 129b.

本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。1 is a perspective view showing a schematic configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図。The perspective view which shows schematic structure of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の概略構成を示す斜視図。The perspective view which shows schematic structure of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の概略構成を示す斜視図。The perspective view which shows schematic structure of the semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体装置の概略構成を示す斜視図。The perspective view which shows schematic structure of the semiconductor device which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係る半導体装置の概略構成を示す斜視図。The perspective view which shows schematic structure of the semiconductor device which concerns on 6th Embodiment of this invention. 引っ張り応力が印加されたトランジスタの概略構成を示す断面図。Sectional drawing which shows schematic structure of the transistor to which tensile stress was applied. 圧縮応力が印加されたトランジスタの概略構成を示す断面図。Sectional drawing which shows schematic structure of the transistor to which the compressive stress was applied. 圧縮応力が印加されたトランジスタの製造方法を示す断面図。Sectional drawing which shows the manufacturing method of the transistor to which the compressive stress was applied.

符号の説明Explanation of symbols

１１、２１、３１、４１、５１、６１ 基板、１２ａ、１２ｂ、２２ａ、２２ｂ、３２ａ、３２ｂ、４２ａ、４２ｂ、５２ａ、５２ｂ、６２ａ、６２ｂ、１０３、１１３、１２３ ゲート電極、１３ａ、１３ｂ、２３ａ、２３ｂ、３３ａ、３３ｂ、４３ａ、４３ｂ、５３ａ、５３ｂ、６３ａ、６３ｂ、１０５ｂ、１１５ｂ、１２９ｂ ドレイン層、１４ａ、１４ｂ、２４ａ、２４ｂ、３４ａ、３４ｂ、４４ａ、４４ｂ、５４ａ、５４ｂ、６４ａ、６４ｂ、１０５ａ、１１５ａ、１２９ａ ソース層、１５、３５、４５、６５ａ、６５ｂ、１０６ ゲートキャップ膜、１０１、１１１、１２１ 半導体基板、１０２、１１２、１２２ ゲート絶縁膜、１０４、１１４、１２４ サイドウォール、１２５ａ、１２５ｂ ＬＤＤ層、１２６ａ、１２６ｂ 高濃度不純物導入層、１２７ 素子分離絶縁膜、１２８ａ、１２８ｂ 凹部   11, 21, 31, 41, 51, 61 Substrate, 12a, 12b, 22a, 22b, 32a, 32b, 42a, 42b, 52a, 52b, 62a, 62b, 103, 113, 123 Gate electrode, 13a, 13b, 23a 23b, 33a, 33b, 43a, 43b, 53a, 53b, 63a, 63b, 105b, 115b, 129b Drain layer, 14a, 14b, 24a, 24b, 34a, 34b, 44a, 44b, 54a, 54b, 64a, 64b , 105a, 115a, 129a Source layer, 15, 35, 45, 65a, 65b, 106 Gate cap film, 101, 111, 121 Semiconductor substrate, 102, 112, 122 Gate insulating film, 104, 114, 124 Side wall, 125a 125b LDD layer, 126a, 126b Concentration impurity doped layer, 127 an element isolation insulating film, 128a, 128b recess

Claims (6)

＜１１０＞方向に沿って凹状に折り曲げられた（１００）基板と、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１００）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 A (100) substrate bent in a concave shape along the <110>direction;
A P-channel field effect transistor having a channel disposed on the (100) substrate along the <110> direction in parallel with the bending direction of the (100) substrate;
An N-channel field effect transistor having a channel disposed on the (100) substrate along the <110> direction in parallel with the bending direction of the (100) substrate;
A semiconductor device comprising: a gate cap film formed on the N-channel field effect transistor and applying a tensile stress larger than a compressive stress caused by bending the (100) substrate. ＜１１０＞方向に沿って凸状に折り曲げられた（１００）基板と、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置され、前記（１００）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、
前記（１００）基板上に＜１１０＞方向に沿って前記（１００）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。 A (100) substrate bent into a convex shape along the <110>direction;
A strain source in which a channel is disposed on the (100) substrate along the <110> direction in parallel with the bending direction of the (100) substrate and applies a compressive stress larger than the tensile stress caused by the bending of the (100) substrate. A P-channel field effect transistor having a drain layer;
A semiconductor device comprising: an N-channel field effect transistor having a channel disposed on the (100) substrate along a <110> direction in parallel with a bending direction of the (100) substrate. ＜１００＞方向に沿って凹状に折り曲げられた（１１０）基板と、
前記（１１０）基板上に＜１００＞方向に沿って前記（１１０）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記（１１０）基板上に＜１１０＞方向に沿って前記（１１０）基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｐチャネル電界効果型トランジスタ上に形成され、前記（１１０）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 A (110) substrate bent in a concave shape along the <100>direction;
A P-channel field effect transistor having a channel disposed on the (110) substrate along the <100> direction in parallel with the bending direction of the (110) substrate;
An N-channel field effect transistor in which a channel is disposed on the (110) substrate along the <110> direction and perpendicular to the bending direction of the (110) substrate;
A semiconductor device comprising: a gate cap film formed on the P-channel field effect transistor and applying a tensile stress larger than a compressive stress caused by bending the (110) substrate. ＜１１０＞方向に沿って凹状に折り曲げられた（１１１）基板と、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｎチャネル電界効果型トランジスタ上に形成され、前記（１１１）基板の折り曲げによる圧縮応力よりも大きな引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 A (111) substrate bent in a concave shape along the <110>direction;
A P-channel field effect transistor in which a channel is disposed on the (111) substrate along the <110> direction in parallel with the bending direction of the (111) substrate;
An N-channel field effect transistor in which a channel is disposed on the (111) substrate along the <110> direction in parallel with the bending direction of the (111) substrate;
A semiconductor device comprising: a gate cap film formed on the N-channel field effect transistor and applying a tensile stress larger than a compressive stress caused by bending the (111) substrate. ＜１１０＞方向に沿って凸状に折り曲げられた（１１１）基板と、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置され、前記（１１１）基板の折り曲げによる引っ張り応力よりも大きな圧縮応力を印加する歪みソース／ドレイン層を持つＰチャネル電界効果型トランジスタと、
前記（１１１）基板上に＜１１０＞方向に沿って前記（１１１）基板の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。 A (111) substrate bent into a convex shape along the <110>direction;
A strain source in which a channel is disposed on the (111) substrate along the <110> direction in parallel with the bending direction of the (111) substrate and applies a compressive stress larger than the tensile stress caused by the bending of the (111) substrate. A P-channel field effect transistor having a drain layer;
A semiconductor device comprising: an N-channel field effect transistor having a channel disposed on the (111) substrate along a <110> direction in parallel with a bending direction of the (111) substrate. 引っ張り応力がかかるように凸状に折り曲げられた半導体基板と、
前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＰチャネル電界効果型トランジスタと、
前記半導体基板の折り曲げ方向と直角にチャネルが配置されたＮチャネル電界効果型トランジスタと、
前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタ上に形成され、前記Ｐチャネル電界効果型トランジスタおよび前記Ｎチャネル電界効果型トランジスタに引っ張り応力を印加するゲートキャップ膜とを備えることを特徴とする半導体装置。 A semiconductor substrate bent in a convex shape so as to apply a tensile stress;
A P-channel field effect transistor having a channel disposed perpendicular to the bending direction of the semiconductor substrate;
An N-channel field effect transistor in which a channel is disposed perpendicular to the bending direction of the semiconductor substrate;
A gate cap film formed on the P-channel field-effect transistor and the N-channel field-effect transistor and applying a tensile stress to the P-channel field-effect transistor and the N-channel field-effect transistor. A semiconductor device.
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