JP2007073685A - Resist pattern forming method and baking apparatus - Google Patents

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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a resist pattern forming method and a baking apparatus which reduce the line edge roughness without changing the pattern dimensions. <P>SOLUTION: The resist pattern forming method executes a baking, exposing, after baking, developing, rinsing and drying steps to form a resist pattern after coating a substrate 11 under process with a chemical sensitization type resist. On baking after exposure, the substrate 11 under process is laid in an atmosphere with an electric field parallel to the surface of the substrate 11, and relatively varying its direction over time. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、レジストパターン形成方法に係わり、特に露光後ベーク処理の改良をはかったレジストパターン形成方法に関する。さらに、このレジストパターン形成方法に使用するためのベーク装置に関する。   The present invention relates to a resist pattern forming method, and more particularly to a resist pattern forming method in which post-exposure baking is improved. Furthermore, it is related with the baking apparatus used for this resist pattern formation method.

近年、LSIの高集積化に伴い、半導体素子のパターンは益々微細化しており、半導体素子を形成するためのレジストパターンも微細化している。そして、半導体素子のパターン寸法の微細化に伴い、レジストパターンのラインエッジラフネスが問題となっている。   In recent years, with the high integration of LSIs, the pattern of semiconductor elements is becoming increasingly finer, and the resist pattern for forming semiconductor elements is also becoming finer. Along with the miniaturization of the pattern size of the semiconductor element, the line edge roughness of the resist pattern has become a problem.

レジストパターンにラインエッジラフネスが存在すると、半導体素子特性を劣化する要因となる。レジストパターンのラインエッジラフネスを低減する例としては、レジストパターン形成後にリフローベークする方法などがある(例えば、特許文献1参照)。しかしながら、この種の方法では、処理前後でパターン寸法が変化するという問題があった。
特開2001−332484号公報
When line edge roughness exists in the resist pattern, it becomes a factor of deteriorating semiconductor element characteristics. As an example of reducing the line edge roughness of the resist pattern, there is a method of performing reflow baking after forming the resist pattern (see, for example, Patent Document 1). However, this type of method has a problem that the pattern dimensions change before and after the processing.
JP 2001-332484 A

このように、従来のレジストパターン形成方法にあっては、パターン寸法の微細化に伴いエッジラフネスが問題となっている。これを防止するためにリフローベークする方法では、パターン寸法が変化するという問題を招くことになる。   As described above, in the conventional resist pattern forming method, the edge roughness becomes a problem as the pattern dimension is reduced. In order to prevent this, the reflow baking method causes a problem that the pattern dimension changes.

本発明は、上記事情を考慮してなされたもので、その目的とするところは、パターン寸法の変化を招くことなく、ラインエッジラフネスの低減をはかることのできるレジストパターン形成方法を提供することにある。また、本発明の他の目的は、上記のレジストパターン形成方法に使用するためのベーク装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a resist pattern forming method capable of reducing line edge roughness without causing a change in pattern dimension. is there. Another object of the present invention is to provide a baking apparatus for use in the resist pattern forming method.

上記課題を解決するために本発明は、次のような構成を採用している。   In order to solve the above problems, the present invention adopts the following configuration.

即ち、本発明の一態様は、被処理基板上に化学増幅型のレジストを塗布し、塗布後ベーク・露光・露光後ベーク・現像・リンス・乾燥処理することによって、レジストパターンを形成する方法であって、前記露光後ベーク時に前記被処理基板を、該基板の表面に平行で且つ時間と共に方向が相対的に変化する電界が存在する環境に置くことを特徴とする。   That is, one embodiment of the present invention is a method of forming a resist pattern by applying a chemically amplified resist on a substrate to be processed and performing post-application baking, exposure, post-exposure baking, development, rinsing, and drying. The post-exposure baking is characterized in that the substrate to be processed is placed in an environment in which an electric field that is parallel to the surface of the substrate and whose direction changes relatively with time exists.

また、本発明の別の一態様は、化学増幅型のレジスト膜に所望パターンが露光された被処理基板をベークするためのベーク装置であって、前記被処理基板が載置され、該基板を加熱処理するベーク板と、前記ベーク板上に、前記基板を挟んで対向配置された第1の電極対と、前記ベーク板上に、前記基板を挟んで対向配置され、且つ第1の電極対とは直交する関係で配置された第2の電極対と、第1及び第2の電極対にそれぞれ交流電圧を印加し、前記基板に平行且つ時間とともに方向が相対的に変化する電界を印加する手段と、を具備したことを特徴とする。   Another embodiment of the present invention is a baking apparatus for baking a substrate to be processed in which a desired pattern is exposed on a chemically amplified resist film, the substrate to be processed being placed on the substrate. A bake plate to be heat-treated, a first electrode pair disposed on the bake plate with the substrate sandwiched therebetween, and a first electrode pair disposed on the bake plate with the substrate sandwiched therebetween. An AC voltage is applied to each of the second electrode pair and the first and second electrode pairs arranged orthogonally to each other, and an electric field that is parallel to the substrate and whose direction changes relatively with time is applied. And means.

また、本発明の別の一態様は、化学増幅型のレジスト膜に所望パターンが露光された被処理基板をベークするためのベーク装置であって、前記被処理基板が載置され、該基板を加熱処理するベーク板と、前記ベーク板上に、前記基板を挟んで対向配置された一対の電極と、前記電極間に直流電圧を印加する手段と、前記基板の表面と直交する軸を中心として前記基板又は前記電極を回転させる手段と、を具備してなることを特徴とする。   Another embodiment of the present invention is a baking apparatus for baking a substrate to be processed in which a desired pattern is exposed on a chemically amplified resist film, the substrate to be processed being placed on the substrate. Centering on a bake plate to be heat-treated, a pair of electrodes opposed to each other with the substrate sandwiched on the bake plate, means for applying a DC voltage between the electrodes, and an axis orthogonal to the surface of the substrate Means for rotating the substrate or the electrode.

本発明によれば、被処理基板上に任意の膜厚でレジストを塗布し、塗布後ベーク・露光・露光後ベーク・現像・リンス・乾燥することによって、レジストパターンを形成するパターン形成方法において、露光後ベーク時に被処理基板を、基板表面に平行且つ時間と共に方向が相対的に変化する電界が存在する環境に置くことにより、形成するレジストパターンのラインエッジラフネスを低減することができる。そしてこの場合、リフローベークする方法とは異なり、パターン寸法の変化を招くこともない。   According to the present invention, in a pattern forming method of forming a resist pattern by applying a resist with a desired film thickness on a substrate to be processed, and baking after application, exposure, baking after exposure, development, rinsing, and drying. When the post-exposure baking is performed, the substrate to be processed is placed in an environment where there is an electric field parallel to the substrate surface and the direction of which relatively changes with time, whereby the line edge roughness of the resist pattern to be formed can be reduced. In this case, unlike the reflow baking method, the pattern dimension does not change.

本発明の実施形態を説明する前に、従来のパターン形成を行った場合にラインエッジラフネスが発生する理由について、図6を用いて説明する。図6(a)は露光によって発生した酸の分布、図6(b)は露光後ベークによって酸が移動する様子、図6(c)は現像によって形成されるエッジを示している。   Before describing the embodiment of the present invention, the reason why line edge roughness occurs when conventional pattern formation is performed will be described with reference to FIG. 6A shows the distribution of acid generated by exposure, FIG. 6B shows how the acid moves by post-exposure baking, and FIG. 6C shows the edge formed by development.

半導体ウェハ等の被処理基板上に化学増幅型のレジストを塗布し、塗布後ベーク・露光を行った状態では、図6(a)に示すように、露光によって発生した酸は露光部内に留まっている。しかし、露光後ベーク工程により、図6(b)に示すように、レジスト膜中のポテンシャルエネルギーの差異によって、露光により発生した酸の拡散に偏りが生じ、酸の一部が未露光部に飛び出してしまう。そして、この酸の偏りにより、図6(c)に示すように、現像後にラインエッジラフネスが発生する。   In a state where a chemically amplified resist is applied on a substrate to be processed such as a semiconductor wafer and baking and exposure are performed after application, as shown in FIG. 6A, the acid generated by exposure remains in the exposed portion. Yes. However, in the post-exposure baking process, as shown in FIG. 6B, due to the difference in potential energy in the resist film, the diffusion of the acid generated by the exposure is biased, and a part of the acid jumps out to the unexposed part. End up. Due to this bias of acid, line edge roughness occurs after development, as shown in FIG.

本実施形態は、上記の露光後ベーク時における酸の偏りを防止するものである。以下、本発明の詳細を図示の実施形態によって説明する。   In the present embodiment, acid bias during the post-exposure baking is prevented. The details of the present invention will be described below with reference to the illustrated embodiments.

(第1の実施形態)
まず、図1に示すように、半導体ウェハ等の被処理基板11上に化学増幅型のレジスト12をスピンコートにより塗布した後に、レジストのベーク(塗布後ベーク)を行う。ここで、化学増幅型のレジスト12としては、例えばJSR株式会社製M60Gを用いることができる。
(First embodiment)
First, as shown in FIG. 1, a chemically amplified resist 12 is applied on a substrate 11 such as a semiconductor wafer by spin coating, and then the resist is baked (post application baking). Here, as the chemically amplified resist 12, for example, M60G manufactured by JSR Corporation can be used.

次いで、図2に示すように、透明基板21上の一部に遮光膜22を形成した、例えばL/S(ラインアンドスペース)パターンのマスク20を用い、レジスト12を紫外線,電子線,又はX線により露光する。この露光により、レジスト12中には露光部12aと未露光部12bが存在することになる。このときの露光部12a及び未露光部12bにおける酸の配置は、前記図6(a)に示す通りである。   Next, as shown in FIG. 2, a mask 20 having an L / S (line and space) pattern, for example, having a light shielding film 22 formed on a part of the transparent substrate 21, is used to remove the resist 12 with ultraviolet rays, electron beams, or X Expose with lines. By this exposure, the exposed portion 12 a and the unexposed portion 12 b exist in the resist 12. The arrangement of the acid in the exposed portion 12a and the unexposed portion 12b at this time is as shown in FIG. 6 (a).

次に、図3に示すベーク装置に被処理基板11を設置し、露光後ベーク処理を行う。図3のベーク装置には、被処理基板11を載置する熱板(ベーク板)31上に、被処理基板11を挟んで対向するように第1の電極32a,32bが配置され、更にこれらの電極32a,32bと直交する関係で第2の電極33a,33bが配置されている。そして、電極32a,32b間に交流電源34により第1の交流電界が印加され、電極33a,33b間に交流電源35により第1の交流電界とは1/4周期ずれた交流電界が印加されるようになっている。   Next, the substrate 11 to be processed is installed in the baking apparatus shown in FIG. 3, and post-exposure baking is performed. In the baking apparatus of FIG. 3, first electrodes 32 a and 32 b are arranged on a hot plate (bake plate) 31 on which the substrate 11 to be processed is placed so as to face each other with the substrate 11 to be processed therebetween. The second electrodes 33a and 33b are arranged so as to be orthogonal to the electrodes 32a and 32b. Then, a first AC electric field is applied between the electrodes 32a and 32b by the AC power supply 34, and an AC electric field shifted by a quarter cycle from the first AC electric field is applied between the electrodes 33a and 33b by the AC power supply 35. It is like that.

なお、交流電源34,35の電圧は、被処理基板11の表面に十分な電界を印加できる強さであれば良く、例えば8インチウェハでは5kVとすればよい。また、被処理基板11上のパターンに応じてx方向とy方向の電圧の大きさを変えるようにしても良い。例えば、y方向に沿ったラインパターンが多く、そのエッジラフネスをより低減した場合は、x方向の電源34よりもy方向の電源35の電圧を大きくすればよい。   Note that the voltage of the AC power supplies 34 and 35 only needs to be strong enough to apply a sufficient electric field to the surface of the substrate 11 to be processed, and may be 5 kV for an 8-inch wafer, for example. Further, the magnitude of the voltage in the x direction and the y direction may be changed according to the pattern on the substrate 11 to be processed. For example, when there are many line patterns along the y direction and the edge roughness is further reduced, the voltage of the power source 35 in the y direction may be made larger than the power source 34 in the x direction.

上記のようにベーク装置の電極32a,32b及び33a,33bに上記の電界を印加することにより、被処理基板11の表面には回転する電界が印加される。このため、ベーク時に移動しようとする酸は、電界により移動方向が規制され、未露光部に大きくはみ出すことはない。   As described above, by applying the electric field to the electrodes 32a, 32b and 33a, 33b of the baking apparatus, a rotating electric field is applied to the surface of the substrate 11 to be processed. For this reason, the direction of movement of the acid that is about to move during baking is regulated by the electric field and does not protrude significantly into the unexposed area.

露光後ベーク処理が終わった後は、現像・リンス・乾燥処理を行う。これにより得られたレジストパターンのラインエッジラフネスは、前記した回転する電界により酸の移動が規制されたことから、大きく低減されていた。   After the post-exposure baking process, development, rinsing and drying processes are performed. The line edge roughness of the resist pattern thus obtained was greatly reduced because the movement of the acid was restricted by the rotating electric field described above.

このように本実施形態によれば、露光後ベーク時に被処理基板11を、該基板11の表面に平行で且つ回転する電界が存在する環境に置くことにより、酸の移動を抑制することができる。このため、パターン寸法の変化を招くことなく、ラインエッジラフネスの低減をはかることができる。   As described above, according to the present embodiment, when the post-exposure baking is performed, the substrate 11 to be processed is placed in an environment that is parallel to the surface of the substrate 11 and in which an electric field that rotates is present. . For this reason, line edge roughness can be reduced without causing a change in pattern dimension.

(第2の実施形態)
図4及び図5は、本発明の第2の実施形態に係わるベーク装置の概略構成を説明するためのもので、図4は平面図、図5は断面図である。なお、図3と同一部分には同一符号を付して、その詳しい説明は省略する。
(Second Embodiment)
4 and 5 are diagrams for explaining the schematic configuration of a baking apparatus according to the second embodiment of the present invention. FIG. 4 is a plan view and FIG. 5 is a cross-sectional view. In addition, the same code | symbol is attached | subjected to FIG. 3 and an identical part, and the detailed description is abbreviate | omitted.

本実施形態が先の実施形態と異なる点は、交流電界を印加するのではなく直流電界を印加し、電界を回転させる代わりに基板を回転させることにある。   The present embodiment is different from the previous embodiment in that instead of applying an AC electric field, a DC electric field is applied and the substrate is rotated instead of rotating the electric field.

被処理基板11を載置する熱板(ベーク板)31上に、被処理基板11を挟んで対向するように電極42a,42bが配置されている。そして、電極42a,42b間に直流電源44により基板表面と平行な方向に電界が印加されるようになっている。また、ベーク板31は回転機構47により回転するものとなっている。ここで、ベーク板31の中心に被処理基板11の中心を合わせることにより、被処理基板11は基板表面の中心を軸として回転することになる。なお、図中の48はベーク板31上に被処理基板11をセットするためのピンを示している。   Electrodes 42 a and 42 b are disposed on a hot plate (bake plate) 31 on which the substrate 11 to be processed is placed so as to face each other with the substrate 11 to be processed interposed therebetween. An electric field is applied between the electrodes 42a and 42b by a DC power supply 44 in a direction parallel to the substrate surface. The bake plate 31 is rotated by a rotation mechanism 47. Here, by aligning the center of the substrate to be processed 11 with the center of the baking plate 31, the substrate to be processed 11 rotates about the center of the substrate surface. In the figure, reference numeral 48 denotes a pin for setting the substrate 11 to be processed on the baking plate 31.

先の実施形態と同様に、図1及び図2に示すように、被処理基板11上に化学増幅型のレジスト12を塗布し、塗布後ベークを行った後に、マスク20を用いてレジスト12を露光した。   As in the previous embodiment, as shown in FIGS. 1 and 2, a chemically amplified resist 12 is applied on the substrate 11 to be processed, and after the application, the resist 12 is formed using a mask 20. Exposed.

次に、図4及び図5に示したベーク装置に被処理基板11を設置し、露光後ベーク処理を行った。このとき、被処理基板11の表面に平行に直流電界が印加され、且つ被処理基板11は回転しているため、被処理基板11の表面には回転する電界が印加されるのと等価となる。従って、先の実施形態と同様に、ベーク時に移動しようとする酸は、電界により移動方向が規制され、未露光部に大きくはみ出すことはない。   Next, the to-be-processed substrate 11 was installed in the baking apparatus shown in FIGS. 4 and 5, and post-exposure baking was performed. At this time, since a DC electric field is applied in parallel to the surface of the substrate 11 to be processed and the substrate 11 to be processed is rotating, this is equivalent to applying a rotating electric field to the surface of the substrate 11 to be processed. . Therefore, as in the previous embodiment, the direction of movement of the acid that is about to move during baking is restricted by the electric field and does not protrude significantly into the unexposed area.

このように本実施形態によれば、露光後ベーク時に被処理基板11を、該基板11の表面に平行な直流電界が存在する環境に置くと共に、被処理基板11を回転させることにより、レジスト12中の酸の移動を抑制することができる。このため、第1の実施形態と同様の効果が得られる。   As described above, according to the present embodiment, the substrate to be processed 11 is placed in an environment in which a DC electric field parallel to the surface of the substrate 11 is present during post-exposure baking, and the substrate 12 is rotated to rotate the resist 12. It is possible to suppress the movement of the acid therein. For this reason, the effect similar to 1st Embodiment is acquired.

(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、レジストとしてJSR株式会社製M60Gを用いたが、これに限らず、露光により酸が発生する化学増幅型レジストを用いることができる。また、第2の実施形態では被処理基板を載置したベーク板を回転させるようにしたが、この代わりに、被処理基板11の中心を軸として電極42a,42bを回転させるようにしても良い。
(Modification)
In addition, this invention is not limited to each embodiment mentioned above. In the embodiment, M60G manufactured by JSR Corporation was used as the resist. However, the resist is not limited thereto, and a chemically amplified resist that generates an acid upon exposure can be used. In the second embodiment, the bake plate on which the substrate to be processed is placed is rotated. Alternatively, the electrodes 42a and 42b may be rotated around the center of the substrate 11 to be processed. .

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。   In addition, various modifications can be made without departing from the scope of the present invention.

被処理基板上にレジストを塗布した状態を示す断面図。Sectional drawing which shows the state which apply | coated the resist on the to-be-processed substrate. マスクのパターンをレジストに露光した状態を示す断面図。Sectional drawing which shows the state which exposed the pattern of the mask to the resist. 第1の実施形態に用いたベーク装置の概略構成を示す平面図。The top view which shows schematic structure of the baking apparatus used for 1st Embodiment. 第2の実施形態に用いたベーク装置の概略構成を示す平面図。The top view which shows schematic structure of the baking apparatus used for 2nd Embodiment. 第2の実施形態に用いたベーク装置の概略構成を示す断面図。Sectional drawing which shows schematic structure of the baking apparatus used for 2nd Embodiment. 露光後ベーク時の酸の移動によりラインエッジラフネスが発生する理由を説明するための模式図。The schematic diagram for demonstrating the reason that line edge roughness generate | occur | produces by the movement of the acid at the time of baking after exposure.

符号の説明Explanation of symbols

11…被処理基板
12…レジスト
12a…露光部
12b…未露光部
20…マスク
21…透明基板
22…遮光膜
31…熱板(ベーク板)
32a,32b…第1の電極
33a,33b…第2の電極
34,35…交流電源
42a,42b…電極
44…直流電源
47…回転機構
48…ピン
DESCRIPTION OF SYMBOLS 11 ... To-be-processed substrate 12 ... Resist 12a ... Exposure part 12b ... Unexposed part 20 ... Mask 21 ... Transparent substrate 22 ... Light-shielding film 31 ... Hot plate (baking board)
32a, 32b ... first electrode 33a, 33b ... second electrode 34, 35 ... AC power source 42a, 42b ... electrode 44 ... DC power source 47 ... rotating mechanism 48 ... pin

Claims (5)

被処理基板上に化学増幅型のレジストを塗布し、塗布後ベーク・露光・露光後ベーク・現像・リンス・乾燥処理することによって、レジストパターンを形成する方法であって、
前記露光後ベーク時に前記被処理基板を、該基板の表面に平行で且つ時間と共に方向が相対的に変化する電界が存在する環境に置くことを特徴とするレジストパターン形成方法。
A method of forming a resist pattern by applying a chemically amplified resist on a substrate to be processed and performing baking, exposure, post-exposure baking, development, rinsing, and drying after coating,
A resist pattern forming method, wherein the substrate to be processed is placed in an environment in which an electric field whose direction changes relatively with time is present parallel to the surface of the substrate during post-exposure baking.
前記露光後ベーク時に前記被処理基板を、二組の互いに直交し、且つ該基板の表面に平行な電界を発生する環境に置き、前記二組の電界の強度を経時的に変化せしめることにより、総合の電界強度及び方向を変化せしめることを特徴とする請求項1記載のレジストパターン形成方法。   By placing the substrate to be processed during the post-exposure baking in an environment that generates two sets of electric fields that are orthogonal to each other and parallel to the surface of the substrate, and by changing the strength of the two sets of electric fields over time, 2. The method of forming a resist pattern according to claim 1, wherein the total electric field strength and direction are changed. 前記露光後ベーク時に前記被処理基板を、前記基板の表面に平行な電界を発生する環境に置き、前記基板の表面と直交する軸を中心として前記基板又は電界を回転せしめることを特徴とする請求項1記載のレジストパターン形成方法。   The substrate or the electric field is rotated about an axis orthogonal to the surface of the substrate by placing the substrate to be processed in an environment that generates an electric field parallel to the surface of the substrate during the post-exposure baking. Item 2. A resist pattern forming method according to Item 1. 化学増幅型のレジスト膜に所望パターンが露光された被処理基板をベークするためのベーク装置であって、
前記被処理基板が載置され、該基板を加熱処理するベーク板と、
前記ベーク板上に、前記基板を挟んで対向配置された第1の電極対と、
前記ベーク板上に、前記基板を挟んで対向配置され、且つ第1の電極対とは直交する関係で配置された第2の電極対と、
第1及び第2の電極対にそれぞれ交流電圧を印加し、前記基板に平行且つ時間とともに方向が相対的に変化する電界を印加する手段と、
を具備したことを特徴とするベーク装置。
A baking apparatus for baking a substrate to be processed having a desired pattern exposed to a chemically amplified resist film,
A bake plate on which the substrate to be processed is placed and heat-treats the substrate;
On the bake plate, a first electrode pair disposed opposite to the substrate,
A second electrode pair disposed on the bake plate so as to face each other with the substrate interposed therebetween, and disposed in a relationship orthogonal to the first electrode pair;
Means for applying an alternating voltage to each of the first and second electrode pairs and applying an electric field that is parallel to the substrate and whose direction changes relatively with time;
The baking apparatus characterized by comprising.
化学増幅型のレジスト膜に所望パターンが露光された被処理基板をベークするためのベーク装置であって、
前記被処理基板が載置され、該基板を加熱処理するベーク板と、
前記ベーク板上に、前記基板を挟んで対向配置された一対の電極と、
前記電極間に直流電圧を印加する手段と、
前記基板の表面と直交する軸を中心として前記基板又は前記電極を回転させる手段と、
を具備してなることを特徴とするベーク装置。
A baking apparatus for baking a substrate to be processed having a desired pattern exposed to a chemically amplified resist film,
A bake plate on which the substrate to be processed is placed and heat-treats the substrate;
On the bake plate, a pair of electrodes arranged opposite to each other with the substrate interposed therebetween,
Means for applying a DC voltage between the electrodes;
Means for rotating the substrate or the electrode about an axis orthogonal to the surface of the substrate;
The baking apparatus characterized by comprising.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017525131A (en) * 2014-06-10 2017-08-31 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Electric field / magnetic field guided acid diffusion
JP2018164076A (en) * 2014-06-10 2018-10-18 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated Electric field/magnetic field guided acid diffusion

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