JP2007067286A - Method and apparatus for manufacturing semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置の製造方法おとび半導体装置の製造装置に関し、特に、配線部の形成方法およびその製造装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device manufacturing apparatus, and more particularly to a method of forming a wiring portion and a manufacturing apparatus thereof.
ICなどの半導体装置では、図12(a)に示すように、半導体ウェハ1に同一パターンで多数の回路が形成され、スクライブライン52で切断することで半導体チップ51が形成される。この半導体ウェハ1上には層間絶縁膜を介して各種配線(ここでは、Cu配線9で代表させた)が形成される。
図12(b)は図12(a)のX−X線で切断した要部断面図である。図12(b)において、2は半導体ウエハ1上に形成したAl配線(Al電極の場合もある)、3は下地と上部のCu配線9とを電気的に絶縁する層間絶縁膜、5は下地のAl配線2のAlと上部のCu配線9のCuが反応しないようにするバリア層、53はCu配線9を電解メッキで形成するときに必要となるCu膜で形成されたシード層、9はCu配線、10はCu配線9とAu膜11との密着性を強化するための中間膜であるNi膜、11はCu配線9を腐蝕から防ぎ図示しない外部導出端子とのはんだ接合を容易にするAu膜である。また、図中のaとcは半導体ウェハ1の外周部に配置される半導体チップ51に形成されたCu配線9であり、bは半導体ウェハ1の中央部に配置される半導体チップ51に形成されたCu配線9である。
In a semiconductor device such as an IC, as shown in FIG. 12A, a large number of circuits are formed in the same pattern on the
FIG. 12B is a cross-sectional view of the main part taken along line XX in FIG. In FIG. 12B, 2 is an Al wiring (may be an Al electrode) formed on the
図13〜図20は、半導体ウェハ上にCu配線を形成する従来の方法について示した図であり、工程順に示した要部製造工程断面図である。
各種拡散領域を形成した半導体ウェハ1上にAl配線2(Al電極の場合もある)を形成する(図13)。
つぎに、Al配線2上と半導体ウェハ1上にSiN(窒化膜)などの層間絶縁膜3を被覆し、Al配線2上の層間絶縁膜3に開口部4を形成する(図14)。
つぎに、その上に例えば、Ti膜で膜厚150nm〜200nmのバリア層5をスパッタ法で形成し、バリア層5上に例えばCu膜でシード層53をスパッタ法で形成する。このシード層53の膜厚は均一な厚さで例えば600nm程度とする。
具スパッタ法でシード層53を形成する方法について具体的に説明する。図21(a)に示すように、容器15(チャンバー)内に半導体ウェハ1を乗せる支持台16とこれと対向するCuのターゲット17が配置され、支持台16とターゲット17の間に電圧を印加し、真空にした容器16にArガスを流し、このAr原子でターゲット17を叩き、Cu原子を飛び出させ、そのCu原子を半導体ウェハ1上に堆積させることでシード層53を形成する。このようにして形成したシード層53は、図12(b)に示すように半導体ウェハ上1に均一の膜厚で形成される(図15)。
13 to 20 are views showing a conventional method for forming a Cu wiring on a semiconductor wafer, and are cross-sectional views of main part manufacturing steps shown in the order of steps.
An Al wiring 2 (which may be an Al electrode) is formed on the
Next, an interlayer
Next, a
A method of forming the
つぎに、シード層53上に膜厚30μm程度のレジスト膜7を形成し、Cu配線9となる箇所に例えば20μm幅で開口部8を形成する。この開口部8の幅がCu配線9の線幅となる(図16)。
つぎに、レジスト膜7の開口部8で、シード層53が露出した箇所に膜厚15μm〜25μmのCu配線9を電解メッキで形成し、このCu配線9上に膜厚0.7μm〜1.5μmのNi膜10を電解メッキし、Ni膜10上に膜厚0.3μm〜0.8μmのAu膜11を電解メッキで形成する(図17)。
つぎに、レジスト膜7を剥離する(図18)。
つぎに、ウエットエッチングで露出しているシード層53を除去する。このウェットエッチングは図22に示すように、容器55にエッチング液57を入れ、その中に、バスケット56に立てて収納された多数の半導体ウェハ1を浸漬して行われる(図19)。
Next, a
Next, a
Next, the
Next, the
つぎに、露出しているバリア層20をウエットエッチングで除去する(図20)。
このようにして、Cu配線9が半導体ウェハ1上に配線幅が20μmで形成される。
前記とは別のことではあるが、めっき処理やウェットエッチング処理の不良をなくすために、紫外線を空気、酸素、オゾンのうち少なくとも1つを含む雰囲気で表面を照射して表面の濡れ性を向上させることが示されている(例えば、特許文献1)。
また、半導体ウェハの外周部のシード層上にレジスト膜が残留していても、半導体ウェハの側面と裏面にもバリア層とシード層を形成することで、裏面に露出したシード層を電解メッキ用端子として利用してCu再配線をメッキできる方法が示されている(例えば、特許文献2)。
In this way, the
Although different from the above, in order to eliminate defects in the plating process and wet etching process, the surface is irradiated in an atmosphere containing at least one of air, oxygen, and ozone to improve the wettability of the surface. (For example, patent document 1).
In addition, even if a resist film remains on the seed layer on the outer periphery of the semiconductor wafer, the seed layer exposed on the back surface can be used for electrolytic plating by forming a barrier layer and a seed layer on the side surface and back surface of the semiconductor wafer. A method is disclosed in which Cu rewiring can be plated as a terminal (for example, Patent Document 2).
前記の図13〜図20に示した従来の方法では、シード層53のウエットエッチングにおいて、図23(a)に示すように、半導体ウェハ1の外周側から中央部に向かって新鮮なエッチング液が入り込むため、半導体ウェハ1の外周部のシード層53からエッチングされはじめ中央部のシード層53が最後まで残っていた(これは図19において外周部のシード層53のエッチング量Mが大きく、中央部のシード層53のエッチング量Nが小さいためである)。このため、図23(b)に示すように、半導体ウェハ1の外周部のシード層53が薄く、中央部のシード層53が厚くなる。そのため、半導体ウェハ1の外周部では、シード層53がエッチングされ終った後も中央部のシード層53が無くなるまでエッチング液に浸けられていることになる。
図24は、シード層53のエッチング量とエッチング時間の関係を半導体ウェハ1の外周部と中央部で示した図である。
In the conventional method shown in FIGS. 13 to 20, in the wet etching of the
FIG. 24 is a diagram showing the relationship between the etching amount of the
外周部のエッチング量が中央部のエッチング量より大きく、そのエッチング量の時間に対する勾配は外周部の方が中央部より大きい。また、エッチング時間が長いほど共に大きくなる。これは、Cu配線9の側面のエッチング量についても同様のことが言える。
前記したように、半導体ウェハ1の外周部では、シード層53がエッチングされ終った後も中央部のシード層53が無くなるまでエッチング液に浸けられていることになり、エッチング時間が長くなる。
そのため、図19に示すように、外周部のCu配線9(a、c)の側面のエッチング量K1と中央部のCu配線9(b)のエッチング量K2の差が大きくなり、外周部のCu配線幅D1と中央部のCu配線幅D2のばらつきが大きくなる。このCu配線幅のばらつきにより、外周部の半導体チップと中央部の半導体チップの間で素子特性にばらつきを生じることになる。
The etching amount of the outer peripheral portion is larger than the etching amount of the central portion, and the gradient of the etching amount with respect to time is larger in the outer peripheral portion than in the central portion. In addition, the longer the etching time, the larger. The same can be said for the etching amount on the side surface of the
As described above, the outer peripheral portion of the
For this reason, as shown in FIG. 19, the difference between the etching amount K1 on the side surface of the Cu wiring 9 (a, c) at the outer peripheral portion and the etching amount K2 of the Cu wiring 9 (b) at the central portion becomes large, and Cu at the outer peripheral portion becomes large. Variations in the wiring width D1 and the Cu wiring width D2 in the central portion are increased. Due to the variation in the Cu wiring width, the element characteristics vary between the outer peripheral semiconductor chip and the central semiconductor chip.
また、Cu配線9の側面のエッチング量K1、K2が共に大きくなり、Cu配線幅が狭くなり、余裕を見た設計にならざるを得ず微細化が困難になる。
これらの対策として、シード層53のエッチングを指向性のあるドライエッチングで行ない側面のエッチング量K1、K2(サイドエッチ量)を少なしてCu配線幅のばらつきを小さくできるが、ウエットエッチングに比べエッチング時間が長く製造コストが高くなる。
この発明の目的は、前記の課題を解決して、ウエットエッチングでもウェハの中央部と外周部で配線幅にばらつきが生じ難く微細化が可能となる低コストの半導体装置の製造方法およびその製造装置を提供することにある。
Further, the etching amounts K1 and K2 on the side surfaces of the
As countermeasures, the
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, and to provide a low-cost semiconductor device manufacturing method and a manufacturing apparatus thereof that can be miniaturized because the wiring width hardly varies in the central portion and the outer peripheral portion of the wafer even by wet etching. Is to provide.
前記の目的を達成するために、半導体ウェハ上に第1金属膜を選択的に形成する工程と、該第1金属膜上と前記半導体ウェハ上に層間絶縁膜を形成し前記第1金属膜上の前記層間絶縁膜に開口部を形成する工程と、該開口部を含む前記層間絶縁膜上にバリア層を形成する工程と、前記バリア層上にシード層を形成する工程と、前記シード層上にレジスト膜を形成する工程と、該レジスト膜を選択的に除去する工程と、該レジスト膜を除去した箇所の露出したシード層上に第2金属膜を形成する工程と、該第2金属膜上に第3金属膜を形成する工程と、前記レジスト膜を除去する工程と、露出した前記シード層をウェットエッチングにより除去する工程と、露出した前記バリア層を除去する工程と、を含む半導体装置の製造方法において、 前記半導体ウェハの中央部に形成されたシード層の厚さを、外周部に形成されたシード層の厚さより薄くすることを特徴とする製造方法とする。 In order to achieve the above object, a step of selectively forming a first metal film on a semiconductor wafer, an interlayer insulating film on the first metal film and the semiconductor wafer, and on the first metal film Forming an opening in the interlayer insulating film, forming a barrier layer on the interlayer insulating film including the opening, forming a seed layer on the barrier layer, and on the seed layer Forming a resist film on the substrate, selectively removing the resist film, forming a second metal film on the exposed seed layer where the resist film has been removed, and the second metal film A semiconductor device comprising: a step of forming a third metal film thereon; a step of removing the resist film; a step of removing the exposed seed layer by wet etching; and a step of removing the exposed barrier layer. In the manufacturing method of The thickness of the seed layer formed on the central portion of the semiconductor wafer, and a manufacturing method which is characterized in that less than the thickness of the seed layer formed on the outer periphery portion.
また、前記半導体ウェハに形成された前記シード層の厚さを外周部から中央部に向かって徐々に薄くするとよい。
また、前記半導体ウェハの中央部に形成された前記シード層の厚さが外周部に形成された前記シード層の厚さに対して0.5倍〜0.8倍であるとよい。
また、前記シード層をスパッタ法で形成するとよい。
また、前記第1金属膜がAl膜であり、前記第2金属膜がCu膜であるとよい。
また、前記第2金属膜のCu膜を電解メッキで形成するとよい。
また、前記シード層がCu膜であるとよい。
また、前記バリア層が、Ti膜、Ta膜もしくはCr膜のいずれか一つであるとよい。 また、前記第3金属膜が、前記第2金属膜上に形成したNi膜と該Ni膜上に形成したAu膜の積層膜であるとよい。
In addition, the thickness of the seed layer formed on the semiconductor wafer may be gradually reduced from the outer peripheral portion toward the central portion.
The seed layer formed at the center of the semiconductor wafer may have a thickness of 0.5 to 0.8 times the thickness of the seed layer formed at the outer periphery.
The seed layer may be formed by a sputtering method.
The first metal film may be an Al film, and the second metal film may be a Cu film.
The Cu film of the second metal film may be formed by electrolytic plating.
The seed layer may be a Cu film.
The barrier layer may be any one of a Ti film, a Ta film, and a Cr film. The third metal film may be a stacked film of a Ni film formed on the second metal film and an Au film formed on the Ni film.
また、前記のシード層を形成する半導体装置の製造装置において、容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、前記ターゲットと前記支持台の間に半導体ウェハより直径の小さな遮蔽板(例えば、SUS:ステンレスなど)を備え、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さている製造装置とする。
また、前記スパッタ装置を稼働させ、前記半導体ウェハ上に前記シード層を所定の時間形成した後、前記半導体ウェハ直上から外れた位置に前記遮蔽板を移動する可動部を有するとよい。
また、前記のシード層を形成する半導体装置の製造装置において、容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、前記ターゲットと前記支持台の間に半導体ウェハより直径の大きな遮蔽板とを備え、該遮蔽板が中央部が疎で外周部が密の貫通孔を有し、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さている製造装置とする。
In the semiconductor device manufacturing apparatus for forming the seed layer, the sputtering apparatus includes a target housed in a container and a support base on which the semiconductor wafer is placed, and the semiconductor wafer is interposed between the target and the support base. A manufacturing apparatus in which a shielding plate having a smaller diameter (for example, SUS: stainless steel) is provided, and the shielding plate is arranged so that the center of the shielding plate and the center of the support base coincide with each other.
Further, it is preferable to have a movable part that moves the shielding plate to a position deviated from immediately above the semiconductor wafer after the sputtering apparatus is operated and the seed layer is formed on the semiconductor wafer for a predetermined time.
In the semiconductor device manufacturing apparatus for forming the seed layer, the sputtering apparatus includes a target housed in a container and a support base on which the semiconductor wafer is placed, and the semiconductor wafer is interposed between the target and the support base. A shielding plate having a larger diameter, the shielding plate having a through hole having a sparse central portion and a dense outer peripheral portion, and the shielding plate is aligned with the center of the shielding plate and the center of the support base. It is assumed that the manufacturing apparatus is arranged.
また、前記のシード層を形成する半導体装置の製造装置において、容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、前記支持台が該支持台の中央部の温度より外周部の温度を高くする手段(ヒーターなど)を有するとよい。 Further, in the semiconductor device manufacturing apparatus for forming the seed layer, a sputtering apparatus including a target housed in a container and a support base on which the semiconductor wafer is placed, wherein the support base is provided at a central portion of the support base. It is preferable to have means (such as a heater) for raising the temperature of the outer peripheral portion from the temperature.
この発明によれば、半導体ウェハの中央部のシード層の膜厚を外周部に比べ薄くすることで、ウェットエッチング時に外周部のシード層と中央部のシード層がほぼ同時に除去でき、またエッチング時間を従来より短縮できることから、Cu配線幅の狭まり量を小さくでき、また、半導体ウェハの外周部と中央部とのCu配線幅のばらつきを小さくできて、Cu配線の微細化を図ることができる。
また、ウェットエッチングを用い、エッチング時間を短縮できることから製造コストを低減することができる。
また、通常のスパッタ装置のターゲットと半導体ウェハを乗せる支持台の間に半導体ウェハの直径より小さい遮蔽板を設置することで、外周部のシード層の膜厚を厚く、中央部のシード層の膜厚を薄くすることができる。
According to the present invention, by reducing the thickness of the seed layer in the central portion of the semiconductor wafer as compared with the outer peripheral portion, the seed layer in the outer peripheral portion and the seed layer in the central portion can be removed almost simultaneously during wet etching, and the etching time Therefore, the amount of narrowing of the Cu wiring width can be reduced, and the variation of the Cu wiring width between the outer peripheral portion and the central portion of the semiconductor wafer can be reduced, so that the Cu wiring can be miniaturized.
Further, since the etching time can be shortened by using wet etching, the manufacturing cost can be reduced.
In addition, by installing a shielding plate smaller than the diameter of the semiconductor wafer between the target of the normal sputtering apparatus and the support base on which the semiconductor wafer is placed, the seed layer at the outer peripheral portion is thickened, and the seed layer film at the central portion The thickness can be reduced.
また、通常のスパッタ装置のターゲットと半導体ウェハを乗せる支持台の間に半導体ウェハの直径より大きくし、この遮蔽板に多数の貫通孔を開け、遮蔽板の中央部の貫通孔の密度を疎とし、外周部を密とし、遮蔽板を回転させることで、中央部のシード層の膜厚を薄くすることができる。
また、通常のスパッタ装置の半導体ウェハを乗せる支持台にヒーター設けて、支持台の外周部の温度を中央部の温度より高くすることで外周部のシード層の膜厚を厚く、中央部のシード層の膜厚を薄くすることができる。
Also, the diameter of the semiconductor wafer is made larger than the diameter of the semiconductor wafer between the target of the normal sputtering apparatus and the support base on which the semiconductor wafer is placed, and a large number of through holes are made in this shielding plate, thereby reducing the density of the through holes in the central portion of the shielding plate. The film thickness of the seed layer at the center can be reduced by making the outer peripheral portion dense and rotating the shielding plate.
In addition, a heater is provided on a support base on which a semiconductor wafer of a normal sputtering apparatus is placed, and the temperature of the outer peripheral part of the support base is made higher than the temperature of the central part, thereby increasing the thickness of the seed layer at the outer peripheral part. The thickness of the layer can be reduced.
実施の形態について以下の実施例にて説明する。尚、実施例で説明する図面の符号は背景技術で説明した図面の符号と同一部位では同一とした。 Embodiments will be described in the following examples. Note that the reference numerals of the drawings described in the embodiments are the same in the same portions as the reference numerals of the drawings described in the background art.
図1〜図8は、この発明の第1実施例の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。これらの図は半導体ウェハ1上にCu配線9を形成する方法であって、背景技術で説明した図13から図20に相当する図である。
各種拡散領域を形成した半導体ウェハ1上にAl配線2を形成する(図1)。
つぎに、Al配線2上および半導体ウェハ1上にSiNなどの層間絶縁膜3を被覆し、Al配線2上の層間絶縁膜3に開口部4を形成する(図2)。
つぎに、その上に例えば、Tiで膜厚150nm〜200nmのバリア層5をスパッタ法で形成し、バリア層5上に例えばCuでシード層6をスパッタ法で形成する。このシード層6の膜厚は半導体ウェハ1の中央部が薄く、外周部が厚くなるように形成する。半導体ウェハ1の中央部のシード層6の厚さを例えば300nmとし、外周端のシード層6の厚さを例えば600nmとする。バリア層5はTiの他、Ta、Crで形成してもよい(図3)。
1 to 8 are views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention, and are cross-sectional views showing main part manufacturing steps shown in the order of steps. These drawings are methods for forming the
An
Next, an
Next, a
つぎに、シード層6上に膜厚30μm程度のレジスト膜7を形成し、Cu配線9となる箇所に例えば5μm幅の開口部8をレジスト膜7に形成する(図4)。
つぎに、レジスト膜7が開口部8した箇所で、シード層6が露出した箇所に膜厚15μm〜25μmのCu配線9を電解メッキで形成し、このCu配線9上に膜厚0.7μm〜1.5μmのNi膜10を電解メッキし、Ni膜10上に膜厚0.3μm〜0.8μmのAu膜11を電解メッキで形成する(図5)。
つぎに、レジスト膜9を剥離する(図6)。
つぎに、ウエットエッチングで露出しているシード層6を除去する(図7)。
つぎに、露出しているバリア層5をウエットエッチングで除去する(図8)。
図3のシード層6を形成する工程において、ウエットエッチングが進行し易い半導体ウェハ1の外周部のシード層6を厚くし、進行が遅い中央部のシード層6を薄く形成したために、図7のシード層6をウエットエッチングで除去する工程において、中央部の薄いシード層6の除去とほぼ同時に外周部のシード層6も除去され、従来よりエッチング時間を短縮できる。図24に示すように、エッチング時間が短縮されたことで、外周部に形成されるCu配線9(a、c)の側面のエッチング量L1と中央部のCu配線9(b)の側面のエッチング量L2との差が従来より小さくなり、Cu配線9の線幅のばらつきが小さくなり、外周部の半導体チップと中央部の半導体チップの間で素子特性にばらつきが小さくできる。また、Cu配線9の側面のエッチング量(L1およびL2)そのものも従来より小さくなり、Cu配線幅W1、W2そのものが従来と比べると広くなるため、Cu配線9の微細化を図ることができる。ここではCu配線幅は従来の幅の20μmから5μmと微細化されている。
Next, a resist
Next, a
Next, the resist
Next, the
Next, the exposed
In the step of forming the
Cu膜であるシード層6をウエットエッチングする時、半導体ウェハ1の外周部と中央部のCuの溶出時間(エッチング時間)の違いがあるので、半導体ウェハ1の中央部のシード層6の膜厚を外周部に対して、0.5倍〜0.8倍の厚さにするのがよい。
0.5倍未満になるとウエットエッチングで中央部のシード層6が除去された後も外周部のシード層6が残り、これを除去するためにウエットエッチング時間が伸びる。一方、0.8倍を超えると従来と同様に外周部のシード層6が除去された後も、中央部のシード層6が残り、これを除去するためにウエットエッチング時間が伸びる。そのため、外周部と中央部のシード層6がほぼ同時に除去されるためには、中央部のシード層6の膜厚を外周部に対して0.5倍〜0.8倍にすると良く、こうすることでウエットエッチング時間を短縮することができて、Cu配線幅W1、W2の微細化を図ることができる。
When wet etching the
If it is less than 0.5 times, the
また、ウェットエッチングを用い、エッチング時間を短縮できることから製造コストの低減を図ることができる。
つぎに、前記のシード層6の外周部の膜厚を厚く、中央部の膜厚を薄くするための製造装置について説明する。
Further, since the etching time can be shortened by using wet etching, the manufacturing cost can be reduced.
Next, a manufacturing apparatus for increasing the thickness of the outer peripheral portion of the
図9は、この発明の第2実施例の半導体装置の製造装置の要部断面図である。この製造装置は、容器15(チャンバー)内に半導体ウェハ1を設置する支持台16と、この支持台16と対向するターゲット17と、支持台16とターゲット17の間に半導体ウェハ1の直径の半分程度の大きさの遮蔽板18(材質は例えばSUS(ステンレス)など)とが収納されたマグネトロン型のスパッタ装置である。支持台16に半導体ウェハ1を乗せ、容器15を真空に引き、Arガスを容器15に導入し、支持台16とターゲット17間に電圧を印加する。Ar原子がターゲット17に衝突し、その衝突エネルギーでCuのターゲット17からCu原子が飛び出し、この飛び出したCu原子が半導体ウェハ1上に到達して堆積する。このとき半導体ウェハ1の直径の半分の遮蔽板18で半導体ウェハ1の中央部に到達するCu原子はが遮られる。しかし遮蔽板18は所定の時間が経過した後、移動して半導体ウェハ1上にCu原子が到達し中央部に堆積するようになる。このようにすることで、半導体ウェハ1の中央部でシード層6を薄く、外周部でシード層6を厚くすることができる。
FIG. 9 is a fragmentary cross-sectional view of the semiconductor device manufacturing apparatus according to the second embodiment of the present invention. This manufacturing apparatus includes a
前記の遮蔽板18を移動させるタイミングを調節することで、中央部のシード層6の厚さを任意に制御することができる。また 中央部には遮蔽板18を回り込んだCu原子が到達するため、遮蔽板18を移動させなくても中央部にもCu原子が多少堆積して薄いシード層6が形成されるため移動させない場合もある。
By adjusting the timing of moving the shielding
図10は、この発明の第3実施例の半導体装置の製造装置の要部断面図である。図9との違いは、遮蔽板19が、半導体ウェハ1の直径より大きく、また一定の大きさの貫通孔20が多数開けられており、この貫通孔20の密度を中央部で疎とし、外周部で密とし、スパッタリング中はこの遮蔽板19を回転させた点である。こうすることで、シード層6の厚さは外周部が厚く、中央部が薄くなる。また、図示しないが貫通孔20の密度を全面で一定にして、外周部の貫通孔の大きさを中央部の貫通孔の大きさより大きくしても同様の効果が得られる。また、遮蔽板19を回転させることでシード層6の膜厚の変化を滑らかにすることができる。
FIG. 10 is a sectional view showing the principal part of the semiconductor device manufacturing apparatus according to the third embodiment of the present invention. The difference from FIG. 9 is that the shielding
図11は、この発明の第4実施例の半導体装置の製造装置の要部断面図である。この製造装置は、容器15(チャンバー)内に半導体ウェハ1を設置するヒーター付支持台21と、この支持台21と対向するターゲット17とが収納されたスパッタ装置である。図9との違いは、支持台21にヒーターが内蔵されている点であり、この支持台21の外周部の温度を中央部の温度より同心円状に高くすることで、シード層6の厚さを外周部で厚く、中央部で薄くすることができる。
FIG. 11 is a sectional view showing the principal part of a semiconductor device manufacturing apparatus according to the fourth embodiment of the present invention. This manufacturing apparatus is a sputtering apparatus in which a
1 半導体ウェハ
2 Al配線
3 層間絶縁膜
4、8 開口部
5 バリア層
6 シード層
7 レジスト膜
9 Cu配線
10 Ni膜
11 Au膜
15 容器
16 支持台
17 ターゲット
18、19 遮蔽板
20 貫通孔
21 ヒーター付支持台
DESCRIPTION OF
Claims (13)
該第1金属膜上と前記半導体ウェハ上に層間絶縁膜を形成し前記第1金属膜上の前記層間絶縁膜に開口部を形成する工程と、
該開口部を含む前記層間絶縁膜上にバリア層を形成する工程と、
前記バリア層上にシード層を形成する工程と、
前記シード層上にレジスト膜を形成する工程と、
該レジスト膜を選択的に除去する工程と、
該レジスト膜を除去した箇所の露出したシード層上に第2金属膜を形成する工程と、
該第2金属膜上に第3金属膜を形成する工程と、
前記レジスト膜を除去する工程と、
露出した前記シード層をウェットエッチングにより除去する工程と、
露出した前記バリア層を除去する工程と、
を含む半導体装置の製造方法において、
前記半導体ウェハの中央部に形成されたシード層の厚さを、外周部に形成されたシード層の厚さより薄くすることを特徴とする半導体装置の製造方法。 Selectively forming a first metal film on a semiconductor wafer;
Forming an interlayer insulating film on the first metal film and the semiconductor wafer and forming an opening in the interlayer insulating film on the first metal film;
Forming a barrier layer on the interlayer insulating film including the opening;
Forming a seed layer on the barrier layer;
Forming a resist film on the seed layer;
Selectively removing the resist film;
Forming a second metal film on the exposed seed layer where the resist film has been removed;
Forming a third metal film on the second metal film;
Removing the resist film;
Removing the exposed seed layer by wet etching;
Removing the exposed barrier layer;
In a method for manufacturing a semiconductor device including:
A method of manufacturing a semiconductor device, wherein a thickness of a seed layer formed in a central portion of the semiconductor wafer is made thinner than a thickness of a seed layer formed in an outer peripheral portion.
容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、
前記ターゲットと前記支持台の間に半導体ウェハより直径の小さな遮蔽板を備え、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さていることを特徴とする半導体装置の製造装置。 In the manufacturing apparatus of the semiconductor device which forms the seed layer according to claim 1,
A sputtering apparatus comprising a target housed in a container and a support base on which a semiconductor wafer is placed,
A semiconductor device comprising a shield plate having a diameter smaller than that of a semiconductor wafer between the target and the support base, wherein the shield plate is arranged so that a center of the shield board and a center of the support base are matched. Manufacturing equipment.
容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、
前記ターゲットと前記支持台の間に半導体ウェハより直径の大きな遮蔽板とを備え、該遮蔽板が中央部が疎で外周部が密の貫通孔を有し、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さていることを特徴とする半導体装置の製造装置。 In the manufacturing apparatus of the semiconductor device which forms the seed layer according to claim 1,
A sputtering apparatus comprising a target housed in a container and a support base on which a semiconductor wafer is placed,
A shield plate having a diameter larger than that of the semiconductor wafer is provided between the target and the support base, and the shield plate has a through hole having a sparse central portion and a dense outer peripheral portion, and the center of the shield plate and the support base An apparatus for manufacturing a semiconductor device, characterized in that the shielding plate is arranged so that the centers of the two coincide with each other.
容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、
前記支持台が該支持台の中央部の温度より外周部の温度を高くする手段を有することを特徴とする半導体装置の製造装置。 In the manufacturing apparatus of the semiconductor device which forms the seed layer according to claim 1,
A sputtering apparatus comprising a target housed in a container and a support base on which a semiconductor wafer is placed,
The apparatus for manufacturing a semiconductor device, wherein the support base has means for making the temperature of the outer peripheral part higher than the temperature of the central part of the support base.
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