JP2007065101A - 液晶ドライバ - Google Patents

Abstract

【課題】 簡単な構成により識別情報回路を備えた液晶ドライバを提供する。
【解決手段】 クロックに対応して時系列的に形成される選択信号を形成するシフトレジスタを備えた液晶ドライバに、第１回路と第２回路を設ける。上記第１回路は、上記選択信号により選択され、互いに同じ製造過程をもって同一の形態として形成された複数からなるＭＯＳＦＥＴのゲート，ソース間電圧にそれぞれ依存した第１電圧として取り出す。上記第２回路は、上記シフトレジスタにより形成された選択信号を用いて上記複数の第１電圧の差分に対応した２値信号を順次に出力させる。
【選択図】 図１

Description

この発明は、液晶ドライバに関し、シフトレジスタを備えた走査線駆動又は信号線駆動を行う液晶ドライバに対する識別情報付与技術に利用して有効な技術に関するものである。

液晶ドライバに関して、例えばＬＳＩチップの縦横比を最適化して小型で低価格の液晶ドライバ用テープキャリアパッケージを達成したものとして特開平５−０８０３４７号公報、開発効率がよく、生産面で管理のしやすい液晶ドライバとして特開平５−０９０４９８号公報、液晶ドライバの構成を簡素化したものとして特開２００３−０４４０２２公報等がある。また、半導体集積回路装置に識別情報回路を設けた例として、特表２００２−５３７６４６公報、特開２００３−３３２４５２公報、特開２００５−００５４３２公報がある。
特開平５−０８０３４７号公報 特開平５−０９０４９８号公報 特開２００３−０４４０２２公報 特表２００２−５３７６４６公報 特開２００３−３３２４５２公報 特開２００５−００５４３２公報

液晶テレビジョン受像機では、液晶パネルに対して多数の液晶ドライバが搭載される。ハイビジョン信号フォーマット（１０８０ｉ）をそのまま表現できる１６：９フルスペックハイビジョン液晶パネルでは、水平１９２０×垂直１０８０の信号線（ソース線）及び走査線（ゲート線）を有する。１つの半導体集積回路装置で構成される液晶ドライバは、せいぜい１００本程度の信号出力端子しか持たないので、上記のようなハイビジョン液晶パネルを用いた液晶テレビジョン受像機では多数個の液晶ドライバを用いることになる。このため、液晶テレビジョン受像機では、前記特許文献１〜３のように小型化、簡素化が必須のものとされる。

このような液晶ドライバは、液晶テレビジョン受像機としての価格に占める割合が小さい反面、液晶テレビジョン受像機としての組立不良原因や出荷後の故障原因の多くを占めるものとなる。したがって、半導体装置としての歩留りの維持・向上ならびに性能の均質化や均一化などの品質さらに信頼性の保障などは、他の半導体装置と比べてより高いレベルでの品質管理が求められる。しかしながら、上記のように小型化、簡素化が必須とされる結果、必要最小の機能しか持たされておらず、上記半導体装置としての歩留りの維持・向上ならびに性能の均質化や均一化などの品質さらに信頼性の保障に向けた配慮を欠くものである。

本願発明者においては、前記特許文献４〜６より先に提案している識別情報回路を設けて、上記半導体装置としての歩留りの維持・向上ならびに性能の均質化や均一化などの品質さらに信頼性の保障などに利用することを検討した。しかしながら、液晶ドライバにあっては、前記小型化及び低価格が最優先課題とされるものであり、上記識別情報回路を付加することにより、チップがその分大きくなったのでは１つの半導体ウェハから得られる液晶ドライバの数が少なくなり価格が高くなってしまう。上記のようなハイビジョン液晶パネルに向けた液晶ドライバでは、信号振幅の大きな出力信号を高速に形成するので、高耐圧で大きな電流を流すことが必要とされ、比較的大きなサイズの素子により形成される。特に、走査線を駆動する液晶ドライバでは、シフトレジスタと出力ドライバ等のような簡単な回路で構成されることから、少しの回路素子の増加でもチップサイズを大きくしてしまうものとなる。

この発明の目的は、簡単な構成により識別情報回路を備えた液晶ドライバを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。クロックに対応して時系列的に形成される選択信号を形成するシフトレジスタを備えた液晶ドライバに、第１回路と第２回路を設ける。上記第１回路は、上記選択信号により選択され、互いに同じ製造過程をもって同一の形態として形成された複数からなるＭＯＳＦＥＴのゲート，ソース間電圧にそれぞれ依存した第１電圧として取り出す。上記第２回路は、上記シフトレジスタにより形成された選択信号を用いて上記複数の第１電圧の差分に対応した２値信号を順次に出力させる。

シフトレジスタの選択信号を利用した簡単な構成で、液晶ドライバにおける製造プロセスでの素子バラツキを利用した識別情報回路を組み込むことができる。

図１には、この発明に係る液晶ドライバの一実施例のブロック図が示されている。同図の液晶ドライバは、いわゆるゲートドライバと呼ばれるものであり、ＴＦＴ液晶パネルの走査線電極を駆動する。この実施例のゲートドライバ３０１の概略的な動作を説明すれば次のとおりである。制御回路３０２の出力信号２０７に応じてシフトレジスタ２０４の選択信号出力２０５が順次選択され、個々の該シフトレジスタ２０４に対応したレベルシフタ及びドライバ（以下、駆動回路という。）２０３でＬＣＤパネルの駆動に必要な電圧を発生し、パッド２０１を介してＬＣＤパネルと接続される。

この実施例では、識別要素３０３及び識別情報抽出回路３０４からなる識別情報回路が設けられる。上記識別要素３０３は、信号線３３０及び３３１にそれぞれ共通に接続される。これら信号線３３０及び３３１は、識別情報抽出回路３０４の入力端子に接続される。この実施例では、識別回路の簡素化のために上記シフトレジスタ２０４の選択信号２０５を利用して、上記信号線３３０及び３３１に共通に接続される複数の識別要素３０３のうち１つを順次に選択信号とする。

上記のようなＬＣＤドライバでは、特に制限されないが、高電圧を扱うため旧世代のプロセスをそのまま流用することがある。つまり、もともと旧世代のプロセスでは、必然的に高耐圧でしかも比較的大きな電流を得ることができるので、既存製造設備をそのまま活用できるために、上記のようなＬＣＤドライバの低コスト化を図る上で有利である。しかしながら、最先端の微細ルールのＬＳＩに比べて、１つの素子あるいは配線幅が大きい。その上に、上記のように制御回路３０２、シフトレジスタ２０４及び駆動回路２０３のような簡単な回路で構成されるから、前記特許文献４〜６に記載のような「半導体識別回路」をそのまま搭載すると、ゲートドライバ３０１の小面積化が難しくチップサイズへの影響が大きい。さらに、多数のボンディングパッドを搭載するためチップの一辺の長さを律則し、一般的に非常に細長い形状をしているため、短辺の長さを極力小さくするように設計するなどの制約がある。

図２には、図１の識別情報回路の一実施例のブロック図が示されている。この実施例の識別情報回路は、ＬＳＩに搭載された同じ形状及び大きさからなる複数ＭＯＳトランジスタペア１５０１のランダムな電気的特性のバラツキによって生じる２つの負荷抵抗１５０２端Ｎａ及びＮｂの電圧の差分を比較器１５０３で比較する。この比較結果である該複数ＭＯＳトランジスタペア１５０１に応じた複数の該比較の出力の特徴を、同ＬＳＩの固有の識別情報とする。上記ＭＯＳトランジスタペア１５０１はシフトレジスタ２０４に沿って直列形態に並べられる。そして、該識別情報は、前記シフトレジスタ２０４で形成された選択信号ＳＥＬによって選ばれた特定の上記複数のＭＯＳトランジスタペア１５０１に対応する前記比較器１５０３の出力を２値のデジタル信号化した信号列からなる。これにより、上記ＭＯＳトランジスタペア１５０１を選択する選択信号発生回路を省略できるので、ゲートドライバ３０１の面積の増加を抑えることができる。

図３には、図１の識別要素３０３の他の一実施例の回路図が示されている。ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３及びＱ４からなる回路と、ＭＯＳトランジスタＱ５，Ｑ６，Ｑ７及びＱ８からなる回路とは、同じ形状さらに同じ大きさでゲートドライバ３０１の基板上に配置されている。前記選択信号２０５が選択状態の高い電位に変化すると、ＭＯＳトランジスタＱ２，Ｑ３，Ｑ６及びＱ７がオンし、ＭＯＳトランジスタＱ１とＱ４及びＱ５とＱ８に貫通電流が生じ、ＭＯＳトランジスタＱ２とＱ３の中間ノードと、ＭＯＳトランジスタＱ６とＱ７の中間ノードは、それぞれ特定の電位に到達する。該到達電位は、ＭＯＳトランジスタＱ１乃至Ｑ８の形状や大きさが同じであれば、理想的な状態では、全く等しい値となる。

しかし、実際には、製造段階の加工バラつきや、ホトマスクの寸法精度などの影響でバラつくことが知られている。特に、近年の半導体技術の進歩にともなって顕在化したＭＯＳトランジスタの特性を決定付ける不純物の分布の無秩序な統計的変動に起因するいわゆる「ゆらぎ現象」によって、さらに均一な特性を得ることは困難となっている。従って、前記各ＭＯＳトランジスタが同じ形状と大きさを備えるなら、上記「ゆらぎ現象」の影響がさらに支配的となり、前記中間ノードの電位は、異なる識別要素３０３ごとに無秩序な値をもち、二つの中間ノードの出力３３０と３３１の差分も識別要素３０３ごとに無秩序であるといえよう。このような製造段階の加工バラつきや、ホトマスクの寸法精度や「ゆらぎ現象」などの影響でバラツキを利用して、１個ずつ別々の識別情報を得ることができる。このような製造段階の加工バラつきや、ホトマスクの寸法精度や「ゆらぎ現象」などの影響でのバラツキを利用して、１個ずつ別々の識別情報が得られ原理及びその判別方法に関しては、前記特許文献４〜６に詳しく述べられているのでその説明を省略する。

前記図２の実施例では、共通信号線３３０及び３３１は、有限の抵抗値を有しており、ノードＮａ及びＮｂの電位は、トランジスタペア１５０１、該トランジスタに直列に接続された選択トランジスタ、共通信号線３３０又は３３１及び、負荷抵抗１５０２の抵抗比で決定するため、共通配線抵抗３３０又は３３１の一方の抵抗値が変動すると、本来得るべきトランジスタペア１５０１の特性差を打ち消してしまう可能性がある。これに対して、図３の実施例では、識別要素３０３においてそれぞれ電位を形成し、上記共通信号線３３０又は３３１には電流を流さないようにしている。これより、ＭＯＳトランジスタの製造段階の加工バラつきや、ホトマスクの寸法精度や「ゆらぎ現象」などの影響でのバラツキを忠実に反映された識別情報を得ることができる。

図４には、図１の識別情報抽出回路３０４の一実施例のブロック図が示されている。この実施例の識別情報抽出回路３０４は、特に制限されないが、前記図３に示した識別要素３０３で発生した前記中間ノード電位の差電圧を比較、増幅する。つまり、上記識別要素３０３で発生した中間ノード電位は、共通信号線３３０と３３１を伝播し、自動ゼロ調整機能付きチョッパ型差動比較器５０１に入力される。チョッパ型差動比較器５０１は、上記識別要素３０３で発生した中間ノード電位の電位差を増幅する。この増幅された信号は、ラッチ回路５０２を介して駆動回路５０３から出力３０４に送り出される。

信号ＳＷは前記図１の制御回路３０２の出力３１０から生成されたもので、６個のスイッチ５０４の切り替えを行う。信号Ｌは、同様に制御回路３０２の出力３１０から生成されたもので、ラッチ回路５０２を制御する。スイッチ５０４は、信号ＳＷがロウレベルすなわち低い電位の時、図示される状態にあり、ハイレベルすなわち高い電位の状態の時、他方の接点に全て同時に切り替わる。同図においては、差動増幅器５１０の入力からコンデンサを介した２つの端子ＸａとＸｂは、自動ゼロ調整の期間、固定電位Ｖｍに接続されているが、２つの信号線３３０と３３１のいずれか一方に接続されてもよい。このように自動ゼロ調整機能を持つチョッパ型差動比較器５０１を用いることにより、それ自身が持つ入力オフセットに影響されないで、ＭＯＳトランジスタの製造段階の加工バラつきや、ホトマスクの寸法精度や「ゆらぎ現象」などの影響での特性バラツキを忠実に反映された識別情報を得ることができる。

図５には、この発明に係る識別情報回路の動作の一例を説明するためのタイミング図が示されている。同図においては、チョッパ型差動比較器５０１の自動ゼロ調整の期間、前記図３及び図５の構成における識別情報の取り出しにかかる動作波形が示されている。信号２０５（０）乃至２０５（３）は、それぞれシフトレジスタ２０４の番号に対応した選択信号である。共通信号３３０及び３３１には、前記識別要素回路３０３の中間ノードの電位が、選択信号２０５のいずれかががハイレベルの間だけ出力される。この状態を、太線で示している。信号ＳＷがロウレベルの間、チョッパ型比較器５０１は、自動ゼロ調整を行っており、信号ＳＷがハイレベルの状態において共通信号３３０及び３３１を接続して、かかる共通信号３３０及び３３１のレベル差を増幅する。次に、十分増幅が行われた段階で、信号Ｌによってラッチ５０２に取り込み、識別情報を確定する。

図６には、この発明に好適な識別要素回路の別の一実施例の回路図が示されている。図６（Ａ）には、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）Ｑ１１の閾値電圧を識別要素として用いた実施例が示されている。ＮＭＯＳトランジスタＱ１０のオン状態により、ＮＭＯＳトランジスタＱ１１をダイオード接続とし、その閾値電圧に対応した電圧を共通信号３３０及び３３１に取り出す。Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ９は、ＮＭＯＳトランジスタＱ１１に電流を流す負荷抵抗として動作する。選択信号２０５は、インバータ回路によって反転されて上記ＰＭＯＳトランジスタＱ９のゲートに伝えられる。選択信号２０５により上記ＮＭＯＳトランジスタＱ１０及びＰＭＯＳトランジスタＱ９がオン状態となって、ＮＭＯＳトランジスタＱ１１の閾値電圧に対応した電圧が共通信号３３０／３３１に取り出される。

図６（Ｂ）には、同様に、ＮＭＯＳトランジスタＱ１１の閾値電圧を識別要素として用いる別の実施例が示されている。この実施例では、負荷となる素子をＰＭＯＳトランジスタＱ９からＮＭＯＳトランジスタＱ１２に変更している。これよって、インバータ回路が省略できる。ただし、電源線３２０に与えられる動作電圧は、上記ＮＭＯＳトランジスタＱ１１とＱ１４の閾値電圧よりも大きな電圧とする必要がある。

図６（Ｃ）には、ＰＭＯＳトランジスタＱ１５の閾値電圧を識別要素として用いた実施例が示されている。これは、前記図６（Ａ）の実施例のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを入れ替えた構成である。この実施例では、電源線３２０の電位を基準にしたＰＭＯＳトランジスタＱ１５の閾値電圧が共通信号３３０／３３１に取り出される。

図６（Ｄ）には、ＮＭＯＳトランジスタＱ１８とＱ１９のオン抵抗比によって得られる電圧を識別要素として活用した実施例が示されている。なお、いうまでもなく、ＭＯＳトランジスタの特性バラつきを識別要素として活用するという目的に適合するならば、特にトランジスタの種類や数、接続方法は変更可能であり、ここに例示されたもの限定されるものではない。例えば、共通信号線の単位を複数に分割してもよいし、複数の識別要素を集中して配置してもよいし、後述するように既存の電源配線の下やボンディングパッドの領域に配置してもよい。さらに、識別情報出力を、別のゲートドライバと連結し、例えば、液晶表示装置の実装されたゲートドライバの識別情報を一括して読み出すなどする回路を組み合わせてもよい。

識別情報回路は、不良解析や製造時のデータ取得等の必要な時に動作すればよい。そのため、電源線３２０にはパッド３５０から電源電圧を供給できるようにしている。したがって、ゲートドライバが通常動作を行うときには、上記電源パッド３５０には電源電圧を供給しないようにして無駄な電流消費を抑えることができる。また、これによって、ＭＯＳＦＥＴの閾値電圧が電流を流すことにより特性劣化によって変動することが抑えられる。つまり、製造時の識別情報をそのまま長い期間維持させることができる。この他、スイッチを設けて、テストモード時にのみ電源電圧を供給するようにしてもよい。このことは、以下の実施例においても同様である。

図７には、この発明に係る液晶ドライバの他の一実施例のブロック図が示されている。同図のゲートドライバは、出力パッド１つにつき、おのおの１ビットずつの識別情報を割り付けられた例が示されている。つまり、シフトレジスタ２０４の各出力２０５を選択信号とする１ビット識別情報回路（単位識別情報回路）１４０４が設けられる。この１ビット識別情報回路１４０４は、出力パッド２０１を出力端子とする前記図１の識別要素３０３及び識別情報抽出回路３０４の機能を持つ。

図８には、図７の１ビット識別情報回路の一実施例の回路図が示されている。この実施例では、２入力の論理ゲート回路を用いて構成される。ナンド（ＮＡＮＤ）ゲート回路Ｇ１〜Ｇ６は、同じサイズで同じ構成のＣＭＯＳ回路から構成される。特に、識別番号ないし識別情報の発生を行うゲート回路Ｇ１とＧ２は、全く同じくなるように形成される。ゲート回路Ｇ３とＧ４は、信号パス経路を構成するものであり、同時に増幅回路としての作用する。また、ゲート回路Ｇ５とＧ６は、選択信号を形成するものであり、ゲート回路Ｇ３及びＧ４と同様に上記ゲート回路Ｇ１とＧ２とは若干異なるサイズのＭＯＳＦＥＴで構成されてもよい。

ゲート回路Ｇ１の２つの入力のうちの一方の入力には、ゲート回路Ｇ６を通した選択信号が供給される。ゲート回路Ｇ１の他方の入力と出力とは結合される。このゲート回路Ｇ１の出力信号は、ゲート回路Ｇ２の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ２の他方の入力には、上記選択信号が供給される。上記ゲート回路Ｇ２の出力信号は、ゲート回路Ｇ３の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ３の他方の入力には、前記シフトレジスタ２０４で形成された選択信号２０５が供給される。上記選択信号２０５と識別情報要求信号１４０３とは、ゲート回路Ｇ５に入力され、その出力信号は実質的にインバータ回路として動作するゲート回路Ｇ６を通して上記ゲート回路Ｇ１、Ｇ２に供給される選択信号とされる。上記ゲート回路Ｇ６は、２つの入力に同じ信号を供給してインバータ回路として動作させるものであるが、一方の入力に固定的にハイレベル（ＶＤＤ）を供給するものであってもよい。

上記ゲート回路Ｇ１〜Ｇ６は、ハイレベルを論理１とする正論理を採る場合、回路の接地電位と出力端子との間に２つのＮチャネルＭＯＳＦＥＴが直列形態に接続され、出力端子と電源電圧との間にＰチャネルＭＯＳＦＥＴが並列形態に接続される。そして、上記２つのＮチャネルＭＯＳＦＥＴのうちの一方と２つのＰチャネルＭＯＳＦＥＴの一方のゲートが共通に接続されて一方の入力とされる。上記２つのＮチャネルＭＯＳＦＥＴのうちの他方と２つのＰチャネルＭＯＳＦＥＴの他方のゲートが共通に接続されて他方の入力とされる。

したがって、選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ１の上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり、等価的にはインバータ回路として動作する。したがって、他方の入力と出力とが結合されていることにより、他方の入力と出力は、上記ゲートの論理しきい値電圧に対応し論理しきい値ＶＬＴ（Ｇ０）にされる。上記選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ２においても、上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり等価的にはインバータ回路とし動作する。

ゲート回路Ｇ１の論理しきい値ＶＬＴ（Ｇ０）と上記ゲート回路Ｇ２の論理しきい値ＶＬＴ（Ｇ２）の関係が、ＶＬＴ（Ｇ０）＞ＶＬＴ（Ｇ１）であれば、ゲート回路Ｇ１の出力電圧は、ゲート回路Ｇ２の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（Ｇ１）＜ＶＬＴ（Ｇ２）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。ゲート回路Ｇ２の出力振幅は、シフトレジスタ２０４の選択信号２０５がハイレベルのときには、ゲート回路Ｇ３もインバータ回路として動作し、同様にインバータ回路として動作するゲート回路Ｇ４を通して増幅されて２値信号化される。これにより、ゲート回路Ｇ１とＧ２の論理しきい値電圧ＶＬＴの相対的なバラツキ差に対応したハイレベル／ロウレベルの識別番号ないし識別情報を生成することができる。

つまり、この実施例の１ビット情報識別回路１４０４では、識別情報要求信号１４０３がハイレベルのとき、シフトレジスタ２０４の選択信号２０５がハイレベルとなると、ゲート回路Ｇ１及びＧ２の論理閾値電圧に差がゲート回路Ｇ３及びＧ４によって増幅され、ゲート回路Ｇ４の出力１４０５に１ビットの識別情報が生じて、駆動回路２０３を介して出力される。つまり、識別情報要求信号１４０３がハイレベルのとき、シフトレジスタ２０４を走査すると、走査に応じた出力から１ビットずつ識別情報発生する。なお、識別情報要求信号１４０３がロウレベルのときは通常通りの動作である。

図９には、この発明に係る液晶ドライバの更に他の一実施例のブロック図が示されている。この実施例の識別要素は、１つのＮＭＯＳトランジスタ８０２で構成されている。該ＮＭＯＳトランジスタ８０２のドレイン電極は共通の電源線３２０に接続されている。該電源線３２０は、パッド３３０に接続されているが、本ゲートドライバ８０１の電源と共用であっても構わない。該ＮＭＯＳトランジスタ８０２のソース電極は、共通線８０３に接続され、識別情報抽出回路８０４に入力される。制御回路３０２の出力信号３１０は、識別情報抽出回路８０４を制御する。この実施例の識別要素は、ＮＭＯＳトランジスタ８０２をソースフォロワ出力動作させ、ゲートに供給される選択信号２０５に対して、ソース電位が閾値電圧分だけレベルシフトされることを利用している。

図１０には、図９の識別情報抽出回路８０４の一実施例のブロック図が示されている。該識別情報抽出回路８０４は、定電流源９０３、インバータ回路９０１及び９０２とＮＭＯＳトランジスタとコンデンサからなるいわゆるチョッパ型比較回路９１０、ラッチ回路９０４及び出力駆動回路９０５から構成される。上記ＮＭＯＳトランジスタのゲートに供給される信号Ｔ、Ｗ及びＬは、制御回路３０２の出力信号３１０から生成される。図示されないが、定電流源９０３は、識別情報抽出回路８０４が非動作の状態において、電流を遮断する手段を備えて、ゲートドライバの消費電流を低減するようにしてもよい。

図１１には、前記図９及び図１０の実施例の動作を説明するための波形図が示されている。信号２０５（０）乃至２０５（３）は、それぞれシフトレジスタ２０４の番号に対応した選択信号である。共通信号８０３には、前記ＮＭＯＳトランジスタ８０２のソース電位が、選択信号２０５のいずれかががハイレベルの間だけ特定の電圧として発生する。該ＮＭＯＳトランジスタはいわゆる電流源９０３をソース電流としたソースフォロワ接続であり、ソース電極は、ゲート電位よりも、およそＮＭＯＳトランジスタの閾値電圧Ｖthだけ下がった電位となる。該閾値電圧、前記「ゆらぎ現象」の影響で無秩序にバラついている。

信号Ｗによりインバータ回路９０１と９０２の入出力を短絡しておいて、信号ＴによりＮＭＯＳトランジスタをオン状態にして信号２０５（０）により選択されたＮＭＯＳトランジスタの閾値電圧に対応した第１電圧をキャパシタに取り込む。次に、信号Ｗをロウレベルにし、信号２０５（０）により選択されたＮＭＯＳトランジスタの閾値電圧に対応した第２電圧を信号Ｔのハイレベルにより上記キャパシタに入力する。すると、インバータ回路９０１は、上記第１電圧と第２電圧の差分が上記インバータ回路９０１の入出力短絡による論理閾値電圧よりも高いか低いかでハイレベル／ロウレベルの出力信号を形成する。つまり、第１電圧よりも第２電圧が低いとインバータ回路９０１の入力電位は、上記論理閾値電圧よりも低くなり、ハイレベル側の出力信号を形成する。逆に、第１電圧よりも第２電圧が高いとインバータ回路９０１の入力電位は、上記論理閾値電圧よりも高くなり、ロウレベル側の出力信号を形成する。インバータ回路９０２は、前段のインバータ回路の増幅出力を行う。

本動作波形から分かるように、連続する２つのシフトレジスタの選択動作によって、１つの識別情報が得られる。この方式の利点は、共通信号線８０３を単線とすることができ、ゲートドライバの短辺長の増加を抑えられ、一つのシフトレジスタ単位の識別要素回路を小さくでき、同様にゲートドライバの短辺長の増加を抑えられるなどである。しかも、この方式は次のような別の利点を有している。すなわち、長時間の使用によって共通信号線８０３の抵抗値が変化したり、識別情報抽出回路８０４内の低電流源の電流値が変動した場合であっても、それらの影響を受けずに識別要素回路の持つ特性バラツキのみを効果的に抽出して識別情報を安定的に再現することができるということである。

例えば前記図２の実施例では、共通信号線３３０及び３３１は、有限の抵抗値を有しており、ノードＮａ及びＮｂの電位は、トランジスタペア１５０１、該トランジスタに直列に接続された選択トランジスタ、共通信号線３３０又は３３１及び、負荷抵抗１５０２の抵抗比で決定するため、共通配線３３０又は３３１の一方の抵抗値が変動すると、本来得るべきトランジスタペア１５０１の特性差を打ち消してしまう可能性がある。しかし、図９に示される共通信号線８０３を単線とした実施形態においては、識別情報のもととなる二つのトランジスタ８０２が配置された物理的が近い場合、該共通信号線８０３の変動の影響を僅かしか受けない。なお、連続する２つの識別要素回路を比較的近傍に配置するなどすることによって、さらに安定した識別情報を得ることができる。

図１２には、識別要素の他の一実施例の回路図が示されている。この実施例の識別要素は、前記図９のＮＭＯＳトランジスタに代えてＰＭＯＳトランジスタの閾値電圧を用いる例が示されている。この実施例では、ＰＭＯＳトランジスタＱ２０のソースが電源線３２０に接続される。ＰＭＯＳトランジスタＱ２０のドレインと共通信号線８０３との間には、スイッチ素子としてのＰＭＯＳトランジスタＱ２１が設けられる。このＰＭＯＳトランジスタＱ２１のゲートには、インバータ回路を通して選択信号２０５が供給される。選択信号２０５より、ＰＭＯＳトランジスタＱ２１がオン状態になると、上記ＰＭＯＳトランジスタＱ２０のゲートとドレインとを接続してダイオード形態とする。これにより、共通信号線８０３には、ＰＭＯＳトランジスタＱ２０の閾値電圧に対応した電圧Ｖdd−Ｖthを得ることができる。

図１３には、図１２の識別要素に適した識別情報抽出回路の一実施例の回路図が示されている。この実施例では、前記図１０の定電流源９０３に代えてＰＭＯＳトランジスタ９０７、ＮＭＯＳトランジスタ９０８及び９０６が設けられる。リセット信号Ｒをロウレベルにして共通信号線８０３を電源電圧Ｖddにチャージアップしておき、リセット信号Ｒをロウレベルにして共通信号線８０３に選択された識別要素のＰＭＯＳトランジスタＱ２０の閾値電圧を取り出す。共通信号線８０３のハイレベルによりＮＭＯＳトランジスタ９０６がオン状態となっており、上記信号Ｒのハイレベルによりオン状態となるＮＭＯＳトランジスタ９０８により上記ＰＭＯＳトランジスタＱ２０に電流を流して閾値電圧を取り出すものである。この構成では、常時定電流を流さないので消費電力を小さくできる。

図１４には、この発明に係る液晶ドライバの更に他の一実施例のブロック図が示されている。この実施例では、パッド２０１が最上層の金属配線層により構成され、かつ、大きな占有面積を持つことを利用して、その電極下の半導体領域及び配線層を利用して、識別情報回路が設けられる。つまり、図１の識別要素３０３及び識別情報抽出回路３０４からなる識別情報回路が同図に点線で示したエリアに形成される。これにより、実質的にチップサイズを大きくすることく、識別情報回路を液晶ドライバの半導体チップに搭載することができる。

図１５には、この発明に係る液晶ドライバの更に他の一実施例のブロック図が示されている。この実施例では、前記図９の識別要素が１つのＮＭＯＳトランジスタで構成されていることから、それを電源配線９０６の下部の半導体領域及び配線層を利用して形成するというものである。この実施例でも、実質的にチップサイズを大きくすることく、識別情報回路を液晶ドライバを構成する半導体チップに搭載することができる。電源線９０６は、電源電圧Ｖddを供給するもの、あるいは回路の接地電位Ｖssを供給するものであってもよい。

図１６には、この発明に係る液晶ドライバが搭載される液晶テレビジョン受像機のようなＬＣＤ装置のブロック図が示されている。いわゆる液晶表示パネル１０１の周辺に、ソースドライバ１０２とゲートドライバ１０３が配置されている。ゲートドライバ１０３は、ＴＦＴトランジスタのゲートに接続される走査線電極を駆動するものである。ソースドライバ１０２は、特に制限されないが、デジタル画素信号をシリアルに受けて、それに対応した階調電圧又はＤＡ変換出力をパラレルにＴＦＴトランジスタのソース−ドレイン経路の一方が接続される信号線に供給する。上記ＴＦＴトランジスタのソース−ドレイン経路の他方には等価的に容量として動作する画素電極が設けられている。

上記ソースドライバにおいても、画素データのシリアル／パラレル変換のためのシフトレジスタを有するものであるので、かかるシフトレジスタを利用して前記ゲートドライバと同様に識別情報回路を搭載することができる。

上記のような識別情報回路を液晶ドライバに搭載することにより、半導体装置としての歩留りの維持・向上ならびに性能の均質化や均一化などの品質さらに信頼性の保障などの高いレベルでの品質管理に有効に活用することができる。つまり、半導体装置における製造過程での不良、液晶テレビジョン受像機等に組立後の不良、及び出荷後での不良において履歴を知ることができ、不良の解析を効果的に行うことができる。

前記識別情報回路は、識別情報の一部分を、任意の固定の識別情報とすることができる。例えば、前記図３に示されるトランジスタＱ１のゲート電極を常に電源３２０に接続することで、該トランジスタＱ１の属する識別要素が選択されたとき、常に共通信号３３０は３３１より相対的に低い電位状態を再現することができる。また、トランジスタＱ５のゲート電極を常に電源３２０に接続することで、該トランジスタＱ５の属する識別要素が選択されたとき、常に共通信号３３１は３３９より相対的に低い電位状態を再現することができる。それにより、かかる相対的電位状態に対応する固定の識別情報を識別情報抽出回路５０１から得ることができる。なお、識別情報のもととなる２つの電位の大小関係を常に一定方向に固定するという目的を逸しなければ、特に対象となるトランジスタや固定する電極が制限されるものではない。例えば、図６（Ａ）においては、トランジスタＱ１１のゲート電位を常に接地電位とすることで、上記と同様に任意の固定情報を得ることができる。

前記互いに同じ製造過程をもって同一の形態として形成された複数からなるＭＯＳＦＥＴのゲート，ソース間電圧のバラツキを利用した識別情報発生回路の基本概念は、本願発明者により既に提案されたものであり、主としてＣＭＯＳ回路に向けたより詳細な構成は、特開２００２−１４２３５８２公報、特表２００２−５３７６４６公報、特開２００３−３３２４５２公報、特開２００５−００５４３２公報に記載されており、識別システムにおける照合アルゴリズム等についてはこれらの公報に詳しく述べられている。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、いうまでもなく、ＭＯＳトランジスタの特性バラつきを識別要素として活用するという目的に適合するならば、特にトランジスタの種類や数、接続方法は変更可能であり、ここに例示されたもの限定されるものではない。例えば、図６において示された実施形態を適応してもよいし、識別情報抽出回路との組み合わせも可能である。液晶ドライバ装置の具体的構成は種々の実施形態を採ることができるものである。この発明は、液晶ドライバに広く利用することができる。

この発明に係る液晶ドライバの一実施例を示すブロック図である。 図１の識別情報回路の一実施例を示すブロック図である。 図１の識別要素３０３の他の一実施例を示す回路図である。 図１の識別情報抽出回路３０４の一実施例を示すブロック図である。 この発明に係る識別情報回路の動作の一例を説明するためのタイミング図である。 この発明に好適な識別要素回路の別の一実施例を示す回路図である。 この発明に係る液晶ドライバの他の一実施例を示すブロック図である。 図７の１ビット識別情報回路の一実施例を示す回路図である。 この発明に係る液晶ドライバの更に他の一実施例を示すブロック図である。 図９の識別情報抽出回路３０４の一実施例を示すブロック図である。 図９及び図１０の実施例の動作を説明するための波形図である。 この発明に用いられる識別要素の他の一実施例を示す回路図である。 図１２の識別要素に適した識別情報抽出回路の一実施例を示す回路図である。 この発明に係る液晶ドライバの更に他の一実施例を示すブロック図である。 この発明に係る液晶ドライバの更に他の一実施例を示すブロック図である。 この発明に係る液晶ドライバが搭載されるＬＣＤ装置の一実施例のブロック図である。

符号の説明

１０１…ＬＣＤパネル、１０２…ソースドライバ、１０３…ゲートドライバ、２０１…パッド、２０４…シフトレジスタ、２０３…ドライバ、３０１…ゲートドライバ、３０２…制御回路、３０３…識別要素、３０４…識別情報抽出回路、４０１…インバータ回路、１４０１…ゲートドライバ、１４０２…制御回路、１４０４…１ビット識別情報回路、８０１…ゲートドライバ、８０４…識別情報抽出回路、

Claims (9)

1. クロックに対応して時系列的に形成される選択信号を形成するシフトレジスタを備えた液晶ドライバであって、
   上記選択信号により選択され、互いに同じ製造過程をもって同一の形態として形成された複数からなるＭＯＳＦＥＴのゲート，ソース間電圧にそれぞれ依存した第１電圧として取り出す第１回路と、
   上記複数の第１電圧の差分に対応した２値信号を上記シフトレジスタにより形成された選択信号を用いて順次に出力させる第２回路とを備えてなることを特徴とする液晶ドライバ。
2. 請求項１において、
   上記シフトレジスタにより形成された選択信号は、液晶表示パネルの走査線電極を駆動する駆動信号であることを特徴とする液晶ドライバ。
3. 請求項１において、
   上記シフトレジスタにより形成された選択信号は、液晶表示パネルの信号線電極に伝えられる上記クロックに対応して時系列的に入力される画像信号を取り込むものであることを特徴とする液晶ドライバ。
4. 請求項１ないし３のいずれかにおいて、
   上記第２回路は、上記複数の第１電圧が上記選択信号によりそれぞれ伝えられる第１信号線と第２信号線と、上記第１信号線と第２信号線の差電圧を増幅して２値信号に変化する増幅回路からなることを特徴とする液晶ドライバ。
5. 請求項１ないし３のいずれかにおいて、
   上記第２回路は、
   上記複数の第１電圧が上記選択信号により順次に伝えられる信号線と、
   上記信号線に一端が接続された第１スイッチ素子と、
   上記第１スイッチ素子の他端に一方の電極が接続されたキャパシタと、
   上記キャパシタの他方の電極に入力端子が接続された反転増幅回路と、
   上記反転増幅回路の入力端子と出力端子との間に設けられた第２スイッチ素子とを含み、
   第１タイミングでは第１スイッチ素子と第２スイッチ素子をオン状態にし、上記信号線に伝えられた第１画素信号を上記キャパシタに取り込む動作と、
   上記第２タイミングでは上記第１スイッチ素子のみをオン状態にして、上記信号線に伝えられた第２画素信号を上記キャパシタの一方の電極に伝えて、上記反転増幅回路の出力端子から上記第キャパシタに保持された第１画素信号と上記伝えられた第２画素信号との差分増幅信号を形成する動作とを上記クロックに対応して繰り返すことを特徴とする液晶ドライバ。
6. 請求項５において、
   上記第１回路は、ゲートに上記選択信号が供給され、ドレインに所定電圧が供給され、ソースが上記信号線に接続されたＭＯＳＦＥＴであることを特徴とする液晶ドライバ。
7. 請求項６において、
   上記ＭＯＳＦＥＴは、電源配線層の下部に形成されてなることを特徴とする液晶ドライバ。
8. 請求項１において、
   上記第１回路及び第２回路は、液晶表示パネルに接続される電極に対応してそれぞれに設けられ、
   上記第１回路及び第２回路は、
   上記選択信号が一方の入力に供給され、他方の入力と出力とが接続された第１論理ゲート回路と、
   上記選択信号が一方の入力に供給され、他方の入力に上記第１論理ゲート回路の出力信号が伝えられる第２論理ゲート回路と、
   上記第２論理ゲート回路の出力信号に対応した出力信号を形成する第３論理ゲート回路とを含むことを特徴とする液晶ドライバ。
9. 請求項１ないし６のいずれかにおいて、
   上記第１回路及び第２回路は、液晶表示パネルに接続される電極下に形成されるものであることを特徴とする液晶ドライバ。
   

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