JP2007052725A - Design device for semiconductor integrated circuit device, wiring method, and program - Google Patents
Design device for semiconductor integrated circuit device, wiring method, and program Download PDFInfo
- Publication number
- JP2007052725A JP2007052725A JP2005238865A JP2005238865A JP2007052725A JP 2007052725 A JP2007052725 A JP 2007052725A JP 2005238865 A JP2005238865 A JP 2005238865A JP 2005238865 A JP2005238865 A JP 2005238865A JP 2007052725 A JP2007052725 A JP 2007052725A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- input
- arrangement
- output circuit
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、半導体集積回路装置の設計装置および配線方法ならびにプログラムに係り、特に、チップ周辺に配設された電極パッド同士の設計装置および配線方法ならびにプログラムに係る。 The present invention relates to a design apparatus, a wiring method, and a program for a semiconductor integrated circuit device, and more particularly, to a design apparatus, a wiring method, and a program for electrode pads arranged around a chip.
半導体集積回路装置では、一般にチップ周辺に電極パッド(以下、単にパッドあるいはPADともいう)を配し、外部接続を可能としている。このようなパッドを配設する際には、パッド形成領域の面積をできる限り狭くしてサイズの小さな半導体素子を実現することが望ましい。このため、入出力バッファ上に一部のパッドと残りのパッドとを一つずつ交互に千鳥足状に配設する半導体集積回路装置が知られている。このようなパッドに接続される入出力バッファが例えば電源用あるいは接地用のI/Oブロックであるような場合には、より配線インピーダンスを下げてパッドにおける電圧の変動を抑える必要がある。そこで、パッド同士をパッドブリッジと呼ばれる配線で配線することが行われている。 In a semiconductor integrated circuit device, generally, an electrode pad (hereinafter also simply referred to as a pad or a PAD) is arranged around a chip to enable external connection. When such a pad is provided, it is desirable to realize a semiconductor device having a small size by reducing the area of the pad forming region as much as possible. For this reason, a semiconductor integrated circuit device is known in which some pads and the remaining pads are alternately arranged in a staggered pattern on the input / output buffer one by one. When the input / output buffer connected to such a pad is, for example, a power supply or ground I / O block, it is necessary to lower the wiring impedance to suppress voltage fluctuations at the pad. Therefore, the pads are wired with a wiring called a pad bridge.
なお、パッド同士を配線する技術としては、多層配線構造を有する半導体集積回路装置の単層もしくは複数層の金属層にて形成されるボンディングパッド構造が特許文献1に開示されている。この半導体集積回路装置は、隣り合うボンディングパッド間に双方のボンディングパッドを接続する配線を有し、配線が多層配線の最上層以外の配線層で形成されている。空きパッド部に多層配線の最上層と接続を行うためのビアホールを設けないことで、空きパッド部にアルミニウム腐食を生じても配線として用いられる箇所は腐食を受けず、断線等の問題を生じない効果を有している。
As a technique for wiring pads,
近年、半導体集積回路装置の規模の増大は目覚しい。これに伴い電極パッドの数も増加し、配置配線の設計工数も増加している。従来、パッドブリッジの配線ではI/Oブロックの配線の後、人手によって配線がなされていた。電極パッドの数が少ない場合には、あまり問題とはならなかったが、電極パッドの数の増加に伴い、人手による配線では配線にミス等が生じる可能性が高まり設計工数が増加してしまう虞があった。 In recent years, the increase in the scale of semiconductor integrated circuit devices has been remarkable. Along with this, the number of electrode pads has increased, and the number of man-hours for placement and routing has also increased. Conventionally, in the wiring of the pad bridge, the wiring is manually performed after the wiring of the I / O block. When the number of electrode pads is small, it was not a problem, but with the increase in the number of electrode pads, there is a possibility that mistakes will occur in the wiring by manual wiring and the design man-hour may increase. was there.
本発明の1つのアスペクトに係る半導体集積回路装置の配線方法は、チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに電極パッドが千鳥足状に配設されている半導体集積回路装置の配線方法である。この配線方法は、入出力回路領域中の入出力回路からコンタクトを介して配線されるチップ端側の第1の電極パッドと第1の電極パッドに対向する内部回路領域側のいずれかの第2の電極パッドとを配線するための配線データと、入出力回路の配置配線データとを合成したデータを元に配置配線を行う。 According to one aspect of the present invention, there is provided a wiring method for a semiconductor integrated circuit device, wherein an electrode pad arrangement region is formed on an input / output circuit region arranged in a peripheral portion of a chip, and wiring to the electrode pad is performed in the electrode pad arrangement region. This is a wiring method of a semiconductor integrated circuit device in which electrode pads are arranged in a staggered pattern on the chip end side and the internal circuit region side across the connection region. In this wiring method, the first electrode pad on the chip end side wired via the contact from the input / output circuit in the input / output circuit region and the second one on the internal circuit region side facing the first electrode pad are provided. Placement and wiring is performed based on data obtained by combining the wiring data for wiring the electrode pads and the placement and wiring data of the input / output circuit.
本発明の1つのアスペクトに係る半導体集積回路装置の設計装置は、チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに電極パッドが千鳥足状に配設されている半導体集積回路装置の設計装置である。この装置は、入出力回路領域中の入出力回路からコンタクトを介して配線されるチップ端側の第1の電極パッドと第1の電極パッドに対向する内部回路領域側のいずれかの第2の電極パッドとの間を接続するパッドブリッジの配置情報と、入出力回路の配置情報とを記憶する配置情報記憶部と、パッドブリッジが付加された入出力回路の配置配線データを記憶するライブラリ記憶部と、配置情報記憶部からパッドブリッジの配置情報と入出力回路の配置情報とを読み込んで、パッドブリッジの配置タイプを判定する配置タイプ判定部と、判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データをライブラリ記憶部から読み込んで、入出力回路領域中の配置配線データを合成するデータ合成部と、を備える。 According to one aspect of the present invention, there is provided a semiconductor integrated circuit device design apparatus in which an electrode pad arrangement region is formed on an input / output circuit region provided in a peripheral portion of a chip, and wiring to the electrode pad is performed in the electrode pad arrangement region. This is a design apparatus for a semiconductor integrated circuit device in which electrode pads are arranged in a staggered pattern on the chip end side and the internal circuit region side with the connection region interposed therebetween. This device includes a first electrode pad on the chip end side wired via a contact from an input / output circuit in the input / output circuit region, and a second one on the internal circuit region side facing the first electrode pad. Arrangement information storage unit for storing arrangement information of pad bridges connected to electrode pads and arrangement information of input / output circuits, and library storage unit for storing arrangement / wiring data of input / output circuits to which pad bridges are added And an arrangement type determination unit that reads the arrangement information of the pad bridge and the arrangement information of the input / output circuit from the arrangement information storage unit and determines the arrangement type of the pad bridge, and the pad bridge corresponding to the determined arrangement type is added. A data synthesis unit that reads the arranged wiring data of the input / output circuit from the library storage unit and synthesizes the wiring data in the input / output circuit area.
本発明の1つのアスペクトに係るプログラムは、チップ周辺部に配設される入出力回路領域上に電極パッド配置領域が形成され、電極パッド配置領域において、電極パッドへの配線接続領域を挟んでチップ端側と内部回路領域側とに電極パッドが千鳥足状に配設されている半導体集積回路装置の設計装置を構成するコンピュータに、入出力回路領域中の入出力回路からコンタクトを介して配線されるチップ端側の第1の電極パッドと第1の電極パッドに対向する内部回路領域側のいずれかの第2の電極パッドとの間を接続するパッドブリッジの配置情報と、入出力回路の配置情報とを配置情報記憶部から読み込んで、パッドブリッジの配置タイプを判定する配置タイプ判定処理と、判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データをライブラリ記憶部から読み込んで、入出力回路領域中の配置配線データを合成するデータ合成処理と、を実行させる。 In a program according to one aspect of the present invention, an electrode pad arrangement region is formed on an input / output circuit region arranged in a peripheral portion of a chip, and the chip is sandwiched between the electrode pad arrangement region and a wiring connection region to the electrode pad. Wired from the input / output circuit in the input / output circuit region to the computer constituting the design apparatus of the semiconductor integrated circuit device in which the electrode pads are arranged in a staggered pattern on the end side and the internal circuit region side through the contacts. Arrangement information of a pad bridge for connecting between the first electrode pad on the chip end side and any second electrode pad on the internal circuit region side facing the first electrode pad, and arrangement information of the input / output circuit Is read from the arrangement information storage unit, and an arrangement type determination process for determining the arrangement type of the pad bridge and a pad bridge corresponding to the determined arrangement type are added. Loading arrangement wiring data of the input and output circuits from the library storage unit, to execute a data synthesizing process for synthesizing the placement and routing data in the input-output circuit region.
本発明によれば、I/Oブロック配設とパッドブリッジ配線を自動的に行うことができ、設計工数が低減される。 According to the present invention, the I / O block arrangement and the pad bridge wiring can be automatically performed, and the design man-hour is reduced.
図1は、本発明の実施形態に係る半導体集積回路装置の設計装置の構成を示すブロック図である。図1において、設計装置は、処理装置10、入力装置11、出力装置12、記憶装置13を備え、エンジニアリングワークステーションやパーソナルコンピュータ等によって構成される。処理装置10は、CPU等で構成され、記憶装置13に内蔵される配置配線プログラム20を実行して設計装置として機能する。入力装置11は、処理装置10に指示等を与えるマンマシンインタフェースとして機能し、キーボード、マウス等で構成される。出力装置12は、ディスプレイ、プリンタ等で構成され、処理装置10の出力結果等を表示する。記憶装置13は、半導体メモリ、ハードディスク等で構成され、半導体集積回路装置の配置配線情報14、配置配線に必要となる各種のライブラリ15、配置配線結果データ18、配置配線プログラム20等を記憶する。また、ライブラリ15には、入出力回路情報17等が含まれる。
FIG. 1 is a block diagram showing the configuration of a semiconductor integrated circuit device design apparatus according to an embodiment of the present invention. In FIG. 1, the design device includes a
次に、配置配線プログラム20によって実行される設計方法について説明する。ここでは、I/Oブロック(入出力回路)とそれに接続されるパッドとの配置配線に限定して説明する。図2は、配置配線プログラム20の構成を示すブロック図である。配置配線プログラム20は、主として配置タイプ判定部21と、データ合成部22として機能する。また、図3は、半導体集積回路装置の設計方法の手順を示すフローチャートである。
Next, a design method executed by the placement and
ステップS11において、配置タイプ判定部21は、半導体集積回路装置に関する配置配線情報14から設計対象となるI/Oブロックとパッドの配置配線データを入力する。
In step S <b> 11, the placement
ステップS12において、配置タイプ判定部21は、I/Oブロックとパッドの配置配線データからパッド間を接続するパッドブリッジの配置タイプを判別する。より具体的には、パッドブリッジの配置タイプは、I/Oブロックの配置領域の長手方向の中心軸に対し、このI/Oブロックに接続される電極パッドが左右いずれの側に存在するかによって定められる。
In step S12, the arrangement
ステップS13において、データ合成部22は、配置タイプ判定部21で判別された配置タイプ結果に応じてライブラリ15から対応するパッドブリッジ情報が付加されたI/Oブロックに関する入出力回路情報17を読み込む。
In step S <b> 13, the
ステップS14において、データ合成部22は、対象となる全てのパッドの情報を読み出したか否かを判断し、残りがあるならばステップS11に戻り、全て読み出したならばステップS15に進む。
In step S14, the
ステップS15において、データ合成部22は、読み出した入出力回路情報17を合成してI/Oブロック領域における配置配線結果データ18を得る。
In step S15, the
以上のように半導体集積回路装置の設計装置が動作し、配置配線結果データ18を元に配置配線を行うことで、I/Oブロック配設とパッドブリッジ配線を自動的に行うことができる。以下、実施例に即し、具体的な半導体集積回路装置の設計例について説明する。
As described above, the semiconductor integrated circuit device design apparatus operates, and by performing placement and routing based on the placement and
図4は、本発明の設計方法によって作成される半導体集積回路装置の構成を模式的に示す図である。図4(a)に示すように、チップの周辺部にはI/O領域50が存在し、I/O領域50に隣接してチップの中心側には内部ロジック領域51が存在する。I/O領域50には、パッド40a(PAD1)、40b(PAD2)、40c(PAD3)、40d(PAD4)が配設される。また、I/O領域50の半導体基板53上には、I/Oブロック41a、41bが存在し、それぞれパッド取出し口である配線部42a、42bを介して、パッド40b、40cにそれぞれ接続されている。さらに、パッド40bとパッド40cとは、パッドブリッジ44で接続され、パッド40cは、配線43によって内部ロジック領域51へ配線されている。配線部42a、42b、パッドブリッジ44は、パッド40a、40cとパッド40b、40dに挟まれる配線接続領域52に配設される。なお、ここでは配設されるパッドの数を4として図示しているが、パッドの数はこれに限定されるものではない。また、配線43は、パッドブリッジ44が接続されているパッド40cに配線される場合を例示しているが、これに限らずパッドブリッジが接続されていないパッドに配線されてもよい。
FIG. 4 is a diagram schematically showing a configuration of a semiconductor integrated circuit device created by the design method of the present invention. As shown in FIG. 4A, an I /
図4(b)は、図4(a)におけるX1−Y1断面を表わす断面図である。パッドブリッジ44、配線43は、パッド40b、40cと同じ金属配線層において配線される。パッド40bの下(半導体基板側)にはビア61aを介して配線62aが存在し、配線62aは、配線部42aに接続される。また、配線62aの下にはビア63aを介して配線64aが接続され、配線64aはビア65aを介して半導体基板53上のI/Oブロック41aに接続される。また、パッド40cの下にはビア61bを介して配線62bが存在し、配線62bの下にはビア63bを介して配線64bが接続され、配線64bはビア65bを介して半導体基板53上のI/Oブロック41aに接続されている。
FIG. 4B is a cross-sectional view illustrating the X1-Y1 cross section in FIG. The
図4(c)は、図4(a)におけるX2−Y2断面を表わす断面図である。パッド40cの下(半導体基板側)に存在する配線62bは、配線部42bに接続されている。
FIG. 4C is a cross-sectional view illustrating the X2-Y2 cross section in FIG. The
なお、ここでは、パッドブリッジ44は、パッド40b、40cと同じ金属配線層であるとして図示したが、必要に応じてパッドブリッジ44を任意のメタル層に配設してパッド同士を接続するように構成してもよい。また、I/Oブロック41a、41bは、半導体基板53内に在るように図示されているが、実際には半導体基板53上の半導体素子とその上に絶縁膜を介して形成される不図示の任意のメタル層を使用した配線およびコンタクトなどによって構成される。
Here, the
以上のような構成の半導体集積回路装置のI/O領域50において、配線部42a、42b、パッドブリッジ44が配設される配線接続領域52を挟んでチップ端側にパッド40b、40dが配設され、内部ロジック領域51側にパッド40a、40cが配設され、それぞれのパッドが千鳥足状に配設されている。このようにパッドを配設することで配線接続領域からのパッドへの距離が短くなって配線インピーダンスを下げることができる。
In the I /
また、パッド40aのような内部ロジック領域51側に配設されるパッドについては、内部ロジック領域51から直接、配線43を配線することで、パッド40aの配線インピーダンスをさらに下げることができる。さらに、チップ端側のパッド40bと内部ロジック領域51側のパッド40cとをパッドブリッジ44で接続することで、パッド40bへの配線インピーダンスをさらに下げることができる。パッドに接続されるI/Oブロックが特に電源用あるいは接地用のI/Oブロックである場合には、配線43あるいはパッドブリッジ44を用いることで配線インピーダンスを下げてパッドにおける電圧の変動を抑えることができる。
In addition, with respect to a pad arranged on the side of the
またさらに、LSIのウェハテストにおいて、パッドへの針当て回数に制限があって、テスティングのネックとなっている場合、パッドブリッジによって2つ以上のパッドを共通化し、それぞれのパッドへの針当てを行うことで針当て回数を増やすことができる。 Furthermore, in the LSI wafer test, when there is a limit to the number of times of needle contact to the pad and this is the neck of testing, two or more pads are shared by the pad bridge, and the needle contact to each pad The number of needle hits can be increased by performing.
次に、パッドブリッジの配置方法について説明する。図5(a)は、矩形のI/Oブロック41の長手方向の対称軸に対して配線部42を介して右側にパッドブリッジ44rを配したI/Oブロック41を示している。また、図5(b)は、矩形のI/Oブロック41の長手方向の対称軸に対して配線部42を介して左側にパッドブリッジ44lを配したI/Oブロック41を示している。パッドブリッジの配置配線においては、このような2つのタイプのI/Oブロックの設計データをライブラリ15に予め用意しておく。すなわち、パッドブリッジの配線データとI/Oブロックの配置配線データとを合成した2つのタイプのデータを入出力回路情報17として用意しておく。そして、どのチップ端側のパッドとどの内部ロジック領域51側のパッドとをパッドブリッジで配線するかによって、図5(a)、図5(b)のいずれかのタイプのI/Oブロックのデータを選択するようにする。
Next, a method for arranging the pad bridge will be described. FIG. 5A shows the I /
例えば、図5(c)のパッド40bに接続されるI/Oブロック41aでは、パッド40bとバッド40cとをパッドブリッジ44aで配線する場合、図5(a)のタイプのI/Oブロックのデータを選択するようにする。また、図5(c)のパッド40nに接続されるI/Oブロック41nでは、パッド40mとバッド40nとをパッドブリッジ44nで配線する場合、図5(b)のタイプのI/Oブロックのデータを選択するようにする。このようにして選択されたI/OブロックのデータをLSIのチップレイアウト上のI/O領域50に配置配線することで、パッド40b(PAD2)とパッド40c(PAD3)とがパッドブリッジ44aによって自動的に配置配線される。また、パッド40m(PAD9)とパッド40n(PAD10)とがパッドブリッジ44nによって自動的に配置配線される。
For example, in the I /
このようにI/Oブロックに2つのタイプのパッドブリッジ用レイアウトデータを持たせたデータとすることで、I/Oブロック配設とパッドブリッジ配線を自動的に行うことができ、マニュアル作業によるパッドブリッジ配線を必要としないので設計工数が低減される。 In this way, I / O block layout data and pad bridge wiring can be automatically performed by using two types of pad bridge layout data in the I / O block. Since no bridge wiring is required, the design man-hour is reduced.
10 処理装置
11 入力装置
12 出力装置
13 記憶装置
14 配置配線情報
15 ライブラリ
17 入出力回路情報
18 配置配線結果データ
20 配置配線プログラム
21 配置タイプ判定部
22 データ合成部
40a、40b、40c、40d、40m、40n パッド
41、41a、41b、41n I/Oブロック
42、42a、42b、42n 配線部
43、62a、62b、64a、64b 配線
44、44a、44n、44r、44l パッドブリッジ
50 I/O領域
51 内部ロジック領域
52 配線接続領域
53 半導体基板
61a、61b、63a、63b、65a、65b ビア
DESCRIPTION OF
Claims (9)
前記入出力回路領域中の入出力回路からコンタクトを介して配線される前記チップ端側の第1の電極パッドと前記第1の電極パッドに対向する前記内部回路領域側のいずれかの第2の電極パッドとを配線するための配線データと、前記入出力回路の配置配線データとを合成したデータを元に配置配線を行うことを特徴とする半導体集積回路装置の配線方法。 An electrode pad arrangement region is formed on the input / output circuit region disposed in the peripheral portion of the chip, and the electrode pad arrangement region includes the wiring connection region to the electrode pad and the chip end side and the internal circuit region side. A wiring method of a semiconductor integrated circuit device in which electrode pads are arranged in a staggered pattern,
The first electrode pad on the chip end side wired via the contact from the input / output circuit in the input / output circuit region and the second one on the internal circuit region side facing the first electrode pad A wiring method for a semiconductor integrated circuit device, wherein the wiring is performed on the basis of data obtained by synthesizing wiring data for wiring an electrode pad and layout data of the input / output circuit.
前記パッドブリッジの配置情報と前記入出力回路の配置情報とから前記パッドブリッジの配置タイプを判定するステップと、
前記判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データを読み込むステップと、
前記パッドブリッジが付加された入出力回路の配置配線データを元に前記入出力回路領域中の配置配線データを合成するステップと、
を含むことを特徴とする請求項1記載の半導体集積回路装置の配線方法。 A first electrode pad on the chip end side wired from an input / output circuit in the input / output circuit region via a contact, and a second electrode pad on the internal circuit region side facing the first electrode pad; Reading the placement information of the pad bridges connecting between and the placement information of the input / output circuit;
Determining the arrangement type of the pad bridge from the arrangement information of the pad bridge and the arrangement information of the input / output circuit;
Reading placement and routing data of an input / output circuit to which a pad bridge corresponding to the determined placement type is added; and
Synthesizing the placement and routing data in the input / output circuit area based on the placement and routing data of the input / output circuit to which the pad bridge is added;
The wiring method for a semiconductor integrated circuit device according to claim 1, comprising:
前記入出力回路領域中の入出力回路からコンタクトを介して配線される前記チップ端側の第1の電極パッドと前記第1の電極パッドに対向する前記内部回路領域側のいずれかの第2の電極パッドとの間を接続するパッドブリッジの配置情報と、前記入出力回路の配置情報とを記憶する配置情報記憶部と、
パッドブリッジが付加された入出力回路の配置配線データを記憶するライブラリ記憶部と、
前記配置情報記憶部から前記パッドブリッジの配置情報と前記入出力回路の配置情報とを読み込んで、前記パッドブリッジの配置タイプを判定する配置タイプ判定部と、
前記判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データを前記ライブラリ記憶部から読み込んで、前記入出力回路領域中の配置配線データを合成するデータ合成部と、
を備えることを特徴とする半導体集積回路装置の設計装置。 An electrode pad arrangement region is formed on the input / output circuit region disposed in the peripheral portion of the chip, and the electrode pad arrangement region includes the wiring connection region to the electrode pad and the chip end side and the internal circuit region side. A device for designing a semiconductor integrated circuit device in which electrode pads are arranged in a staggered pattern,
The first electrode pad on the chip end side wired via the contact from the input / output circuit in the input / output circuit region and the second one on the internal circuit region side facing the first electrode pad An arrangement information storage unit for storing arrangement information of a pad bridge connecting between electrode pads and arrangement information of the input / output circuit;
A library storage unit for storing the placement and routing data of the input / output circuit to which the pad bridge is added;
An arrangement type determination unit that reads the arrangement information of the pad bridge and the arrangement information of the input / output circuit from the arrangement information storage unit and determines the arrangement type of the pad bridge;
A data synthesis unit that reads the layout wiring data of the input / output circuit to which the pad bridge corresponding to the determined layout type is added from the library storage unit, and synthesizes the layout wiring data in the input / output circuit area;
An apparatus for designing a semiconductor integrated circuit device, comprising:
前記入出力回路領域中の入出力回路からコンタクトを介して配線される前記チップ端側の第1の電極パッドと前記第1の電極パッドに対向する前記内部回路領域側の第2のいずれかの電極パッドとの間を接続するパッドブリッジの配置情報と、前記入出力回路の配置情報とを配置情報記憶部から読み込んで、前記パッドブリッジの配置タイプを判定する配置タイプ判定処理と、
前記判定された配置タイプに対応するパッドブリッジが付加された入出力回路の配置配線データをライブラリ記憶部から読み込んで、前記入出力回路領域中の配置配線データを合成するデータ合成処理と、
を実行させるプログラム。 An electrode pad arrangement region is formed on the input / output circuit region disposed in the peripheral portion of the chip, and the electrode pad arrangement region includes the wiring connection region to the electrode pad and the chip end side and the internal circuit region side. In a computer constituting a design apparatus for a semiconductor integrated circuit device in which electrode pads are arranged in a staggered pattern,
The first electrode pad on the chip end side wired via the contact from the input / output circuit in the input / output circuit region, and the second one on the internal circuit region side facing the first electrode pad Arrangement type determination processing for reading the arrangement information of the pad bridge connecting between the electrode pads and the arrangement information of the input / output circuit from the arrangement information storage unit, and determining the arrangement type of the pad bridge;
A data synthesis process for reading the layout wiring data of the input / output circuit to which the pad bridge corresponding to the determined layout type is added from the library storage unit, and synthesizing the layout wiring data in the input / output circuit area
A program that executes
The arrangement type determining process is characterized in that the arrangement type of the pad bridge is determined depending on which side the second electrode pad is present on the left or right side with respect to the central axis in the longitudinal direction of the arrangement area of the input / output circuit. The program according to claim 8.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005238865A JP4566860B2 (en) | 2005-08-19 | 2005-08-19 | Semiconductor integrated circuit device design apparatus, wiring method, and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005238865A JP4566860B2 (en) | 2005-08-19 | 2005-08-19 | Semiconductor integrated circuit device design apparatus, wiring method, and program |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007052725A true JP2007052725A (en) | 2007-03-01 |
JP4566860B2 JP4566860B2 (en) | 2010-10-20 |
Family
ID=37917108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005238865A Expired - Fee Related JP4566860B2 (en) | 2005-08-19 | 2005-08-19 | Semiconductor integrated circuit device design apparatus, wiring method, and program |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4566860B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007299747A (en) * | 2006-05-04 | 2007-11-15 | Syspotek Corp | Power interruption procedure used for fuel cell |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60113636U (en) * | 1984-01-06 | 1985-08-01 | 日本電気アイシーマイコンシステム株式会社 | Semiconductor integrated circuit device |
JPH05121501A (en) * | 1991-10-24 | 1993-05-18 | Nec Corp | Semiconductor integrated circuit |
JP2002270779A (en) * | 2001-03-14 | 2002-09-20 | Kawasaki Microelectronics Kk | Semiconductor device |
JP2002299452A (en) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | Semiconductor integrated circuit and method for designing layout of power source |
JP2002303653A (en) * | 2001-01-30 | 2002-10-18 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
-
2005
- 2005-08-19 JP JP2005238865A patent/JP4566860B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60113636U (en) * | 1984-01-06 | 1985-08-01 | 日本電気アイシーマイコンシステム株式会社 | Semiconductor integrated circuit device |
JPH05121501A (en) * | 1991-10-24 | 1993-05-18 | Nec Corp | Semiconductor integrated circuit |
JP2002303653A (en) * | 2001-01-30 | 2002-10-18 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
JP2002270779A (en) * | 2001-03-14 | 2002-09-20 | Kawasaki Microelectronics Kk | Semiconductor device |
JP2002299452A (en) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | Semiconductor integrated circuit and method for designing layout of power source |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007299747A (en) * | 2006-05-04 | 2007-11-15 | Syspotek Corp | Power interruption procedure used for fuel cell |
Also Published As
Publication number | Publication date |
---|---|
JP4566860B2 (en) | 2010-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006196627A (en) | Semiconductor device and its design program | |
US9892224B2 (en) | Method of forming masks | |
US20100077371A1 (en) | Semiconductor integrated circuit, layout design method of semiconductor integrated circuit, and layout program product for same | |
CN108400129B (en) | Integrated circuit with contact jumpers | |
JP4986114B2 (en) | Semiconductor integrated circuit and design method of semiconductor integrated circuit | |
KR20180070322A (en) | Integrated circuit for multiple patterning lithography, computing system and computer-implemented method for designing integrated circuit | |
JP2004047516A (en) | Semiconductor integrated circuit device and its layout method | |
JP4566860B2 (en) | Semiconductor integrated circuit device design apparatus, wiring method, and program | |
CN110392922B (en) | Semiconductor integrated circuit device with a plurality of semiconductor chips | |
JP2007011957A (en) | Circuit design device and program | |
JP2009026868A (en) | Semiconductor integrated circuit and its design method | |
JP4983068B2 (en) | Semiconductor device design support apparatus, semiconductor device design support method, and semiconductor device design support program | |
US20080224321A1 (en) | Cell data for spare cell, method of designing a semiconductor integrated circuit, and semiconductor integrated circuit | |
JP2005235804A (en) | Design method and program of semiconductor device | |
US20090243121A1 (en) | Semiconductor integrated circuit and layout method for the same | |
US9305863B2 (en) | Semiconductor device | |
JP2009182237A (en) | Exposure condition setting method, pattern designing method and manufacturing method of semiconductor device | |
KR20210028306A (en) | Method for designing layout of semiconductor device | |
JPH11312185A (en) | Method for preparing layout data | |
JP2006237123A (en) | Semiconductor integrated circuit | |
US11092885B2 (en) | Manufacturing methods of semiconductor devices | |
JP2005310825A (en) | Apparatus and method for clearance inspection | |
TWI745544B (en) | Integrated circuit having contact jumper and semiconductor device | |
JP2007311410A (en) | Semiconductor integrated circuit device, and its design method | |
JP2004235333A (en) | Method of layout of semiconductor integrated circuit and manufacturing method of semiconductor integrated circuit using the method of layout |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080711 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100708 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100803 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100804 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |