JP2007042759A - Method of manufacturing semiconductor light emitting device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor light emitting device by which a variance in shape of grating due to etching can be reduced without using a GaAs thermal deformation preventive layer and thermal deformation of the grating can be suppressed. <P>SOLUTION: A first InP semiconductor layer 19, a GaInAsP semiconductor layer 21, and a second InP semiconductor layer 23, are etched using a mask 29, so as to form a semiconductor area 33 having a concave 33a and a convex 33b. The semiconductor area 33 is heated to result in mass transport of an InP semiconductor, so as to form an InP 37 on the side wall 21b of a first semiconductor layer 21a. An InP semiconductor layer is grown to embed the concave 33a and the convex 33b of the semiconductor area 33. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体発光素子を作製する方法に関する。   The present invention relates to a method for manufacturing a semiconductor light emitting device.

特許文献１には、半導体レーザのための回折格子の熱変形を防止する製造方法が記載されている。回折格子層の熱変形を防止するために、ＧａＡｓ熱変形防止層を用いる。ＩｎＧａＡｓＰから成る回折格子層上にＩｎＰ保護層およびＧａＡｓ熱変形防止層を形成する。ＩｎＰ保護層はＧａＡｓ熱変形防止層をウエットエッチングから保護するために必要である。回折格子をドライエッチングで形成し、回折格子を選択的にエッチングするエッチング液でダメージ層を除去する。ＧａＡｓは、Ｐを含まないので、ＩｎＰに比べて熱変形しにくい。埋め込み成長前に回折格子層が熱変形しない。ドライエッチング後に、ダメージ層を除去するために回折格子層の選択エッチング（ウェットエッチング）を行う。ＧａＡｓ熱変形防止層はエッチングされない。   Patent Document 1 describes a manufacturing method for preventing thermal deformation of a diffraction grating for a semiconductor laser. In order to prevent thermal deformation of the diffraction grating layer, a GaAs thermal deformation prevention layer is used. An InP protective layer and a GaAs thermal deformation prevention layer are formed on the diffraction grating layer made of InGaAsP. The InP protective layer is necessary for protecting the GaAs thermal deformation prevention layer from wet etching. The diffraction grating is formed by dry etching, and the damaged layer is removed with an etchant that selectively etches the diffraction grating. Since GaAs does not contain P, it is less susceptible to thermal deformation than InP. The diffraction grating layer is not thermally deformed before the embedded growth. After dry etching, selective etching (wet etching) of the diffraction grating layer is performed to remove the damaged layer. The GaAs thermal deformation prevention layer is not etched.

特許文献２には、半導体レーザのための回折格子の熱変形を防止する製造方法が記載されている。回折格子のための凹凸の熱変形を防止するために、回折格子の上部に回折格子のＩｎＧａＡｓＰよりも熱変形しやすいｎ型ＩｎＰ層を、後に回折格子の凹部を埋め込むために十分な量を積層する。ｎ型ＩｎＰ層およびＩｎＧａＡｓＰ層をエッチングして、回折格子のための凹凸をＩｎＧａＡｓＰ層に形成する。ＩｎＧａＡｓＰ層の凸部上のＩｎＰ層の熱変形およびマストランスポートを利用して回折格子のための凹部を埋め込む。   Patent Document 2 describes a manufacturing method for preventing thermal deformation of a diffraction grating for a semiconductor laser. In order to prevent thermal deformation of the concave and convex portions for the diffraction grating, an n-type InP layer that is easier to thermally deform than InGaAsP of the diffraction grating is laminated on the upper part of the diffraction grating, and an amount sufficient to embed a concave portion of the diffraction grating later To do. The n-type InP layer and the InGaAsP layer are etched to form irregularities for the diffraction grating in the InGaAsP layer. The concave portion for the diffraction grating is embedded by utilizing thermal deformation of the InP layer on the convex portion of the InGaAsP layer and mass transport.

特許文献３には、半導体レーザのための回折格子の製造方法が記載されている。エッチングされる半導体とレジストマスクの密着性が弱いので、回折格子のためのエッチングをレジストマスクで行うと、該半導体とレジストマスクとの界面からサイドエッチングが入リやすい。このため、回折格子の形状が不安定となる。この方法では、レジストの替わりにＩｎＰマスクを用いて、回折格子のためのＧａＩｎＡｓＰ層を選択的にエッチングして、回折格子のための凹凸形状を安定化させる。再成長直前のエッチングではＩｎＰマスクを用いるので、レジストが存在せず、再成長表面にレジストによる汚染がない。
特開２００１−１６８４５５号公報 特開平０６−２１５７０号公報 特開平０９−２６０７７５公報 Patent Document 3 describes a method for manufacturing a diffraction grating for a semiconductor laser. Since the adhesion between the semiconductor to be etched and the resist mask is weak, if etching for the diffraction grating is performed with the resist mask, side etching is likely to enter from the interface between the semiconductor and the resist mask. For this reason, the shape of the diffraction grating becomes unstable. In this method, by using an InP mask instead of a resist, the GaInAsP layer for the diffraction grating is selectively etched to stabilize the uneven shape for the diffraction grating. Since the InP mask is used in the etching immediately before the regrowth, there is no resist and the regrowth surface is not contaminated by the resist.
JP 2001-168455 A Japanese Patent Laid-Open No. 06-21570 JP 09-260775 A

特許文献１によれば、回折格子の埋め込み成長の昇温時および成長時に、ＩｎＰ保護層からのマストランスポートにより回折格子のサイドエッチング部表面にＩｎＰを付着させることができる。また、回折格子のための凹凸はＧａＡｓ熱変形防止層の作用により熱変形しない。しかしながら、ＧａＡｓの格子定数はＩｎＰの格子定数と異なリ、格子不整合による格子欠陥を誘発する。   According to Patent Document 1, InP can be attached to the surface of the side etched portion of the diffraction grating by the mass transport from the InP protective layer at the time of temperature rise and growth of the buried growth of the diffraction grating. The unevenness for the diffraction grating is not thermally deformed by the action of the GaAs thermal deformation preventing layer. However, the lattice constant of GaAs is different from that of InP and induces lattice defects due to lattice mismatch.

特許文献２によれば、回折格子の深さ制御がエッチングのみにより制御されているので、回折格子の高さのばらつきが大きい。   According to Patent Literature 2, since the depth control of the diffraction grating is controlled only by etching, the height variation of the diffraction grating is large.

特許文献３によれば、回折格子のためのパターンを有するＩｎＧａＡｓＰ上に直接ＩｎＰ埋め込み成長を行うので、ＩｎＧａＡｓＰとＩｎＰの再成長界面に変性層が形成されやすい。この結果、格子不整合を生じさせ、結晶欠陥が発生する。燐化合物の熱変形は考慮されていないので、再成長のための昇温時および再成長時にＩｎＰマスクとともに、回折格子の熱変形が生じ、回折格子の形状ばらつきが発生する。   According to Patent Document 3, since InP buried growth is directly performed on InGaAsP having a pattern for a diffraction grating, a modified layer is likely to be formed at the regrowth interface between InGaAsP and InP. As a result, lattice mismatch occurs and crystal defects occur. Since thermal deformation of the phosphorous compound is not taken into account, thermal deformation of the diffraction grating occurs together with the InP mask at the time of temperature rise for regrowth and regrowth, and variation in the shape of the diffraction grating occurs.

本発明は、ＧａＡｓ熱変形防止層を用いること無く、エッチングに起因する回折格子の形状ばらつきを低減できると共に回折格子の熱変形を抑制できる、半導体発光素子を作製する方法を提供することを目的とする。   It is an object of the present invention to provide a method for manufacturing a semiconductor light emitting device that can reduce the shape variation of a diffraction grating due to etching and suppress thermal deformation of the diffraction grating without using a GaAs thermal deformation prevention layer. To do.

本発明の一側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｄ）前記マスクを除去する工程と、前記マスクを除去した後に、ＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁上にＩｎＰを形成する工程と、（ｅ）前記熱処理の後に、前記基板上に第２のIII−Ｖ化合物半導体からなる第２の半導体層を成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える。   One aspect of the present invention relates to a method for fabricating a semiconductor light emitting device. This method includes the steps of (a) sequentially growing a first InP semiconductor layer, a first semiconductor layer made of a first III-V compound semiconductor different from the InP semiconductor, and a second InP semiconductor layer on a substrate. (B) forming a mask for the diffraction grating on the second InP semiconductor layer; and (c) the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer. At least the first semiconductor layer and the second InP semiconductor layer are etched using the mask, and the recessed portion where the InP is exposed and the etched first semiconductor layer and second InP semiconductor layer are formed. Forming a semiconductor region having a convex portion including, (d) removing the mask, and removing the mask to cause mass transport of the InP semiconductor after removing the mask. Performing a heat treatment of the region to form InP on the sidewalls of the etched first semiconductor layer in the semiconductor region; and (e) a second III-V on the substrate after the heat treatment. Growing a second semiconductor layer made of a compound semiconductor, and embedding the concave portion and the convex portion of the semiconductor region.

この方法によれば、エッチングにより、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。また、エッチングされた第１の半導体層の側壁上にマストランスポートによりＩｎＰを形成した後に、半導体領域の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。   According to this method, since the concave portion where InP is exposed and the convex portion including the etched first semiconductor layer and second InP semiconductor layer are formed by etching, the thickness of the diffraction grating is not determined by etching. , Determined by the thickness of the first semiconductor layer. Therefore, the shape variation of the diffraction grating due to etching is small. In addition, since InP is formed by mass transport on the etched side wall of the first semiconductor layer, and then the concave and convex portions of the semiconductor region are buried, the thermal deformation of the diffraction grating is small.

本発明の別の側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、エッチングされた第２のＩｎＰ半導体層を形成する工程と、（ｄ）前記マスクを除去した後、前記エッチングされた第２のＩｎＰ半導体層に対して前記第１の半導体層を選択的にエッチングして、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および前記エッチングされた第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｅ）ＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁上にＩｎＰを形成する工程と、（ｆ）前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える。   Another aspect of the present invention relates to a method for fabricating a semiconductor light emitting device. This method includes the steps of (a) sequentially growing a first InP semiconductor layer, a first semiconductor layer made of a first III-V compound semiconductor different from the InP semiconductor, and a second InP semiconductor layer on a substrate. (B) forming a mask for the diffraction grating on the second InP semiconductor layer; and (c) the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer. A step of forming at least the second InP semiconductor layer using the mask to form an etched second InP semiconductor layer, and (d) removing the mask and then performing the etching. The first semiconductor layer is selectively etched with respect to the second InP semiconductor layer, and the recessed portion where the InP is exposed, the etched first semiconductor layer, and the etched second InP half Forming a semiconductor region having a convex portion including a body layer; and (e) performing a heat treatment of the semiconductor region to cause mass transport of the InP semiconductor, and performing the etched first in the semiconductor region. And (f) after the heat treatment, a second semiconductor layer made of a second III-V compound semiconductor is grown on the substrate to form the semiconductor region in the semiconductor region. And embedding the concave portion and the convex portion.

この方法によれば、第２のＩｎＰ半導体層をマスクとして、第１の半導体層を選択的にエッチングすることにより、第２のＩｎＰ半導体層が庇状に形成され、この結果、その後のマストランスポート工程において、ＩｎＰ半導体のマストランスポートが起こりやすくなる。   According to this method, the second InP semiconductor layer is formed in a bowl shape by selectively etching the first semiconductor layer using the second InP semiconductor layer as a mask. In the port process, mass transport of the InP semiconductor is likely to occur.

本発明の別の側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうちの少なくとも前記半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｄ）前記マスクを除去する工程と、前記マスクを除去した後に、少なくともＰを含む雰囲気において前記半導体領域の熱処理を行って、前記半導体領域内のエッチングされた第１の半導体層の側壁上にＩｎＰを形成する工程と、（ｅ）前記熱処理の後に、前記基板上に第２のIII−Ｖ化合物半導体からなる第２の半導体層を成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える。   Another aspect of the present invention relates to a method for fabricating a semiconductor light emitting device. This method includes the steps of (a) sequentially growing a first InP semiconductor layer, a first semiconductor layer made of a first III-V compound semiconductor different from the InP semiconductor, and a second InP semiconductor layer on a substrate. (B) forming a mask for the diffraction grating on the second InP semiconductor layer; and (c) the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer. And at least the semiconductor layer and the second InP semiconductor layer are etched using the mask, and a recess including the exposed InP and the etched first semiconductor layer and the second InP semiconductor layer are formed. Forming a semiconductor region having a portion; (d) removing the mask; and removing the mask and then performing heat treatment on the semiconductor region in an atmosphere containing at least P. Forming InP on the sidewall of the etched first semiconductor layer in the semiconductor region; and (e) a second semiconductor comprising a second III-V compound semiconductor on the substrate after the heat treatment. Growing a layer and filling the recesses and the protrusions of the semiconductor region.

この方法によれば、エッチングにより、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを形成するので回折格子の厚みがエッチングにより決定されず、第１の半導体層の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。また、ＰＨ３を含む雰囲気における熱処理により、エッチングされた第１の半導体層の側壁上にＩｎＰを形成した後に、半導体領域の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。 According to this method, the concave portion where InP is exposed and the convex portion including the etched first semiconductor layer and second InP semiconductor layer are formed by etching, so the thickness of the diffraction grating is not determined by etching, It is determined by the thickness of the first semiconductor layer. Therefore, the shape variation of the diffraction grating due to etching is small. In addition, since InP is formed on the etched sidewalls of the first semiconductor layer by heat treatment in an atmosphere containing PH 3 , the concave portions and the convex portions of the semiconductor region are buried, so that thermal deformation of the diffraction grating is small.

本発明に係る上記の方法では、前記第１の半導体層は、前記第１のＩｎＰ半導体層と前記第２のＩｎＰ半導体層との間に挟まれたＧａＩｎＡｓＰ半導体層である。この方法によれば、ＧａＩｎＡｓＰ半導体の燐組成は、ＩｎＰの燐組成より小さく、高い蒸気圧の燐の組成が小さいので、高温において、ＧａＩｎＡｓＰ半導体は、ＩｎＰ半導体に比べて熱変形し難い。ＧａＩｎＡｓＰ半導体層が第１のＩｎＰ半導体層と第２のＩｎＰ半導体層との間に挟まれているので、第１および第２のＩｎＰ半導体層からのＩｎＰがＧａＩｎＡｓＰ半導体層の側壁に形成される。   In the above method according to the present invention, the first semiconductor layer is a GaInAsP semiconductor layer sandwiched between the first InP semiconductor layer and the second InP semiconductor layer. According to this method, the phosphorus composition of the GaInAsP semiconductor is smaller than that of InP, and the composition of phosphorus with a high vapor pressure is small. Therefore, at high temperatures, the GaInAsP semiconductor is less likely to be thermally deformed than the InP semiconductor. Since the GaInAsP semiconductor layer is sandwiched between the first InP semiconductor layer and the second InP semiconductor layer, InP from the first and second InP semiconductor layers is formed on the sidewalls of the GaInAsP semiconductor layer.

本発明の更なる別の側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｄ）前記マスクを除去した後に、ＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁をＩｎＰで覆う工程と、（ｅ）前記熱処理の後に、前記基板上に第２のIII−Ｖ化合物半導体からなる第２の半導体層を成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備え、前記第１の半導体層は、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体膜とＩｎＰ半導体膜とから成る量子井戸構造を有する。   Yet another aspect of the present invention relates to a method for fabricating a semiconductor light emitting device. This method includes (a) a step of sequentially growing a first InP semiconductor layer, a first semiconductor layer, and a second InP semiconductor layer on a substrate, and (b) a mask for a diffraction grating as the second Forming on the InP semiconductor layer; and (c) at least the first semiconductor layer and the second InP of the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer. Etching the semiconductor layer using the mask to form a semiconductor region having a concave portion where the InP is exposed and a convex portion including the etched first semiconductor layer and the second InP semiconductor layer; d) after removing the mask, performing a heat treatment of the semiconductor region to cause mass transport of the InP semiconductor to form sidewalls of the etched first semiconductor layer in the semiconductor region A step of covering with InP, and (e) after the heat treatment, a second semiconductor layer made of a second III-V compound semiconductor is grown on the substrate to embed the concave portion and the convex portion of the semiconductor region. The first semiconductor layer has a quantum well structure including a first semiconductor film made of a first III-V compound semiconductor different from an InP semiconductor and an InP semiconductor film.

この方法によれば、エッチングにより、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。また、ＰＨ３を含む雰囲気における熱処理により、エッチングされた第１の半導体膜の側壁上にＩｎＰを形成した後に、半導体領域の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。 According to this method, since the concave portion where InP is exposed and the convex portion including the etched first semiconductor layer and second InP semiconductor layer are formed by etching, the thickness of the diffraction grating is not determined by etching. , Determined by the thickness of the first semiconductor layer. Therefore, the shape variation of the diffraction grating due to etching is small. In addition, since InP is formed on the etched sidewalls of the first semiconductor film by heat treatment in an atmosphere containing PH 3 , the concave portions and the convex portions of the semiconductor region are buried, so that thermal deformation of the diffraction grating is small.

本発明に係る上記の方法では、前記エッチングはドライエッチングを用いて行われ、当該方法は、（ｆ）前記マスクを除去した後に、前記熱処理に先立って、第１のIII−Ｖ化合物半導体をＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて、前記エッチングされた半導体領域を処理する工程を更に備えることができる。   In the above-described method according to the present invention, the etching is performed using dry etching, and the method includes (f) removing the mask and then removing the first III-V compound semiconductor from InP before the heat treatment. The method may further include a step of processing the etched semiconductor region using an etchant that can be selectively wet etched with respect to the semiconductor.

この方法によれば、ウエットエッチング可能なエッチャントを用いて、ドライエッチングによる損傷領域をエッチングできる。エッチングにより損傷領域を除去した後に、エッチングされた第１の半導体層の側壁上にＩｎＰを形成することができる。   According to this method, a damaged region caused by dry etching can be etched using an etchant capable of wet etching. After removing the damaged region by etching, InP can be formed on the sidewall of the etched first semiconductor layer.

本発明に係る上記の方法では、エッチングされた半導体領域を形成する前記工程では、前記第１のＩｎＰ半導体層は前記マスクを用いて部分的にエッチングされる。この方法によれば、第１のＩｎＰ半導体層が部分的にエッチングされることにより、該当部分の第１の半導体層を確実に除去できる。   In the above method according to the present invention, in the step of forming an etched semiconductor region, the first InP semiconductor layer is partially etched using the mask. According to this method, since the first InP semiconductor layer is partially etched, the corresponding first semiconductor layer can be reliably removed.

本発明に係る上記の方法では、前記第２の半導体層はＩｎＰ半導体層である。この方法によれば、ＩｎＰからなる第２のIII−Ｖ化合物半導体からなる第２の半導体層を成長しても、回折格子の熱変形の発生が抑制される。   In the above method according to the present invention, the second semiconductor layer is an InP semiconductor layer. According to this method, even when the second semiconductor layer made of the second III-V compound semiconductor made of InP is grown, the occurrence of thermal deformation of the diffraction grating is suppressed.

本発明に係る上記の方法は、埋め込む前記工程の後に、活性層を形成する工程を更に備えることができる。また、本発明に係る上記の方法は、前記第１のＩｎＰ半導体層を成長するに先立って、活性層を形成する工程を更に備えることができる。   The method according to the present invention may further include a step of forming an active layer after the step of embedding. In addition, the method according to the present invention may further include a step of forming an active layer prior to growing the first InP semiconductor layer.

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。   The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.

以上説明したように、本発明によれば、ＧａＡｓ熱変形防止層を用いること無く、エッチングに起因する回折格子の形状ばらつきを低減できると共に、回折格子の熱変形を抑制できる。   As described above, according to the present invention, it is possible to reduce variations in the shape of the diffraction grating due to etching without using a GaAs thermal deformation prevention layer, and to suppress thermal deformation of the diffraction grating.

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体発光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。   The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, an embodiment relating to a method for producing a semiconductor light emitting device of the present invention will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.

（第１の実施の形態）
図１（Ａ）、図１（Ｂ）および図１（Ｃ）は、第１の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図２（Ａ）、図２（Ｂ）および図２（Ｃ）は、第１の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図３（Ａ）、図３（Ｂ）および図３（Ｃ）は、第１の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図１（Ａ）に示されるように、ｎ型バッファ層１３、ｎ型クラッド層１５、活性領域１７、第１のＩｎＰ半導体層１９、第１の半導体層２１および第２のＩｎＰ半導体層２３をｎ型半導体基板１１上に順に成長する。この結晶成長は、例えば有機金属気相成長法等を用いて行うことができる。第１の半導体層２１は、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなり、例えば、ＧａＩｎＡｓＰ半導体からなることができる。第１のＩｎＰ半導体層１９はｐ型であることが好ましい。第１の半導体層２１はｐ型であることが好ましい。第２のＩｎＰ半導体層２３はｐ型であることが好ましい。活性層に対し、ｎ型基板の反対側にあるこれらの半導体がｐ型であれば、効率よく活性層にキャリアを注入することが可能である。第１のＩｎＰ半導体層１９の厚さは、例えば１５ｎｍ以上ある。また、第１のＩｎＰ半導体層１９の厚さは、例えば２３ｎｍ以下である。第１の半導体層２１の厚さは、例えば４５ｎｍ以上である。また、第１の半導体層２１の厚さは、例えば５５ｎｍ以下である。第２のＩｎＰ半導体層２３の厚さは、例えば１５ｎｍ以上である。また、第２のＩｎＰ半導体層２３の厚さは、例えば２５ｎｍ以下である。なお、活性領域１７は、バルクの半導体層からなることができ、或いは量子井戸構造を有することができる。 (First embodiment)
FIG. 1A, FIG. 1B, and FIG. 1C are drawings for explaining a method of manufacturing a semiconductor light emitting element according to the first embodiment. 2A, 2B, and 2C are views for explaining a method of manufacturing the semiconductor light-emitting element according to the first embodiment. 3A, 3B, and 3C are drawings for explaining a method of manufacturing the semiconductor light emitting device according to the first embodiment. As shown in FIG. 1A, an n-type buffer layer 13, an n-type cladding layer 15, an active region 17, a first InP semiconductor layer 19, a first semiconductor layer 21, and a second InP semiconductor layer 23 are formed. It grows on the n-type semiconductor substrate 11 in order. This crystal growth can be performed using, for example, a metal organic chemical vapor deposition method or the like. The first semiconductor layer 21 is made of a first III-V compound semiconductor different from the InP semiconductor, and can be made of, for example, a GaInAsP semiconductor. The first InP semiconductor layer 19 is preferably p-type. The first semiconductor layer 21 is preferably p-type. The second InP semiconductor layer 23 is preferably p-type. If these semiconductors on the opposite side of the n-type substrate with respect to the active layer are p-type, carriers can be efficiently injected into the active layer. The thickness of the first InP semiconductor layer 19 is, for example, 15 nm or more. Further, the thickness of the first InP semiconductor layer 19 is, for example, 23 nm or less. The thickness of the first semiconductor layer 21 is, for example, 45 nm or more. Further, the thickness of the first semiconductor layer 21 is, for example, 55 nm or less. The thickness of the second InP semiconductor layer 23 is, for example, 15 nm or more. Further, the thickness of the second InP semiconductor layer 23 is, for example, 25 nm or less. The active region 17 can be made of a bulk semiconductor layer or can have a quantum well structure.

次いで、図１（Ｂ）に示されるように、マスク膜２５を第２のＩｎＰ半導体層２３上に形成する。石英マスク２７を用いて回折格子のためのパターンをマスク膜２５に転写する。露光されたマスク膜２５を現像すると、図１（Ｃ）に示されるように、回折格子のためのマスク２９が第２のＩｎＰ半導体層２３上に形成される。マスク膜２５として、上記のようにレジストを用いることができ、或いは、シリコン酸化膜とレジスト膜を積層すると共にフォトリソグラフィを用いて、絶縁物からなるマスクを形成することもできる。また、石英マスク２７を用いることの他、二光束干渉露光法や電子ビーム露光法などの石英マスクを用いない方法でマスク膜２５を形成することもできる。   Next, as shown in FIG. 1B, a mask film 25 is formed on the second InP semiconductor layer 23. The pattern for the diffraction grating is transferred to the mask film 25 using the quartz mask 27. When the exposed mask film 25 is developed, a mask 29 for the diffraction grating is formed on the second InP semiconductor layer 23 as shown in FIG. As the mask film 25, a resist can be used as described above, or a mask made of an insulator can be formed by stacking a silicon oxide film and a resist film and using photolithography. In addition to using the quartz mask 27, the mask film 25 can also be formed by a method that does not use a quartz mask, such as a two-beam interference exposure method or an electron beam exposure method.

図２（Ａ）に示されるように、マスク２９を用いて、第１のＩｎＰ半導体層１９、第１の半導体層２１および第２のＩｎＰ半導体層２３のうち少なくとも第１の半導体層２１および第２のＩｎＰ半導体層２３のエッチングを行う。このエッチングにより、第１のＩｎＰ半導体層１９、第１の半導体層２１および第２のＩｎＰ半導体層２３がエッチャント３１に晒されて、半導体領域３３が形成される。半導体領域３３は、第１のＩｎＰ半導体層１９ａ、第１の半導体層２１ａおよび第２のＩｎＰ半導体層２３ａを含む。このエッチングは、ウエットエッチングすることができる。ドライエッチングを用いるときは、ドライエッチング条件としては、例えばＣＨ４／Ｈ２系のガスを用いることができる。ドライエッチングの後に、ドライエッチングのダメージ領域をウエットエッチングにより除去することが好ましい。エッチャント３１或いはエッチング法に依っては、第２のＩｎＰ半導体層２３ａが部分的にエッチングされる。 As shown in FIG. 2A, at least the first semiconductor layer 21 and the first InP semiconductor layer 19, the first semiconductor layer 21, and the second InP semiconductor layer 23 are used by using the mask 29. The InP semiconductor layer 23 of 2 is etched. By this etching, the first InP semiconductor layer 19, the first semiconductor layer 21, and the second InP semiconductor layer 23 are exposed to the etchant 31 to form the semiconductor region 33. The semiconductor region 33 includes a first InP semiconductor layer 19a, a first semiconductor layer 21a, and a second InP semiconductor layer 23a. This etching can be wet etching. When dry etching is used, as a dry etching condition, for example, a CH 4 / H 2 gas can be used. After the dry etching, it is preferable to remove the damaged region of the dry etching by wet etching. Depending on the etchant 31 or the etching method, the second InP semiconductor layer 23a is partially etched.

図２（Ｂ）に示されるように、エッチングが終了した後に、マスク２９を除去する。このエッチングにより、半導体領域３３は、ＩｎＰが露出した凹部３３ａと、エッチングされた第１の半導体層１９ａおよび第２のＩｎＰ半導体層２１ａを含む凸部３３ｂとを有する。この方法によれば、ＩｎＰが露出した凹部３３ａと第１の半導体層２１ａおよび第２のＩｎＰ半導体層２３ａを含む凸部とをエッチングにより形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層２１の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。   As shown in FIG. 2B, the mask 29 is removed after the etching is completed. By this etching, the semiconductor region 33 has a concave portion 33a where InP is exposed, and a convex portion 33b including the etched first semiconductor layer 19a and second InP semiconductor layer 21a. According to this method, since the concave portion 33a where InP is exposed and the convex portion including the first semiconductor layer 21a and the second InP semiconductor layer 23a are formed by etching, the thickness of the diffraction grating is not determined by etching, It is determined by the thickness of the first semiconductor layer 21. Therefore, the shape variation of the diffraction grating due to etching is small.

次いで、図２（Ｃ）に示されるように、少なくともＰＨ３を含むガスＧ１を熱処理装置に供給する。一実施例では、ガスＧ１は、ＰＨ３およびＨ２を含む。ガスＧ１として、ＰＨ３以外にターシャリーブチルホスフィン（ＴＢＰ）等を用いることができる。熱処理装置として、例えば有機金属気相成長炉３５を用いることができる。少なくとも燐（Ｐ）を含む雰囲気において、半導体領域３３の熱処理を行う。この熱処理は、ＩｎＰ成膜を行うこと無く、好ましくはほぼ一定の温度で行われる。この燐の雰囲気中の熱処理において、半導体領域３３内の第１の半導体層２１ａの側壁２１ｂ上にＩｎＰが形成される。この熱処理において、ＩｎＰ半導体のマストランスポートが引き起こされる。この結果、第１の半導体層２１ａは、第１のＩｎＰ層１９ａおよび第２のＩｎＰ層２３ａからのＩｎＰ半導体のマストランスポートによって、ＩｎＰ半導体領域３７で囲まれる。熱処理の温度の範囲は、例えば摂氏５００度以上摂氏６５０度以下であることが好ましい。また、熱処理の時間は、例えば５分以上３０分以下であることが好ましい。 Next, as shown in FIG. 2C, a gas G1 containing at least PH 3 is supplied to the heat treatment apparatus. In one example, the gas G1 includes PH 3 and H 2 . As gas G1, it is possible to use a tertiary-butylphosphine (TBP) or the like in addition to PH 3. As the heat treatment apparatus, for example, a metal organic vapor phase growth furnace 35 can be used. The semiconductor region 33 is heat-treated in an atmosphere containing at least phosphorus (P). This heat treatment is preferably performed at a substantially constant temperature without performing InP film formation. In the heat treatment in the phosphorus atmosphere, InP is formed on the sidewall 21b of the first semiconductor layer 21a in the semiconductor region 33. This heat treatment causes mass transport of the InP semiconductor. As a result, the first semiconductor layer 21a is surrounded by the InP semiconductor region 37 by the InP semiconductor mass transport from the first InP layer 19a and the second InP layer 23a. The temperature range of the heat treatment is preferably, for example, not less than 500 degrees Celsius and not more than 650 degrees Celsius. Moreover, it is preferable that the time of heat processing is 5 minutes or more and 30 minutes or less, for example.

図３（Ａ）に示されるように、有機金属気相成長炉３５を用いて、熱処理に引き続いて、好ましくは連続的に、半導体基板１１上に第２のIII−Ｖ化合物半導体からなる第２の半導体層３９を成長して、半導体領域２１ａ、３７の凹部および凸部を埋め込む。   As shown in FIG. 3 (A), the second metal III-V compound semiconductor formed on the semiconductor substrate 11 is preferably formed continuously on the semiconductor substrate 11 following the heat treatment using the metal organic chemical vapor deposition reactor 35. The semiconductor layer 39 is grown to fill the concave and convex portions of the semiconductor regions 21a and 37.

この方法によれば、第１の半導体層２１ａの側壁２１ｂ上にマストランスポートによりＩｎＰを形成した後に、半導体領域２１ａ、３７の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。第２の半導体層３９はＩｎＰ半導体層を含む。この方法によれば、ＩｎＰ半導体層を成長しても、回折格子の熱変形の発生が抑制される。この第２のIII−Ｖ化合物半導体層３９は、ｐ導電型を有しており、またクラッド層として機能する。第２のIII−Ｖ化合物半導体層３９の厚さは、半導体領域２１ａ、３７の凸部上において、例えば５００ｎｍ程度であり、また半導体領域２１ａ、３７の凹部の深さの５倍〜２０倍程度であることが好ましい。   According to this method, since InP is formed on the side wall 21b of the first semiconductor layer 21a by mass transport, the concave and convex portions of the semiconductor regions 21a and 37 are buried, so that the thermal deformation of the diffraction grating is small. The second semiconductor layer 39 includes an InP semiconductor layer. According to this method, even when the InP semiconductor layer is grown, the occurrence of thermal deformation of the diffraction grating is suppressed. The second III-V compound semiconductor layer 39 has a p conductivity type and functions as a cladding layer. The thickness of the second III-V compound semiconductor layer 39 is, for example, about 500 nm on the convex portions of the semiconductor regions 21a, 37, and is about 5 to 20 times the depth of the concave portions of the semiconductor regions 21a, 37. It is preferable that

必要な場合には、光導波路を提供するために半導体メサの形成、および電流ブロック領域を用いた半導体メサの埋め込みを行うことができる。   If necessary, a semiconductor mesa can be formed and a semiconductor mesa can be embedded using the current blocking region to provide an optical waveguide.

この後に、図３（Ｂ）に示されるように、コンタクト層４１を成長する。次いで、図３（Ｃ）に示されるように、ｐ導電型のコンタクト層４１上にアノード電極４３を形成すると共に、半導体基板１３の裏面１３ａにカソード電極４５を形成する。これらの工程により、半導体発光素子４７が形成される。   Thereafter, as shown in FIG. 3B, a contact layer 41 is grown. Next, as shown in FIG. 3C, the anode electrode 43 is formed on the p conductivity type contact layer 41, and the cathode electrode 45 is formed on the back surface 13 a of the semiconductor substrate 13. Through these steps, the semiconductor light emitting device 47 is formed.

半導体発光素子４７の一例として、半導体レーザは、下記の
ｎ型半導体基板１１：ｎ型ＩｎＰ基板
バッファ層１３：ｎ型ＩｎＰ半導体、厚さ５００ｎｍ
ｎ型クラッド層１５：ｎ型ＧａＩｎＡｓＰ、厚さ１００ｎｍ
活性領域１７：アンドープＧａＩｎＡｓＰ、厚さ１００ｎｍ
第１のＩｎＰ半導体層１９：キャリア濃度５×１０１７ｃｍ−３
厚さ２０ｎｍ
第１の半導体層２１：ｎ型ＧａＩｎＡｓＰ、厚さ５０ｎｍ
第２のＩｎＰ半導体層２３：キャリア濃度５×１０１７ｃｍ−３
厚さ２０ｎｍ
第２の半導体層３９：ｐ型ＩｎＰ半導体、厚さ８００ｎｍ
コンタクト層４１：ｐ型ＧａＩｎＡｓ半導体、厚さ５００ｎｍ
を含む。 As an example of the semiconductor light-emitting element 47, a semiconductor laser has the following n-type semiconductor substrate 11: n-type InP substrate buffer layer 13: n-type InP semiconductor, thickness 500 nm.
n-type cladding layer 15: n-type GaInAsP, thickness 100 nm
Active region 17: undoped GaInAsP, thickness 100 nm
First InP semiconductor layer 19: carrier concentration 5 × 10 17 cm −3
Thickness 20nm
First semiconductor layer 21: n-type GaInAsP, thickness 50 nm
Second InP semiconductor layer 23: carrier concentration 5 × 10 17 cm −3
Thickness 20nm
Second semiconductor layer 39: p-type InP semiconductor, thickness 800 nm
Contact layer 41: p-type GaInAs semiconductor, thickness 500 nm
including.

ＧａＩｎＡｓＰ半導体の燐組成は、ＩｎＰの燐組成より小さく、高い蒸気圧の燐の組成が小さいので、高温において、ＧａＩｎＡｓＰ半導体は、ＩｎＰ半導体に比べて熱変形し難い。ＧａＩｎＡｓＰ半導体層が第１のＩｎＰ半導体層と第２のＩｎＰ半導体層との間に挟まれているので、第１および第２のＩｎＰ半導体層の両方からのＩｎＰがＧａＩｎＡｓＰ半導体層の側壁に形成される。   Since the phosphorus composition of the GaInAsP semiconductor is smaller than that of InP and the composition of phosphorus with a high vapor pressure is small, the GaInAsP semiconductor is less likely to be thermally deformed than the InP semiconductor at a high temperature. Since the GaInAsP semiconductor layer is sandwiched between the first InP semiconductor layer and the second InP semiconductor layer, InP from both the first and second InP semiconductor layers is formed on the sidewalls of the GaInAsP semiconductor layer. The

以上説明したように、本発明の実施の形態によれば、ＧａＡｓ熱変形防止層を用いること無いので、格子不整に起因する結晶品質の劣化が無い。また、本発明の実施の形態によれば、エッチングに起因する回折格子の形状ばらつきを低減できると共に、回折格子の熱変形を抑制できる。   As described above, according to the embodiment of the present invention, since the GaAs thermal deformation prevention layer is not used, there is no deterioration in crystal quality due to lattice irregularity. In addition, according to the embodiment of the present invention, variation in the shape of the diffraction grating due to etching can be reduced, and thermal deformation of the diffraction grating can be suppressed.

また、一変形例の半導体発光素子を作製する方法は、図１（Ａ）および図１（Ｂ）に示される手順に従って、回折格子のためのマスク（例えば、マスク２９）を第２のＩｎＰ半導体層２３上に形成する。次いで、マスク２９を用いて第２のＩｎＰ半導体層（例えば、第２のＩｎＰ半導体層２３）のエッチングを行う。このエッチングにより、第１のＩｎＰ半導体層、第１の半導体層および第２のＩｎＰ半導体層のうち少なくとも第２のＩｎＰ半導体層がエッチングされるので、エッチングされた第２のＩｎＰ半導体層が形成される。このエッチングは、ウエットエッチングすることができる。ドライエッチングを用いるときは、ドライエッチング条件としては、例えばＣＨ４／Ｈ２系のガスを用いることができる。 In addition, a method of manufacturing a semiconductor light emitting element according to one modification is obtained by using a second InP semiconductor as a mask for a diffraction grating (for example, mask 29) in accordance with the procedure shown in FIGS. 1A and 1B. Formed on layer 23. Next, the second InP semiconductor layer (for example, the second InP semiconductor layer 23) is etched using the mask 29. By this etching, at least the second InP semiconductor layer among the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer is etched, so that the etched second InP semiconductor layer is formed. The This etching can be wet etching. When dry etching is used, as a dry etching condition, for example, a CH 4 / H 2 gas can be used.

エッチングが終了した後に、マスク２９を除去する。マスクを除去した後、上記エッチングされた第２のＩｎＰ半導体層に対して第１の半導体層を選択的にエッチングする。選択的なエッチングは、第２のＩｎＰ半導体層の半導体および第１の半導体層の半導体に対して適切に選択されたエッチャントを用いて行われる。選択的なエッチングとしては、硝酸等を用いることができる。選択的なエッチングにより、半導体領域（第１の実施の形態の半導体領域３３に相当する）は、ＩｎＰが露出した凹部（例えば凹部３３ａ）と、エッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部（凸部３３ｂ）とを有する。この方法によれば、凹部および凸部をエッチングにより形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層（例えば、第１の半導体層２１）の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。   After the etching is completed, the mask 29 is removed. After removing the mask, the first semiconductor layer is selectively etched with respect to the etched second InP semiconductor layer. The selective etching is performed using an etchant appropriately selected for the semiconductor of the second InP semiconductor layer and the semiconductor of the first semiconductor layer. As the selective etching, nitric acid or the like can be used. By selective etching, the semiconductor region (corresponding to the semiconductor region 33 in the first embodiment) has a concave portion (for example, the concave portion 33a) from which the InP is exposed, the etched first semiconductor layer, and the second InP. And a convex portion (convex portion 33b) including the semiconductor layer. According to this method, since the concave portion and the convex portion are formed by etching, the thickness of the diffraction grating is not determined by etching, but is determined by the thickness of the first semiconductor layer (for example, the first semiconductor layer 21). Therefore, the shape variation of the diffraction grating due to etching is small.

引き続いて、第１の実施の形態と同様にして、ＩｎＰ半導体のマストランスポートを引き起こすために半導体領域の熱処理を行って、半導体領域内のエッチングされた第１の半導体層の側壁上にＩｎＰを形成する。この熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、半導体領域の凹部および凸部を埋め込む。   Subsequently, in the same manner as in the first embodiment, heat treatment is performed on the semiconductor region in order to cause mass transport of the InP semiconductor, and InP is formed on the side wall of the etched first semiconductor layer in the semiconductor region. Form. After this heat treatment, a second semiconductor layer made of a second III-V compound semiconductor is grown on the substrate to fill the concave and convex portions of the semiconductor region.

この変形例の方法によれば、第２のＩｎＰ半導体層をマスクとして、第１の半導体層を選択的にエッチングすることにより、第２のＩｎＰ半導体層が庇状に形成され、この結果、その後のマストランスポート工程において、ＩｎＰ半導体のマストランスポートが起こりやすくなる。   According to the method of this modified example, the second InP semiconductor layer is formed into a bowl shape by selectively etching the first semiconductor layer using the second InP semiconductor layer as a mask. In the mass transport step, mass transport of the InP semiconductor is likely to occur.

（第２の実施の形態）
第１の実施の形態に係る方法では、分布帰還型回折格子を活性領域上に形成する方法を説明したが、本発明に係る方法は、活性領域の形成に先立って分布帰還型回折格子を形成することができる。図４（Ａ）、図４（Ｂ）および図４（Ｃ）は、第２の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図５（Ａ）、図５（Ｂ）および図５（Ｃ）は、第２の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。引き続く説明では、第１の実施の形態に記述が参照されることがあるけれども、第２の実施の形態はこれに限定されるものではない。 (Second Embodiment)
In the method according to the first embodiment, the method of forming the distributed feedback diffraction grating on the active region has been described. However, the method according to the present invention forms the distributed feedback diffraction grating prior to the formation of the active region. can do. 4A, 4B, and 4C are views for explaining a method of manufacturing a semiconductor light emitting element according to the second embodiment. FIG. 5A, FIG. 5B, and FIG. 5C are drawings for explaining a method of manufacturing a semiconductor light emitting element according to the second embodiment. In the following description, the description may be referred to in the first embodiment, but the second embodiment is not limited to this.

図４（Ａ）に示されるように、第１のＩｎＰ半導体層５９、第１の半導体層６１および第２のＩｎＰ半導体層６３をｎ型半導体基板５１上に順に成長する。必要な場合には、ｎ型半導体基板５１上にｎ型バッファ層を成長することができる。この結晶成長は、第１の実施の形態と同様に、例えば有機金属気相成長法等を用いて行うことができる。本実施例では、第１のＩｎＰ半導体層５９はｎ型クラッド層としても機能する。しかしながら、必要な場合には、第１のＩｎＰ半導体層５９はｎ型クラッド層と別個のものとして提供されることができる。第１の半導体層６１は、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなり、例えば、ＧａＩｎＡｓＰ半導体からなることができる。第１のＩｎＰ半導体層５９はｎ型である。第１の半導体層６１はｎ型である。第２のＩｎＰ半導体層６３はｎ型である。第１のＩｎＰ半導体層５９の厚さは、例えば１５ｎｍ以上２５ｎｍ以下である。第１の半導体層６１の厚さは、例えば４５ｎｍ以上５５ｎｍ以下である。第２のＩｎＰ半導体層６３の厚さは、例えば１５ｎｍ以上２５ｎｍ以下である。   As shown in FIG. 4A, a first InP semiconductor layer 59, a first semiconductor layer 61, and a second InP semiconductor layer 63 are grown on the n-type semiconductor substrate 51 in order. If necessary, an n-type buffer layer can be grown on the n-type semiconductor substrate 51. This crystal growth can be performed using, for example, a metal organic chemical vapor deposition method, as in the first embodiment. In the present embodiment, the first InP semiconductor layer 59 also functions as an n-type cladding layer. However, if necessary, the first InP semiconductor layer 59 can be provided separately from the n-type cladding layer. The first semiconductor layer 61 is made of a first III-V compound semiconductor different from the InP semiconductor, and can be made of, for example, a GaInAsP semiconductor. The first InP semiconductor layer 59 is n-type. The first semiconductor layer 61 is n-type. The second InP semiconductor layer 63 is n-type. The thickness of the first InP semiconductor layer 59 is, for example, not less than 15 nm and not more than 25 nm. The thickness of the first semiconductor layer 61 is, for example, not less than 45 nm and not more than 55 nm. The thickness of the second InP semiconductor layer 63 is, for example, not less than 15 nm and not more than 25 nm.

次いで、図４（Ｂ）に示されるように、第１の実施の形態と同様に、レジストといったマスク膜６５を第２のＩｎＰ半導体層６３上に形成する。露光されたマスク膜６５を現像すると、図４（Ｃ）に示されるように、回折格子のためのマスク６９が第２のＩｎＰ半導体層６３上に形成される。   Next, as shown in FIG. 4B, a mask film 65 such as a resist is formed on the second InP semiconductor layer 63 as in the first embodiment. When the exposed mask film 65 is developed, a mask 69 for a diffraction grating is formed on the second InP semiconductor layer 63 as shown in FIG.

図５（Ａ）に示されるように、マスク６９を用いて、第１のＩｎＰ半導体層５９、第１の半導体層６１および第２のＩｎＰ半導体層６３のうち少なくとも第１の半導体層６１および第２のＩｎＰ半導体層６３のエッチングを行う。このエッチングにより、第１のＩｎＰ半導体層５９、第１の半導体層６１および第２のＩｎＰ半導体層６３がエッチャント７１に晒されて、半導体領域７３が形成される。半導体領域７３は、第１のＩｎＰ半導体層５９ａ、第１の半導体層６１ａおよび第２のＩｎＰ半導体層６３ａを含む。このエッチングは、例えば第１の実施の形態の条件を用いて行うことができる。   As shown in FIG. 5A, at least the first semiconductor layer 61 and the first InP semiconductor layer 59, the first semiconductor layer 61, and the second InP semiconductor layer 63 are used by using the mask 69. The second InP semiconductor layer 63 is etched. By this etching, the first InP semiconductor layer 59, the first semiconductor layer 61, and the second InP semiconductor layer 63 are exposed to the etchant 71, and a semiconductor region 73 is formed. The semiconductor region 73 includes a first InP semiconductor layer 59a, a first semiconductor layer 61a, and a second InP semiconductor layer 63a. This etching can be performed using, for example, the conditions of the first embodiment.

図５（Ｂ）に示されるように、エッチングが終了した後に、マスク６９を除去する。このエッチングにより、半導体領域７３は、ＩｎＰが露出した凹部７３ａと、エッチングされた第１の半導体層５９ａおよび第２のＩｎＰ半導体層５１ａを含む凸部７３ｂとを有する。この方法によれば、ＩｎＰが露出した凹部７３ａと第１の半導体層６１ａおよび第２のＩｎＰ半導体層６３ａを含む凸部７３ｂとをエッチングにより形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層６１の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。   As shown in FIG. 5B, the mask 69 is removed after the etching is completed. By this etching, the semiconductor region 73 has a recess 73a where InP is exposed and a protrusion 73b including the etched first semiconductor layer 59a and the second InP semiconductor layer 51a. According to this method, since the concave portion 73a from which InP is exposed and the convex portion 73b including the first semiconductor layer 61a and the second InP semiconductor layer 63a are formed by etching, the thickness of the diffraction grating is not determined by etching. , Determined by the thickness of the first semiconductor layer 61. Therefore, the shape variation of the diffraction grating due to etching is small.

次いで、図５（Ｃ）に示されるように、第１の実施の形態と同様に、少なくともＰＨ３を含むガスＧ１を有機金属気相成長炉７５に供給する。一実施例では、ガスＧ１は、ＰＨ３およびＨ２を含む。少なくともＰＨ３を含む雰囲気において、第１の実施の形態と同様に、半導体領域７３の熱処理を行う。ＩｎＰの成膜を行うこと無く、この熱処理は、好ましくはほぼ一定の温度で行われる。熱処理時間は、１０分程度である。この燐の雰囲気中の熱処理において、半導体領域７３内の第１の半導体層６１ａの側壁６１ｂ上にＩｎＰが形成される。この熱処理において、ＩｎＰ半導体のマストランスポートが引き起こされる。この結果、第１の半導体層６１ａは、第１のＩｎＰ層５９ａおよび第２のＩｎＰ層６３ａの両方からのＩｎＰ半導体のマストランスポートによって、ＩｎＰ半導体領域７７で囲まれる。熱処理に引き続いて、好適には連続的に、有機金属気相成長炉を用いて半導体基板５１上に第２のIII−Ｖ化合物半導体からなる第２の半導体層７９を成長して、半導体領域６１ａ、７７の凹部および凸部を埋め込む。 Next, as shown in FIG. 5C, as in the first embodiment, a gas G1 containing at least PH 3 is supplied to the metal organic vapor phase epitaxy reactor 75. In one example, the gas G1 includes PH 3 and H 2 . As in the first embodiment, the semiconductor region 73 is heat-treated in an atmosphere containing at least PH 3 . This heat treatment is preferably performed at a substantially constant temperature without forming an InP film. The heat treatment time is about 10 minutes. In the heat treatment in the phosphorus atmosphere, InP is formed on the side wall 61 b of the first semiconductor layer 61 a in the semiconductor region 73. This heat treatment causes mass transport of the InP semiconductor. As a result, the first semiconductor layer 61a is surrounded by the InP semiconductor region 77 by the InP semiconductor mass transport from both the first InP layer 59a and the second InP layer 63a. Following the heat treatment, preferably, continuously, a second semiconductor layer 79 made of the second III-V compound semiconductor is grown on the semiconductor substrate 51 by using a metal organic chemical vapor deposition furnace, so that a semiconductor region 61a is formed. , 77 recesses and projections are embedded.

この方法によれば、第１の半導体層６１ａの側壁６１ｂ上にマストランスポートによりＩｎＰを形成した後に、半導体領域６１ａ、７７の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。第２の半導体層７９は、例えばＩｎＰ半導体からなる。この方法によれば、ＩｎＰ半導体層を成長しても、回折格子の熱変形の発生が抑制される。この第２のIII−Ｖ化合物半導体層７９は、ｎ導電型あるいはアンドープである。第２のIII−Ｖ化合物半導体層７９の厚さは、半導体領域６１ａ、７７の凸部上において、例えば５００ｎｍ程度であり、また半導体領域６１ａ、７７の凹部の深さの５倍〜２０倍程度であることが好ましい。第２のIII−Ｖ化合物半導体層７９がＩｎＰから成れば、回折格子のための凹凸を埋め込むために好適である。   According to this method, since InP is formed on the side wall 61b of the first semiconductor layer 61a by mass transport, the concave portions and the convex portions of the semiconductor regions 61a and 77 are buried, so that the thermal deformation of the diffraction grating is small. The second semiconductor layer 79 is made of, for example, an InP semiconductor. According to this method, even when the InP semiconductor layer is grown, the occurrence of thermal deformation of the diffraction grating is suppressed. The second III-V compound semiconductor layer 79 is n-conducting or undoped. The thickness of the second III-V compound semiconductor layer 79 is, for example, about 500 nm on the convex portions of the semiconductor regions 61a, 77, and about 5 to 20 times the depth of the concave portions of the semiconductor regions 61a, 77. It is preferable that If the second III-V compound semiconductor layer 79 is made of InP, it is suitable for embedding irregularities for the diffraction grating.

引き続いて、活性層８１、ｐ型クラッド層８３およびコンタクト層８５を形成すると共に、アノード電極８７およびカソード電極８９を形成することができる。これらの形成は、第１の実施の形態の条件と同一或いは類似の条件を用いることができる。   Subsequently, the active layer 81, the p-type cladding layer 83, and the contact layer 85 can be formed, and the anode electrode 87 and the cathode electrode 89 can be formed. These formations can use the same or similar conditions as those of the first embodiment.

以上説明したように、本発明の実施の形態によれば、ＧａＡｓ熱変形防止層を用いること無いので、格子不整に起因する結晶品質の劣化が無い。また、本発明の実施の形態によれば、エッチングに起因する回折格子の形状ばらつきを低減できると共に、回折格子の熱変形を抑制できる。   As described above, according to the embodiment of the present invention, since the GaAs thermal deformation prevention layer is not used, there is no deterioration in crystal quality due to lattice irregularity. In addition, according to the embodiment of the present invention, variation in the shape of the diffraction grating due to etching can be reduced, and thermal deformation of the diffraction grating can be suppressed.

（第３の実施の形態）
図６（Ａ）、図６（Ｂ）および図６（Ｃ）は、第３の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図７（Ａ）、図７（Ｂ）および図７（Ｃ）は、第３の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。 (Third embodiment)
6A, 6B, and 6C are views for explaining a method of manufacturing a semiconductor light-emitting element according to the third embodiment. FIG. 7A, FIG. 7B, and FIG. 7C are drawings for explaining a method of manufacturing a semiconductor light emitting element according to the third embodiment.

図６（Ａ）に示されるように、ｎ型バッファ層１３、ｎ型クラッド層１５、活性領域１７、第１のＩｎＰ半導体層９１、第１の半導体層９３および第２のＩｎＰ半導体層９５をｎ型半導体基板１１上に順に成長する。マスク９７として、フォトリソグラフィによりパターン形成されたレジスト９９を用いて、絶縁物からなるマスクを形成している。絶縁物の一例として、シリコン酸化膜がある。   As shown in FIG. 6A, the n-type buffer layer 13, the n-type cladding layer 15, the active region 17, the first InP semiconductor layer 91, the first semiconductor layer 93, and the second InP semiconductor layer 95 are formed. It grows on the n-type semiconductor substrate 11 in order. A mask made of an insulator is formed using a resist 99 patterned by photolithography as the mask 97. An example of the insulator is a silicon oxide film.

図６（Ｂ）に示されるように、ドライエッチングにより、第１のＩｎＰ半導体層９１および第１の半導体層９３にパターン形成すると共に、第２のＩｎＰ半導体層９５を部分的にエッチングして、エッチングされた第１のＩｎＰ半導体層９１ａ、第１の半導体層９３ａおよび第２のＩｎＰ半導体層９５ａを形成する。   As shown in FIG. 6B, patterning is performed on the first InP semiconductor layer 91 and the first semiconductor layer 93 by dry etching, and the second InP semiconductor layer 95 is partially etched, The etched first InP semiconductor layer 91a, first semiconductor layer 93a, and second InP semiconductor layer 95a are formed.

図６（Ｃ）に示されるように、第１のIII−Ｖ化合物半導体層９３ａをＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて、エッチングされた半導体領域９１ａ、９３ａ、９５ａを処理する。この処理により、第１の半導体層９３ａが選択的にエッチングされて、第１の半導体層９３ｂが形成される。このエッチングにより、第１の半導体層９３ａの側面が選択的エッチングにより後退して、第２のＩｎＰ半導体層９５ａおよびマスク９７の庇が形成される。   As shown in FIG. 6C, the etched semiconductor regions 91a, 93a, and 95a are formed using an etchant that can selectively wet-etch the first III-V compound semiconductor layer 93a with respect to the InP semiconductor. To process. By this treatment, the first semiconductor layer 93a is selectively etched to form the first semiconductor layer 93b. By this etching, the side surface of the first semiconductor layer 93a is retracted by selective etching, so that the second InP semiconductor layer 95a and the mask 97 are formed.

図７（Ａ）に示されるように、絶縁部のマスク９７を除去する。この後に、少なくともＰＨ３を含む雰囲気中において熱処理して、第１のＩｎＰ半導体層９１ａおよび第２のＩｎＰ半導体層９５ａのＩｎＰのマストランスポートを引き起こす。この熱処理により、図７（Ｂ）に示されるように、第１の半導体層９３ｂは、ＩｎＰ半導体領域１０１により囲まれる。この方法によれば、ウエットエッチング可能なエッチャントを用いて、ドライエッチングによる損傷領域をエッチングできる。エッチングにより損傷領域を除去した後に、エッチングされた第１の半導体層の側壁上にＩｎＰを形成することができる。   As shown in FIG. 7A, the mask 97 of the insulating portion is removed. Thereafter, heat treatment is performed in an atmosphere containing at least PH 3, thereby causing InP mass transport in the first InP semiconductor layer 91 a and the second InP semiconductor layer 95 a. By this heat treatment, as shown in FIG. 7B, the first semiconductor layer 93b is surrounded by the InP semiconductor region 101. According to this method, a damaged region caused by dry etching can be etched using an etchant capable of wet etching. After removing the damaged region by etching, InP can be formed on the sidewall of the etched first semiconductor layer.

図７（Ｃ）に示されるように、有機金属気相成長炉を用いて、熱処理に引き続いて、好ましくは連続的に、半導体基板１１上に第２のIII−Ｖ化合物半導体からなる第２の半導体層１０３を成長して、半導体領域９３ｂ、１０１の凹部および凸部を埋め込む。   As shown in FIG. 7 (C), the second metal III-V compound semiconductor formed on the semiconductor substrate 11 is formed on the semiconductor substrate 11 preferably after the heat treatment using a metal organic chemical vapor deposition reactor. The semiconductor layer 103 is grown to fill the concave and convex portions of the semiconductor regions 93b and 101.

本実施の形態では、回折格子の形成に先立って活性層１７が形成されているけれども、回折格子の形成の後に、活性層を形成することもできる。   In the present embodiment, the active layer 17 is formed prior to the formation of the diffraction grating. However, the active layer may be formed after the formation of the diffraction grating.

（実施例）
ＩｎＰ基板上に、ｎ−ＩｎＰバッファ層、ｎ−ＧａＩｎＡｓＰクラッド層、ＧａＩｎＡｓＰ活性層、ｐ−ＩｎＰバリア層、ｐ−ＧａＩｎＡｓＰ回折格子層、ｐ−ＩｎＰキャップ層を順に堆積する。レジストを塗布し、フォトリソグラフィ法でマスクを形成する。このマスクを用いてドライエッチング法により、ｐ−ＩｎＰバリア層に到達するまで、上記半導体層のエッチングを行う。次いで、レジストマスクを除去する。加工されたＧａＩｎＡｓＰ層の選択的ウエットエッチングを行って、ドライエッチングのダメージを除去する。このウエットエッチングにおいて、ＧａＩｎＡｓＰ層のエッチングがＩｎＰのエッチングに比べて速くすすみ、ＧａＩｎＡｓＰ層がサイドエッチングされる。ＩｎＰを用いて回折格子のための凹凸を埋め込むに先だって、有機金属気相成長炉内でＰＨ３およびＨ２を含む減圧雰囲気中において摂氏６００度において２０分程度保持する。この温度では、回折格子のためのＧａＩｎＡｓＰ層が熱変形せず、このＧａＩｎＡｓＰ層の上下のＩｎＰ層のみが熱変形する。つまり、マストランスポートが引き起こされて、回折格子のためのＧａＩｎＡｓＰ層の側面がマストランスポートによるＩｎＰで覆われる。該ＧａＩｎＡｓＰ層の側面がＩｎＰで覆われた後に、ｐ−ＩｎＰの再成長を行って、回折格子の凹凸を埋め込んで平坦化される。次いで、ｐ−ＧａＩｎＡｓコンタクト層を成長する。この後に、有機金属気相成長炉からエピタキシャル基板を取り出して、半導体レーザを作製するための加工を行う。これらの半導体レーザの特性を測定した結果によれば、回折格子と活性層との結合係数のばらつきが減少されると共に、歩留まりが向上された。 (Example)
On the InP substrate, an n-InP buffer layer, an n-GaInAsP cladding layer, a GaInAsP active layer, a p-InP barrier layer, a p-GaInAsP diffraction grating layer, and a p-InP cap layer are sequentially deposited. A resist is applied and a mask is formed by photolithography. The semiconductor layer is etched by the dry etching method using this mask until the p-InP barrier layer is reached. Next, the resist mask is removed. The processed GaInAsP layer is selectively wet etched to remove dry etching damage. In this wet etching, the GaInAsP layer is etched faster than the InP etching, and the GaInAsP layer is side-etched. Prior to embedding the irregularities for the diffraction grating using InP, it is held in a metal-organic vapor phase growth furnace in a reduced pressure atmosphere containing PH 3 and H 2 at 600 degrees Celsius for about 20 minutes. At this temperature, the GaInAsP layer for the diffraction grating is not thermally deformed, and only the InP layers above and below this GaInAsP layer are thermally deformed. That is, mass transport is caused and the side surface of the GaInAsP layer for the diffraction grating is covered with InP by the mass transport. After the side surface of the GaInAsP layer is covered with InP, p-InP regrowth is performed to fill the unevenness of the diffraction grating and planarize. Next, a p-GaInAs contact layer is grown. Thereafter, the epitaxial substrate is taken out from the metal organic chemical vapor deposition furnace, and processing for manufacturing a semiconductor laser is performed. According to the results of measuring the characteristics of these semiconductor lasers, variations in the coupling coefficient between the diffraction grating and the active layer were reduced, and the yield was improved.

（第４の実施の形態）
図８（Ａ）に示されるように、第１のＩｎＰ半導体層１１１と第２のＩｎＰ半導体層１１３の間に挟まれた回折格子のための半導体領域１１５は、ＩｎＰ半導体層１１７とＧａＩｎＡｓＰ半導体層１１９とから成る超格子構造を有する。第２のＩｎＰ半導体層１１３上には、マスク１２１が形成されている。上記の実施の形態と同様に、第１のＩｎＰ半導体層１１１、半導体領域１１５および第２のＩｎＰ半導体層１１３をエッチングして、図８（Ｂ）に示されるように、第１のＩｎＰ半導体層１１１ａ、半導体領域１１５ａ（ＩｎＰ半導体層１１７ａおよびＧａＩｎＡｓＰ半導体層１１９ａ）および第２のＩｎＰ半導体層１１３ａを形成する。次いで、ＧａＩｎＡｓＰ半導体層１１９ａを選択的にエッチングして、図８（Ｃ）に示されるように、ＧａＩｎＡｓＰ半導体層１１９ａにサイドエッチを生じさせてＧａＩｎＡｓＰ半導体層１１９ｂを形成する。この後に、ＩｎＰのマストランスポートのための熱処理を行って、図９（Ａ）に示されるように、第１のＩｎＰ半導体層１１１ａ、ＩｎＰ半導体層１１７ａおよび第２のＩｎＰ半導体層１１３ａからのＩｎＰをＧａＩｎＡｓＰ半導体層１１９ｂの側壁１１９ｃに形成する。続けて、図９（Ｂ）に示されるように、ＩｎＰ層の再成長を行う。超格子構造を用いると、短時間でＧａＩｎＡｓＰ半導体層１１９ｂの表面をＩｎＰで覆うことができる。 (Fourth embodiment)
As shown in FIG. 8A, the semiconductor region 115 for the diffraction grating sandwiched between the first InP semiconductor layer 111 and the second InP semiconductor layer 113 includes an InP semiconductor layer 117 and a GaInAsP semiconductor layer. 119 and a superlattice structure. A mask 121 is formed on the second InP semiconductor layer 113. Similarly to the above embodiment, the first InP semiconductor layer 111, the semiconductor region 115, and the second InP semiconductor layer 113 are etched to form the first InP semiconductor layer as shown in FIG. 8B. 111a, a semiconductor region 115a (InP semiconductor layer 117a and GaInAsP semiconductor layer 119a), and a second InP semiconductor layer 113a are formed. Next, the GaInAsP semiconductor layer 119a is selectively etched to cause side etching on the GaInAsP semiconductor layer 119a to form a GaInAsP semiconductor layer 119b, as shown in FIG. 8C. Thereafter, a heat treatment for mass transport of InP is performed, and as shown in FIG. 9A, InP from the first InP semiconductor layer 111a, the InP semiconductor layer 117a, and the second InP semiconductor layer 113a. Is formed on the side wall 119c of the GaInAsP semiconductor layer 119b. Subsequently, as shown in FIG. 9B, the InP layer is regrown. When the superlattice structure is used, the surface of the GaInAsP semiconductor layer 119b can be covered with InP in a short time.

以上説明したように、回折格子のための半導体部、例えばＧａＩｎＡｓＰの厚さが、エッチングの制御性ではなく、エピタキシャルの膜厚の制御性に依存することになるので、回折格子の加工精度が増す。この結果、半導体発光素子の特性のばらつきも小さくなる。   As described above, since the thickness of the semiconductor portion for the diffraction grating, for example, GaInAsP depends on the controllability of the epitaxial film thickness, not on the controllability of etching, the processing accuracy of the diffraction grating is increased. . As a result, the variation in characteristics of the semiconductor light emitting element is also reduced.

また、マストランスポートによりＩｎＰが、回折格子のための半導体領域の側壁を覆うので、後の結晶成長において、回折格子のための半導体領域が露出されない。後の結晶は、ＩｎＰ領域上に成長される。このため、後の結晶に起因する結晶欠陥の発生を抑制することができる。   Further, since InP covers the side wall of the semiconductor region for the diffraction grating by the mass transport, the semiconductor region for the diffraction grating is not exposed in the subsequent crystal growth. The later crystal is grown on the InP region. For this reason, generation | occurrence | production of the crystal defect resulting from a subsequent crystal | crystallization can be suppressed.

さらに、回折格子のための半導体層が、マストランスポートが生じやすいＩｎＰの半導体層によって挟まれているので、これらのＩｎＰ半導体層からのＩｎＰが、回折格子のための半導体領域を短時間で覆うことができる。このため、再成長までの時間が短縮されて、回折格子のための半導体領域の熱変形が起こりにくい。   Further, since the semiconductor layer for the diffraction grating is sandwiched between InP semiconductor layers that are likely to generate mass transport, the InP from these InP semiconductor layers covers the semiconductor region for the diffraction grating in a short time. be able to. For this reason, the time until regrowth is shortened, and thermal deformation of the semiconductor region for the diffraction grating hardly occurs.

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。   While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.

図１（Ａ）は、エピタキシャル層を成長する工程を示す図面でである。図１（Ｂ）は、マスクを形成するための露光の工程を示す図面でである。図１（Ｃ）は、マスクを形成する工程を示す図面でである。FIG. 1A is a drawing showing a process of growing an epitaxial layer. FIG. 1B is a drawing showing an exposure process for forming a mask. FIG. 1C is a diagram illustrating a process of forming a mask. 図２（Ａ）は、回折格子のためのマスクを用いて、エピタキシャル層をエッチングする工程を示す図面である。図２（Ｂ）は、回折格子のための凹凸を半導体領域に形成する工程を示す図面である。図２（Ｃ）は、マストランスポートを生じさせる工程を示す図面である。FIG. 2A is a drawing showing a process of etching an epitaxial layer using a mask for a diffraction grating. FIG. 2B is a diagram illustrating a process of forming irregularities for the diffraction grating in the semiconductor region. FIG. 2C is a diagram illustrating a process of generating mass transport. 図３（Ａ）は、再成長の工程を示す図面である。図３（Ｂ）は、コンタクト層を成長する工程を示す図面である。図３（Ｃ）は、電極を形成する工程を示す図面である。FIG. 3A is a drawing showing a regrowth process. FIG. 3B is a drawing showing a step of growing a contact layer. FIG. 3C is a diagram illustrating a process of forming an electrode. 図４（Ａ）は、エピタキシャル層を成長する工程を示す図面でである。図４（Ｂ）は、マスクを形成するための露光の工程を示す図面でである。図４（Ｃ）は、マスクを形成する工程を示す図面でである。FIG. 4A is a drawing showing a process of growing an epitaxial layer. FIG. 4B is a drawing showing an exposure process for forming a mask. FIG. 4C is a diagram illustrating a process of forming a mask. 図５（Ａ）は、回折格子のためのマスクを用いて、エピタキシャル層をエッチングする工程を示す図面である。図５（Ｂ）は、回折格子のための凹凸を半導体領域に形成する工程を示す図面である。図５（Ｃ）は、マストランスポートを生じさせる工程および該工程以降の工程を示す図面である。FIG. 5A is a diagram showing a process of etching an epitaxial layer using a mask for a diffraction grating. FIG. 5B is a diagram illustrating a process of forming irregularities for the diffraction grating in the semiconductor region. FIG. 5C is a diagram illustrating a process of generating mass transport and a process subsequent to the process. 図６（Ａ）は、マスクを形成する工程を示す図面でである。図６（Ｂ）は、回折格子のためのマスクを用いて、エピタキシャル層をドライエッチングする工程を示す図面である。図６（Ｃ）は、回折格子のためのマスクを用いて、エピタキシャル層をウエットエッチングする工程を示す図面である。FIG. 6A is a drawing showing a step of forming a mask. FIG. 6B is a drawing showing a step of dry etching the epitaxial layer using a mask for the diffraction grating. FIG. 6C is a diagram showing a process of wet etching the epitaxial layer using a mask for the diffraction grating. 図７（Ａ）は、回折格子のためのマスクを除去する工程を示す図面である。図７（Ｂ）は、マストランスポートを生じさせる工程を示す図面である。図７（Ｃ）は、再成長の工程を示す図面である。FIG. 7A is a diagram illustrating a process of removing a mask for a diffraction grating. FIG. 7B is a diagram illustrating a process of generating mass transport. FIG. 7C is a diagram showing a regrowth process. 図８（Ａ）〜図８（Ｃ）は、超格子構造の回折格子を作製する工程を示す図面である。FIGS. 8A to 8C are diagrams illustrating a process of manufacturing a diffraction grating having a superlattice structure. 図９（Ａ）および図９（Ｂ）は、超格子構造の回折格子を作製する工程を示す図面である。9A and 9B are diagrams illustrating a process of manufacturing a diffraction grating having a superlattice structure.

符号の説明Explanation of symbols

１１…ｎ型半導体基板、１３…ｎ型バッファ層、１５…ｎ型クラッド層、１７…活性領域、１９…第１のＩｎＰ半導体層、１９ａ…第１のＩｎＰ半導体層、２１…第１の半導体層、２１ａ…第１の半導体層、２１ｂ…第１の半導体層側壁、２３…第２のＩｎＰ半導体層、２３ａ…第２のＩｎＰ半導体層、２５…マスク膜、２９…マスク、３１…エッチャント、３３…半導体領域、３５…有機金属気相成長炉、３３ａ…凹部、３３ｂ…凸部、３７…ＩｎＰ半導体領域、３９…第２の半導体層、４１…コンタクト層、５１…ｎ型半導体基板、５９…第１のＩｎＰ半導体層、５９ａ…第１のＩｎＰ半導体層、６１…第１の半導体層、６１ａ…第１の半導体層、６１ｂ…第１の半導体層側壁、６３…第２のＩｎＰ半導体層、６３ａ…第２のＩｎＰ半導体層、７３…半導体領域、７３ａ…凹部、７３ｂ…凸部、７７…ＩｎＰ半導体領域、８１…活性層、８３…ｐ型クラッド層、８５…コンタクト層、９１…第１のＩｎＰ半導体層、９１ａ…第１のＩｎＰ半導体層、９３…第１の半導体層、９３ａ…第１の半導体層、９５…第２のＩｎＰ半導体層、９５ａ…第２のＩｎＰ半導体層、９７…マスク、１０３…第２の半導体層、１１１…第１のＩｎＰ半導体層、１１１ａ…第１のＩｎＰ半導体層、１１３…第２のＩｎＰ半導体層、１１５…半導体領域、１１５ａ…半導体領域、１１７…ＩｎＰ半導体層、１１７ａ…ＩｎＰ半導体層、１１９…ＧａＩｎＡｓＰ半導体層、１１９ａ…ＧａＩｎＡｓＰ半導体層、１１９ｂ…ＧａＩｎＡｓＰ半導体層、１１９ｃ…ＧａＩｎＡｓＰ半導体層側壁 DESCRIPTION OF SYMBOLS 11 ... n-type semiconductor substrate, 13 ... n-type buffer layer, 15 ... n-type cladding layer, 17 ... Active region, 19 ... First InP semiconductor layer, 19a ... First InP semiconductor layer, 21 ... First semiconductor Layer, 21a ... first semiconductor layer, 21b ... first semiconductor layer sidewall, 23 ... second InP semiconductor layer, 23a ... second InP semiconductor layer, 25 ... mask film, 29 ... mask, 31 ... etchant, 33 ... Semiconductor region, 35 ... Metalorganic vapor phase growth reactor, 33a ... Concave portion, 33b ... Convex portion, 37 ... InP semiconductor region, 39 ... Second semiconductor layer, 41 ... Contact layer, 51 ... n-type semiconductor substrate, 59 ... first InP semiconductor layer, 59a ... first InP semiconductor layer, 61 ... first semiconductor layer, 61a ... first semiconductor layer, 61b ... first semiconductor layer side wall, 63 ... second InP semiconductor layer 63a, second InP semiconductor Layer 73... Semiconductor region 73 a Recessed portion 73 b Projected portion 77 InP semiconductor region 81 Active layer 83 P-type cladding layer 85 Contact layer 91 First InP semiconductor layer 91 a First InP semiconductor layer, 93 ... first semiconductor layer, 93a ... first semiconductor layer, 95 ... second InP semiconductor layer, 95a ... second InP semiconductor layer, 97 ... mask, 103 ... second Semiconductor layer, 111 ... first InP semiconductor layer, 111a ... first InP semiconductor layer, 113 ... second InP semiconductor layer, 115 ... semiconductor region, 115a ... semiconductor region, 117 ... InP semiconductor layer, 117a ... InP semiconductor 119 ... GaInAsP semiconductor layer, 119a ... GaInAsP semiconductor layer, 119b ... GaInAsP semiconductor layer, 119c ... GaInAsP semiconductor layer sidewall

Claims (9)

半導体発光素子を作製する方法であって、
第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、
回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、
前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、
前記マスクを除去した後に、ＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁上にＩｎＰを形成する工程と、
前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程と
を備える、ことを特徴とする方法。 A method for producing a semiconductor light emitting device, comprising:
A step of sequentially growing a first InP semiconductor layer, a first semiconductor layer made of a first III-V compound semiconductor different from the InP semiconductor, and a second InP semiconductor layer on the substrate;
Forming a mask for the diffraction grating on the second InP semiconductor layer;
Etching at least the first semiconductor layer and the second InP semiconductor layer among the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer using the mask; Forming a semiconductor region having a recess in which InP is exposed and a protrusion including the etched first semiconductor layer and the second InP semiconductor layer;
Forming an InP on the sidewall of the etched first semiconductor layer in the semiconductor region by performing a heat treatment of the semiconductor region to cause mass transport of the InP semiconductor after removing the mask; and ,
After the heat treatment, a step of growing a second semiconductor layer made of a second III-V compound semiconductor on the substrate and embedding the concave portion and the convex portion of the semiconductor region, how to. 半導体発光素子を作製する方法であって、
第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、
回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、
前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、エッチングされた第２のＩｎＰ半導体層を形成する工程と、
前記マスクを除去した後、前記エッチングされた第２のＩｎＰ半導体層に対して前記第１の半導体層を選択的にエッチングして、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および前記エッチングされた第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、
ＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁上にＩｎＰを形成する工程と、
前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程と
を備える、ことを特徴とする方法。 A method for producing a semiconductor light emitting device, comprising:
A step of sequentially growing a first InP semiconductor layer, a first semiconductor layer made of a first III-V compound semiconductor different from the InP semiconductor, and a second InP semiconductor layer on the substrate;
Forming a mask for the diffraction grating on the second InP semiconductor layer;
Etching of at least the second InP semiconductor layer among the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer using the mask, and etching the second InP. Forming a semiconductor layer;
After removing the mask, the first semiconductor layer is selectively etched with respect to the etched second InP semiconductor layer, the recessed portion where InP is exposed, the etched first semiconductor layer, and the Forming a semiconductor region having a protrusion including the etched second InP semiconductor layer;
Performing a heat treatment of the semiconductor region to cause mass transport of the InP semiconductor to form InP on a sidewall of the etched first semiconductor layer in the semiconductor region;
After the heat treatment, a step of growing a second semiconductor layer made of a second III-V compound semiconductor on the substrate and embedding the concave portion and the convex portion of the semiconductor region, how to. 半導体発光素子を作製する方法であって、
第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、
回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、
前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうちの少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、
前記マスクを除去した後に、少なくともＰを含む雰囲気において前記半導体領域の熱処理を行って、前記半導体領域内のエッチングされた第１の半導体層の側壁上にＩｎＰを形成する工程と、
前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程と
を備える、ことを特徴とする方法。 A method for producing a semiconductor light emitting device, comprising:
A step of sequentially growing a first InP semiconductor layer, a first semiconductor layer made of a first III-V compound semiconductor different from the InP semiconductor, and a second InP semiconductor layer on the substrate;
Forming a mask for the diffraction grating on the second InP semiconductor layer;
Etching of at least the first semiconductor layer and the second InP semiconductor layer of the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer is performed using the mask. Forming a semiconductor region having a recessed portion in which InP is exposed and a protruding portion including the etched first semiconductor layer and the second InP semiconductor layer;
After removing the mask, performing a heat treatment of the semiconductor region in an atmosphere containing at least P to form InP on the sidewall of the etched first semiconductor layer in the semiconductor region;
After the heat treatment, a step of growing a second semiconductor layer made of a second III-V compound semiconductor on the substrate and embedding the concave portion and the convex portion of the semiconductor region, how to. 前記第１の半導体層は、前記第１のＩｎＰ半導体層と前記第２のＩｎＰ半導体層との間に挟まれたＧａＩｎＡｓＰ半導体層である、ことを特徴とする請求項１〜請求項３のいずれかに記載された方法。   4. The semiconductor device according to claim 1, wherein the first semiconductor layer is a GaInAsP semiconductor layer sandwiched between the first InP semiconductor layer and the second InP semiconductor layer. The method described in 半導体発光素子を作製する方法であって、
第１のＩｎＰ半導体層、第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、
回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、
前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、
前記マスクを除去した後に、ＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁をＩｎＰで覆う工程と、
前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程と
を備え、
前記第１の半導体層は、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体膜とＩｎＰ半導体膜とから成る量子井戸構造を有する、ことを特徴とする方法。 A method for producing a semiconductor light emitting device, comprising:
Growing a first InP semiconductor layer, a first semiconductor layer, and a second InP semiconductor layer in order on a substrate;
Forming a mask for the diffraction grating on the second InP semiconductor layer;
Etching at least the first semiconductor layer and the second InP semiconductor layer among the first InP semiconductor layer, the first semiconductor layer, and the second InP semiconductor layer using the mask; Forming a semiconductor region having a recess in which InP is exposed and a protrusion including the etched first semiconductor layer and the second InP semiconductor layer;
After removing the mask, performing a heat treatment of the semiconductor region to cause mass transport of the InP semiconductor, and covering the etched sidewalls of the first semiconductor layer in the semiconductor region with InP;
After the heat treatment, a step of growing a second semiconductor layer made of a second III-V compound semiconductor on the substrate and embedding the concave portion and the convex portion of the semiconductor region,
The method of claim 1, wherein the first semiconductor layer has a quantum well structure including a first semiconductor film made of a first III-V compound semiconductor different from an InP semiconductor and an InP semiconductor film. 前記エッチングはドライエッチングを用いて行われ、
当該方法は、
前記マスクを除去した後に、前記熱処理に先立って、前記第１のIII−Ｖ化合物半導体をＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて、前記エッチングされた半導体領域を処理する工程を更に備える、ことを特徴とする請求項１〜請求項５のいずれかに記載された方法。 The etching is performed using dry etching,
The method is
After removing the mask, prior to the heat treatment, processing the etched semiconductor region using an etchant capable of selectively wet-etching the first III-V compound semiconductor with respect to the InP semiconductor. The method according to claim 1, further comprising: エッチングされた半導体領域を形成する前記工程では、前記第１のＩｎＰ半導体層は前記マスクを用いて部分的にエッチングされる、ことを特徴とする請求項１〜請求項６のいずれかに記載された方法。   7. The method according to claim 1, wherein in the step of forming an etched semiconductor region, the first InP semiconductor layer is partially etched using the mask. 8. Method. 前記第２の半導体層はＩｎＰ半導体層を含む、ことを特徴とする請求項１〜請求項７のいずれかに記載された方法。   The method according to claim 1, wherein the second semiconductor layer includes an InP semiconductor layer. 活性層を形成する工程を更に備え、
前記活性層は、埋め込む前記工程の後に、或いは前記第１のＩｎＰ半導体層を成長するに先立って形成される、ことを特徴とする請求項１〜請求項８のいずれかに記載された方法。 Further comprising the step of forming an active layer,
The method according to claim 1, wherein the active layer is formed after the embedding step or prior to growing the first InP semiconductor layer.
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