JP2007042665A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP2007042665A JP2007042665A JP2005221679A JP2005221679A JP2007042665A JP 2007042665 A JP2007042665 A JP 2007042665A JP 2005221679 A JP2005221679 A JP 2005221679A JP 2005221679 A JP2005221679 A JP 2005221679A JP 2007042665 A JP2007042665 A JP 2007042665A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor device
- magnetic core
- semiconductor
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Manufacturing Cores, Coils, And Magnets (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体素子とトランス等の磁気コイル部品とが一体構成された半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device in which a semiconductor element and a magnetic coil component such as a transformer are integrally formed and a method for manufacturing the same.
従来、電子機器などに使用されるトランスは、フェライト、パーマロイ等の磁性体により閉磁路を形成した磁性コアに1次コイルおよび2次コイルを巻回し、これら1次,2次コイルの各々の両端部をトランス外部へ引き出して実装基板上に接続する態様が採用されていた。しかし、この構造ではトランスの実装高さが大きくなり、IC部品等の薄型化が進んでいる他の部品群に比べて厚くなるので、配線基板の薄型化が図れなくなる。 2. Description of the Related Art Conventionally, a transformer used in an electronic device or the like has a primary coil and a secondary coil wound around a magnetic core having a closed magnetic circuit formed of a magnetic material such as ferrite or permalloy, and both ends of each of the primary and secondary coils. The aspect which pulled out the part to the exterior of a transformer and connected on the mounting board | substrate was employ | adopted. However, in this structure, the mounting height of the transformer is increased, and the thickness of the transformer is increased as compared with other component groups that are becoming thinner, so that it is impossible to reduce the thickness of the wiring board.
そこで、配線基板上に磁性コアを直接マウントし、更にその上からコイルを配線することで、トランス部品の実装領域の薄型化を図る構成が知られている(例えば下記特許文献1参照)。
Therefore, a configuration is known in which a magnetic core is directly mounted on a wiring board, and a coil is further wired from the magnetic core, thereby reducing the mounting area of the transformer component (for example, see
図18は、下記特許文献1に記載の従来のトランス部品の配線基板への実装形態を示す分解斜視図である。配線基板1の上には、リング状の磁性コア6が配置されるコア配置領域3を横切るように複数の配線パターン2が形成されている。これら配線パターン2の端部には端子挿入孔4がそれぞれ形成されており、磁性コア6の上から取り付けられる上側配線子8の各々の端部がこれらの端子挿入孔4に接続されるようになっている。
FIG. 18 is an exploded perspective view showing a mounting form of a conventional transformer component described in
磁性コア6は、配線基板1上に接着剤7を介してコア配置領域3上に固定された後、各配線子8が磁性コア6を跨ぐようにしてそれぞれ所定の配線パターン2内の端子挿入孔4に接続される。配線パターン2および配線子8は、磁性コア6に巻回されるコイルを構成し、図示する磁性コア6の一方側のみだけでなく、他方側にも同様に構成される。以上のようにして、配線基板1上にトランス部品が実装される。
After the
しかしながら、上述した従来のトランス部品の実装構造においては、ICあるいはLSI等の他の電子部品とは別にトランス部品の実装領域を必要とするため、配線基板の小型化を図ることができないという問題がある。 However, the conventional transformer component mounting structure described above requires a transformer component mounting area separately from other electronic components such as an IC or an LSI, and therefore the size of the wiring board cannot be reduced. is there.
特に、従来のトランス部品の構成では、配線子8の微細化、狭ピッチ化に対応することが非常に困難であるため、トランス実装領域の配線パターンの更なる微細化、狭ピッチ化を図る上で大きな障害となっている。
In particular, in the configuration of the conventional transformer component, it is very difficult to cope with the miniaturization and narrowing of the
本発明は上述の問題に鑑みてなされ、トランス部品の実装面積を削減できる半導体装置およびその製造方法を提供することを課題とする。 The present invention has been made in view of the above-described problems, and an object thereof is to provide a semiconductor device capable of reducing the mounting area of a transformer component and a method for manufacturing the same.
以上の課題を解決するに当たり、本発明の半導体装置は、半導体素子と、この半導体素子の表面に積層された磁性コアと、半導体素子の表面上で磁性コアに巻回されたコイル体とを備えている。 In order to solve the above problems, a semiconductor device of the present invention includes a semiconductor element, a magnetic core laminated on the surface of the semiconductor element, and a coil body wound around the magnetic core on the surface of the semiconductor element. ing.
また、本発明の半導体装置の製造方法は、半導体素子の表面に、導体ランドを複数組備えた回路形成層を形成する工程と、この回路形成層の上にシート状の磁性コアを積層する工程と、この磁性コアを跨ぐようにして上記導体ランド間にボンディングワイヤを接合する工程とを有する。 The method for manufacturing a semiconductor device of the present invention includes a step of forming a circuit forming layer having a plurality of sets of conductor lands on a surface of a semiconductor element, and a step of laminating a sheet-like magnetic core on the circuit forming layer. And bonding a bonding wire between the conductor lands so as to straddle the magnetic core.
上述のようにして構成され製造される本発明の半導体装置においては、半導体素子上にトランス部品が積層された構造を有しているので、事実上、トランス部品の実装領域が不要となり、配線基板の小型化が図れるようになる。また、トランス部品の製作を半導体製造プロセスで実施できるので小型化にも十分に対応可能となる。 The semiconductor device of the present invention constructed and manufactured as described above has a structure in which transformer parts are stacked on semiconductor elements, so that a mounting area for the transformer parts is virtually unnecessary, and the wiring board Can be reduced in size. Further, since the transformer parts can be manufactured by the semiconductor manufacturing process, it is possible to sufficiently cope with downsizing.
なお、上述した構成は、トランス部品に限らず、例えばトロイダルコイルやチョークコイル、インダクタ素子等の他の磁気コイル部品にも適用可能である。 In addition, the structure mentioned above is applicable not only to transformer components but other magnetic coil components, such as a toroidal coil, a choke coil, an inductor element, for example.
以上のように、本発明によれば、例えばトランス等の部品単独の実装領域を削減できるので配線基板の小型化、薄型化を図ることが可能となる。また、トランス部品の微細化にも十分に対応可能となる。 As described above, according to the present invention, for example, the mounting area of a single component such as a transformer can be reduced, so that the wiring board can be reduced in size and thickness. Further, it is possible to sufficiently cope with miniaturization of transformer parts.
以下、本発明の実施の形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1A,Bは本発明の実施の形態による半導体装置10の構成を模式的に示しており、Aは装置内部の素子平面図、Bは側断面図である。まず、この半導体装置10の全体構成について説明する。
1A and 1B schematically show a configuration of a
本実施の形態の半導体装置10は、第1半導体素子11と、この第1半導体素子11の裏面側に配置された第2半導体素子12と、第1半導体素子11の表面に積層されたトランス部13とからなる半導体モジュールMを、モールド樹脂14で封止した半導体パッケージ部品として構成されている。
The
第1半導体素子11および第2半導体素子12はともにICあるいはLSI等の半導体ベアチップで構成されている。なお、第1,第2半導体素子11,12は、これ以外にも例えばSAW(弾性表面波)素子等のように半導体製造プロセスを経て製造される機能デバイスやMEMS(Micro Electro Mechanical System)部品等であってもよい。また、第2半導体素子12の設置は任意であり、必要に応じて省略可能である。
Both the
半導体装置10の外周部には複数本のリード端子15が突出形成されている。これらのリード端子15は、金線等のボンディングワイヤW1,W2を介して第1,第2半導体素子11,12にそれぞれ接続されており、図示しない配線基板上に表面実装または挿入実装される外部接続端子として機能する。
A plurality of
次に、トランス部13は、第1半導体素子11の表面に形成された回路形成層16の上に、磁性コア17と、この磁性コア17に巻回されたコイル体18a,18bとで構成されている。
Next, the
磁性コア17は、シート状の磁性体シートをリング状に打ち抜いて形成されている。磁性コア17の材質は軟磁気特性を有する磁性材料であれば特に制限されず、例えば鉄片、あるいはフェライト、パーマロイ、センダスト等の磁性粉をバインダーとともに混合した複合材料、あるいはFe−Si−B系等のアモルファス薄帯などが適用可能である。
The
コイル体18a,18bは磁性コア17に巻回される1次コイルおよび2次コイルにそれぞれ対応し、回路形成層16上に磁性コア17を横切るように形成された導体ランド19a(19a1,19a2)および導体ランド19b(19b1,19b2)と、磁性コア17を跨ぐようにして導体ランド19a,19bに各々結線された金線等のボンディングワイヤWa,Wbとから構成されている。
The
ここで、導体ランド19a,19bの各々について、磁性コア17を挟んで対向する導体ランド19a1,19a2同士および導体ランド19b1,19b2同士は、回路形成層16内で互いに導通している。
Here, for each of the conductor lands 19 a and 19 b, the conductor lands 19 a 1 and 19 a 2 and the conductor lands 19
ボンディングワイヤWaは、隣接する導体ランド19a,19aのうち一方側の導体ランド19a1と他方側の導体ランド19a2との間を連絡するように接続されている。ボンディングワイヤWbも同様に導体ランド19b1,19b2間に接続されるが、2次コイル側を1次コイル側よりも巻数を少なくするため、図示の例では、導体ランド19bを1列ずつとばしてボンディングワイヤWbが接続されている。
The bonding wire Wa is connected so as to communicate between the conductor land 19a1 on one side and the conductor land 19a2 on the other side of the
回路形成層16の表面周囲には、上述のコイル接続用の導体ランド19a,19bのほか、第1半導体素子11と電気的に接続されている複数の電極パッド20が設けられている。これらの電極パッド20は、ボンディングワイヤW11を介して、対応するリード端子15に各々接続されている。第2半導体素子12とリード端子15との間は、ボンディングワイヤW2によって電気的に接続されている。
Around the surface of the
また、電極パッド20の一部は、各導体ランド19a,19bへの入/出力部に割り当てられており、これらの間は金線等のボンディングワイヤWcを介して接続されている。なお、ボンディングワイヤWcに代えて、回路形成層16内に形成した配線層で上記接続を図るようにしてもよい。
A part of the
本実施の形態の半導体装置10は、例えば図2に示す回路ブロック図のように構成されている。図2において、整流定電圧回路は第1半導体素子11で構成され、ロジック回路は第2半導体素子12で構成されている。整流定電圧回路(第1半導体素子11)はトランス部13の2次コイル18bに接続されており、1次コイルとしてのコイル体18aは交流電源20に接続されている。
The
トランス部13は、交流電源20の電源電圧を1次コイル18aと2次コイル18bとの巻数比に応じた電圧に変圧(変成)して整流定電圧回路11へ供給する。整流定電圧回路11は、トランス部13の出力電圧を整流および定電圧化してロジック回路12へ供給する機能を果たす。
The
以上のように、本実施の形態の半導体装置10は、トランス部13によって必要な駆動電圧を起電する自己起電型の電子部品として構成される。これにより、外部交流電源から必要電圧を取り出して駆動することが可能となる。また、独自に電源回路を備えることになるので、大きな容量の電源を搭載する必要がなくなる。従って、例えばモバイル機器等の電子機器に適用した際に当該機器の小型化・軽量化を図れる点で非常に有利となる。
As described above, the
さらに、1次コイル18aをアンテナ状に形成することも可能であり、これにより電波で電源の供給を受けることが可能となるので、ワイヤレスキーボードやマウス等の機器のバッテリレス化を図ることができるようになる。また、非接触ICカード等のRFID(Radio Frequency Identification)機能を備えた非接触通信媒体にも適用可能である。
Further, it is possible to form the
一方、本実施の形態の半導体装置10によれば、半導体素子11の上にトランス部13を積層形成したので、従来のようにトランス部品を独立して用意する必要がなくなる。これにより、部品点数および実装領域の大きな削減を図れるようになり、配線基板の小型化と薄型化、軽量化を図ることができる。
On the other hand, according to the
また、トランス部品を第1半導体素子11の表面に、後述する半導体製造プロセスを経て製造することができるので、トランス部品の微細化を図ることが可能となる。これにより、配線基板の更なる小型化、薄型化が実現可能となる。さらに、磁性コア17が放熱層としても機能する場合には、部品の放熱性が向上する。
Further, since the transformer component can be manufactured on the surface of the
次に、以上のように構成される本実施の形態の半導体装置10の製造方法の一例につき図3〜図16を参照して説明する。
Next, an example of a method for manufacturing the
(第1半導体素子11の準備工程)
第1半導体素子11を用意する。図3に示すように、第1半導体素子11は、Si基板21上に配線やコンデンサ等の必要な素子層22が形成されているとともに、所定の配線部位には後述する回路形成層16との電気的接続を図るための開口23がそれぞれ形成されている。なお、素子層22は、上述のように整流定電圧回路としての機能を有する素子群で構成されている。
(Preparation process of the first semiconductor element 11)
A
(回路形成層16の形成工程)
まず、第1半導体素子11の表面全域に、電界めっき用のシード層(給電層)24として、Ti/Cu層をスパッタリング法によって形成する。開口23はシード層24で埋め尽くされる。
(Formation process of the circuit formation layer 16)
First, a Ti / Cu layer is formed as a seed layer (feeding layer) 24 for electroplating over the entire surface of the
次に、図4に示すように、シード層24の表面所定領域に、めっき用レジストパターン25をフォトリソグラフィー技術を用いて形成する。めっき用レジストパターン25は、開口23の形成領域を含む所定の領域を開口するパターンに形成されている。
Next, as shown in FIG. 4, a plating resist
続いて図5に示すように、電界めっき法によって、シード層24の表面にCuめっき層26を形成する。これにより、めっき用レジストパターン25の開口領域がCuめっき層26で充填されて、所定形状のCuめっきパターンが形成される。その後、図6に示すようにめっき用レジスト25およびその下のシード層24を除去する。
Subsequently, as shown in FIG. 5, a
次に、図7に示すように、素子表面の全域に感光性ポリイミドを塗布し、公知のフォトリソグラフィ技術を用いて所定形状のポリイミド層(絶縁層)27を形成する。続いて図8に示すように、ポリイミド層27の上からアルミニウムを蒸着させ、所定厚のAl膜28を成膜する。
Next, as shown in FIG. 7, photosensitive polyimide is applied to the entire surface of the element, and a polyimide layer (insulating layer) 27 having a predetermined shape is formed using a known photolithography technique. Subsequently, as shown in FIG. 8, aluminum is vapor-deposited from above the
次に、図9に示すように、形成したAl膜28の上にレジストを塗布し、フォトリソグラフィ技術を用いて所定形状のレジストパターン29を形成する。そして、このレジストパターン29をマスクとするAl膜28のエッチングを行った後、レジストパターン29を除去する。
Next, as shown in FIG. 9, a resist is applied on the formed
これにより、図10に示すように、導体ランド19a,19bおよび電極パッド20がそれぞれ形成される。導体ランド19a,19bはそれぞれ、各列が共通のCuめっき層26上に形成されることで、対向する導体ランド間が電気的に接続される。その後、図11に示すように、素子表面に所定形状の感光性ポリイミド層30を形成することで、回路形成層16の形成工程が完了する。
Thereby, as shown in FIG. 10, the conductor lands 19a and 19b and the
(トランス部13の作製工程)
次に、図12に示すように、半導体素子11を支持するダイパッド部34とリード端子15が形成された第1リードフレーム31と、磁性コア17の外形形状が形成されたシート状の第2リードフレーム32を準備する。これら第1,第2リードフレーム31,32には、周縁部に位置決め孔31a,32aがそれぞれ形成されており、位置決めピン33の挿入によって第1,第2リードフレーム31,32が相互に位置合わせされる。
(Manufacturing process of the transformer section 13)
Next, as shown in FIG. 12, the
半導体素子11は、第1リードフレーム31と第2リードフレーム32との間に配置される。図13に示すように、半導体素子11は、第1リードフレーム31のダイパッド部34上に載置されるとともに、表面の導体ランド19a(19a1,19a2)間および導体ランド19b(19b1,19b2)間には磁性コア17が圧着により積層される。
The
このとき、回路形成層16表面の導体ランド19a間および19b間に位置するポリイミド層30が磁性コア17の形成幅に対応するように形成されることで、磁性コア17との密着が図られる。また、ポリイミド層30は導体ランド19a,19bおよび電極パッド20の表面より高く形成されている。これにより、磁性コア17の圧着時に当該ポリイミド層30が逆テーパー状に変形して磁性コア17の抜け止め層として機能する。なお、このポリイミド層30の高さは後のワイヤボンディング工程においてボンディングツール(図示略)の移動の妨げとならない程度の高さに設定される(図14)。
At this time, the
続いて、図14に示したように、第1半導体素子11の裏面側に、予め準備しておいた第2半導体素子12を搭載する。この第2半導体素子12は、ダイパッド部34を介して第1半導体素子11と裏面同士で対向配置される。
Subsequently, as shown in FIG. 14, the
次に、図15に示すように、回路形成層16の周囲領域に形成された第1半導体素子11の電極パッド20および第2半導体素子12の電極パッド35がリード端子15に対してそれぞれボンディングワイヤW1,W2が接続される。
Next, as shown in FIG. 15, the
また、この工程において、回路形成層16上の導体ランド19a1,19a2間および導体ランド19b1,19b2間に、磁性コア17を跨ぐようにしてボンディングワイヤWa,Wbがそれぞれ接続されるとともに、入/出力部に対応する導体ランド部にあっては、所定の電極パッド20に対してボンディングワイヤWcが接続される。以上のようにしてトランス部13が製造されると同時に、半導体モジュールMが完成する。
In this step, bonding wires Wa and Wb are connected between the conductor lands 19a1 and 19a2 on the
このように、第1,第2半導体素子11,12とリード端子15との間のワイヤボンディング工程の際に、トランス部13の結線工程を導入することで、ボンディング設備の共有化が図れると同時に、生産効率の向上を図ることができる。なお、上述の例に限らず、半導体素子11,12とリード端子15との間の結線工程に先だって、磁性コア17の積層後直ちにボンディングワイヤWa〜Wcの接続を行うようにしてもよい(図14)。
As described above, by introducing the wire connecting step of the
(最終工程)
続いて、図16に示すように、製作した半導体モジュールMをモールド樹脂14で封止する工程と、第1,第2リードフレーム31,32の不要部を除去する工程と、リード端子15のベンディング工程とを経て、本実施の形態の半導体装置10が製造される。
(Final process)
Subsequently, as shown in FIG. 16, the process of sealing the manufactured semiconductor module M with the
以上のように、本実施の形態の半導体装置10の製造方法においては、半導体製造プロセスにより、回路形成層16およびトランス部13を第1半導体素子11の上に形成するようにしているので、トランス部13の構成の微細かつ高精度に形成することが可能となり、トランス部品の微小化を容易に図ることができるようになる。
As described above, in the method for manufacturing the
特に、回路形成層16への磁性コア17の積層工程を、第1リードフレーム31と位置合わせした状態で半導体素子11に一体化するようにしているので、トランス部13の微細化に伴って要求される磁性コア17の取付精度も確保でき、作業性の改善も図れる。
In particular, the step of laminating the
また、回路形成層16上に予め複数組の導体ランド19a,19bの各パターンを形成しておき、後に必要箇所のみボンディングワイヤWa,Wbで接続するようにしているので、トランスの仕様が異なる複数品種の部品の製造にも容易に対応可能である。
In addition, each pattern of a plurality of sets of conductor lands 19a and 19b is formed in advance on the
更に、トランス部13の配線工程にワイヤボンディング法を採用しているので、従来のように配線子を1個ずつマウントする場合に比べて、作業が迅速、高精度、高効率であるとともに、配線ピッチの微細化も容易に図れるようになる。
Furthermore, since the wire bonding method is adopted in the wiring process of the
以上、本発明の実施の形態について説明したが、勿論、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。 The embodiment of the present invention has been described above. Of course, the present invention is not limited to this, and various modifications can be made based on the technical idea of the present invention.
例えば以上の実施の形態では、整流定電圧用の第1半導体素子11とロジック機能用の第2半導体素子12とを備えたマルチチップタイプの半導体装置10を例に挙げて説明したが、これに限らず、図17に示すように第2半導体素子を省略し、第1半導体素子11およびこれに積層したトランス部13のみで本発明に係る半導体装置を構成してもよい。
For example, in the above embodiment, the multi-chip
また、以上の実施の形態では、半導体製造プロセスを用いて回路形成層16を第1半導体素子11の上に直接形成したが、配線基板等で上記回路形成層を別途作製しておき、これを半導体素子11上に積層した構造としてもよい。
In the above embodiment, the
また、半導体素子と一体化される磁気コイル部品は、上述のトランス部品だけでなく、磁性コアに1次コイルのみ形成した単コイル型の磁気コイル部品、例えば、チョークコイルあるいはトロイダルコイル、インダクタ部品等も同様に適用可能である。 Further, the magnetic coil component integrated with the semiconductor element is not only the above-described transformer component, but also a single coil type magnetic coil component in which only the primary coil is formed on the magnetic core, for example, a choke coil, a toroidal coil, an inductor component, etc. Is equally applicable.
更に、半導体モジュールMをモールド樹脂14で封止したパッケージ部品に限らず、例えば回路形成層16上にスタッドバンプを設けて、配線基板上にフリップチップ方式で実装する部品形態も採用可能である。
Furthermore, not only a package component in which the semiconductor module M is sealed with the
10…半導体装置、11…第1半導体素子、12…第2半導体素子、13…トランス部、14…モールド樹脂、15…リード端子、16…回路形成層、17…磁性コア、18…コイル体、18a…1次コイル、18b…2次コイル、19a,19b…導体ランド、20…電極パッド、31…第1リードフレーム、32…第2リードフレーム、33…位置決めピン、M…半導体モジュール、W1,W2,Wa,Wb,Wc…ボンディングワイヤ
DESCRIPTION OF
Claims (10)
この半導体素子の表面に積層された磁性コアと、
前記半導体素子の表面上で前記磁性コアに巻回されたコイル体とを備えた
ことを特徴とする半導体装置。 A semiconductor element;
A magnetic core laminated on the surface of the semiconductor element;
A semiconductor device comprising: a coil body wound around the magnetic core on a surface of the semiconductor element.
前記コイル体は、前記リング状の磁性コアに各々巻回された1次コイルおよび2次コイルからなる
ことを特徴とする請求項1に記載の半導体装置。 The magnetic core is composed of a ring-shaped sheet body,
The semiconductor device according to claim 1, wherein the coil body includes a primary coil and a secondary coil wound around the ring-shaped magnetic core.
前記半導体素子の表面に形成され複数組の導体ランドを備えた回路形成層と、
前記磁性コアを跨ぐようにして前記導体ランド間に接合されたボンディングワイヤとからなる
ことを特徴とする請求項1に記載の半導体装置。 The coil body is
A circuit forming layer having a plurality of conductor lands formed on the surface of the semiconductor element;
The semiconductor device according to claim 1, further comprising a bonding wire joined between the conductor lands so as to straddle the magnetic core.
ことを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor element is electrically connected to one surface of a lead frame, and the entire semiconductor element is covered with a mold resin.
ことを特徴とする請求項4に記載の半導体装置。 The semiconductor device according to claim 4, wherein a second semiconductor element is electrically connected to the other surface of the lead frame.
前記回路形成層の上にシート状の磁性コアを積層する工程と、
前記磁性コアを跨ぐようにして前記導体ランド間にボンディングワイヤを接合する工程とを有する
ことを特徴とする半導体装置の製造方法。 Forming a circuit forming layer including a plurality of conductor lands on a surface of a semiconductor element;
Laminating a sheet-like magnetic core on the circuit forming layer;
Bonding a bonding wire between the conductor lands so as to straddle the magnetic core. A method of manufacturing a semiconductor device, comprising:
前記磁性コアを前記リードフレームと相対的に位置合わせした上で前記半導体素子の表面に積層する
ことを特徴とする請求項6に記載の半導体装置の製造方法。 A step of mounting the semiconductor element on one surface of a lead frame;
The method of manufacturing a semiconductor device according to claim 6, wherein the magnetic core is stacked on the surface of the semiconductor element after being relatively aligned with the lead frame.
前記ボンディングワイヤを接合する工程を、前記半導体素子と前記リードフレームとの電気的接合工程と同時に行う
ことを特徴とする請求項6に記載の半導体装置の製造方法。 A step of mounting the semiconductor element on one surface of a lead frame;
The method of manufacturing a semiconductor device according to claim 6, wherein the step of bonding the bonding wire is performed simultaneously with the step of electrically bonding the semiconductor element and the lead frame.
ことを特徴とする請求項8に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 8, further comprising a step of mounting a second semiconductor element on the other surface of the lead frame.
ことを特徴とする請求項8に記載の半導体装置の製造方法。
The method for manufacturing a semiconductor device according to claim 8, further comprising a step of covering the entire semiconductor element with a mold resin.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005221679A JP2007042665A (en) | 2005-07-29 | 2005-07-29 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005221679A JP2007042665A (en) | 2005-07-29 | 2005-07-29 | Semiconductor device and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007042665A true JP2007042665A (en) | 2007-02-15 |
Family
ID=37800406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005221679A Pending JP2007042665A (en) | 2005-07-29 | 2005-07-29 | Semiconductor device and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007042665A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113314324A (en) * | 2021-05-21 | 2021-08-27 | 厦门通富微电子有限公司 | Preparation method of transformer packaging structure and packaging structure |
-
2005
- 2005-07-29 JP JP2005221679A patent/JP2007042665A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113314324A (en) * | 2021-05-21 | 2021-08-27 | 厦门通富微电子有限公司 | Preparation method of transformer packaging structure and packaging structure |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10389241B2 (en) | Power supply converter and method for manufacturing the same | |
US7868431B2 (en) | Compact power semiconductor package and method with stacked inductor and integrated circuit die | |
US7948057B2 (en) | Electronic component module | |
JP5614286B2 (en) | Semiconductor device and power supply circuit | |
JP2008171965A (en) | Microminiature power converter | |
JP2004274004A (en) | Microminiature power converter | |
JP2010205905A (en) | Magnetic component, and method of manufacturing the magnetic component | |
US10986732B2 (en) | Laminated circuit board, and electronic component | |
JP2009246159A (en) | Multiple output magnetic induction unit, and multiple output micro power converter having the same | |
US11804456B2 (en) | Wirebond and leadframe magnetic inductors | |
JPH05291063A (en) | Magnetic induction element | |
JP3649214B2 (en) | Ultra-compact power converter and manufacturing method thereof | |
US11973029B2 (en) | Devices and methods of vertical integrations of semiconductor chips, magnetic chips, and lead frames | |
JP4661489B2 (en) | Ultra-compact power converter and manufacturing method thereof | |
JP4936103B2 (en) | DC-DC converter | |
JP2005340754A (en) | Micro power converting apparatus | |
JP3661380B2 (en) | Planar inductor | |
JP4573498B2 (en) | Ultra-compact power converter | |
JP4835131B2 (en) | Passive device package and manufacturing method thereof, semiconductor module, and mounting structure thereof | |
JP2007081146A (en) | Semiconductor device with inductor | |
JP2007042665A (en) | Semiconductor device and its manufacturing method | |
JP2004206736A (en) | Semiconductor device and manufacturing method therefor | |
JP4837307B2 (en) | Mounting substrate module, manufacturing method thereof, and semiconductor device | |
TWI540601B (en) | Low configuration high power inductors | |
JP5229189B2 (en) | Electronic component module |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20071028 |