JP2007037061A - Crystal oscillator circuit and semiconductor apparatus with built-in crystal oscillator circuit - Google Patents
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Abstract
Description
本発明は、水晶発振子を用いて発振信号を発生させる水晶発振器回路に関する。 The present invention relates to a crystal oscillator circuit that generates an oscillation signal using a crystal oscillator.
水晶発振器回路は、比較的安定した高精度の発振波形が得られるため、最近のデジタル電子機器にはよく用いられている。例えば、水晶発振器回路は、半導体集積回路に搭載されるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路やマイクロプロセッサ等に安定した基準信号（リファレンスクロック）を供給する。水晶発振器回路は、電源線周辺から回り込むノイズに起因して、出力信号にずれ（ジッタ）を生じる。昨今の回路の高速化・高集積化・低電圧化に伴って、このジッタに由来する回路の誤動作が発生している。 A crystal oscillator circuit is often used in recent digital electronic devices because a relatively stable and highly accurate oscillation waveform can be obtained. For example, the crystal oscillator circuit supplies a stable reference signal (reference clock) to a PLL (Phase Locked Loop) circuit, a microprocessor, or the like mounted on a semiconductor integrated circuit. The crystal oscillator circuit causes a shift (jitter) in the output signal due to noise that wraps around the power supply line. With the recent increase in speed, integration, and voltage of circuits, circuit malfunctions due to this jitter have occurred.
ノイズに対して、高い耐性をもつ差動回路の採用が一つの解決策であることが広く知られている。水晶発振器回路を差動回路で構成した従来例として、特開平５−１２１９３９号公報に開示された技術がある。図１にその回路図が示される。 It is widely known that the use of a differential circuit having high resistance to noise is one solution. As a conventional example in which the crystal oscillator circuit is configured by a differential circuit, there is a technique disclosed in Japanese Patent Laid-Open No. 5-12939. FIG. 1 shows a circuit diagram thereof.
図１に示される水晶発振器回路は、差動対をなすバイポーラトランジスタ１６、１８と、定電流源４６と、水晶発振子２４と、抵抗素子３０、３２、２６、３８、１４、２８と、コンデンサ２０、２２と、ダイオード４２、４４とを備える。バイポーラトランジスタ１６、１８のエミッタは、電流源４６を介してグランドに接続されている。バイポーラトランジスタ１６のコレクタは、出力端子ＯＵＴ１に接続されるとともに、抵抗素子３２を介して電源ＶＣＣに接続される。バイポーラトランジスタ１８のコレクタは、出力端子ＯＵＴ２に接続されるとともに、抵抗素子３０を介して電源ＶＣＣに接続される。出力端子ＯＵＴ２に接続されるノードは、更に、水晶発振子２４の一方の端子に接続され、コンデンサ２２を介してグランドに接続される。バイポーラトランジスタ１８のベースは、水晶発振子２４の他方の端子と抵抗素子２６の一方の端子とに接続され、コンデンサ２０を介してグランドに接続される。抵抗素子２６の他方の端子は、抵抗素子１４を介して電源ＶＣＣに、抵抗素子３８を介してバイポーラトランジスタ１６のベースに、抵抗素子２８とダイオード４２、４４を介してグランドに接続される。
The crystal oscillator circuit shown in FIG. 1 includes
バイポーラトランジスタ１６、１８、定電流源４６、抵抗素子３０、３２により差動増幅回路が構成される。抵抗素子２６、３８、１４、２８、ダイオード４２、４４は、バイポーラトランジスタ１６、１８のバイアスを設定する。コンデンサ２０、２２と誘導性素子として機能する水晶発振子２４とにより形成される回路は、この差動増幅回路の入力と出力を結ぶ帰還回路となっている。したがって、差動増幅回路と帰還回路とにより構成される回路は、水晶発振器をなしている。この水晶発振器回路の最小周波数Ｆｍｉｎは、次式により与えられる。
Ｆｍｉｎ＝１／（２π（Ｒ１・Ｃ１・Ｒ２・Ｃ２）１／２） …（１）
The
Fmin = 1 / (2π (R1, C1, R2, C2) 1/2 ) (1)
ここで、Ｃ１、Ｃ２はコンデンサ２０、２２のキャパシタンスであり、Ｒ１、Ｒ２は、コンデンサ２０、２２からみえる等価ＡＣ抵抗である。Ｒ１は、抵抗素子２６、２８に基づいて定まり、Ｒ２は、抵抗素子３０に基づいて定まる。
Here, C1 and C2 are capacitances of the
例えば、Ｃ１、Ｃ２がそれぞれ１０ｐＦ、Ｒ１が１ｋΩ、Ｒ２が４００Ωであった場合、最小周波数Ｆｍｉｎは２５ＭＨｚとなる。これは、この発振回路が２５ＭＨｚ以下の基本周波数では発振せず、第３オーバートーン周波数、例えば７５ＭＨｚで発振することを示している。 For example, when C1 and C2 are 10 pF, R1 is 1 kΩ, and R2 is 400 Ω, the minimum frequency Fmin is 25 MHz. This indicates that the oscillation circuit does not oscillate at a fundamental frequency of 25 MHz or less, but oscillates at a third overtone frequency, for example, 75 MHz.
図４に、電源ＶＣＣにノイズが重畳した場合のジッタ解析用等価回路が示される。インピーダンスＺ１１は、出力端子ＯＵＴ１と電源ＶＣＣとの間のインピーダンスとする。インピーダンスＺ１２は、出力端子ＯＵＴ１とグランドとの間のインピーダンスとする。インピーダンスＺ２１は、出力端子ＯＵＴ２と電源ＶＣＣとの間のインピーダンスとする。インピーダンスＺ２２は、出力端子ＯＵＴ２とグランドとの間のインピーダンスとする。 FIG. 4 shows an equivalent circuit for jitter analysis when noise is superimposed on the power supply VCC. The impedance Z11 is an impedance between the output terminal OUT1 and the power supply VCC. The impedance Z12 is an impedance between the output terminal OUT1 and the ground. The impedance Z21 is an impedance between the output terminal OUT2 and the power supply VCC. The impedance Z22 is an impedance between the output terminal OUT2 and the ground.
図４を参照して、電源ＶＣＣに電源ノイズΔＶが重畳した場合を考える。まず、電源ノイズΔＶが重畳していない場合、出力端子ＯＵＴ１、ＯＵＴ２の電圧は、グランドを基準として電圧Ｖ１、Ｖ２であるとする。電源ノイズΔＶが重畳した場合、出力端子ＯＵＴ１、ＯＵＴ２のグランド基準の電圧Ｖ１’、Ｖ２’は、
Ｖ１’＝Ｖ１＋ΔＶ１
Ｖ２’＝Ｖ２＋ΔＶ２
となる。ここで、ΔＶ１、ΔＶ２は、電源ノイズΔＶが重畳することにより変動する出力端子ＯＵＴ１、ＯＵＴ２の変動電圧である。
Referring to FIG. 4, consider the case where power supply noise ΔV is superimposed on power supply VCC. First, when the power supply noise ΔV is not superimposed, the voltages of the output terminals OUT1 and OUT2 are assumed to be voltages V1 and V2 with respect to the ground. When the power supply noise ΔV is superimposed, the ground reference voltages V1 ′ and V2 ′ of the output terminals OUT1 and OUT2 are
V1 ′ = V1 + ΔV1
V2 ′ = V2 + ΔV2
It becomes. Here, ΔV1 and ΔV2 are fluctuating voltages of the output terminals OUT1 and OUT2 that fluctuate when the power supply noise ΔV is superimposed.
水晶発振器回路の出力は差動出力であるから、出力端子ＯＵＴ１、ＯＵＴ２の差動出力が求められる。電源ノイズΔＶが重畳していない場合の差動出力をＶＯＵＴ＿Ａ、電源ノイズΔＶが重畳した場合の差動出力をＶＯＵＴ＿Ｂとすると、
ＶＯＵＴ＿Ａ＝Ｖ１−Ｖ２ …（２）
ＶＯＵＴ＿Ｂ＝Ｖ１’−Ｖ２’
＝（Ｖ１＋ΔＶ１）−（Ｖ２＋ΔＶ２）
＝（Ｖ１−Ｖ２）＋（ΔＶ１−ΔＶ２）
＝ＶＯＵＴ＿Ａ＋（ΔＶ１−ΔＶ２） …（３）
となる。即ち、ΔＶ１＝ΔＶ２であれば、ＶＯＵＴ＿Ｂ＝ＶＯＵＴ＿Ａであるから、差動出力ＶＯＵＴ＿Ｂは、電源ノイズΔＶの影響を受けていないことになる。言い換えれば、条件１（ΔＶ１＝ΔＶ２）が成立すれば、差動出力は、電源ノイズΔＶに起因するジッタが無いことになる。
Since the output of the crystal oscillator circuit is a differential output, a differential output of the output terminals OUT1 and OUT2 is required. If the differential output when the power supply noise ΔV is not superimposed is VOUT_A, and the differential output when the power supply noise ΔV is superimposed is VOUT_B,
VOUT_A = V1-V2 (2)
VOUT_B = V1′−V2 ′
= (V1 + ΔV1) − (V2 + ΔV2)
= (V1-V2) + (ΔV1-ΔV2)
= VOUT_A + (ΔV1-ΔV2) (3)
It becomes. That is, if ΔV1 = ΔV2, since VOUT_B = VOUT_A, the differential output VOUT_B is not affected by the power supply noise ΔV. In other words, if the condition 1 (ΔV1 = ΔV2) is satisfied, the differential output has no jitter caused by the power supply noise ΔV.
一方、条件１（ΔＶ１＝ΔＶ２）が成立していなければ、
ＶＯＵＴ＿Ｂ＝ＶＯＵＴ＿Ａ＋（ΔＶ１−ΔＶ２）
であるから、“ΔＶ１−ΔＶ２”が電源ノイズΔＶに起因するジッタとして差動出力に残留する。つまり、電源ノイズΔＶに起因するジッタを除去するためには、条件１（ΔＶ１＝ΔＶ２）の成立が必要である。
On the other hand, if condition 1 (ΔV1 = ΔV2) is not satisfied,
VOUT_B = VOUT_A + (ΔV1−ΔV2)
Therefore, “ΔV1−ΔV2” remains in the differential output as jitter caused by the power supply noise ΔV. That is, in order to remove the jitter caused by the power supply noise ΔV, the condition 1 (ΔV1 = ΔV2) needs to be satisfied.
変動電圧ΔＶ１、ΔＶ２は、各々電源ノイズΔＶの各インピーダンス分圧で計算でき、下式のようになる。
ΔＶ１＝｛Ｚ１２／（Ｚ１１＋Ｚ１２）｝×ΔＶ …（４）
ΔＶ２＝｛Ｚ２２／（Ｚ２１＋Ｚ２２）｝×ΔＶ …（５）
The fluctuation voltages ΔV1 and ΔV2 can be calculated by the respective impedance partial pressures of the power supply noise ΔV, and are expressed by the following equations.
ΔV1 = {Z12 / (Z11 + Z12)} × ΔV (4)
ΔV2 = {Z22 / (Z21 + Z22)} × ΔV (5)
この（４）式、（５）式を条件１に代入すると、
Ｚ１２・Ｚ２１＝Ｚ１１・Ｚ２２
が得られる。実用的には、次の条件が満足されるとよい。
条件２：Ｚ１１＝Ｚ２１かつＺ１２＝Ｚ２２
Substituting these equations (4) and (5) into
Z12 / Z21 = Z11 / Z22
Is obtained. In practice, the following conditions should be satisfied.
Condition 2: Z11 = Z21 and Z12 = Z22
即ち、条件２（Ｚ１１＝Ｚ２１かつＺ１２＝Ｚ２２）が成立すると、“ΔＶ１−ΔＶ２”に相当する電源ノイズΔＶに起因するジッタは差動出力に残留しないことになる。 That is, when the condition 2 (Z11 = Z21 and Z12 = Z22) is satisfied, the jitter caused by the power supply noise ΔV corresponding to “ΔV1−ΔV2” does not remain in the differential output.
図１に示される従来の水晶発振器回路を参照すると、出力端子ＯＵＴ２には、出力端子ＯＵＴ１に接続されていない水晶発振子２４及びコンデンサ２２が接続されている。したがって、Ｚ１１≠Ｚ２１、Ｚ１２≠Ｚ２２であり、この水晶発振器回路は、条件２（Ｚ１１＝Ｚ２１かつＺ１２＝Ｚ２２）を満足していない。即ち、電源ノイズΔＶに起因するジッタが差動出力に現れることになる。
Referring to the conventional crystal oscillator circuit shown in FIG. 1, a
電源ノイズΔＶに起因するジッタが差動出力に現れる様子をシミュレーションした結果が、図２に示される。このシミュレーションの結果は、従来の水晶発振器回路の差動出力ＶＯＵＴのトランジェント・シミュレーションにおいて、１０００パターン重ね書きしたアイパターンである。シミュレータはＳＰＩＣＥである。ＳＰＩＣＥ用モデルパラメータとして、エミッタ短辺０．３μｍルールバイポーラプロセスが用いられた。水晶発振子モデルとして、基本周波数１６ＭＨｚのモデルが用いられた。（１）式で示されるパラメータＲ１、Ｃ１、Ｒ２、Ｃ２は、上述のように、それぞれ１ｋΩ、１０ｐＦ、４００Ω、１０ｐＦとし、最小周波数Ｆｍｉｎは、２５ＭＨｚに設定された。発振周波数は、水晶発振子の第３オーバートーン周波数の４８ＭＨｚに設定された。電源ノイズΔＶは、４８０ＭＨｚの正弦波（１００ｍＶＰ−Ｐ）とし、電源ＶＣＣに印加された。 FIG. 2 shows a result of simulating the appearance of jitter caused by the power supply noise ΔV in the differential output. The result of this simulation is an eye pattern in which 1000 patterns are overwritten in the transient simulation of the differential output VOUT of the conventional crystal oscillator circuit. The simulator is SPICE. As a model parameter for SPICE, an emitter short side 0.3 μm rule bipolar process was used. A model having a fundamental frequency of 16 MHz was used as the crystal oscillator model. As described above, the parameters R1, C1, R2, and C2 represented by the equation (1) are 1 kΩ, 10 pF, 400 Ω, and 10 pF, respectively, and the minimum frequency Fmin is set to 25 MHz. The oscillation frequency was set to 48 MHz, which is the third overtone frequency of the crystal oscillator. Power noise ΔV is a sine wave of 480MHz (100mV P-P), was applied to the power supply VCC.
図２の丸印Ａで示される部分の拡大図が、図３に示される。図３は、差動出力ＶＯＵＴに約５０ｐ秒のジッタがあることを示している。 An enlarged view of a portion indicated by a circle A in FIG. 2 is shown in FIG. FIG. 3 shows that the differential output VOUT has a jitter of about 50 psec.
このように、対雑音に高い耐性をもつ差動回路を用いても、電源ノイズΔＶに起因するジッタ特性を改善することはできなかった。 As described above, even if a differential circuit having high resistance to noise is used, the jitter characteristics due to the power supply noise ΔV cannot be improved.
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers and symbols used in [Best Mode for Carrying Out the Invention]. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].
本発明の観点では、水晶発振器回路は、水晶発振子（Ｘ０）を接続する第１端子（Ｘ１）及び第２端子（Ｘ２）と、第１増幅回路（１）と、第２増幅回路（２）とを具備する。第１増幅回路（１）は、第１端子（Ｘ１／ＯＵＴ１）に入力を接続し、第２端子（Ｘ２／ＯＵＴ２）に出力を接続する。第２増幅回路（２）は、第２端子（Ｘ２／ＯＵＴ２）に入力を接続し、第１端子（Ｘ１／ＯＵＴ１）に出力を接続する。水晶発振器回路は、第１端子（Ｘ１／ＯＵＴ１）と第２端子（Ｘ２／ＯＵＴ２）とを差動出力ノードとする。水晶発振器回路は、第１端子（Ｘ１／ＯＵＴ１）から正電源（ＶＣＣ）、負電源（ＶＳＳ）をみたインピーダンスの比と、第２端子（Ｘ２／ＯＵＴ２）からみたインピーダンスの比が等しくなるように構成される。即ち、第１端子（Ｘ１／ＯＵＴ１）と正電源（ＶＤＤ）、第１端子（Ｘ１／ＯＵＴ１）と負電源（ＶＳＳ）との間のインピーダンスは、それぞれインピーダンスＺ１１、Ｚ１２と表わされ、第２端子（Ｘ２／ＯＵＴ２）と正電源（ＶＤＤ）、第２端子（Ｘ２／ＯＵＴ２）と負電源（ＶＳＳ）との間のインピーダンスは、それぞれインピーダンスＺ２１、Ｚ２２と表わされると、Ｚ１１：Ｚ１２＝Ｚ２１：Ｚ２２となるように構成される。 In an aspect of the present invention, the crystal oscillator circuit includes a first terminal (X1) and a second terminal (X2) that connect the crystal oscillator (X0), a first amplifier circuit (1), and a second amplifier circuit (2 ). The first amplifier circuit (1) has an input connected to the first terminal (X1 / OUT1) and an output connected to the second terminal (X2 / OUT2). The second amplifier circuit (2) has an input connected to the second terminal (X2 / OUT2) and an output connected to the first terminal (X1 / OUT1). The crystal oscillator circuit uses the first terminal (X1 / OUT1) and the second terminal (X2 / OUT2) as differential output nodes. In the crystal oscillator circuit, the ratio of the impedance viewed from the first terminal (X1 / OUT1) to the positive power supply (VCC) and the negative power supply (VSS) is equal to the ratio of the impedance viewed from the second terminal (X2 / OUT2). Composed. That is, the impedances between the first terminal (X1 / OUT1) and the positive power supply (VDD), and between the first terminal (X1 / OUT1) and the negative power supply (VSS) are represented as impedances Z11 and Z12, respectively. The impedances between the terminal (X2 / OUT2) and the positive power supply (VDD) and between the second terminal (X2 / OUT2) and the negative power supply (VSS) are expressed as impedances Z21 and Z22, respectively, Z11: Z12 = Z21: It is configured to be Z22.
本発明によれば、電源ノイズΔＶに起因するジッタ特性が改善され、安定して発振する水晶発振器回路を提供することができる。 According to the present invention, it is possible to provide a crystal oscillator circuit in which jitter characteristics resulting from power supply noise ΔV are improved and oscillation is stably performed.
（第１の実施の形態）
図を参照して、第１の実施の形態が説明される。本実施の形態では、半導体集積回路に内蔵される水晶発振器回路が説明される。この場合、水晶発振子は、半導体集積回路の外部に搭載され、外部端子を介して半導体集積回路内部の水晶発振器回路と接続される。
(First embodiment)
The first embodiment will be described with reference to the drawings. In this embodiment, a crystal oscillator circuit built in a semiconductor integrated circuit is described. In this case, the crystal oscillator is mounted outside the semiconductor integrated circuit and is connected to a crystal oscillator circuit inside the semiconductor integrated circuit via an external terminal.
図５に、第１の実施の形態に係る水晶発振器回路の回路図が示される。水晶発振器回路は、トランジスタＭ１〜Ｍ４と、水晶発振子Ｘ０と、コンデンサＣ１、Ｃ２とを具備する。 FIG. 5 shows a circuit diagram of the crystal oscillator circuit according to the first embodiment. The crystal oscillator circuit includes transistors M1 to M4, a crystal oscillator X0, and capacitors C1 and C2.
トランジスタＭ１とトランジスタＭ２は、正電源ＶＤＤと負電源ＶＳＳとの間に直列に接続され、インバータ回路１を形成する。トランジスタＭ３とトランジスタＭ４は、正電源ＶＤＤと負電源ＶＳＳとの間に直列に接続され、インバータ回路２を形成する。
The transistor M1 and the transistor M2 are connected in series between the positive power supply VDD and the negative power supply VSS to form the
インバータ回路１の出力ノードであるトランジスタＭ１とトランジスタＭ２の各々のドレインの接続ノードは、出力端子ＯＵＴ２に接続されるとともに、インバータ回路２の入力であるトランジスタＭ３のゲートとトランジスタＭ４のゲートとの接続ノードに接続される。出力端子ＯＵＴ２は、外部端子Ｘ２を介して半導体集積回路の外部に実装される水晶発振子Ｘ０とコンデンサＣ２とに接続される。コンデンサＣ２の他端は、グランドに接続される。
The connection node between the drains of the transistors M1 and M2 that are the output nodes of the
インバータ回路２の出力ノードであるトランジスタＭ３とトランジスタＭ４の各々のドレインの接続ノードは、出力端子ＯＵＴ１に接続されるとともに、インバータ回路１の入力であるトランジスタＭ１のゲートとトランジスタＭ２のゲートとの接続ノードに接続される。出力端子ＯＵＴ１は、外部端子Ｘ１を介して水晶発振子Ｘ０の他端とコンデンサＣ１とに接続される。コンデンサＣ１の他端は、グランドに接続される。コンデンサＣ１、Ｃ２は、安定的に発振周波数を得るための容量であり、配線などにおける寄生容量や、ジャンクション容量などより大きな値の容量が用いられる。
A connection node between the drains of the transistors M3 and M4 which are output nodes of the
即ち、この水晶発振器回路は、水晶発振子に対して対称となるように構成されている。したがって、出力端子ＯＵＴ１、ＯＵＴ２からみたインピーダンスは等しくなる。 That is, this crystal oscillator circuit is configured to be symmetric with respect to the crystal oscillator. Therefore, the impedances viewed from the output terminals OUT1 and OUT2 are equal.
次に、この水晶発振器回路のインバータ回路部分は、図６に示されるトランジスタの等価回路を用いて、図４に示されるジッタ解析用等価回路に置き換えられる。トランジスタＭ１〜Ｍ４は、図６に示されるように、ゲート・ソース間容量Ｃｇｓと、ドレイン・ソース間抵抗Ｒｄｓと、ドレイン・ソース間に流れる電流を示す電流源ＩＯとにより等価的に表わされる。この等価回路により図５に示されるトランジスタを展開した回路は、図７に示されるように、整理される。したがって、出力端子ＯＵＴ１と正電源ＶＤＤとの間のインピーダンスＺ１１、出力端子ＯＵＴ１と負電源ＶＳＳとの間のインピーダンスＺ１２、出力端子ＯＵＴ２と正電源ＶＤＤとの間のインピーダンスＺ２１、出力端子ＯＵＴ２と負電源ＶＳＳとの間のインピーダンスＺ２２は、次のようになる。 Next, the inverter circuit portion of the crystal oscillator circuit is replaced with an equivalent circuit for jitter analysis shown in FIG. 4 using the equivalent circuit of the transistor shown in FIG. As shown in FIG. 6, the transistors M1 to M4 are equivalently represented by a gate-source capacitance Cgs, a drain-source resistance Rds, and a current source IO indicating a current flowing between the drain and the source. A circuit in which the transistor shown in FIG. 5 is expanded by this equivalent circuit is arranged as shown in FIG. Therefore, the impedance Z11 between the output terminal OUT1 and the positive power supply VDD, the impedance Z12 between the output terminal OUT1 and the negative power supply VSS, the impedance Z21 between the output terminal OUT2 and the positive power supply VDD, the output terminal OUT2 and the negative power supply The impedance Z22 between VSS is as follows.
Ｚ１１＝（２π・ｆ・Ｃｇｓ１）−１／／Ｒｄｓ３
Ｚ１２＝（２π・ｆ・Ｃｇｓ２）−１／／Ｒｄｓ４
Ｚ２１＝（２π・ｆ・Ｃｇｓ３）−１／／Ｒｄｓ１
Ｚ２２＝（２π・ｆ・Ｃｇｓ４）−１／／Ｒｄｓ２
ここで、ｆは発振周波数を示す。Ｃｇｓ［ｎ］とＲｄｓ［ｎ］とは、トランジスタＭ［ｎ］のゲート・ソース間容量とドレイン・ソース間抵抗とを示す（［ｎ］＝１〜４）。また、“／／”は、インピーダンスの並列合成を示す。即ち、
Ｚ１／／Ｚ２＝Ｚ１・Ｚ２／（Ｚ１＋Ｚ２）となる。
Z11 = (2π · f · Cgs1) −1 // Rds3
Z12 = (2π · f · Cgs2) −1 // Rds4
Z21 = (2π · f · Cgs3) −1 // Rds1
Z22 = (2π · f · Cgs4) −1 // Rds2
Here, f indicates an oscillation frequency. Cgs [n] and Rds [n] represent the gate-source capacitance and the drain-source resistance of the transistor M [n] ([n] = 1 to 4). “//” indicates parallel combination of impedances. That is,
Z1 // Z2 = Z1 · Z2 / (Z1 + Z2).
トランジスタＭ１とトランジスタＭ３、及び、トランジスタＭ２とトランジスタＭ４をそれぞれ同じサイズ（同じゲート長、同じゲート幅）で形成することにより、それぞれの容量値、抵抗値は、Ｃｇｓ１＝Ｃｇｓ３、Ｒｄｓ１＝Ｒｄｓ３、Ｃｇｓ２＝Ｃｇｓ４、Ｒｄｓ２＝Ｒｄｓ４となる。したがって、上述の条件２（Ｚ１１＝Ｚ２１かつＺ１２＝Ｚ２２）が成立する。即ち、電源ノイズΔＶに起因するジッタが除去される。 By forming the transistors M1 and M3 and the transistors M2 and M4 with the same size (the same gate length and the same gate width), the capacitance values and the resistance values thereof are Cgs1 = Cgs3, Rds1 = Rds3, and Cgs2, respectively. = Cgs4, Rds2 = Rds4. Therefore, the above condition 2 (Z11 = Z21 and Z12 = Z22) is satisfied. That is, jitter caused by the power supply noise ΔV is removed.
ここで、従来例と同じように、発振の様子がシミュレーションされる。シミュレーションの結果は、図８、図９に示される。このトランジェント・シミュレーションの結果は、図５に示される水晶発振器回路の差動出力ＶＯＵＴ（＝Ｖ１’−Ｖ２’）を１０００パターン重ね書きしたアイパターンで示される。シミュレータはＳＰＩＣＥを用いた。ＳＰＩＣＥ用モデルパラメータとして、ゲート長０．１μｍルールＣＭＯＳプロセスが用いられた。水晶発振子モデルとして、基本周波数４８ＭＨｚのモデルが用いられた。水晶発振器回路の発振周波数４８ＭＨｚは、この水晶発振子の基本周波数である。電源ノイズΔＶは、４８０ＭＨｚの正弦波（１００ｍＶＰ−Ｐ）とし、電源ＶＣＣに印加された。図８の丸印Ｂで示される部分の拡大図が図９に示される。図９に示されるように、差動出力ＶＯＵＴは殆どジッタを生じない。 Here, the state of oscillation is simulated as in the conventional example. The simulation results are shown in FIGS. The result of the transient simulation is shown by an eye pattern in which 1000 patterns of the differential output VOUT (= V1′−V2 ′) of the crystal oscillator circuit shown in FIG. 5 are overwritten. SPICE was used as a simulator. A gate length 0.1 μm rule CMOS process was used as a SPICE model parameter. A model having a fundamental frequency of 48 MHz was used as the crystal oscillator model. The oscillation frequency 48 MHz of the crystal oscillator circuit is the fundamental frequency of this crystal oscillator. Power noise ΔV is a sine wave of 480MHz (100mV P-P), was applied to the power supply VCC. An enlarged view of a portion indicated by a circle B in FIG. 8 is shown in FIG. As shown in FIG. 9, the differential output VOUT hardly causes jitter.
（第２の実施の形態）
本発明の第２の実施の形態に係る水晶発振器回路の回路図が、図１０に示される。図１０に示される水晶発振器回路は、第１の実施の形態における水晶発振器回路に抵抗素子Ｒ１が付加されている。抵抗素子Ｒ１は、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間に接続される。他の構成は、図５に示される水晶発振器回路と同じであり、同じ箇所には同じ符号が付され、その説明は省略される。
(Second Embodiment)
A circuit diagram of a crystal oscillator circuit according to a second embodiment of the present invention is shown in FIG. In the crystal oscillator circuit shown in FIG. 10, a resistance element R1 is added to the crystal oscillator circuit in the first embodiment. The resistance element R1 is connected between the output terminal OUT1 and the output terminal OUT2. Other configurations are the same as those of the crystal oscillator circuit shown in FIG. 5, and the same portions are denoted by the same reference numerals, and the description thereof is omitted.
抵抗素子Ｒ１が無い場合、即ち、図５に示される水晶発振器回路の場合、インバータ回路１とインバータ回路２により構成される回路は、ラッチ回路の構成と同じである。したがって、それぞれのインバータ回路の入出力レベルは、２つの安定レベルを有する。つまり、正電源ＶＤＤの電圧レベルまたは負電源ＶＳＳの電圧レベルに入出力レベルが等しくなると、出力端子ＯＵＴ１、ＯＵＴ２のレベルは、互いに相反するレベルに安定して留まる。
In the case where the resistance element R1 is not provided, that is, in the case of the crystal oscillator circuit shown in FIG. 5, the circuit configured by the
通常、水晶発振器回路は、電源投入とともに発振を開始し、出力端子ＯＵＴ１、ＯＵＴ２の電圧レベルは、上記の安定レベルに留まることはない。しかし、何らかの原因により、例えば、出力端子ＯＵＴ１が正電源ＶＤＤと同じ電圧レベルに留まると、出力端子ＯＵＴ１を入力とするインバータ回路１の出力が負電源ＶＳＳと同じ電圧レベルになる。インバータ回路１の出力は、インバータ回路２の入力でもある。インバータ回路２は、正電源ＶＤＤと同じ電圧レベルを出力し、この状態が保持される。したがって、インバータ回路１、２は、安定状態になり、発振は停止することになる。
Usually, the crystal oscillator circuit starts oscillating as soon as power is turned on, and the voltage levels of the output terminals OUT1 and OUT2 do not remain at the above-described stable level. However, for some reason, for example, when the output terminal OUT1 stays at the same voltage level as the positive power supply VDD, the output of the
図１０に示される水晶発振器回路は、出力端子ＯＵＴ１と出力端子ＯＵＴ２を抵抗素子Ｒ１で短絡される様に接続されている。そのため、出力端子ＯＵＴ１と出力端子ＯＵＴ２の安定動作点は、正電源ＶＤＤと負電源ＶＳＳとの中間の電圧となり、水晶発振器回路は、確実な発振をするようになる。 In the crystal oscillator circuit shown in FIG. 10, the output terminal OUT1 and the output terminal OUT2 are connected so as to be short-circuited by the resistance element R1. For this reason, the stable operating point of the output terminal OUT1 and the output terminal OUT2 is an intermediate voltage between the positive power supply VDD and the negative power supply VSS, and the crystal oscillator circuit oscillates reliably.
このように、水晶発振器回路は、抵抗素子Ｒ１が挿入されることにより、確実に安定発振をすることができるようになる。 Thus, the crystal oscillator circuit can reliably perform stable oscillation by inserting the resistance element R1.
（第３の実施の形態）
本発明の第３の実施の形態に係る水晶発振器回路の回路図が、図１１に示される。第３の実施の形態の水晶発振器回路は、電流源回路３を備えることが第１の実施の形態の水晶発振器回路と異なり、発振回路部は、電流源回路３から正電源ＶＤＤを供給される。発振回路部の構成、接続は、第１の実施の形態と同じであるため、同じ箇所には同じ符号が付され、その説明は省略される。
(Third embodiment)
A circuit diagram of a crystal oscillator circuit according to a third embodiment of the present invention is shown in FIG. Unlike the crystal oscillator circuit of the first embodiment, the crystal oscillator circuit of the third embodiment is provided with a current source circuit 3, and the oscillation circuit unit is supplied with the positive power supply VDD from the current source circuit 3. . Since the configuration and connection of the oscillation circuit unit are the same as those in the first embodiment, the same reference numerals are given to the same portions, and the description thereof is omitted.
電流源回路３は、トランジスタＭ１０、Ｍ１１と、定電流源ＩＯ１とを具備する。電流源回路３には、外部の正電源ＶＤＤ１と負電源ＶＳＳが供給される。トランジスタＭ１０のソースとトランジスタＭ１１のソースは、正電源ＶＤＤ１に接続される。トランジスタＭ１０のゲートとトランジスタＭ１１のゲートは、トランジスタＭ１０のドレインに接続され、さらに、定電流源ＩＯ１を介して負電源ＶＳＳに接続される。 The current source circuit 3 includes transistors M10 and M11 and a constant current source IO1. The current source circuit 3 is supplied with an external positive power supply VDD1 and a negative power supply VSS. The source of the transistor M10 and the source of the transistor M11 are connected to the positive power supply VDD1. The gate of the transistor M10 and the gate of the transistor M11 are connected to the drain of the transistor M10, and further connected to the negative power supply VSS via the constant current source IO1.
トランジスタＭ１０、Ｍ１１は、カレントミラー回路を構成し、トランジスタＭ１０のドレイン電流とトランジスタＭ１１のドレイン電流は等しくなる。即ち、トランジスタＭ１１のドレイン電流は、定電流源ＩＯ１が流す電流と等しくなる。このトランジスタＭ１１のドレインが、発振回路部（第１の実施の形態において説明された水晶発振器回路）の正電源ＶＤＤに接続される。したがって、トランジスタＭ１１のドレイン電流は、水晶発振器回路のトランジスタＭ１〜Ｍ４を介して負電源ＶＳＳに流れる。 The transistors M10 and M11 constitute a current mirror circuit, and the drain current of the transistor M10 and the drain current of the transistor M11 are equal. That is, the drain current of the transistor M11 is equal to the current that the constant current source IO1 flows. The drain of the transistor M11 is connected to the positive power supply VDD of the oscillation circuit unit (the crystal oscillator circuit described in the first embodiment). Therefore, the drain current of the transistor M11 flows to the negative power supply VSS via the transistors M1 to M4 of the crystal oscillator circuit.
直流特性的には、Ｚ１１＝Ｚ２１かつＺ１２＝Ｚ２２であるから、定電流源ＩＯ１が流す電流の半分の電流が、トランジスタＭ１〜Ｍ４のドレイン電流となる。交流特性的には、出力端子ＯＵＴ１の電圧が、発振により変動しているため、トランジスタＭ１のドレイン電流とトランジスタＭ２のドレイン電流とは、差を生じる。その差分電流は、コンデンサＣ２を充放電させる。対称的に、出力端子ＯＵＴ２の発振による電圧変動は、トランジスタＭ３とトランジスタＭ４のドレイン電流に差分を生じさせる。その差分電流は、コンデンサＣ１を充放電させる。 In terms of DC characteristics, since Z11 = Z21 and Z12 = Z22, a current that is half the current that the constant current source IO1 flows becomes the drain current of the transistors M1 to M4. In terms of AC characteristics, since the voltage of the output terminal OUT1 varies due to oscillation, there is a difference between the drain current of the transistor M1 and the drain current of the transistor M2. The differential current charges and discharges the capacitor C2. In contrast, voltage fluctuation due to oscillation of the output terminal OUT2 causes a difference in the drain currents of the transistors M3 and M4. The differential current charges and discharges the capacitor C1.
この正電源ＶＤＤから負電源ＶＳＳに流れる電流は、トランジスタＭ１１のドレイン電流により制御されている。トランジスタＭ１１のドレイン電流は、定電流源ＩＯ１により定まる。したがって、この電流値は、一定になる。電源線を流れる電流が変動すると、電源線が等価的に有するインダクタンスにより電源線の電圧が変動する。このインダクタンスに発生する電圧Ｖは、変化する電流をｉ、インダクタンスをＬとすると、Ｖ＝Ｌ・ｄｉ／ｄｔで求められる。したがって、カレントミラー回路を用い、正電源ＶＤＤに流れる電流を一定にすることにより、正電源ＶＤＤの電圧変動を抑制することが可能となる。即ち、図１１に示される水晶発振器回路は、よりジッタを低減することができる。 The current flowing from the positive power supply VDD to the negative power supply VSS is controlled by the drain current of the transistor M11. The drain current of the transistor M11 is determined by the constant current source IO1. Therefore, this current value is constant. When the current flowing through the power supply line fluctuates, the voltage of the power supply line fluctuates due to the equivalent inductance of the power supply line. The voltage V generated in the inductance is obtained by V = L · di / dt, where i is the changing current and L is the inductance. Therefore, voltage fluctuations of the positive power supply VDD can be suppressed by using the current mirror circuit and making the current flowing through the positive power supply VDD constant. That is, the crystal oscillator circuit shown in FIG. 11 can further reduce jitter.
また、定電流源ＩＯ１の電流値によりトランジスタＭ１１のドレイン電流が定まることから、水晶発振子に流れ込む電流値を制御することが可能となる。そのため、電流源回路３は、水晶発振子の信頼性仕様である励振レベルを確実に守ることもできる。 In addition, since the drain current of the transistor M11 is determined by the current value of the constant current source IO1, the current value flowing into the crystal oscillator can be controlled. Therefore, the current source circuit 3 can surely keep the excitation level which is the reliability specification of the crystal oscillator.
このように、第３の実施の形態において説明した水晶発振器回路は、定電流源ＩＯ１を備えることにより、正電源ＶＤＤの変動を抑制することができ、よりよいジッタ特性を実現し、さらに、水晶発振子の励振レベルを確実に守ることにより信頼性の確保も実現できる。 As described above, the crystal oscillator circuit described in the third embodiment is provided with the constant current source IO1, so that the fluctuation of the positive power supply VDD can be suppressed, and a better jitter characteristic can be realized. Reliability can be ensured by ensuring the excitation level of the oscillator.
（第４の実施の形態）
第３の実施の形態の水晶発振器回路は、水晶発振子の信頼性を向上させるために励振レベルを低く設定される。そのため、定電流源ＩＯ１の電流は、極力少なくなるように設定され、水晶発振子に流れる電流は制限される。この電流値を引き下げ過ぎると、水晶発振器回路は発振停止する恐れがある。製造プロセスのバラツキなどに起因して各トランジスタの閾値電圧ＶＴが高い場合、発振に必要な各トランジスタのカットオフ周波数ｆＴが得られなくなるためである。また、この発振停止を回避するために定電流源ＩＯ１の電流値を上げ過ぎると、各トランジスタの閾値電圧ＶＴが低い場合にカットオフ周波数ｆＴが伸び過ぎて、望んでいない水晶発振子の基本周波数の３倍のオーバートーン周波数で水晶発振器回路が異常発振する恐れがある。第４の実施の形態では、閾値電圧ＶＴのばらつきに対応する水晶発振器回路が説明される。
(Fourth embodiment)
In the crystal oscillator circuit of the third embodiment, the excitation level is set low in order to improve the reliability of the crystal oscillator. Therefore, the current of the constant current source IO1 is set to be as small as possible, and the current flowing through the crystal oscillator is limited. If this current value is reduced too much, the crystal oscillator circuit may stop oscillating. This is because when the threshold voltage V T of each transistor is high due to variations in manufacturing processes, the cutoff frequency f T of each transistor necessary for oscillation cannot be obtained. Further, if the current value of the constant current source IO1 is increased too much in order to avoid this oscillation stop, the cut-off frequency f T is excessively increased when the threshold voltage V T of each transistor is low, and an undesirable crystal oscillator The crystal oscillator circuit may oscillate abnormally at an overtone frequency that is three times the fundamental frequency. In the fourth embodiment, a crystal oscillator circuit corresponding to variations in threshold voltage V T will be described.
本発明の第４の実施の形態に係る水晶発振器回路の回路図が、図１２に示される。第４の実施の形態の水晶発振器回路は、正電源ＶＤＤと負電源ＶＳＳとの間にトランジスタＭ２０、Ｍ２１を備えることが第３の実施の形態の水晶発振器回路と異なる。その他の構成、接続は、第３の実施の形態と同じであるため、同じ箇所には同じ符号が付され、その説明は省略される。 A circuit diagram of a crystal oscillator circuit according to a fourth embodiment of the present invention is shown in FIG. The crystal oscillator circuit of the fourth embodiment is different from the crystal oscillator circuit of the third embodiment in that transistors M20 and M21 are provided between the positive power supply VDD and the negative power supply VSS. Since other configurations and connections are the same as those in the third embodiment, the same reference numerals are given to the same portions, and descriptions thereof are omitted.
トランジスタＭ２０のソースは、正電源ＶＤＤに接続される。トランジスタＭ２１のソースは、負電源ＶＳＳに接続される。トランジスタＭ２０のゲートとドレイン、トランジスタＭ２１のゲートとドレインは、全て接続される。 The source of the transistor M20 is connected to the positive power supply VDD. The source of the transistor M21 is connected to the negative power supply VSS. The gate and drain of the transistor M20 and the gate and drain of the transistor M21 are all connected.
このように、トランジスタＭ２０、Ｍ２１が正電源ＶＤＤ・負電源ＶＳＳ間に接続されることにより、正電源ＶＤＤの電圧は、トランジスタＭ２１の閾値電圧をＶＴＮ、トランジスタＭ２０の閾値電圧をＶＴＰとすると、次式で表わせる。
ＶＤＤ＝ＶＴＮ＋ＶＴＰ …（６）
As described above, when the transistors M20 and M21 are connected between the positive power supply VDD and the negative power supply VSS, the voltage of the positive power supply VDD is V TN as the threshold voltage of the transistor M21 and V TP as the threshold voltage of the transistor M20. Can be expressed by the following equation.
VDD = V TN + V TP (6)
例えば、プロセスばらつきにより閾値電圧ＶＴが高い場合、即ちトランジスタＭ２１の閾値電圧ＶＴＮ、トランジスタＭ２０の閾値電圧ＶＴＰが高い場合には、（６）式から正電源ＶＤＤも高い電圧でバイアスされる。したがって、インバータ回路１、２を構成する各トランジスタのゲート・ソース間電圧Ｖｇｓが大きくなる。逆に、プロセスばらつきにより閾値電圧ＶＴが低い場合、即ちトランジスタＭ２１の閾値電圧ＶＴＮ、トランジスタＭ２０の閾値電圧ＶＴＰが低い場合には、正電源ＶＤＤも低い電圧でバイアスされ、インバータ回路１、２を構成する各トランジスタのゲート・ソース間電圧Ｖｇｓが小さくなる。
For example, when the threshold voltage V T is high due to process variations, that is, when the threshold voltage V TN of the transistor M21 and the threshold voltage V TP of the transistor M20 are high, the positive power supply VDD is also biased at a high voltage from the equation (6). . Therefore, the gate-source voltage Vgs of each transistor constituting the
また、カットオフ周波数ｆＴは、トランジスタの相互コンダクタンスをｇｍ、ゲート・ソース間電圧をＶｇｓとすると、次式の関係があることが知られている。
ｆＴ∝ｇｍ∝Ｖｇｓ−ＶＴ …（７）
Further, it is known that the cut-off frequency f T has the following relationship, where gm is the transconductance of the transistor and Vgs is the gate-source voltage.
f T ∝gm∝Vgs−V T (7)
即ち、カットオフ周波数ｆＴは、閾値電圧ＶＴに影響される。トランジスタＭ２０、Ｍ２１を正電源ＶＤＤと負電源ＶＳＳとの間に挿入することにより、上述のように、閾値電圧ＶＴのばらつきに対して、インバータ回路１、２を構成する各トランジスタのゲート・ソース間電圧を補償することが可能となる。即ち、閾値電圧ＶＴが高い場合はゲート・ソース間電圧Ｖｇｓも大きくなり、閾値電圧ＶＴが低い場合は、ゲート・ソース間電圧Ｖｇｓも小さくなる。したがって、（７）式の“Ｖｇｓ−ＶＴ”は変動せず、カットオフ周波数ｆＴは閾値電圧ＶＴに依存しなくなる。即ち、トランジスタＭ２０、Ｍ２１の正電源ＶＤＤと負電源ＶＳＳとの間への挿入は、プロセスばらつきによる発振停止や基本周波数の３倍での異常発振を防止する。
That is, the cut-off frequency f T is affected by the threshold voltage V T. By inserting the transistors M20, M21 between the positive power supply VDD and the negative power supply VSS, as described above, for variations in the threshold voltage V T, the gate and source of each transistor constituting the
次に、図１２に示される水晶発振器回路の正電源ＶＤＤ１にノイズが重畳された場合の動作が説明される。例えば、正電源ＶＤＤ１に外部からノイズが重畳し、正電源ＶＤＤ１の電圧が瞬時的に上昇すると、カレントミラー回路を構成するトランジスタＭ１０のゲート・ソース間電圧Ｖｇｓが広がる。トランジスタＭ１１のゲート・ソース間電圧Ｖｇｓも広がり、トランジスタＭ１１のドレイン電流が増加する。正電源ＶＤＤの電圧も上昇しようとするが、トランジスタＭ２０、Ｍ２１のゲート・ソース間電圧Ｖｇｓも共に広がり、トランジスタＭ２０、Ｍ２１のドレイン電流が増加してトランジスタＭ１１のドレイン電流の増加は吸収される。したがって、正電源ＶＤＤの変動は抑制される。このように、正電源ＶＤＤ１にノイズが重畳しても正電源ＶＤＤの電圧は一定であり、ジッタを増加することはない。 Next, the operation when noise is superimposed on the positive power supply VDD1 of the crystal oscillator circuit shown in FIG. 12 will be described. For example, when noise is superimposed on the positive power supply VDD1 from the outside and the voltage of the positive power supply VDD1 rises instantaneously, the gate-source voltage Vgs of the transistor M10 constituting the current mirror circuit increases. The gate-source voltage Vgs of the transistor M11 also increases and the drain current of the transistor M11 increases. Although the voltage of the positive power supply VDD is also going to rise, the gate-source voltage Vgs of the transistors M20 and M21 also increases, the drain currents of the transistors M20 and M21 increase, and the increase in the drain current of the transistor M11 is absorbed. Therefore, fluctuations in the positive power supply VDD are suppressed. Thus, even if noise is superimposed on the positive power supply VDD1, the voltage of the positive power supply VDD is constant and does not increase jitter.
以上のように、正電源ＶＤＤと負電源ＶＳＳとの間にドレインとゲートとを接続されたトランジスタが２個挿入されることにより、水晶発振器回路は、プロセスばらつきに対しても安定して発振することが保障される。さらに、この水晶発振器回路は、正電源ＶＤＤ１に重畳される瞬間的なノイズ（飛び込みノイズ）に対しても低いジッタ特性を実現できる。 As described above, by inserting two transistors having the drain and gate connected between the positive power supply VDD and the negative power supply VSS, the crystal oscillator circuit stably oscillates even with respect to process variations. It is guaranteed. Further, this crystal oscillator circuit can realize low jitter characteristics against instantaneous noise (jump noise) superimposed on the positive power supply VDD1.
（第５の実施の形態）
本発明の第５の実施の形態に係る水晶発振器回路の回路図が、図１３に示される。第５の実施の形態の水晶発振器回路は、電流源回路４を備えることが第４の実施の形態の水晶発振器回路と異なり、電流源回路４から負電源ＶＳＳを供給される。その他の構成、接続は、第４の実施の形態と同じであるため、同じ箇所には同じ符号が付され、その説明は省略される。
(Fifth embodiment)
A circuit diagram of a crystal oscillator circuit according to a fifth embodiment of the present invention is shown in FIG. Unlike the crystal oscillator circuit of the fourth embodiment, the crystal oscillator circuit of the fifth embodiment is provided with the current source circuit 4 and is supplied with the negative power supply VSS from the current source circuit 4. Since other configurations and connections are the same as those in the fourth embodiment, the same reference numerals are given to the same portions, and descriptions thereof are omitted.
電流源回路４は、トランジスタＭ３０、Ｍ３１と、定電流源ＩＯ２とを具備する。電流源回路４には、外部の正電源ＶＤＤ１と負電源ＶＳＳ１が供給される。トランジスタＭ３０のソースとトランジスタＭ３１のソースは、負電源ＶＳＳ１に接続される。トランジスタＭ３０のゲートとトランジスタＭ３１のゲートは、トランジスタＭ３０のドレインに接続され、さらに、定電流源ＩＯ２を介して正電源ＶＤＤ１に接続される。 The current source circuit 4 includes transistors M30 and M31 and a constant current source IO2. The current source circuit 4 is supplied with an external positive power supply VDD1 and a negative power supply VSS1. The source of the transistor M30 and the source of the transistor M31 are connected to the negative power supply VSS1. The gate of the transistor M30 and the gate of the transistor M31 are connected to the drain of the transistor M30, and further connected to the positive power supply VDD1 via the constant current source IO2.
トランジスタＭ３０、Ｍ３１は、カレントミラー回路を構成し、トランジスタＭ３０のドレイン電流とトランジスタＭ３１のドレイン電流は等しくなる。即ち、トランジスタＭ３１のドレイン電流は、定電流源ＩＯ２が流す電流と等しくなる。このトランジスタＭ３１のドレインが、第４の実施の形態において説明された水晶発振器回路の負電源ＶＳＳに接続される。 The transistors M30 and M31 constitute a current mirror circuit, and the drain current of the transistor M30 is equal to the drain current of the transistor M31. That is, the drain current of the transistor M31 is equal to the current that the constant current source IO2 flows. The drain of the transistor M31 is connected to the negative power supply VSS of the crystal oscillator circuit described in the fourth embodiment.
図１３に示される水晶発振器回路は、負電源ＶＳＳ１を流れる電流の変動にも対応する。即ち、第３の実施の形態で説明されたように、トランジスタＭ３１のドレイン電流は、定電流源ＩＯ２により定まり、変動しなくなる。したがって、負電源ＶＳＳが等価的に有するインダクタンスにより発生する電圧Ｖ＝Ｌ・ｄｉ／ｄｔは発生せず、負電源ＶＳＳの電圧変動が抑制される。 The crystal oscillator circuit shown in FIG. 13 also responds to fluctuations in the current flowing through the negative power supply VSS1. That is, as described in the third embodiment, the drain current of the transistor M31 is determined by the constant current source IO2 and does not vary. Therefore, the voltage V = L · di / dt generated by the inductance equivalently possessed by the negative power supply VSS is not generated, and the voltage fluctuation of the negative power supply VSS is suppressed.
したがって、水晶発振器回路は、定電流源ＩＯ２、トランジスタＭ３０、Ｍ３１を具備することにより、負電源ＶＳＳ１に重畳するノイズ（飛び込みノイズ）に対して、より低いジッタ特性を実現できる。 Therefore, by providing the constant current source IO2 and the transistors M30 and M31, the crystal oscillator circuit can realize a lower jitter characteristic with respect to noise (jump noise) superimposed on the negative power supply VSS1.
（第６の実施の形態）
図１４に第６の実施の形態に係る水晶発振器回路の回路図が示される。第６の実施の形態の水晶発振器回路は、第５の実施の形態の電流源回路４の定電流源ＩＯ２を定電流源ＩＯ１で兼ねるものである。即ち、定電流源ＩＯ２は、トランジスタＭ１２に置き換えられる。トランジスタＭ１２は、トランジスタＭ１０、Ｍ１１により構成されるカレントミラー回路に組み入れられる。したがって、トランジスタＭ１２は、ゲートをトランジスタＭ１０、Ｍ１１のゲートに接続され、ソースを正電源ＶＤＤ１に接続され、ドレインをトランジスタＭ３０のドレインに接続される。その他の構成、接続は、第５の実施の形態と同じであるため、同じ箇所には同じ符号が付され、その説明は省略される。
(Sixth embodiment)
FIG. 14 shows a circuit diagram of a crystal oscillator circuit according to the sixth embodiment. In the crystal oscillator circuit of the sixth embodiment, the constant current source IO1 also serves as the constant current source IO2 of the current source circuit 4 of the fifth embodiment. That is, the constant current source IO2 is replaced with the transistor M12. The transistor M12 is incorporated in a current mirror circuit constituted by the transistors M10 and M11. Therefore, the transistor M12 has a gate connected to the gates of the transistors M10 and M11, a source connected to the positive power supply VDD1, and a drain connected to the drain of the transistor M30. Since other configurations and connections are the same as those of the fifth embodiment, the same reference numerals are given to the same portions, and descriptions thereof are omitted.
このように接続されると、トランジスタＭ１２のドレイン電流は、定電流源ＩＯ１に流れる電流と等しくなり、トランジスタＭ３０のドレイン電流になる。したがって、図１４に示される回路は、第５の実施の形態における定電流源ＩＯ１、ＩＯ２の電流値が等しい場合と同等になる。定電流源ＩＯ２の代わりにトランジスタＭ１２を置き換えるだけで第５の実施の形態と同等の効果が得られる。 With this connection, the drain current of the transistor M12 becomes equal to the current flowing through the constant current source IO1, and becomes the drain current of the transistor M30. Therefore, the circuit shown in FIG. 14 is equivalent to the case where the current values of the constant current sources IO1 and IO2 in the fifth embodiment are equal. An effect equivalent to that of the fifth embodiment can be obtained by simply replacing the transistor M12 in place of the constant current source IO2.
以上説明したように、本発明によれば、ジッタの少ない差動出力の水晶発振器回路を提供することができる。また、確実に発振する水晶発振器回路を提供することができる。そのとき、水晶発振子の励振レベルを確保することも可能である。さらに、製造プロセスのばらつきに対しても安定した発振が得られる水晶発振器回路を提供することができる。また、電源への飛び込みノイズに対しても影響を受けずに低いジッタで発振出力が得られる。 As described above, according to the present invention, it is possible to provide a differential output crystal oscillator circuit with less jitter. In addition, a crystal oscillator circuit that oscillates reliably can be provided. At that time, it is also possible to ensure the excitation level of the crystal oscillator. Furthermore, it is possible to provide a crystal oscillator circuit capable of obtaining stable oscillation even with variations in manufacturing processes. In addition, an oscillation output can be obtained with low jitter without being affected by noise jumping into the power supply.
なお、第２の実施の形態において説明された抵抗素子Ｒ１は、第３乃至第６の実施の形態の水晶発振器回路の出力端子ＯＵＴ１、ＯＵＴ２間に接続されてもよいことは、いうまでも無い。 Needless to say, the resistor element R1 described in the second embodiment may be connected between the output terminals OUT1 and OUT2 of the crystal oscillator circuits of the third to sixth embodiments. .
１６、１８ バイポーラトランジスタ
２０、２２ コンデンサ
２４ 水晶発振子
１４、２６、２８、３０、３２、３８ 抵抗素子
４２、４４ ダイオード
４６ 定電流源
１、２ インバータ回路
３、４ 定電流源回路
ＶＤＤ、ＶＤＤ１ 正電源
ＶＳＳ、ＶＳＳ１ 負電源
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｍ１〜Ｍ４、Ｍ１０〜Ｍ１２、Ｍ２０、Ｍ２１、Ｍ３０、Ｍ３１ トランジスタ
Ｃ１、Ｃ２ コンデンサ
Ｘ０ 水晶発振子
Ｘ１、Ｘ２ 外部端子
Ｒ１ 抵抗素子
ＩＯ１、ＩＯ２ 定電流源
16, 18
Claims (14)
前記第１端子に入力を接続し、前記第２端子に出力を接続する第１増幅回路と、
前記第２端子に入力を接続し、前記第１端子に出力を接続する第２増幅回路と
を具備し、
前記第１端子と前記第２端子とを差動出力ノードとし、
前記第１端子と正電源との間のインピーダンスＺ１１と、前記第１端子と負電源との間のインピーダンスＺ１２との比と、
前記第２端子と前記正電源との間のインピーダンスＺ２１と、前記第２端子と前記負電源との間のインピーダンスＺ２２との比とが等しくなるように構成される
水晶発振器回路。 A first terminal and a second terminal for connecting a crystal oscillator;
A first amplifier circuit connecting an input to the first terminal and connecting an output to the second terminal;
A second amplifier circuit that connects an input to the second terminal and connects an output to the first terminal;
The first terminal and the second terminal are differential output nodes,
A ratio of an impedance Z11 between the first terminal and a positive power source and an impedance Z12 between the first terminal and a negative power source;
A crystal oscillator circuit configured such that an impedance Z21 between the second terminal and the positive power source is equal to a ratio of an impedance Z22 between the second terminal and the negative power source.
請求項１に記載の水晶発振器回路。 The crystal oscillator circuit according to claim 1, wherein each of the first amplifier circuit and the second amplifier circuit includes a CMOS inverter circuit.
前記正電源にソースを接続し、前記第１端子にゲートを接続し、前記第２端子にドレインを接続する第１トランジスタと、
前記負電源にソースを接続し、前記第１端子にゲートを接続し、前記第２端子にドレインを接続する第２トランジスタと
を備え、
前記第２増幅回路は、
前記正電源にソースを接続し、前記第２端子にゲートを接続し、前記第１端子にドレインを接続する第３トランジスタと、
前記負電源にソースを接続し、前記第２端子にゲートを接続し、前記第１端子にドレインを接続する第４トランジスタと
を備える
請求項１または請求項２に記載の水晶発振器回路。 The first amplifier circuit includes:
A first transistor having a source connected to the positive power supply, a gate connected to the first terminal, and a drain connected to the second terminal;
A source connected to the negative power source, a gate connected to the first terminal, and a drain connected to the second terminal;
The second amplifier circuit includes:
A third transistor having a source connected to the positive power supply, a gate connected to the second terminal, and a drain connected to the first terminal;
The crystal oscillator circuit according to claim 1, further comprising: a fourth transistor having a source connected to the negative power source, a gate connected to the second terminal, and a drain connected to the first terminal.
前記第２トランジスタのゲート長とゲート幅とは、前記第４トランジスタのゲート長とゲート幅とに等しく形成される
請求項３に記載の水晶発振器回路。 The gate length and gate width of the first transistor are formed equal to the gate length and gate width of the third transistor,
The crystal oscillator circuit according to claim 3, wherein a gate length and a gate width of the second transistor are formed to be equal to a gate length and a gate width of the fourth transistor.
請求項１から請求項４のいずれかに記載の水晶発振器回路。 The crystal oscillator circuit according to claim 1, further comprising a resistance element that connects the first terminal and the second terminal.
前記電源供給部は、所定の定電流を供給する
請求項１から請求項５のいずれかに記載の水晶発振器回路。 A power supply unit for supplying the positive power source and the negative power source based on an external positive power source and an external negative power source;
The crystal oscillator circuit according to claim 1, wherein the power supply unit supplies a predetermined constant current.
定電流源と、
前記定電流源にドレインとゲートとが接続され、ソースが前記外部正電源に接続される第１０トランジスタと、
ソースが前記外部正電源に接続され、ゲートが前記第１０トランジスタのゲートに接続される第１１トランジスタと
を備え、
前記第１１トランジスタのドレインは、前記正電源に接続される
請求項６に記載の水晶発振器回路。 The power supply unit
A constant current source;
A tenth transistor having a drain and a gate connected to the constant current source and a source connected to the external positive power source;
An eleventh transistor having a source connected to the external positive power source and a gate connected to the gate of the tenth transistor;
The crystal oscillator circuit according to claim 6, wherein a drain of the eleventh transistor is connected to the positive power source.
前記正電源と前記負電源とに接続され、前記正電源と前記負電源との間の電圧を制御する電圧制御部を備える
請求項６または請求項７に記載の水晶発振器回路。 The power supply unit
The crystal oscillator circuit according to claim 6, further comprising: a voltage control unit that is connected to the positive power source and the negative power source and controls a voltage between the positive power source and the negative power source.
ソースが前記正電源に接続される第２０トランジスタと、
ソースが前記負電源接続される第２１トランジスタと
を備え、
前記第２０トランジスタのドレインとゲートと、前記第２１トランジスタのドレインとゲートとが接続される
請求項８に記載の水晶発振器回路。 The voltage controller is
A twentieth transistor whose source is connected to the positive power supply;
A 21st transistor whose source is connected to the negative power supply,
The crystal oscillator circuit according to claim 8, wherein a drain and a gate of the twentieth transistor are connected to a drain and a gate of the twenty-first transistor.
第２定電流源と、
前記第２定電流源にドレインとゲートとが接続され、ソースが前記外部負電源に接続される第３０トランジスタと、
ソースが前記外部負電源に接続され、ゲートが前記第３０トランジスタのゲートに接続される第３１トランジスタと
を備え、
前記第３１トランジスタのドレインは、前記負電源に接続される
請求項６から請求項９のいずれかに記載の水晶発振器回路。 The power supply unit
A second constant current source;
A thirtieth transistor having a drain and a gate connected to the second constant current source and a source connected to the external negative power source;
A thirty-first transistor having a source connected to the external negative power source and a gate connected to the gate of the thirtieth transistor;
The crystal oscillator circuit according to claim 6, wherein a drain of the thirty-first transistor is connected to the negative power source.
前記外部正電源にソースが接続され、ゲートが前記第１０トランジスタのゲートに接続される第１２トランジスタと、
ドレインとゲートとが、前記第１２トランジスタのドレインに接続され、ソースが前記外部負電源に接続される第３０トランジスタと、
ソースが前記外部負電源に接続され、ゲートが前記第３０トランジスタのゲートに接続される第３１トランジスタと
を備え、
前記第３１トランジスタのドレインは、前記負電源に接続される
請求項６から請求項９のいずれかに記載の水晶発振器回路。 The power supply unit
A twelfth transistor having a source connected to the external positive power source and a gate connected to the gate of the tenth transistor;
A thirtieth transistor having a drain and a gate connected to the drain of the twelfth transistor and a source connected to the external negative power source;
A thirty-first transistor having a source connected to the external negative power source and a gate connected to the gate of the thirtieth transistor;
The crystal oscillator circuit according to claim 6, wherein a drain of the thirty-first transistor is connected to the negative power source.
請求項１２に記載の半導体装置。 The semiconductor device according to claim 12, wherein the crystal oscillator is externally attached to the first terminal and the second terminal.
前記第２端子とグランドとの間に接続される第２コンデンサと
を外付けされる
請求項１２または請求項１３に記載の半導体装置。 A first capacitor connected between the first terminal and the ground;
The semiconductor device according to claim 12, wherein a second capacitor connected between the second terminal and the ground is externally attached.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005221563A JP2007037061A (en) | 2005-07-29 | 2005-07-29 | Crystal oscillator circuit and semiconductor apparatus with built-in crystal oscillator circuit |
Applications Claiming Priority (1)
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| JP2005221563A JP2007037061A (en) | 2005-07-29 | 2005-07-29 | Crystal oscillator circuit and semiconductor apparatus with built-in crystal oscillator circuit |
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| Publication Number | Publication Date |
|---|---|
| JP2007037061A true JP2007037061A (en) | 2007-02-08 |
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ID=37795708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2005221563A Withdrawn JP2007037061A (en) | 2005-07-29 | 2005-07-29 | Crystal oscillator circuit and semiconductor apparatus with built-in crystal oscillator circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2007037061A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124214A (en) * | 2007-11-12 | 2009-06-04 | Epson Toyocom Corp | Piezoelectric oscillator |
| JP2012227967A (en) * | 2012-08-08 | 2012-11-15 | Seiko Epson Corp | Piezoelectric oscillator |
| US9024695B2 (en) | 2013-05-14 | 2015-05-05 | Fujitsu Limited | Oscillator |
-
2005
- 2005-07-29 JP JP2005221563A patent/JP2007037061A/en not_active Withdrawn
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