JP2007036872A - Analog memory circuit and video signal processing apparatus - Google Patents
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Abstract
Description
本発明は、優れた高周波特性を有するアナログメモリ回路及びビデオ信号処理装置に関する。 The present invention relates to an analog memory circuit and a video signal processing apparatus having excellent high frequency characteristics.
特許文献１に開示されているように、コンポジット信号と呼ばれる輝度信号（Ｙ）、色差信号（Ｃ）及び同期信号（Ｓｙｎｃ）が重畳されたビデオ信号をＲＧＢ信号等に変換するビデオ信号処理装置が広く用いられている。 As disclosed in Patent Document 1, a video signal processing apparatus that converts a video signal on which a luminance signal (Y), a color difference signal (C), and a synchronization signal (Sync) called a composite signal are superimposed into an RGB signal or the like is disclosed. Widely used.
図８に、従来のビデオ信号処理装置の構成を示す。アンテナ１０で受信された電波からチューナ１２によって所望のチャンネルのビデオ信号が選択され、ＳＡＷフィルタ１４及び中間周波数変換回路１６で処理された後、Ｙ／Ｃ分離回路１８において輝度信号（Ｙ）＋同期信号（Ｓｙｎｃ）と色差信号（Ｃ）とに分離され、信号処理回路２０において輪郭補正等の後処理を経た後にブラウン管２２に画像として表示される。 FIG. 8 shows a configuration of a conventional video signal processing apparatus. A video signal of a desired channel is selected by the tuner 12 from the radio wave received by the antenna 10, processed by the SAW filter 14 and the intermediate frequency conversion circuit 16, and then the luminance signal (Y) + synchronization in the Y / C separation circuit 18. The signal (Sync) and the color difference signal (C) are separated, and after being subjected to post-processing such as contour correction in the signal processing circuit 20, they are displayed as an image on the cathode ray tube 22.
輝度信号（Ｙ）はコンポジット信号の直流成分で表される。また、色差信号（Ｃ）は、図９に示すように、１水平ライン毎に互いに１８０度だけ位相がずれた高周波信号として輝度信号（Ｙ）に重畳されている。 The luminance signal (Y) is represented by a DC component of the composite signal. Further, as shown in FIG. 9, the color difference signal (C) is superimposed on the luminance signal (Y) as a high-frequency signal whose phase is shifted by 180 degrees for each horizontal line.
したがって、連続する２水平ラインの輝度信号（Ｙ）の相関が強い場合、図１０に示すように、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインと加算することによって輝度信号（Ｙ）のみを抽出するトラップ・フィルタを構成することができる。また、一方の水平ラインを１水平走査期間だけ遅延させて他方の水平ラインから減算することによって色差信号（Ｃ）のみを抽出するバンドパス・フィルタを構成することができる。すなわち、ビデオ信号を遅延させるためのメモリ回路と加算回路／減算回路とによってＹ／Ｃ分離回路１８を構成することができる。 Accordingly, when the correlation between the luminance signals (Y) of two consecutive horizontal lines is strong, as shown in FIG. 10, the luminance signal is obtained by delaying one horizontal line by one horizontal scanning period and adding it to the other horizontal line. A trap filter that extracts only (Y) can be configured. Further, it is possible to configure a band pass filter that extracts only the color difference signal (C) by delaying one horizontal line by one horizontal scanning period and subtracting it from the other horizontal line. That is, the Y / C separation circuit 18 can be configured by a memory circuit for delaying a video signal and an addition circuit / subtraction circuit.
一方、連続する２水平ラインの輝度信号（Ｙ）の相関が弱い場合、２水平ラインのビデオ信号を加算又は減算するだけでは輝度信号（Ｙ）と色差信号（Ｃ）とを分離することができない。そこで、一般的に、抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離が行われる。トラップ・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。トラップ・フィルタによって、ビデオ信号から輝度信号（Ｙ）及び同期信号（Ｓｙｎｃ）が分離されて出力される。バンドパス・フィルタは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。バンドパス・フィルタによって、ビデオ信号から色差信号（Ｃ）のみが分離されて出力される。 On the other hand, when the correlation between the luminance signals (Y) of two consecutive horizontal lines is weak, the luminance signal (Y) and the color difference signal (C) cannot be separated only by adding or subtracting the video signals of the two horizontal lines. . Therefore, in general, Y / C separation is performed using a trap filter and a bandpass filter including a CR filter including a resistor, a capacitor, an operational amplifier, and the like. The trap filter is configured as a filter that attenuates only the frequency band with 3.58 MHz and 4.43 MHz as center frequencies. The luminance signal (Y) and the synchronization signal (Sync) are separated from the video signal and output by the trap filter. The bandpass filter is configured as a filter that transmits only frequency bands centered on 3.58 MHz and 4.43 MHz. Only the color difference signal (C) is separated from the video signal by the bandpass filter and output.
このように、輝度信号（Ｙ）の相関に基づいてＹ／Ｃ分離の処理を切り替えるためには、基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）又は１つ後の水平ラインのビデオ信号（Ｈ２）との相関を調べる必要がある。例えば、メモリ回路を備えた比較回路を設けることによって、ビデオ信号Ｈ０〜Ｈ２をメモリ回路に保持し、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関、を調査し、その結果に応じてＹ／Ｃ分離回路を切り替えて処理を施すことができる。 Thus, in order to switch the Y / C separation processing based on the correlation of the luminance signal (Y), the video signal (H1) of the reference horizontal line and the video signal (H0) of the previous horizontal line are used. ) Or the correlation with the video signal (H2) of the next horizontal line. For example, by providing a comparison circuit including a memory circuit, the video signals H0 to H2 are held in the memory circuit, the correlation between the video signal H1 and the video signal H0, and the correlation between the video signal H1 and the video signal H2, Can be processed by switching the Y / C separation circuit according to the result.
Ｙ／Ｃ分離回路及び比較回路に用いられるメモリ回路としては、キャパシタとスイッチとによって構成されるアナログメモリ回路を適用することができる。アナログメモリ回路は、入力信号の強度に応じた電荷を複数のキャパシタに順次蓄積させることによって、入力信号をサンプリングして記憶する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、量子化による誤差が発生しない利点がある。 As a memory circuit used for the Y / C separation circuit and the comparison circuit, an analog memory circuit including a capacitor and a switch can be applied. The analog memory circuit samples and stores an input signal by sequentially accumulating charges according to the intensity of the input signal in a plurality of capacitors. Therefore, there is an advantage that an error due to quantization does not occur compared to a digital memory circuit that quantizes and stores a signal.
ビデオ信号のように高周波成分を含む信号を処理するアナログメモリ回路は、ダイナミックレンジが広く、信号処理速度が高速であることが望まれる。また、回路の寄生容量が高くなると周波数特性が低下するので、処理対象となる信号に対して寄生容量の影響が少ないことが好ましい。 An analog memory circuit that processes a signal including a high-frequency component such as a video signal is desired to have a wide dynamic range and a high signal processing speed. Further, since the frequency characteristic is lowered when the parasitic capacitance of the circuit is increased, it is preferable that the parasitic capacitance has little influence on the signal to be processed.
そこで、本発明は、これらの要件を満足するアナログメモリ回路及びビデオ信号処理装置を提供することを目的とする。 Therefore, an object of the present invention is to provide an analog memory circuit and a video signal processing device that satisfy these requirements.
本発明は、サンプリングされた入力信号を電荷として保持するためのキャパシタと、サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を含むことを特徴とするアナログメモリ回路である。 The present invention provides a capacitor for holding a sampled input signal as an electric charge, and a first mode for supplying the input signal to the capacitor during sampling and accumulating electric charge according to the intensity of the input signal at the time of sampling. And a switching element that can select a second mode in which both ends of the capacitor are connected to the inverting output terminal and the output terminal of the operational amplifier at the time of output, respectively, and an analog memory comprising: Circuit.
このように、入力信号をサンプリングしたサンプリング値を電荷として保持したキャパシタを出力時においてオペアンプの反転出力端子及び出力端子にそれぞれ接続させることによって、オペアンプの反転出力端子と出力端子との間にキャパシタの端子電圧が印加され、オペアンプからキャパシタの端子電圧に略等しい電圧が出力される。このようなアナログメモリ回路を用いることによって、入力信号の電圧値をキャパシタにアナログ値として保存（記憶）させることができる。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点を得られる。 In this way, by connecting the capacitor holding the sampling value obtained by sampling the input signal as an electric charge to the inverting output terminal and the output terminal of the operational amplifier at the time of output, the capacitor is connected between the inverting output terminal and the output terminal of the operational amplifier. A terminal voltage is applied, and a voltage substantially equal to the terminal voltage of the capacitor is output from the operational amplifier. By using such an analog memory circuit, the voltage value of the input signal can be stored (stored) in the capacitor as an analog value. Therefore, an advantage that an error due to quantization does not occur at the time of sampling can be obtained as compared with a digital memory circuit that quantizes and stores a signal.
また、電圧オペアンプ形のアナログメモリ回路を用いた場合に比べて処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。また、電荷転送型のアナログメモリ回路を用いた場合に比べて信号処理速度が高速であるアナログメモリ回路を提供することができる。 Further, it is possible to provide an analog memory circuit with less influence of parasitic capacitance on a signal to be processed as compared with a case where a voltage operational amplifier type analog memory circuit is used. Further, it is possible to provide an analog memory circuit that has a higher signal processing speed than the case where a charge transfer type analog memory circuit is used.
具体的には、前記メモリ単位を複数備え、前記複数のメモリ単位のうちいずれか１つを順次選択して、選択されたメモリ単位のスイッチング素子を第１のモードに切り替えると共に、前記複数のメモリ単位のうち前記選択されたメモリ単位以外のメモリ単位のスイッチング素子を第２のモードに切り替える信号を出力するシフトレジスタをさらに備えることによってアナログメモリ回路を構成することができる。 Specifically, a plurality of the memory units are provided, and one of the plurality of memory units is sequentially selected to switch the switching element of the selected memory unit to the first mode, and the plurality of memories The analog memory circuit can be configured by further including a shift register that outputs a signal for switching the switching element of the memory unit other than the selected memory unit among the units to the second mode.
このようなアナログメモリ回路は、遅延されたビデオ信号を用いてビデオ信号から輝度信号及び色差信号の少なくとも１つを分離するＹ／Ｃ分離回路を備えたビデオ信号処理装置に適用することができる。すなわち、ビデオ信号のような高周波の信号を処理する際に本発明のアナログメモリ回路は有用である。 Such an analog memory circuit can be applied to a video signal processing apparatus including a Y / C separation circuit that separates at least one of a luminance signal and a color difference signal from a video signal using a delayed video signal. That is, the analog memory circuit of the present invention is useful when processing a high-frequency signal such as a video signal.
本発明によれば、ダイナミックレンジが広く、信号処理速度が高速であるアナログメモリ回路を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。本発明におけるアナログメモリ回路は、特に、ビデオ信号のような高周波成分を含む信号の処理に適している。例えば、Ｙ／Ｃ分離回路及び比較回路を含むビデオ信号処理装置に適用した場合にその効果が顕著である。 According to the present invention, an analog memory circuit having a wide dynamic range and a high signal processing speed can be provided. Further, it is possible to provide an analog memory circuit in which the influence of parasitic capacitance is small on a signal to be processed. The analog memory circuit in the present invention is particularly suitable for processing a signal including a high frequency component such as a video signal. For example, the effect is remarkable when applied to a video signal processing apparatus including a Y / C separation circuit and a comparison circuit.
本発明の実施の形態におけるビデオ信号処理装置１００は、図１に示すように、アンテナ１０、チューナ１２、ＳＡＷフィルタ１４、中間周波数変換回路１６、メモリ回路３０、比較回路３２、Ｙ／Ｃ分離回路３４、信号処理回路２０及びブラウン管２２を含んで構成される。ビデオ信号処理装置１００において、従来のビデオ信号処理装置と同等の構成要素には図８と同一の符号を付して示して説明を省略する。 As shown in FIG. 1, a video signal processing apparatus 100 according to an embodiment of the present invention includes an antenna 10, a tuner 12, a SAW filter 14, an intermediate frequency conversion circuit 16, a memory circuit 30, a comparison circuit 32, and a Y / C separation circuit. 34, including a signal processing circuit 20 and a cathode ray tube 22. In the video signal processing apparatus 100, the same components as those in the conventional video signal processing apparatus are denoted by the same reference numerals as those in FIG.
メモリ回路３０は、中間周波数変換回路１６から出力されたビデオ信号を受けて、複数の水平ラインに相当するビデオ信号を所定の遅延時間保持し、その後、比較回路３２及びＹ／Ｃ分離回路３４へ出力する。本実施の形態では、比較回路３２において基準となる水平ラインのビデオ信号Ｈ１とその１つ前の水平ラインのビデオ信号Ｈ０又は１つ後の水平ラインのビデオ信号Ｈ２との相関を調べるものとする。Ｙ／Ｃ分離回路３４では、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関に基づいて加算回路／減算回路を用いたフィルタ又はＣＲフィルタを切り替えてＹ／Ｃ処理を施す。 The memory circuit 30 receives the video signal output from the intermediate frequency conversion circuit 16 and holds video signals corresponding to a plurality of horizontal lines for a predetermined delay time, and then to the comparison circuit 32 and the Y / C separation circuit 34. Output. In the present embodiment, the comparison circuit 32 checks the correlation between the video signal H1 of the reference horizontal line and the video signal H0 of the previous horizontal line or the video signal H2 of the next horizontal line. . In the Y / C separation circuit 34, the filter using the addition circuit / subtraction circuit or the CR filter is switched based on the correlation between the video signal H1 and the video signal H0 and the correlation between the video signal H1 and the video signal H2. / C treatment is performed.
メモリ回路３０は、スイッチング素子及びキャパシタを含んでなるメモリ単位を複数備えたアナログメモリ回路を備える。メモリ回路３０では、アナログメモリ回路を直列に接続し、各アナログメモリ回路においてビデオ信号を所定の遅延時間（水平同期期間の整数倍の時間）だけ遅延させて複数の水平ラインのビデオ信号を出力する。すなわち、メモリ回路３０は、ビデオ信号の遅延回路として用られる。 The memory circuit 30 includes an analog memory circuit including a plurality of memory units each including a switching element and a capacitor. In the memory circuit 30, analog memory circuits are connected in series, and in each analog memory circuit, video signals of a plurality of horizontal lines are output by delaying a video signal by a predetermined delay time (an integral multiple of the horizontal synchronization period). . That is, the memory circuit 30 is used as a video signal delay circuit.
例えば、メモリ回路３０は、図２に示すように、基準の水平ラインのビデオ信号Ｈ１を保持及び出力するためのアナログメモリ回路４２−１、基準より１つ前の水平ラインのビデオ信号Ｈ２を保持及び出力するためのアナログメモリ回路４２−２を含んで構成される。アナログメモリ回路４２−１，４２−２は直列に接続される。中間周波数変換回路１６から出力されたビデオ信号は第１段目のアナログメモリ回路４２−１に入力される。なお、比較回路３２においてさらに多数の水平ラインのビデオ信号間の相関関係を調査する場合にはアナログメモリ回路４２の数を増加させればよい。 For example, as shown in FIG. 2, the memory circuit 30 holds an analog memory circuit 42-1 for holding and outputting the video signal H1 of the reference horizontal line, and holds the video signal H2 of the horizontal line immediately before the reference. And an analog memory circuit 42-2 for output. The analog memory circuits 42-1 and 42-2 are connected in series. The video signal output from the intermediate frequency conversion circuit 16 is input to the first-stage analog memory circuit 42-1. Note that when the correlation between the video signals of a larger number of horizontal lines is investigated in the comparison circuit 32, the number of analog memory circuits 42 may be increased.
具体的には、アナログメモリ回路４２−１，４２−２の各々は、図３に示すように、オペアンプ５０ａ，５０ｂ、複数のメモリ単位５２−１〜５２−ｍ及びシフトレジスタ５４を含んで構成することができる。メモリ単位５２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。例えば、３．５８ＭＨｚを中心周波数とする色差信号（Ｃ）が重畳されたコンポジット・ビデオ信号を色差信号（Ｃ）の４倍のサンプリング周波数でサンプリングする場合、ＮＴＳＣ方式のビデオ信号は水平走査周波数が１５．７３４ｋＨｚであるので、アナログメモリ回路４２−１〜４２−ｎの各々にｍ＝９１１個のメモリ単位５２が設けられる。これによって、アナログメモリ回路４２−１，４２−２のそれぞれに１水平ライン分のビデオ信号をサンプリングして保持することができる。 Specifically, each of the analog memory circuits 42-1 and 42-2 includes operational amplifiers 50a and 50b, a plurality of memory units 52-1 to 52-m, and a shift register 54 as shown in FIG. can do. The memory unit 52 is provided by the sampling number m for the video signal of one horizontal line. For example, when a composite video signal on which a color difference signal (C) having a center frequency of 3.58 MHz is superimposed is sampled at a sampling frequency four times that of the color difference signal (C), the NTSC video signal has a horizontal scanning frequency. Since the frequency is 15.734 kHz, m = 911 memory units 52 are provided in each of the analog memory circuits 42-1 to 42-n. As a result, the video signal for one horizontal line can be sampled and held in each of the analog memory circuits 42-1 and 42-2.
オペアンプ５０ａの反転入力端子と出力端子とは短絡される。オペアンプ５０ａは、その非反転入力端子に中間周波数変換回路１６から出力されるビデオ信号を受けて、ビデオ信号をメモリ単位５２−１〜５２−ｍへ出力するバッファとして機能する。 The inverting input terminal and output terminal of the operational amplifier 50a are short-circuited. The operational amplifier 50a functions as a buffer that receives the video signal output from the intermediate frequency conversion circuit 16 at its non-inverting input terminal and outputs the video signal to the memory units 52-1 to 52-m.
メモリ単位５２−１〜５２−ｍの各々は、キャパシタと、オペアンプ５０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ５０ｂのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。 Each of the memory units 52-1 to 52-m has a capacitor, a switching element for holding the voltage according to the voltage value of the video signal from the operational amplifier 50a, and both ends of the capacitor as a feedback circuit of the operational amplifier 50b. And a switching element for connection.
メモリ単位５２−１を例に説明する。メモリ単位５２−１は、トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂ及びキャパシタＣを含んで構成することができる。トランジスタＴｉａ，Ｔｏａ，Ｔｉｂ，Ｔｏｂはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ５０ａの出力端子若しくはオペアンプ５０ｂの出力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ５０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ５０ｂの出力端子とキャパシタＣの第１端子が接続される。トランジスタＴｉｂ及びＴｏｂは、キャパシタＣの他端（第２端子）を接地する、オペアンプ５０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの第２端子が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ５０ｂの反転入力端子とキャパシタＣの第２端子が接続される。 The memory unit 52-1 will be described as an example. The memory unit 52-1 can include transistors Tia, Toa, Tib, Tob and a capacitor C. Each of the transistors Tia, Toa, Tib, and Tob functions as a switching element that becomes conductive between the drain and the source when the gate becomes a high level. The transistors Tia and Toa constitute a switching element for connecting one end (first terminal) of the capacitor C to the output terminal of the operational amplifier 50a or the output terminal of the operational amplifier 50b, or maintaining the floating state. When the gate of the transistor Tia becomes high level, the output terminal of the operational amplifier 50a and the first terminal of the capacitor C are connected via the drain-source of the transistor Tia. Further, when the gate of the transistor Toa becomes high level, the output terminal of the operational amplifier 50b and the first terminal of the capacitor C are connected via the drain-source of the transistor Toa. The transistors Tib and Tob constitute a switching element for grounding the other end (second terminal) of the capacitor C, connecting to the inverting input terminal of the operational amplifier 50b, or maintaining the floating state. When the gate of the transistor Tib becomes high level, the second terminal of the capacitor C is grounded via the drain-source of the transistor Tib. When the gate of the transistor Tob becomes high level, the inverting input terminal of the operational amplifier 50b and the second terminal of the capacitor C are connected via the drain-source of the transistor Tob.
メモリ単位５２−２〜５２−ｍもメモリ単位５２−１と同様の構成を有する。メモリ単位５２−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位５２−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位５２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位５２−（ｉ＋１）に接続される。 The memory units 52-2 to 52-m have the same configuration as the memory unit 52-1. The gates of the transistors Tia and Tib of the memory unit 52-1 are short-circuited and connected in common to the gates of the transistors Toa and Tob of the next memory unit 52-2. Similarly, the memory unit 52-i (i is a natural number of 1 to m) is also connected to the next-stage memory unit 52- (i + 1).
シフトレジスタ５４は、複数のメモリ単位５２−１〜５２−ｍの中からビデオ信号を記憶させる単位とビデオ信号を出力させる単位とを順に選択するために設けられる。メモリ単位５２−１〜５２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。すなわち、フリップ・フロップＦＦ１の出力端子（Ｑ端子）は次段のフリップ・フロップＦＦ２のデータ端子（Ｄ端子）に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。 The shift register 54 is provided to sequentially select a unit for storing a video signal and a unit for outputting a video signal from the plurality of memory units 52-1 to 52-m. It is configured to include a series circuit of a number m of flip-flops FF1 to FFm equal to the memory units 52-1 to 52-m. In other words, the output terminal (Q terminal) of the flip-flop FF1 is connected to the data terminal (D terminal) of the next flip-flop FF2. Similarly, the Q terminal of the flip-flop FFi (i is a natural number of 1 to m) is connected to the D terminal of the next flip-flop FFi + 1. A horizontal synchronizing pulse is input from the intermediate frequency conversion circuit 16 to the data terminal (D terminal) of the first flip-flop FF1 in synchronization with the horizontal synchronizing signal of the video signal. A clock pulse synchronized with the sampling period is input to the clock terminals (C terminals) of the flip-flops FF1 to FFm in common.
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂのゲート及び第２段のメモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位５２−ｉのトランジスタＴｉａ，Ｔｉｂのゲート及び第ｉ＋１段のメモリ単位５２−（ｉ＋１）のトランジスタＴｏａ，Ｔｏｂのゲートに共通に接続される。ただし、第１段のメモリ単位５２−１のトランジスタＴｏａ，Ｔｏｂのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。 Further, the Q terminal of the flip-flop FF1 is commonly connected to the gates of the transistors Tia and Tib of the first-stage memory unit 52-1 and the gates of the transistors Toa and Tob of the second-stage memory unit 52-2. . Similarly, the Q terminal of the flip-flop FFi (i is a natural number of 1 to m) is connected to the gates of the transistors Tia and Tib of the i-th memory unit 52-i and the memory unit 52- (i + 1) of the i + 1-th memory unit 52-i. Commonly connected to the gates of the transistors Toa and Tob. However, the Q terminal of the flip-flop FFm is connected to the gates of the transistors Toa and Tob of the memory unit 52-1 in the first stage.
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ５４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位５２−１〜５２−ｍのキャパシタＣは両端はフローティングの状態にあるものとする。 Hereinafter, a process of outputting a video signal with a delay of one horizontal line in each of the analog memory circuits 42-1 and 42-2 will be described. In the initial state, the flip-flops FF1 to FFm of the shift register 54 are reset, and the capacitor C of each memory unit 52-1 to 52-m is in a floating state.
中間周波数変換回路１６からシフトレジスタ５４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ５０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−１のトランジスタＴｉａ，Ｔｉｂが導通状態となり、メモリ単位５２−１のキャパシタＣの端子電圧がオペアンプ５０ａから出力されているビデオ信号の電圧に等しくなる。したがって、オペアンプ５０ａから出力されているビデオ信号の電圧に応じた電荷がメモリ単位５２−１のキャパシタＣに蓄積される。すなわち、メモリ単位５２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−２のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−２のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。 A horizontal synchronization pulse is input from the intermediate frequency conversion circuit 16 to the D terminal of the first flip-flop FF1 of the shift register 54 in synchronization with the horizontal synchronization signal of the video signal input to the non-inverting input terminal of the operational amplifier 50a. The Further, when a clock pulse synchronized with the sampling period is input to the C terminal of the flip-flop FF1, the flip-flop FF1 is set, and the Q terminal of the flip-flop FF1 is held at a high level. As a result, the transistors Tia and Tib of the memory unit 52-1 become conductive, and the terminal voltage of the capacitor C of the memory unit 52-1 becomes equal to the voltage of the video signal output from the operational amplifier 50a. Accordingly, a charge corresponding to the voltage of the video signal output from the operational amplifier 50a is accumulated in the capacitor C of the memory unit 52-1. That is, the voltage value of the video signal is sampled and held in the memory unit 52-1. Further, the transistors Toa and Tob of the memory unit 52-2 become conductive, and the output terminal and the inverting input terminal of the operational amplifier 50b are connected via the capacitor C of the memory unit 52-2. As a result, the terminal voltage of the capacitor C of the memory unit 52 is applied between the output terminal and the inverting input terminal of the operational amplifier 50b, and a voltage equal to the terminal voltage is output from the output terminal of the operational amplifier 50b.
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位５２−２のトランジスタＴｉａ，Ｔｉｂが導通状態となり、オペアンプ５０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位５２−２のキャパシタＣに蓄積される。すなわち、メモリ単位５２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位５２−３のトランジスタＴｏａ，Ｔｏｂが導通状態となり、オペアンプ５０ｂの出力端子と反転入力端子とがメモリ単位５２−３のキャパシタＣを介して接続される。これによって、オペアンプ５０ｂの出力端子と反転入力端子との間にメモリ単位５２のキャパシタＣの端子電圧が印加され、オペアンプ５０ｂの非反転入力端子は接地されているので、オペアンプ５０ｂの出力端子からその端子電圧と等しい電圧が出力される。 Next, when a clock pulse is input, the flip-flop FF1 is reset, the Q terminal of the flip-flop FF1 becomes low level, the flip-flop FF2 is set, and the Q terminal of the flip-flop FF2 becomes high level. Retained. As a result, the transistors Tia and Tib of the memory unit 52-2 become conductive, and charges corresponding to the voltage value of the video signal output from the operational amplifier 50a are accumulated in the capacitor C of the memory unit 52-2. That is, the voltage value of the video signal is sampled and held in the memory unit 52-2. Further, the transistors Toa and Tob of the memory unit 52-3 become conductive, and the output terminal and the inverting input terminal of the operational amplifier 50b are connected via the capacitor C of the memory unit 52-3. As a result, the terminal voltage of the capacitor C of the memory unit 52 is applied between the output terminal and the inverting input terminal of the operational amplifier 50b, and the non-inverting input terminal of the operational amplifier 50b is grounded. A voltage equal to the terminal voltage is output.
以下、同様にクロックパルスが入力される度にシフトレジスタ５４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位５２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位５２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位５２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ５０ｂから出力される。 Similarly, every time a clock pulse is input, the shift register 54 shifts the pulse to the next stage. When the clock pulse is input n times (n is a natural number of 1 to m), the Q terminal of the flip-flop FFn is maintained at the high level, and the video signal is newly sampled and held in the capacitor C of the memory unit 52-n. Then, a voltage corresponding to the sampling value of the video signal held in the capacitor C of the memory unit 52- (n + 1) is output from the operational amplifier 50b. However, for the m-th clock pulse, the Q terminal of the flip-flop FFm is maintained at a high level, the video signal is newly sampled and held in the capacitor C of the memory unit 52-m, and the memory unit 52-1. A voltage corresponding to the sampling value of the video signal held in the capacitor C is output from the operational amplifier 50b.
シフトレジスタ５４の段数及びメモリ単位５２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力させることができる。 Since the number of stages of the shift register 54 and the number of the memory units 52 are set to the sampling number m of one horizontal line, the analog memory circuits 42-1 and 42-2 are respectively set by matching the frequency of the clock pulse with the sampling frequency. The video signal can be delayed and output only during the horizontal synchronization period.
メモリ回路３０では、図２に示すように、アナログメモリ回路４２−１の出力をアナログメモリ回路４２−２へ入力することによって、アナログメモリ回路４２−１，４２−２からそれぞれ基準となる水平ラインのビデオ信号（Ｈ１）とその１つ前の水平ラインのビデオ信号（Ｈ０）が出力される。これらのビデオ信号（Ｈ０，Ｈ１）と併せて基準の１つ後の水平ラインのビデオ信号（Ｈ２）が比較回路３２及びＹ／Ｃ分離回路３４に入力される。 In the memory circuit 30, as shown in FIG. 2, by inputting the output of the analog memory circuit 42-1 to the analog memory circuit 42-2, a horizontal line serving as a reference from each of the analog memory circuits 42-1 and 42-2. Video signal (H1) and the video signal (H0) of the previous horizontal line are output. Together with these video signals (H0, H1), the video signal (H2) of the horizontal line immediately after the reference is input to the comparison circuit 32 and the Y / C separation circuit 34.
このように、メモリ回路３０にアナログメモリ回路４２−１，４２−２を適用することによって、ビデオ信号の電圧値をキャパシタ５２ｃにアナログ値として保存する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点がある。 Thus, by applying the analog memory circuits 42-1 and 42-2 to the memory circuit 30, the voltage value of the video signal is stored as an analog value in the capacitor 52c. Therefore, compared to a digital memory circuit that quantizes and stores a signal, there is an advantage that an error due to quantization does not occur during sampling.
アナログメモリ回路４２−１，４２−２の各々は、図４に示すように、オペアンプ６０ａ，６０ｂ、複数のメモリ単位６２−１〜６２−ｍ及びシフトレジスタ６４を含む回路として構成することもできる。図４に示すアナログメモリ回路４２は、電圧オペアンプ型と呼ばれる回路である。上記と同様に、メモリ単位６２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。 Each of the analog memory circuits 42-1 and 42-2 may be configured as a circuit including operational amplifiers 60a and 60b, a plurality of memory units 62-1 to 62-m, and a shift register 64, as shown in FIG. . The analog memory circuit 42 shown in FIG. 4 is a circuit called a voltage operational amplifier type. Similarly to the above, the memory unit 62 is provided by the sampling number m for the video signal of one horizontal line.
メモリ単位６２−１〜６２−ｍの各々は、キャパシタと、オペアンプ６０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの端子電圧をオペアンプ６０ｂへ伝達するためのスイッチング素子とを含んで構成される。 Each of the memory units 62-1 to 62-m transmits a capacitor, a switching element for holding a voltage corresponding to the voltage value of the video signal from the operational amplifier 60a, and a terminal voltage of the capacitor to the operational amplifier 60b. And a switching element.
メモリ単位６２−１を例に説明する。メモリ単位６２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ６０ａの出力端子若しくはオペアンプ６０ｂの非反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ６０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ６０ｂの非反転入力端子とキャパシタＣの第１端子が接続される。キャパシタＣの他端（第２端子）は接地される。 The memory unit 62-1 will be described as an example. The memory unit 62-1 includes transistors Tia and Toa and a capacitor C. Each of the transistors Tia and Toa functions as a switching element in which the drain-source is brought into conduction when the gate is at a high level. The transistors Tia and Toa constitute a switching element for connecting one end (first terminal) of the capacitor C to the output terminal of the operational amplifier 60a or the non-inverting input terminal of the operational amplifier 60b, or to maintain the floating state. When the gate of the transistor Tia becomes high level, the output terminal of the operational amplifier 60a and the first terminal of the capacitor C are connected via the drain-source of the transistor Tia. When the gate of the transistor Toa becomes high level, the non-inverting input terminal of the operational amplifier 60b and the first terminal of the capacitor C are connected via the drain-source of the transistor Toa. The other end (second terminal) of the capacitor C is grounded.
メモリ単位６２−２〜６２−ｍもメモリ単位６２−１と同様の構成を有する。メモリ単位６２−１のトランジスタＴｉａのゲートは、次段のメモリ単位６２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位６２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位６２−（ｉ＋１）に接続される。 The memory units 62-2 to 62-m have the same configuration as the memory unit 62-1. The gate of the transistor Tia of the memory unit 62-1 is connected to the gate of the transistor Toa of the next memory unit 62-2. Similarly, the memory unit 62-i (i is a natural number of 1 to m) is also connected to the next memory unit 62- (i + 1).
シフトレジスタ６４は、図３のシフトレジスタ５４と同様に、メモリ単位６２−１〜６２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。 The shift register 64 includes a series circuit of a number m of flip-flops FF1 to FFm, which is equal to the memory units 62-1 to 62-m, like the shift register 54 of FIG. The Q terminals of the flip-flops FFi (i is a natural number of 1 to m) are connected to the D terminals of the flip-flops FFi + 1 of the next stage. A horizontal synchronizing pulse is input from the intermediate frequency conversion circuit 16 to the data terminal (D terminal) of the first flip-flop FF1 in synchronization with the horizontal synchronizing signal of the video signal. A clock pulse synchronized with the sampling period is input to the clock terminals (C terminals) of the flip-flops FF1 to FFm in common.
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位６２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位６２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位６２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位６２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位６２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。 The Q terminal of the flip-flop FF1 is commonly connected to the gate of the transistor Tia of the first-stage memory unit 62-1 and the gate of the transistor Toa of the second-stage memory unit 62-2. Similarly, the Q terminal of the flip-flop FFi (i is a natural number of 1 to m) is the gate of the transistor Tia of the i-th memory unit 62-i and the transistor Toa of the i + 1-th memory unit 62- (i + 1). Commonly connected to the gates. However, the Q terminal of the flip-flop FFm is connected to the gate of the transistor Toa of the memory unit 62-1 in the first stage.
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ６４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位６２−１〜６２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。 Hereinafter, a process of outputting a video signal with a delay of one horizontal line in each of the analog memory circuits 42-1 and 42-2 will be described. In the initial state, the flip-flops FF1 to FFm of the shift register 64 are reset, and the first terminals of the capacitors C of the memory units 62-1 to 62-m are in a floating state.
中間周波数変換回路１６からシフトレジスタ６４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ６０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−１のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−１のキャパシタＣに蓄積される。すなわち、メモリ単位６２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−２のトランジスタＴｏａが導通状態となり、メモリ単位６２−２のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。オペアンプ６０ｂの出力端子と反転入力端子とは短絡されているので、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。 A horizontal synchronization pulse is input from the intermediate frequency conversion circuit 16 to the D terminal of the first flip-flop FF1 of the shift register 64 in synchronization with the horizontal synchronization signal of the video signal input to the non-inverting input terminal of the operational amplifier 60a. The Further, when a clock pulse synchronized with the sampling period is input to the C terminal of the flip-flop FF1, the flip-flop FF1 is set, and the Q terminal of the flip-flop FF1 is held at a high level. As a result, the transistor Tia of the memory unit 62-1 becomes conductive, and charges corresponding to the voltage value of the video signal output from the operational amplifier 60a are accumulated in the capacitor C of the memory unit 62-1. That is, the voltage value of the video signal is sampled and held in the memory unit 62-1. Further, the transistor Toa of the memory unit 62-2 becomes conductive, and the first terminal of the capacitor C of the memory unit 62-2 is connected to the non-inverting input terminal of the operational amplifier 60b. Since the output terminal and the inverting input terminal of the operational amplifier 60b are short-circuited, a voltage equal to the terminal voltage is output from the output terminal of the operational amplifier 60b.
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位６２−２のトランジスタＴｉａが導通状態となり、オペアンプ６０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位６２−２のキャパシタＣに蓄積される。すなわち、メモリ単位６２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位６２−３のトランジスタＴｏａが導通状態となり、メモリ単位６２−３のキャパシタＣの第１端子がオペアンプ６０ｂの非反転入力端子に接続される。これによって、オペアンプ６０ｂの出力端子からその端子電圧と等しい電圧が出力される。 Next, when a clock pulse is input, the flip-flop FF1 is reset, the Q terminal of the flip-flop FF1 becomes low level, the flip-flop FF2 is set, and the Q terminal of the flip-flop FF2 becomes high level. Retained. As a result, the transistor Tia of the memory unit 62-2 becomes conductive, and charges corresponding to the voltage value of the video signal output from the operational amplifier 60a are accumulated in the capacitor C of the memory unit 62-2. That is, the voltage value of the video signal is sampled and held in the memory unit 62-2. Further, the transistor Toa of the memory unit 62-3 is turned on, and the first terminal of the capacitor C of the memory unit 62-3 is connected to the non-inverting input terminal of the operational amplifier 60b. As a result, a voltage equal to the terminal voltage is output from the output terminal of the operational amplifier 60b.
以下、同様にクロックパルスが入力される度にシフトレジスタ６４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位６２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位６２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位６２−１のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ６０ｂから出力される。 Similarly, every time a clock pulse is input, the shift register 64 shifts the pulse to the next stage. When the clock pulse is input n times (n is a natural number from 1 to m), the Q terminal of the flip-flop FFn is maintained at a high level, and the video signal is newly sampled and held in the capacitor C of the memory unit 62-n. Then, a voltage corresponding to the sampling value of the video signal held in the capacitor C of the memory unit 62- (n + 1) is output from the operational amplifier 60b. However, for the m-th clock pulse, the Q terminal of the flip-flop FFm is maintained at a high level, the video signal is newly sampled and held in the capacitor C of the memory unit 62-m, and the memory unit 62-1. A voltage corresponding to the sampling value of the video signal held in the capacitor C is output from the operational amplifier 60b.
シフトレジスタ６４の段数及びメモリ単位６２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。 Since the number of stages of the shift register 64 and the number of the memory units 62 are set to the sampling number m of one horizontal line, each of the analog memory circuits 42-1 and 42-2 is set by matching the frequency of the clock pulse with the sampling frequency. The video signal can be delayed and output only during the horizontal synchronization period.
ただし、電圧オペアンプ型のアナログメモリ回路４２では、図５に示すように、メモリ単位６２の段数が増加するにつれて、出力側のオペアンプ６０ｂの非反転入力端子は比較的大容量の寄生容量Ｃｐの影響を受けることになる。寄生容量Ｃｐは、アナログメモリ回路４２における周波数特性を低下させる。したがって、ビデオ信号のように回路の高周波特性の影響を受け易い信号を扱う場合には、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、寄生容量Ｃｐの影響を受け難く、ダイナミックレンジが広く、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。 However, in the voltage operational amplifier type analog memory circuit 42, as shown in FIG. 5, as the number of stages of the memory unit 62 increases, the non-inverting input terminal of the operational amplifier 60b on the output side is affected by the relatively large parasitic capacitance Cp. Will receive. The parasitic capacitance Cp degrades the frequency characteristics in the analog memory circuit 42. Therefore, when handling a signal that is easily affected by the high frequency characteristics of the circuit, such as a video signal, it is more preferable to use the analog memory circuit 42 having the circuit configuration shown in FIG. By using the analog memory circuit 42 having the circuit configuration shown in FIG. 3, it is possible to provide the video signal processing apparatus 100 that is hardly affected by the parasitic capacitance Cp, has a wide dynamic range, and has a high signal processing speed.
アナログメモリ回路４２−１，４２−２の各々は、図６に示すように、オペアンプ７０ａ，７０ｂ、複数のメモリ単位７２−１〜７２−ｍ、シフトレジスタ７４、転送キャパシタ７６、切替スイッチ７８、出力キャパシタ８０及びオペアンプ８２を含む回路として構成することもできる。図６に示すアナログメモリ回路４２は、電荷転送型と呼ばれる回路である。上記と同様に、メモリ単位７２は、１水平ラインのビデオ信号に対するサンプリング数ｍだけ設けられる。 As shown in FIG. 6, each of the analog memory circuits 42-1 and 42-2 includes operational amplifiers 70a and 70b, a plurality of memory units 72-1 to 72-m, a shift register 74, a transfer capacitor 76, a changeover switch 78, A circuit including the output capacitor 80 and the operational amplifier 82 can also be configured. The analog memory circuit 42 shown in FIG. 6 is a circuit called a charge transfer type. Similarly to the above, the memory unit 72 is provided by the sampling number m for the video signal of one horizontal line.
メモリ単位７２−１〜７２−ｍの各々は、キャパシタと、オペアンプ７０ａからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタに蓄積された電荷を転送キャパシタ７６へ転送するためのスイッチング素子とを含んで構成される。 Each of the memory units 72-1 to 72-m includes a capacitor, a switching element for causing the capacitor to hold a voltage corresponding to the voltage value of the video signal from the operational amplifier 70a, and a transfer capacitor 76 for transferring the charge accumulated in the capacitor. And a switching element for transferring to the network.
メモリ単位７２−１を例に説明する。メモリ単位７２−１は、トランジスタＴｉａ，Ｔｏａ及びキャパシタＣを含んで構成される。トランジスタＴｉａ，Ｔｏａはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタＴｉａ及びＴｏａは、キャパシタＣの一端（第１端子）をオペアンプ７０ａの出力端子若しくはオペアンプ７０ｂの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してオペアンプ７０ａの出力端子とキャパシタＣの第１端子が接続される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ７０ｂの反転入力端子とキャパシタＣの第１端子が接続される。キャパシタＣの他端（第２端子）は接地される。 The memory unit 72-1 will be described as an example. The memory unit 72-1 includes transistors Tia and Toa and a capacitor C. Each of the transistors Tia and Toa functions as a switching element in which the drain-source is brought into conduction when the gate is at a high level. The transistors Tia and Toa constitute a switching element for connecting one end (first terminal) of the capacitor C to the output terminal of the operational amplifier 70a or the inverting input terminal of the operational amplifier 70b, or to keep it floating. When the gate of the transistor Tia becomes high level, the output terminal of the operational amplifier 70a and the first terminal of the capacitor C are connected via the drain-source of the transistor Tia. When the gate of the transistor Toa becomes high level, the inverting input terminal of the operational amplifier 70b and the first terminal of the capacitor C are connected via the drain-source of the transistor Toa. The other end (second terminal) of the capacitor C is grounded.
メモリ単位７２−２〜７２−ｍもメモリ単位７２−１と同様の構成を有する。メモリ単位７２−１のトランジスタＴｉａのゲートは、次段のメモリ単位７２−２のトランジスタＴｏａのゲートに接続される。同様に、メモリ単位７２−ｉ（ｉは１〜ｍの自然数）もそれぞれ次段のメモリ単位７２−（ｉ＋１）に接続される。 The memory units 72-2 to 72-m have the same configuration as the memory unit 72-1. The gate of the transistor Tia of the memory unit 72-1 is connected to the gate of the transistor Toa of the next memory unit 72-2. Similarly, the memory unit 72-i (i is a natural number of 1 to m) is also connected to the next-stage memory unit 72- (i + 1), respectively.
オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６と切替スイッチ７８が並列に接続される。さらに、オペアンプ７０ｂの出力端子は、切替スイッチ７８を介してオペアンプ８２の非反転入力端子に接続される。切替スイッチ７８は、転送キャパシタ７６の両端を短絡する状態、又は、オペアンプ７０ｂの出力端子とオペアンプ８２の非反転入力端子を接続する状態を排他的に切り替える。また、オペアンプ８２の非反転入力端子は出力キャパシタ８０を介して接地され、オペアンプ８２の反転入力端子にはオペアンプ８２の出力端子が接続される。 The non-inverting input terminal of the operational amplifier 70b is grounded, and the transfer capacitor 76 and the changeover switch 78 are connected in parallel between the inverting input terminal and the output terminal of the operational amplifier 70b. Further, the output terminal of the operational amplifier 70 b is connected to the non-inverting input terminal of the operational amplifier 82 via the changeover switch 78. The changeover switch 78 exclusively switches a state in which both ends of the transfer capacitor 76 are short-circuited or a state in which the output terminal of the operational amplifier 70 b and the non-inverting input terminal of the operational amplifier 82 are connected. The non-inverting input terminal of the operational amplifier 82 is grounded via the output capacitor 80, and the output terminal of the operational amplifier 82 is connected to the inverting input terminal of the operational amplifier 82.
シフトレジスタ７４は、図３のシフトレジスタ５４と同様に、メモリ単位７２−１〜７２−ｍと等しい数ｍのフリップ・フロップＦＦ１〜ＦＦｍの直列回路を含んで構成される。フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子はそれぞれ次段のフリップ・フロップＦＦｉ＋１のＤ端子に接続される。第１段目のフリップ・フロップＦＦ１のデータ端子（Ｄ端子）には、中間周波数変換回路１６からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通にサンプリング周期に同期したクロックパルスが入力される。 The shift register 74 includes a series circuit of a number m of flip-flops FF1 to FFm, which is equal to the memory units 72-1 to 72-m, similarly to the shift register 54 of FIG. The Q terminals of the flip-flops FFi (i is a natural number of 1 to m) are connected to the D terminals of the flip-flops FFi + 1 of the next stage. A horizontal synchronizing pulse is input from the intermediate frequency conversion circuit 16 to the data terminal (D terminal) of the first flip-flop FF1 in synchronization with the horizontal synchronizing signal of the video signal. A clock pulse synchronized with the sampling period is input to the clock terminals (C terminals) of the flip-flops FF1 to FFm in common.
また、フリップ・フロップＦＦ１のＱ端子は、第１段のメモリ単位７２−１のトランジスタＴｉａのゲート及び第２段のメモリ単位７２−２のトランジスタＴｏａのゲートに共通に接続される。同様に、フリップ・フロップＦＦｉ（ｉは１〜ｍの自然数）のＱ端子は、第ｉ段のメモリ単位７２−ｉのトランジスタＴｉａのゲート及び第ｉ＋１段のメモリ単位７２−（ｉ＋１）のトランジスタＴｏａのゲートに共通に接続される。ただし、第１段のメモリ単位７２−１のトランジスタＴｏａのゲートにはフリップ・フロップＦＦｍのＱ端子が接続される。 The Q terminal of the flip-flop FF1 is commonly connected to the gate of the transistor Tia of the first-stage memory unit 72-1 and the gate of the transistor Toa of the second-stage memory unit 72-2. Similarly, the Q terminal of the flip-flop FFi (i is a natural number of 1 to m) is the gate of the transistor Tia of the i-th memory unit 72-i and the transistor Toa of the i + 1-th memory unit 72- (i + 1). Commonly connected to the gates. However, the Q terminal of the flip-flop FFm is connected to the gate of the transistor Toa of the first-stage memory unit 72-1.
以下、アナログメモリ回路４２−１，４２−２の各々においてビデオ信号を１水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ７４の各フリップ・フロップＦＦ１〜ＦＦｍはリセットされており、各メモリ単位７２−１〜７２−ｍのキャパシタＣの第１端子はフローティングの状態にあるものとする。 Hereinafter, a process of outputting a video signal with a delay of one horizontal line in each of the analog memory circuits 42-1 and 42-2 will be described. In the initial state, the flip-flops FF1 to FFm of the shift register 74 are reset, and the first terminals of the capacitors C of the memory units 72-1 to 72-m are in a floating state.
中間周波数変換回路１６からシフトレジスタ７４の第１段のフリップ・フロップＦＦ１のＤ端子に、オペアンプ７０ａの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップＦＦ１のＣ端子に入力されることによって、フリップ・フロップＦＦ１がセットされ、フリップ・フロップＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−１のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−１のキャパシタＣに蓄積される。すなわち、メモリ単位７２−１にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−２のトランジスタＴｏａが導通状態となり、メモリ単位７２−２のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−２のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送され、オペアンプ７０ｂの反転入力端子と出力端子との間に転送キャパシタ７６の両端間の電圧が印加される。オペアンプ７０ｂの非反転入力端子は接地され、オペアンプ８０の反転出力端子と出力端子とは短絡されているので、メモリ単位７２−２のキャパシタＣの端子電圧と略等しい電圧がオペアンプ８２の出力端子から出力される。転送キャパシタ７６に転送された電荷は、切替スイッチ７８を切り替えて転送キャパシタ７６の両端を短絡することによってリセットすることができる。 A horizontal synchronization pulse is input from the intermediate frequency conversion circuit 16 to the D terminal of the first flip-flop FF1 of the shift register 74 in synchronization with the horizontal synchronization signal of the video signal input to the non-inverting input terminal of the operational amplifier 70a. The Further, when a clock pulse synchronized with the sampling period is input to the C terminal of the flip-flop FF1, the flip-flop FF1 is set, and the Q terminal of the flip-flop FF1 is held at a high level. As a result, the transistor Tia of the memory unit 72-1 is turned on, and charges corresponding to the voltage value of the video signal output from the operational amplifier 70a are accumulated in the capacitor C of the memory unit 72-1. That is, the voltage value of the video signal is sampled and held in the memory unit 72-1. Further, the transistor Toa of the memory unit 72-2 becomes conductive, and the first terminal of the capacitor C of the memory unit 72-2 is connected to the inverting input terminal of the operational amplifier 70b. The charge stored in the capacitor C of the memory unit 72-2 is transferred to the transfer capacitor 76, and a voltage across the transfer capacitor 76 is applied between the inverting input terminal and the output terminal of the operational amplifier 70b. Since the non-inverting input terminal of the operational amplifier 70b is grounded, and the inverting output terminal and the output terminal of the operational amplifier 80 are short-circuited, a voltage substantially equal to the terminal voltage of the capacitor C of the memory unit 72-2 is output from the output terminal of the operational amplifier 82. Is output. The charge transferred to the transfer capacitor 76 can be reset by switching the changeover switch 78 to short-circuit both ends of the transfer capacitor 76.
次に、クロックパルスが入力されると、フリップ・フロップＦＦ１がリセットされてフリップ・フロップＦＦ１のＱ端子はローレベルとなり、フリップ・フロップＦＦ２がセットされてフリップ・フロップＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位７２−２のトランジスタＴｉａが導通状態となり、オペアンプ７０ａから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位７２−２のキャパシタＣに蓄積される。すなわち、メモリ単位７２−２にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位７２−３のトランジスタＴｏａが導通状態となり、メモリ単位７２−３のキャパシタＣの第１端子がオペアンプ７０ｂの反転入力端子に接続される。メモリ単位７２−３のキャパシタＣに蓄えられていた電荷が転送キャパシタ７６に転送されることによって、オペアンプ８２の出力端子からその端子電圧と等しい電圧が出力される。 Next, when a clock pulse is input, the flip-flop FF1 is reset, the Q terminal of the flip-flop FF1 becomes low level, the flip-flop FF2 is set, and the Q terminal of the flip-flop FF2 becomes high level. Retained. As a result, the transistor Tia of the memory unit 72-2 becomes conductive, and charges corresponding to the voltage value of the video signal output from the operational amplifier 70a are accumulated in the capacitor C of the memory unit 72-2. That is, the voltage value of the video signal is sampled and held in the memory unit 72-2. Further, the transistor Toa of the memory unit 72-3 becomes conductive, and the first terminal of the capacitor C of the memory unit 72-3 is connected to the inverting input terminal of the operational amplifier 70b. By transferring the charge stored in the capacitor C of the memory unit 72-3 to the transfer capacitor 76, a voltage equal to the terminal voltage is output from the output terminal of the operational amplifier 82.
以下、同様にクロックパルスが入力される度にシフトレジスタ７４においてパルスが次段にシフトされる。クロックパルスがｎ回（ｎは１〜ｍの自然数）入力されるとフリップ・フロップＦＦｎのＱ端子がハイレベルに維持され、メモリ単位７２−ｎのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−（ｎ＋１）のキャパシタＣに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。ただし、ｍ回目のクロックパルスについては、フリップ・フロップＦＦｍのＱ端子がハイレベルに維持され、メモリ単位７２−ｍのキャパシタＣにビデオ信号が新たにサンプリングされて保持され、メモリ単位７２−１のキャパシタＣに保持されていた電荷が転送キャパシタ７６に転送されて、ビデオ信号のサンプリング値に応じた電圧がオペアンプ８２から出力される。 Similarly, every time a clock pulse is input, the shift register 74 shifts the pulse to the next stage. When the clock pulse is input n times (n is a natural number of 1 to m), the Q terminal of the flip-flop FFn is maintained at a high level, and the video signal is newly sampled and held in the capacitor C of the memory unit 72-n. Then, a voltage corresponding to the sampling value of the video signal held in the capacitor C of the memory unit 72- (n + 1) is output from the operational amplifier 82. However, for the m-th clock pulse, the Q terminal of the flip-flop FFm is maintained at a high level, and the video signal is newly sampled and held in the capacitor C of the memory unit 72-m. The electric charge held in the capacitor C is transferred to the transfer capacitor 76, and a voltage corresponding to the sampling value of the video signal is output from the operational amplifier 82.
シフトレジスタ７４の段数及びメモリ単位７２の個数は１水平ラインのサンプリング数ｍに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路４２−１，４２−２のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。 Since the number of stages of the shift register 74 and the number of the memory units 72 are set to the sampling number m of one horizontal line, the analog memory circuits 42-1 and 42-2 are respectively set by matching the clock pulse frequency to the sampling frequency. The video signal can be delayed and output only during the horizontal synchronization period.
ただし、電荷転送型のアナログメモリ回路４２では、各メモリ単位７２のキャパシタＣと転送キャパシタ７６との容量比によって出力電圧が決定される。したがって、メモリ単位７２毎のキャパシタＣのばらつきがアナログメモリ回路４２からの出力電圧とキャパシタＣの端子電圧とのずれの原因となる。一方、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２に含まれるキャパシタＣが出力側のオペアンプ５０ｂに直接接続されるので、キャパシタＣのばらつきの影響を受けない。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、ダイナミックレンジが広いビデオ信号処理装置１００を提供することができる。 However, in the charge transfer type analog memory circuit 42, the output voltage is determined by the capacitance ratio between the capacitor C and the transfer capacitor 76 of each memory unit 72. Therefore, the variation in the capacitor C for each memory unit 72 causes a deviation between the output voltage from the analog memory circuit 42 and the terminal voltage of the capacitor C. On the other hand, in the analog memory circuit 42 having the circuit configuration shown in FIG. 3, the capacitor C included in the memory unit 52 is directly connected to the operational amplifier 50b on the output side, so that it is not affected by variations in the capacitor C. Therefore, it is more preferable to use the analog memory circuit 42 having the circuit configuration shown in FIG. By using the analog memory circuit 42 having the circuit configuration shown in FIG. 3, the video signal processing apparatus 100 having a wide dynamic range can be provided.
また、電荷転送型のアナログメモリ回路４２では、メモリ単位７２のキャパシタＣへの電荷の蓄積、メモリ単位７２のキャパシタＣから転送キャパシタ７６への電荷の転送、及び、転送キャパシタ７６の電荷の放電、のステップを行う必要がある。これに対して、図３に示す回路構成のアナログメモリ回路４２では、メモリ単位５２のキャパシタＣへの電荷の蓄積、及び、オペアンプ５０ｂへのキャパシタＣの接続、のステップを行うのみでよい。したがって、図３に示す回路構成のアナログメモリ回路４２におけるメモリへの書き込み及び読み出しに掛かる時間は電荷転送型のアナログメモリ回路４２よりも短縮できる。したがって、図３に示す回路構成のアナログメモリ回路４２を用いることがより好適である。図３に示す回路構成のアナログメモリ回路４２を用いることによって、信号処理速度が高速であるビデオ信号処理装置１００を提供することができる。 Further, in the charge transfer type analog memory circuit 42, accumulation of charge in the capacitor C of the memory unit 72, transfer of charge from the capacitor C of the memory unit 72 to the transfer capacitor 76, and discharge of charge of the transfer capacitor 76, It is necessary to perform the steps. On the other hand, in the analog memory circuit 42 having the circuit configuration shown in FIG. 3, it is only necessary to perform the steps of accumulating charges in the capacitor C of the memory unit 52 and connecting the capacitor C to the operational amplifier 50b. Therefore, the time required for writing to and reading from the memory in the analog memory circuit 42 having the circuit configuration shown in FIG. 3 can be shorter than that of the charge transfer type analog memory circuit 42. Therefore, it is more preferable to use the analog memory circuit 42 having the circuit configuration shown in FIG. By using the analog memory circuit 42 having the circuit configuration shown in FIG. 3, it is possible to provide the video signal processing apparatus 100 having a high signal processing speed.
比較回路３２は、メモリ回路３０から複数の水平ライン分のビデオ信号を受けて、ビデオ信号の水平ライン間の相関を調査する。本実施の形態では、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２、を受けて、ビデオ信号Ｈ１とビデオ信号Ｈ０との相関、及び、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関を調査する。ビデオ信号Ｈ１とビデオ信号Ｈ０との相関関係は数式（１）に示す共分散Ｓ０１によって評価することができる。同様に、ビデオ信号Ｈ１とビデオ信号Ｈ２との相関関係は数式（２）に示す共分散Ｓ２１によって評価することができる。ここで、Ｈ０（ｉ）はビデオ信号Ｈ０のｉ番目のサンプリング値、Ｈ１（ｉ）はビデオ信号Ｈ１のｉ番目のサンプリング値、Ｈ２（ｉ）はビデオ信号Ｈ２のｉ番目のサンプリング値、Ｈ０ａｖｅはビデオ信号Ｈ０の平均値、Ｈ１ａｖｅはビデオ信号Ｈ１の平均値、Ｈ２ａｖｅはビデオ信号Ｈ２の平均値、１水平ライン当たりのｍはサンプリング数である。 The comparison circuit 32 receives video signals for a plurality of horizontal lines from the memory circuit 30 and checks the correlation between the horizontal lines of the video signal. In the present embodiment, the video signal H1 and video are received by receiving the video signal H1 of the reference horizontal line, the video signal H0 of the previous horizontal line, and the video signal H2 of the next horizontal line. The correlation with the signal H0 and the correlation between the video signal H1 and the video signal H2 are investigated. Correlation between the video signal H1 and the video signal H0 is estimated by covariance S 01 shown in Equation (1). Similarly, the correlation between the video signal H1 and the video signal H2 can be evaluated by covariance S 21 shown in Equation (2). Here, H0 (i) is the i-th sampling value of the video signal H0, H1 (i) is the i-th sampling value of the video signal H1, H2 (i) is the i-th sampling value of the video signal H2, and H0ave is The average value of the video signal H0, H1ave is the average value of the video signal H1, H2ave is the average value of the video signal H2, and m per horizontal line is the number of samplings.
比較回路３２は、共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１が所定の閾値Ｔ２１より小さい場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１が所定の閾値Ｔ２１以上である場合にはＹ／Ｃ分離回路３４においてビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。共分散Ｓ０１が所定の閾値Ｔ０１以上であり、共分散Ｓ２１も所定の閾値Ｔ２１以上である場合には、共分散Ｓ０１と共分散Ｓ２１とを比較してより相関が高いビデオ信号のペアの加減算によってＹ／Ｃ分離処理を行うように指示する制御信号をＹ／Ｃ分離回路３４へ出力する。また、共分散Ｓ０１が所定の閾値Ｔ０１より小さく、共分散Ｓ２１も所定の閾値Ｔ２１よりも小さい場合には、ビデオ信号Ｈ１に対して抵抗、容量及びオペアンプ等から構成されるＣＲフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてＹ／Ｃ分離を行うように制御信号をＹ／Ｃ分離回路３４へ出力する。 Comparison circuit 32, the covariance S 01 is a predetermined threshold T 01 or more, the covariance S 21 is in the case where the predetermined threshold T 21 is less than the video signal H1 and the video signal H0 in the Y / C separation circuit 34 A control signal instructing to perform Y / C separation processing by addition / subtraction is output to the Y / C separation circuit 34. Covariance S 01 is smaller than the predetermined threshold value T 01, the covariance S 21 is subtracting the Y / C of the video signal H1 and the video signal H2 in the Y / C separation circuit 34 when a predetermined threshold T 21 or more A control signal instructing to perform the separation process is output to the Y / C separation circuit 34. Covariance S 01 is a predetermined threshold T 01 or more, if the covariance S 21 is also predetermined threshold T 21 or more, the covariance S 01 and covariance S 21 compares the be more highly correlated video A control signal instructing to perform Y / C separation processing by adding and subtracting signal pairs is output to the Y / C separation circuit 34. Further, when the covariance S 01 is smaller than the predetermined threshold T 01 and the covariance S 21 is also smaller than the predetermined threshold T 21 , a CR filter including a resistor, a capacitor, an operational amplifier, and the like with respect to the video signal H1. A control signal is output to the Y / C separation circuit 34 so as to perform the Y / C separation using the trap filter and the band pass filter.
Ｙ／Ｃ分離回路３４は、図７に示すように、加減算フィルタ回路９０、ＣＲフィルタ回路９２を含んで構成される。Ｙ／Ｃ分離回路３４は、メモリ回路３０から複数の水平ライン分のビデオ信号及び比較回路３２からの制御信号を受けて、制御信号の指示内容に応じて加減算フィルタ回路９０及びＣＲフィルタ回路９２のいずれか一方を選択してビデオ信号のＹ／Ｃ分離を行う。 As shown in FIG. 7, the Y / C separation circuit 34 includes an addition / subtraction filter circuit 90 and a CR filter circuit 92. The Y / C separation circuit 34 receives the video signals for a plurality of horizontal lines from the memory circuit 30 and the control signal from the comparison circuit 32, and adds / subtracts the filter circuit 90 and the CR filter circuit 92 according to the instruction content of the control signal. Either one is selected to perform Y / C separation of the video signal.
加減算フィルタ回路９０には、メモリ回路３０から複数の水平ラインのビデオ信号が入力される。本実施の形態では、比較回路３２と同様に、基準となる水平ラインのビデオ信号Ｈ１、その１つ前の水平ラインのビデオ信号Ｈ０、及び、１つ後の水平ラインのビデオ信号Ｈ２が入力される。加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ０との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ０を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ０を減算することによって色差信号（Ｃ）を抽出する。加減算フィルタ回路９０は、比較回路３２からビデオ信号Ｈ１とビデオ信号Ｈ２との加減算によってＹ／Ｃ分離処理を行うように指示する制御信号を受けると、ビデオ信号Ｈ１にビデオ信号Ｈ２を加算することによって輝度信号（Ｙ）を抽出し、ビデオ信号Ｈ１からビデオ信号Ｈ２を減算することによって色差信号（Ｃ）を抽出する。 The addition / subtraction filter circuit 90 receives video signals of a plurality of horizontal lines from the memory circuit 30. In the present embodiment, as in the comparison circuit 32, the video signal H1 of the reference horizontal line, the video signal H0 of the previous horizontal line, and the video signal H2 of the next horizontal line are input. The When the addition / subtraction filter circuit 90 receives a control signal instructing to perform Y / C separation processing by addition / subtraction of the video signal H1 and the video signal H0 from the comparison circuit 32, the addition / subtraction filter circuit 90 adds the video signal H0 to the video signal H1. The luminance signal (Y) is extracted, and the color difference signal (C) is extracted by subtracting the video signal H0 from the video signal H1. When the addition / subtraction filter circuit 90 receives a control signal instructing to perform Y / C separation processing by addition / subtraction of the video signal H1 and the video signal H2 from the comparison circuit 32, the addition / subtraction filter circuit 90 adds the video signal H2 to the video signal H1. The luminance signal (Y) is extracted, and the color difference signal (C) is extracted by subtracting the video signal H2 from the video signal H1.
なお、選択回路９０ａは、ビデオ信号Ｈ０，Ｈ１，Ｈ２からいずれか２つを選択して加算回路９０ｂ及び減算回路９０ｃに入力する回路である。選択回路９０ａは、周知のスイッチング回路により構成することができる。加算回路９０ｂは、選択回路９０ａにおいて選択されたビデオ信号を加算して出力する回路である。減算回路９０ｃは、選択回路９０ａにおいて選択されたビデオ信号を減算して出力する回路である。これら加算回路９０ｂ及び減算回路９０ｃは周知の回路構成により実現することができる。 The selection circuit 90a is a circuit that selects any two of the video signals H0, H1, and H2 and inputs them to the addition circuit 90b and the subtraction circuit 90c. The selection circuit 90a can be configured by a known switching circuit. The adding circuit 90b is a circuit that adds and outputs the video signals selected by the selecting circuit 90a. The subtraction circuit 90c is a circuit that subtracts and outputs the video signal selected by the selection circuit 90a. These addition circuit 90b and subtraction circuit 90c can be realized by a known circuit configuration.
ＣＲフィルタ回路９２には、トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂを含んで構成される。ＮＴＳＣ方式のビデオ信号に対しては、トラップ・フィルタ９２ａは、３．５８ＭＨｚ，４．４３ＭＨｚを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。また、バンドパス・フィルタ９２ｂは、３．５８ＭＨｚ，４．４３ＭＨｚを中心とする周波数帯域のみを透過させるフィルタとして構成される。トラップ・フィルタ９２ａ及びバンドパス・フィルタ９２ｂは、抵抗、容量、オペアンプ等を適宜組み合わせることによって構成することができる。 The CR filter circuit 92 includes a trap filter 92a and a bandpass filter 92b. For NTSC video signals, the trap filter 92a is configured as a filter that attenuates only the frequency band with 3.58 MHz and 4.43 MHz as the center frequencies. The bandpass filter 92b is configured as a filter that transmits only frequency bands centered on 3.58 MHz and 4.43 MHz. The trap filter 92a and the band pass filter 92b can be configured by appropriately combining resistors, capacitors, operational amplifiers, and the like.
ＣＲフィルタ回路９２には、メモリ回路３０から基準の水平ラインのビデオ信号が入力される。本実施の形態では、基準となる水平ラインのビデオ信号Ｈ１が入力される。ＣＲフィルタ回路９２は、比較回路３２からビデオ信号Ｈ１に対してＣＲフィルタを用いてＹ／Ｃ分離処理を行うように指示する制御信号を受けると、トラップ・フィルタをビデオ信号Ｈ１に対して適用することによって輝度信号（Ｙ）を抽出して出力する。また、バンドパス・フィルタをビデオ信号Ｈ１に対して適用することによって色差信号（Ｃ）を抽出して出力する。 A video signal of a reference horizontal line is input from the memory circuit 30 to the CR filter circuit 92. In this embodiment, a video signal H1 of a horizontal line that is a reference is input. When the CR filter circuit 92 receives a control signal for instructing the video signal H1 to perform Y / C separation processing using the CR filter from the comparison circuit 32, the CR filter circuit 92 applies the trap filter to the video signal H1. As a result, the luminance signal (Y) is extracted and output. Further, the color difference signal (C) is extracted and output by applying a band pass filter to the video signal H1.
このように分離された輝度信号（Ｙ）及び色差信号（Ｃ）には信号処理回路２０において輪郭補正等の後処理が行われた後、ブラウン管２２に画像として表示される。 The luminance signal (Y) and color difference signal (C) thus separated are subjected to post-processing such as contour correction in the signal processing circuit 20 and then displayed on the cathode ray tube 22 as an image.
以上のように、本実施の形態によれば、ダイナミックレンジが広く、信号処理速度が高速であるアナログメモリ回路を用いたビデオ信号処理装置を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を用いたビデオ信号処理装置を提供することができる。 As described above, according to this embodiment, it is possible to provide a video signal processing device using an analog memory circuit having a wide dynamic range and a high signal processing speed. In addition, it is possible to provide a video signal processing apparatus using an analog memory circuit that is less affected by parasitic capacitance with respect to a signal to be processed.
１０ アンテナ、１２ チューナ、１４ フィルタ、１６ 中間周波数変換回路、１８ 分離回路、２０ 信号処理回路、２２ ブラウン管、３０ メモリ回路、３２ 比較回路、３４ Ｙ／Ｃ分離回路、４２ アナログメモリ回路、５０ａ，５０ｂ オペアンプ、５２ｃ キャパシタ、５２ メモリ単位、５４ シフトレジスタ、６０ａ，６０ｂ オペアンプ、６２ メモリ単位、６４ シフトレジスタ、７０ａ，７０ｂ オペアンプ、７０ａ オペアンプ、７２ メモリ単位、７４ シフトレジスタ、７６ 転送キャパシタ、７８ 切替スイッチ、８０ 出力キャパシタ、８２ オペアンプ、９０ 加減算フィルタ回路、９０ａ 選択回路、９０ｂ 加算回路、９０ｃ 減算回路、９２ ＣＲフィルタ回路、９２ａ トラップ・フィルタ、９２ｂ バンドパス・フィルタ、１００ ビデオ信号処理装置。 10 antenna, 12 tuner, 14 filter, 16 intermediate frequency conversion circuit, 18 separation circuit, 20 signal processing circuit, 22 cathode ray tube, 30 memory circuit, 32 comparison circuit, 34 Y / C separation circuit, 42 analog memory circuit, 50a, 50b Operational amplifier, 52c capacitor, 52 memory unit, 54 shift register, 60a, 60b operational amplifier, 62 memory unit, 64 shift register, 70a, 70b operational amplifier, 70a operational amplifier, 72 memory unit, 74 shift register, 76 transfer capacitor, 78 selector switch, 80 output capacitors, 82 operational amplifiers, 90 addition / subtraction filter circuits, 90a selection circuits, 90b addition circuits, 90c subtraction circuits, 92 CR filter circuits, 92a trap filters, 92b bandpass filters Filter, 100 a video signal processing apparatus.
Claims (3)
サンプリング時において前記キャパシタに前記入力信号を供給して前記キャパシタに前記入力信号の強度に応じた電荷を蓄積させる第１のモードと、出力時において前記キャパシタの両端をオペアンプの反転出力端子及び出力端子にそれぞれ接続させる第２のモードとを選択可能とするスイッチング素子と、を備えたメモリ単位を含むことを特徴とするアナログメモリ回路。 A capacitor for holding a charge corresponding to the sampling value of the input signal;
A first mode in which the input signal is supplied to the capacitor at the time of sampling and electric charge corresponding to the intensity of the input signal is accumulated in the capacitor; and at both ends of the capacitor at the time of output, an inverting output terminal and an output terminal of the operational amplifier An analog memory circuit comprising: a memory unit including a switching element capable of selecting a second mode to be connected to each other.
前記メモリ単位を複数備え、
前記複数のメモリ単位のうちいずれか１つを順次選択して、選択されたメモリ単位のスイッチング素子を前記第１のモードに切り替えると共に、前記複数のメモリ単位のうち前記選択されたメモリ単位以外のメモリ単位のスイッチング素子を前記第２のモードに切り替える信号を出力するシフトレジスタをさらに備えることを特徴とするアナログメモリ回路。 The analog memory circuit of claim 1,
A plurality of the memory units;
One of the plurality of memory units is sequentially selected to switch the switching element of the selected memory unit to the first mode, and the memory unit other than the selected memory unit is selected from the plurality of memory units. An analog memory circuit, further comprising a shift register that outputs a signal for switching a switching element in a memory unit to the second mode.
前記アナログメモリ回路によって遅延されたビデオ信号を用いて、ビデオ信号から輝度信号及び色差信号の少なくとも１つを分離するＹ／Ｃ分離回路と、
を備えることを特徴とするビデオ信号処理装置。 An analog memory circuit according to claim 1 or 2,
A Y / C separation circuit for separating at least one of a luminance signal and a color difference signal from the video signal using the video signal delayed by the analog memory circuit;
A video signal processing apparatus comprising:
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