JP2007036328A - Transimpedance amplifier - Google Patents
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Abstract
Description
本発明は、光受信回路において、受光素子が光電気変換した電流信号を受信し電圧信号に変換増幅するトランスインピーダンスアンプにかかり、特に、ダイナミックレンジの大きな入力電流に対応できるトランスインピーダンスアンプに関する。 The present invention relates to a transimpedance amplifier that receives a current signal photoelectrically converted by a light receiving element and converts and amplifies it into a voltage signal in an optical receiving circuit, and more particularly to a transimpedance amplifier that can handle an input current having a large dynamic range.
高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮという：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する光受信回路において、トランスインピーダンスアンプを用いる。
トランスインピーダンスアンプは、受信した光信号を受光素子により光電気変換して得られた入力電流Ｉｉｎを入力とし、帰還抵抗の値に比例するトランスインピーダンス利得によって、出力電圧Ｖｏｕｔに変換して出力するものである。
In an optical transmission circuit such as an optical transmission system capable of high-speed data transmission, an optical interconnection, or a passive optical network (hereinafter referred to as PON) system, an optical receiving circuit that converts an optical signal into an electric signal includes a transformer. Use an impedance amplifier.
The transimpedance amplifier receives the input current Iin obtained by photoelectrically converting the received optical signal by the light receiving element, converts it into an output voltage Vout by a transimpedance gain proportional to the value of the feedback resistor, and outputs it. It is.
この種のトランスインピーダンスアンプでは、入力電流Ｉｉｎが大きくなると出力電圧Ｖｏｕｔの振幅が飽和し波形歪が生じる。
したがって、従来のトランスインピーダンスアンプは、高感度と広ダイナミックレンジ特性を両立させるために、入力電流Ｉｉｎが大きくなった場合に帰還抵抗の値を小さくしてトランスインピーダンス利得を下げることで、大電流入力時も歪の少ない出力電圧Ｖｏｕｔを得るようにしている。
In this type of transimpedance amplifier, when the input current Iin increases, the amplitude of the output voltage Vout is saturated and waveform distortion occurs.
Therefore, in order to achieve both high sensitivity and wide dynamic range characteristics, the conventional transimpedance amplifier reduces the value of the feedback resistor and lowers the transimpedance gain when the input current Iin increases, thereby increasing the large current input. The output voltage Vout with little distortion is also obtained.
図１３に、利得切替回路により複数の帰還抵抗を切替接続するよう構成した従来のトランスインピーダンスアンプ４００の基本構成を示す（例えば、特許文献１など参照）。このトランスインピーダンスアンプ４００は、トランスインピーダンスアンプコア回路４１０と、利得切替判断回路４２０とを備えている。トランスインピーダンスアンプコア回路４１０は、増幅回路４１１と利得切替回路４１２とを有し、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行う。利得切替判断回路４２０は、トランスインピーダンスアンプコア回路４１０からの出力電圧Ｖｏｕｔに応じて利得切替回路４１２での利得切り替えを制御する。
FIG. 13 shows a basic configuration of a
このトランスインピーダンスアンプ４００は、スイッチが直列接続された複数の帰還抵抗で利得切替回路４１２を構成し、増幅回路４１１からの出力電圧Ｖｏｕｔの直流レベルを利得切替判断回路４２０によりモニタして得た利得切替信号ＳＥＬによって、利得切替回路４１２のスイッチをオン／オフして帰還抵抗の値を切り替えている。
In this
通常、高速データ伝送を可能とする光伝送システム、特にＰＯＮシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。図１４にＰＯＮシステムの構成を示す。このＰＯＮシステムは、１台の局側装置（ＯＬＴ：Optical Line Terminal）５０１と複数台の宅側装置（ＯＮＵ：Optical Network Unit）５１１〜５１ｎとからなり、光カプラ５０２などのパッシブデバイスと光ファイバ５０３を介して接続されている。
Usually, an optical transmission system that enables high-speed data transmission, particularly a PON system, requires high sensitivity, a wide input dynamic range, and burst response. FIG. 14 shows the configuration of the PON system. This PON system is composed of one station side device (OLT: Optical Line Terminal) 501 and a plurality of home side devices (ONU: Optical Network Units) 511 to 51n, and a passive device such as an
この際、各宅側装置５１１〜５１ｎから局側装置５０１への上り（ＯＮＵからＯＬＴへ）のデータすなわちパケット５２１〜５２ｎは、それぞれの経路の違いにより、局側装置５０１への到達時の光パワーが異なってくる。このため、局側装置５０１の光受信回路で用いられるトランスインピーダンスアンプ（ＴＩＡ：TransImpedance Amp）には広いダイナミックレンジが要求される。
At this time, the uplink data (from ONU to OLT) from each of the
図１４のＰＯＮシステムでは、ある宅側装置がパケットを送出している間（パケット期間）は、他の宅側装置はパケットを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。したがって、図１５に示すように、パケット５２０の先頭には、プリアンブル５２ｘと呼ばれる特定ビットが用意され、局側装置５０１でパケットの同期に使用される。
In the PON system of FIG. 14, while another home-side device is sending packets (packet period), other home-side devices cannot send packets, so to increase transmission efficiency, shorten the time between packets. There is a need to. Therefore, as shown in FIG. 15, a specific bit called a preamble 52x is prepared at the head of the packet 520 and is used for packet synchronization in the
前述したように、局側装置５０１への到達時の光パワーの差Ｐｄに起因して、各パケット５２０の信号振幅はパケットごとに異なっている。また、伝送効率を高めるためには、短いプリアンブル５２ｘでパケットを同期させて後続のペイロード５２ｙを受信しなければならず、短いプリアンブル５２ｘで、瞬時に利得を切り替えることができる光受信回路が必要となる。このため、光受信回路には、瞬時応答が可能で、広ダイナミックレンジを有するトランスインピーダンスアンプが要求される。
As described above, the signal amplitude of each packet 520 varies from packet to packet due to the optical power difference Pd when reaching the station-
一方、局側装置５０１から各宅側装置５１１〜５１ｎへの下り（ＯＬＴからＯＮＵへ）のデータすなわちパケット５３１〜５３ｎは、図１６に示すように、伝送効率を高めるためにそれぞれ所定の時間位置に設けられたペイロード５３ｙにそれぞれ連続して格納されて、プリアンブルやパケット間隔のないストリームとして宅側装置５０１から送出され、光カプラ５０２で各宅側装置５１１〜５１ｎへ分配される。
On the other hand, downstream data (from OLT to ONU), that is,
この際、前述した上りデータと同様に、各宅側装置５１１〜５１ｎまでの経路の違いにより、宅側装置５１１〜５１ｎへの到着時の光パワーが異なってくる。このため、設置状況に応じた経路の違いに対応するためには、局側装置５０１と同様に宅側装置５１１〜５１ｎの光受信回路で用いられるトランスインピーダンスアンプにも広いダイナミックレンジが要求される。
At this time, similarly to the above-described uplink data, the optical power upon arrival at the
このようなトランスインピーダンスアンプとして、図１７に示すように、２つのトランスインピーダンスアンプコア回路２１０，２２０の出力信号から中間段バッファ回路２３０により差動出力信号を生成し、利得切替判断回路２５０により差動出力信号を比較入力電圧Ｖｃとして所定のヒステリシス特性に基づき比較し、その比較結果から得られた利得切替信号ＳＥＬに基づきトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２を制御する構成が考えられる。
As such a transimpedance amplifier, as shown in FIG. 17, a differential output signal is generated by the
第１のトランスインピーダンスアンプコア回路２１０は、利得切替回路２１２で選択された利得に応じて、受光素子１００から出力された入力電流Ｉｉｎを、増幅回路２１１により電圧変換して信号増幅し出力電圧Ｖ１を出力する。
第２のトランスインピーダンスアンプコア回路２２０は、入力端子が開放された増幅回路２２１により、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力端子から出力する。この際、第１のトランスインピーダンスアンプコア回路２１０と同一の出力特性を得るため、利得切替回路２１２と同じ構成の利得切替回路２２２が設けられている。
The first transimpedance amplifier core circuit 210 converts the input current Iin output from the
The second transimpedance amplifier core circuit 220 outputs, from the output terminal, a constant output voltage V2 that does not change according to the input current Iin as a reference voltage of the output voltage V1, by the amplifier circuit 221 having an open input terminal. At this time, in order to obtain the same output characteristics as those of the first transimpedance amplifier core circuit 210, a gain switching circuit 222 having the same configuration as the
利得切替判断回路２５０は、ヒステリシス特性を有する利得切替コンパレータ２５１により、中間段バッファ回路２３０の出力電圧Ｖ３，Ｖ４からなる比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）を比較し、利得切替回路２１２，２２２へ利得切替信号ＳＥＬを出力する。利得切替コンパレータ２５１は、図１８に示すように、比較入力電圧Ｖｃの増大を検出する電圧検出レベルＶｈ１と、常に比較入力電圧Ｖｃより低い電圧検出レベルＶｈ２とからなるヒステリシス特性を有している。
The gain
図１７に示したトランスインピーダンスアンプ２００の構成では、常に、受光素子１００から入力電流Ｉｉｎが入力されるため、出力電圧Ｖ２＞出力電圧Ｖ１となり、比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）＞０である。
このような比較入力電圧Ｖｃを差動入力とする利得切替コンパレータ２５１では、比較入力電圧Ｖｃが電圧検出レベルＶｈ１と比較されることになる。したがって、図１９に示すように、入力電流Ｉｉｎが電流Ｉ１を超えて比較入力電圧Ｖｃが電圧検出レベルＶｈ１を超えた時点で、利得切替コンパレータ２５１からの出力すなわち利得切替信号ＳＥＬの論理が「利得大」から「利得小」へ反転する。
In the configuration of the
In the
この際、一旦反転した場合、そのヒステリシス特性の立ち下がり動作まで比較入力電圧Ｖｃが変化しない限り、利得切替信号ＳＥＬの論理はリセットされない。すなわち、比較入力電圧Ｖｃ＞０であるため、ヒステリシス特性の立ち下がり動作まで比較入力電圧Ｖｃが変化せず、結果として一旦反転した場合には、その論理が保持される。ここでは、入力信号Ｉｉｎがゼロの場合の比較入力電圧Ｖｃを基準電圧Ｖｎとした場合、利得切替コンパレータ２５１では、基準電圧Ｖｎより高い比較入力電圧Ｖｃに対するヒステリシス特性（立ち上がり動作領域）しか利用されていない。
At this time, once inverted, the logic of the gain switching signal SEL is not reset unless the comparison input voltage Vc changes until the hysteresis characteristic falls. That is, since the comparison input voltage Vc> 0, the comparison input voltage Vc does not change until the hysteresis characteristic falls. As a result, if it is inverted once, the logic is maintained. Here, when the comparison input voltage Vc when the input signal Iin is zero is the reference voltage Vn, the
これにより、利得切り替えが行われる電流Ｉ１付近で入力電流Ｉｉｎが変動しても、利得切替コンパレータ２５１の比較動作は安定するため、トランスインピーダンスアンプコア回路２１０，２２０の利得を安定させることができ、振幅変動の小さい出力信号Ｖｏｕｔが得られる。
Thereby, even if the input current Iin fluctuates in the vicinity of the current I1 at which gain switching is performed, the comparison operation of the
このような従来技術では、利得切替コンパレータ２５１において、ヒステリシス特性のうち一方の電圧検出レベルしか利用しておらず、トランスインピーダンスアンプコア回路２１０，２２０の利得を低減させる方向にのみ利得切替動作を行う。したがって、入力電流Ｉｉｎが一時的に減衰した場合には、自律的に利得を大きくできず十分な振幅を有する出力信号が得られないという問題点があった。
In such a conventional technique, the
前述の図１４に示すＰＯＮシステムでは、宅側装置５１１〜５１ｎから局側装置５０１への上りデータについては、それぞれの経路に応じてパケットの光パワーにばらつきが生ずるものの、例えば光カプラ５０２から各パケット間にリセット信号が送出されるため、このリセット信号に基づき局側装置５０１のトランスインピーダンスアンプ２００で利得をリセットすればよく、出力信号の振幅減衰は一時的なものに限定される。
In the PON system shown in FIG. 14 described above, for the uplink data from the
しかし、宅側装置５１１〜５１ｎに図１７のトランスインピーダンスアンプ２００を用いた場合、光カプラ５０２からリセット信号が送出されないため、例えば局側でのメンテナンスにおいて光ケーブルが何かに接触するなどして、図２０に示すように、パケット５３１〜５３ｎの光パワーが減衰した場合、宅側装置５１１〜５１ｎのトランスインピーダンスアンプ２００において、自律的にその利得を大きくできず十分な振幅を有する出力信号が得られない。
However, when the
本発明はこのような課題を解決するためのものであり、入力電流が減衰した場合でも十分な振幅の出力信号を安定して得られるトランスインピーダンスアンプを提供することを目的としている。 An object of the present invention is to provide a transimpedance amplifier capable of stably obtaining an output signal having a sufficient amplitude even when an input current is attenuated.
このような目的を達成するために、本発明にかかるトランスインピーダンスアンプは、入力端子へ入力された電流を増幅し電圧信号として出力する増幅回路と、この増幅回路の利得を所定の利得切替信号に応じて切り替える利得切替回路とを有する第１のトランスインピーダンスアンプコア回路と、入力端子が開放されて一定の電圧信号を出力する増幅回路と、この増幅回路の利得を利得切替信号に応じて第１のトランスインピーダンスアンプコア回路と同じ利得に切り替える利得切替回路とを有する第２のトランスインピーダンスアンプコア回路と、第１および第２のトランスインピーダンスアンプコア回路からの出力信号を差動増幅して出力する中間段バッファ回路と、この中間段バッファ回路から出力された差動出力信号からなる比較入力電圧を所定のヒステリシス特性と比較した結果に応じて第１の利得切替信号を出力することにより、第１および第２のトランスインピーダンスアンプコア回路の利得を第１の利得から第２の利得へ低減させる方向へのみ切替指示する利得切替動作を行う第１の利得切替コンパレータを有する利得切替判断回路と、利得切替判断回路で第１および第２のトランスインピーダンスアンプコア回路の利得を低減した後、比較入力電圧が所定のリセット電圧まで低下した際、利得切替判断回路の利得切替動作をリセットして第１および第２のトランスインピーダンスアンプコア回路の利得を初期値へ戻すためのリセット信号を出力するリセット判断回路とを備えている。 In order to achieve such an object, a transimpedance amplifier according to the present invention includes an amplifier circuit that amplifies a current input to an input terminal and outputs it as a voltage signal, and sets the gain of the amplifier circuit to a predetermined gain switching signal. A first transimpedance amplifier core circuit having a gain switching circuit to be switched in response, an amplifier circuit having an input terminal opened and outputting a constant voltage signal, and a gain of the amplifier circuit in accordance with the gain switching signal; A second transimpedance amplifier core circuit having a gain switching circuit for switching to the same gain as the transimpedance amplifier core circuit and differentially amplifying output signals from the first and second transimpedance amplifier core circuits and outputting them Comparison between the intermediate buffer circuit and the differential output signal output from this intermediate buffer circuit By outputting the first gain switching signal according to the result of comparing the force voltage with a predetermined hysteresis characteristic, the gain of the first and second transimpedance amplifier core circuits is changed from the first gain to the second gain. After reducing the gain of the first and second transimpedance amplifier core circuits with the gain switching determination circuit having a first gain switching comparator that performs a gain switching operation instructing switching only in the direction of reduction, When the comparison input voltage drops to a predetermined reset voltage, the gain switching operation of the gain switching determination circuit is reset and a reset signal for returning the gains of the first and second transimpedance amplifier core circuits to the initial value is output. A reset determination circuit.
この際、リセット判断回路の具体例として、比較入力電圧とリセット電圧とを比較するレベル低下検出コンパレータと、このレベル低下検出コンパレータから比較結果として出力されるレベル低下検出信号と第１の利得切替信号との論理積をリセット信号として出力する論理和回路とから構成してもよい。 At this time, as a specific example of the reset determination circuit, a level decrease detection comparator for comparing the comparison input voltage and the reset voltage, a level decrease detection signal output as a comparison result from the level decrease detection comparator, and the first gain switching signal And a logical sum circuit that outputs a logical product of these as a reset signal.
また、利得切替回路に、比較入力電圧を所定のヒステリシス特性と比較した結果に応じて第２の利得切替信号を出力することにより、第１および第２のトランスインピーダンスアンプコア回路の利得を第１の利得から第２の利得より低い第３の利得へ低減させる方向へのみ切替指示する利得切替動作を行う第２の利得切替コンパレータと、第１の利得切替コンパレータからの第２の利得への切り替えを指示する第１の利得切替信号で導通して、第１の利得切替コンパレータへ入力されている比較入力電圧を第２の利得切替コンパレータへ供給するスイッチとをさらに設けてもよい。 Further, by outputting a second gain switching signal to the gain switching circuit in accordance with the result of comparing the comparison input voltage with a predetermined hysteresis characteristic, the gains of the first and second transimpedance amplifier core circuits are increased to the first. A second gain switching comparator that performs a gain switching operation for instructing switching only in a direction in which the gain is reduced to a third gain that is lower than the second gain, and switching from the first gain switching comparator to the second gain There may be further provided a switch which is turned on by the first gain switching signal instructing and supplies a comparison input voltage input to the first gain switching comparator to the second gain switching comparator.
この際、リセット判断回路の具体例として、比較入力電圧とリセット電圧とを比較するレベル低下検出コンパレータと、第１の利得切替信号および第２の利得切替信号の論理和信号を出力する論理和回路と、レベル低下検出コンパレータから比較結果として出力されるレベル低下検出信号と論理和信号との論理積をリセット信号として出力する論理積回路とから構成してもよい。 At this time, as specific examples of the reset determination circuit, a level decrease detection comparator that compares the comparison input voltage with the reset voltage, and a logical sum circuit that outputs a logical sum signal of the first gain switching signal and the second gain switching signal. And a logical product circuit that outputs a logical product of a level lowering detection signal output as a comparison result from the level lowering detection comparator and a logical sum signal as a reset signal.
本発明によれば、利得切替判断回路で第１および第２のトランスインピーダンスアンプコア回路の利得が低減された後、比較入力電圧が所定のリセット電圧まで低下した際、リセット判断回路から、利得切替判断回路の利得切替動作をリセットして利得を初期化するリセット信号が出力されるため、入力電流がある程度減衰した場合には、トランスインピーダンスアンプにおいて、第１および第２のトランスインピーダンスアンプコア回路の利得を大きくすることができる。 According to the present invention, after the gains of the first and second transimpedance amplifier core circuits are reduced by the gain switching determination circuit, when the comparison input voltage drops to the predetermined reset voltage, the gain switching determination circuit Since the reset signal for resetting the gain switching operation of the determination circuit and initializing the gain is output, when the input current is attenuated to some extent, the transimpedance amplifier has the first and second transimpedance amplifier core circuits. The gain can be increased.
したがって、利得切替コンパレータにおいて、ヒステリシス特性のうち一方の電圧検出レベルのみを利用して、第１および第２のトランスインピーダンスアンプコア回路の利得を低減させる方向にのみ利得切替動作を行う構成であっても、入力電流の減衰に応じて第１および第２のトランスインピーダンスアンプコア回路の利得を自律的に大きくすることができ、入力電流の減衰時でも十分な振幅を有する出力信号を安定して得ることができる。 Therefore, in the gain switching comparator, the gain switching operation is performed only in the direction of reducing the gain of the first and second transimpedance amplifier core circuits using only one voltage detection level of the hysteresis characteristics. However, the gain of the first and second transimpedance amplifier core circuits can be increased autonomously according to the attenuation of the input current, and an output signal having a sufficient amplitude can be obtained stably even when the input current is attenuated. be able to.
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるトランスインピーダンスアンプについて説明する。図１は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの構成を示すブロック図であり、前述した図１７と同じまたは同等部分には同一符号を付してある。
Next, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
First, a transimpedance amplifier according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram showing the configuration of the transimpedance amplifier according to the first exemplary embodiment of the present invention. The same reference numerals are given to the same or equivalent parts as those in FIG.
このトランスインピーダンスアンプ２００は、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（ＰＯＮ）システム等の光伝送回路において、受光素子１００で受信した光ファイバからの光信号を電気信号に変換する光受信回路で用いられる。
The
図１に示すように、トランスインピーダンスアンプ２００は、主な回路構成として、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、出力バッファ回路２４０、利得切替判断回路２５０、およびリセット判断回路２６０を備えている。
As shown in FIG. 1, the
第１のトランスインピーダンスアンプコア回路２１０は、入力端子が受光素子１００の出力端子に接続されて、受光素子１００から出力された入力電流Ｉｉｎを電圧変換して信号増幅を行い、入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力端子から出力する増幅回路２１１と、この増幅回路２１１の入力端子と出力端子との間に接続されて、利得切替判断回路２５０からの利得切替信号ＳＥＬに応じて増幅回路２１１のトランスインピーダンス利得を切り替える利得切替回路２１２とを有している。
The first transimpedance amplifier core circuit 210 has an input terminal connected to the output terminal of the
第２のトランスインピーダンスアンプコア回路２２０は、第１のトランスインピーダンスアンプコア回路２１０の増幅回路２１１と同様であるものの入力端子が開放されており、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力端子から出力する増幅回路２２１と、第１のトランスインピーダンスアンプコア回路２１０の利得切替回路２１２と同様の利得切替回路２２２を有している。
The second transimpedance amplifier core circuit 220 is similar to the amplifier circuit 211 of the first transimpedance amplifier core circuit 210, but has an input terminal open, and according to the input current Iin as a reference voltage of the output voltage V1. It has an amplification circuit 221 that outputs a constant output voltage V2 that does not change from the output terminal, and a gain switching circuit 222 similar to the
中間段バッファ回路２３０は、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ１，Ｖ２を差動増幅し（例えば、利得＝１）、出力電圧Ｖ３（非反転出力）および出力電圧Ｖ４（反転出力）からなる差動出力信号として差動出力端子から出力するバッファ回路である。
出力バッファ回路２４０は、中間段バッファ回路２３０の差動出力端子が差動入力端子に接続されて、この差動入力端子に入力された出力電圧Ｖ３，Ｖ４を差動増幅し（例えば、利得＝１）、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）を、トランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力するバッファ回路である。
In the intermediate
In the
利得切替判断回路２５０は、中間段バッファ回路２３０の出力電圧Ｖ３，Ｖ４からなる比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）を入力として、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２へ利得切替信号ＳＥＬを出力することにより、受光素子１００からの入力電流Ｉｉｎに応じて第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を切り替える判断回路である。
リセット判断回路２６０は、比較入力電圧Ｖｃと利得切替信号ＳＥＬとを入力として、利得切替判断回路２５０へリセット信号ＲＥＳＥＴを出力することにより、受光素子１００からの入力電流Ｉｉｎに応じて利得切替判断回路２５０の利得切替動作を初期化する判断回路である。
The gain
The
本実施の形態は、リセット判断回路２６０により、利得切替判断回路２５０で第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を低減した後、比較入力電圧Ｖｃが所定のリセット電圧Ｖｒまで低下した際、利得切替判断回路２５０の利得切替動作をリセットして利得を初期化するリセット信号ＲＥＳＥＴを出力するようにしたものである。
In the present embodiment, after the gain
［リセット判断回路］
次に、図２を参照して、本発明の第１の実施の形態にかかるトランスインピーダンスアンプで用いられるリセット判断回路について詳細に説明する。図２は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプで用いられるリセット判断回路の構成を示すブロック図である。
リセット判断回路２６０は、ホールド回路２６１，２６２、レベル低下検出コンパレータ２６３、および論理積回路２６４から構成されている。
[Reset determination circuit]
Next, a reset determination circuit used in the transimpedance amplifier according to the first embodiment of the present invention will be described in detail with reference to FIG. FIG. 2 is a block diagram showing a configuration of a reset determination circuit used in the transimpedance amplifier according to the first embodiment of the present invention.
The
ホールド回路２６１は、比較入力電圧Ｖｃを構成する一方の出力電圧Ｖ３が入力端子に接続されて、この出力電圧Ｖ３を個別に保持し、その出力端子から出力する回路である。
ホールド回路２６２は、比較入力電圧Ｖｃを構成する一方の出力電圧Ｖ４が入力端子に接続されて、この出力電圧Ｖ４を個別に保持し、その出力端子から出力する回路である。
図３は、ホールド回路の具体例を示す回路図である。ここでは、フィードバックループを有するオペアンプの出力段に、ＲＣ時定数回路とトランジスタおよび定電流回路からなる出力回路とが直列接続された構成例が示されている。本ホールド回路では、ＲＣ回路により入力信号の平均値を検出保持するもので、放電用ＲＣ回路も有することにより入力信号振幅が減衰した場合にも放電用ＲＣ回路の時定数に従う応答速度でレベル追従できる。なお、ホールド回路の構成については、図３に限定されるものではなく、いずれの公知技術を用いてもよい。
The
The
FIG. 3 is a circuit diagram showing a specific example of the hold circuit. Here, a configuration example is shown in which an RC time constant circuit and an output circuit composed of a transistor and a constant current circuit are connected in series to the output stage of an operational amplifier having a feedback loop. In this hold circuit, the average value of the input signal is detected and held by the RC circuit. Even when the amplitude of the input signal is attenuated by having the discharge RC circuit, the level follows at the response speed according to the time constant of the discharge RC circuit. it can. The configuration of the hold circuit is not limited to that shown in FIG. 3, and any known technique may be used.
レベル低下検出コンパレータ２６３は、ホールド回路２６１，２６２からの出力電圧で構成されるレベルホールド電圧Ｖｄが比較入力端子に接続されて、このレベルホールド電圧Ｖｄと所定のリセット電圧Ｖｒとを比較し、その比較結果に応じたレベル低下検出信号ＬＤＥＴを出力端子から出力するコンパレータである。
論理積回路２６４は、レベル低下検出コンパレータ２６３から出力されたレベル低下検出信号ＬＤＥＴと利得切替判定回路２５０の利得切替コンパレータ２５１から出力された利得切替信号ＳＥＬとを入力とし、これら信号の論理積からなるリセット信号ＲＥＳＥＴを出力端子から出力する論理回路である。
The level
The
論理積回路２６４から出力されたリセット信号ＲＥＳＥＴは、利得切替コンパレータ２５１に入力され、利得切替コンパレータ２５１での利得切替動作をリセットする。これにより利得切替コンパレータ２５１からトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２で選択されている利得を初期化する利得切替信号ＳＥＬが出力されて、最も大きい初期の利得へ切り替えられる。
The reset signal RESET output from the AND
［第１の実施の形態の動作］
次に、図４〜図６を参照して、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの動作について説明する。図４は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの各部における信号波形例である。図５は、利得切替コンパレータおよびデータ検出コンパレータの動作特性例である。図６は、本発明の第１の実施の形態にかかるトランスインピーダンスアンプの動作例を示すタイミングチャート図である。
[Operation of First Embodiment]
Next, the operation of the transimpedance amplifier according to the first exemplary embodiment of the present invention will be described with reference to FIGS. FIG. 4 is a signal waveform example in each part of the transimpedance amplifier according to the first exemplary embodiment of the present invention. FIG. 5 is an example of operating characteristics of the gain switching comparator and the data detection comparator. FIG. 6 is a timing chart showing an operation example of the transimpedance amplifier according to the first exemplary embodiment of the present invention.
まず、図４を参照して、第１のトランスインピーダンスアンプコア回路２１０、第２のトランスインピーダンスアンプコア回路２２０、中間段バッファ回路２３０、および出力バッファ回路２４０の動作について説明する。
光ファイバを介して局側装置（ＯＬＴ）から送信された光信号は、光カプラで分配されて宅側装置（ＯＮＵ）に到達し、その光受信回路の受光素子１００により光電気変換され、入力電流Ｉｉｎとしてトランスインピーダンスアンプ２００へ入力される。
First, operations of the first transimpedance amplifier core circuit 210, the second transimpedance amplifier core circuit 220, the intermediate
The optical signal transmitted from the station side device (OLT) via the optical fiber is distributed by the optical coupler, reaches the home side device (ONU), is photoelectrically converted by the
トランスインピーダンスアンプ２００の第１のトランスインピーダンスアンプコア回路２１０は、入力された入力電流Ｉｉｎを増幅回路２１１で電圧変換して信号増幅を行い、この入力電流Ｉｉｎに応じて変化する出力電圧Ｖ１を出力する。
一方、第２のトランスインピーダンスアンプコア回路２２０は、常時、出力電圧Ｖ１の参照電圧として入力電流Ｉｉｎに応じて変化しない一定の出力電圧Ｖ２を出力している。
The first transimpedance amplifier core circuit 210 of the
On the other hand, the second transimpedance amplifier core circuit 220 always outputs a constant output voltage V2 that does not change according to the input current Iin as a reference voltage of the output voltage V1.
中間段バッファ回路２３０には、これら第１のトランスインピーダンスアンプコア回路２１０の出力電圧Ｖ１と、第２のトランスインピーダンスアンプコア回路２２０の出力電圧Ｖ２が入力され、入力電流Ｉｉｎが大きくなると出力電圧Ｖ３，Ｖ４との間の電位差（Ｖ４−Ｖ３）が大きくなるような差動出力信号が得られる。これら出力電圧Ｖ３，Ｖ４は、所定の中心電位Ｖ０を中心として上下に対称な振幅を持つ信号波形となる。
中間段バッファ回路２３０の差動出力信号は、出力バッファ回路２４０に入力され、出力電圧Ｖｏｕｔｐ（非反転出力）およびＶｏｕｔｎ（反転出力）からなるトランスインピーダンスアンプ２００の出力電圧Ｖｏｕｔとして出力される。
The intermediate
The differential output signal of the intermediate
次に、図５および図６を参照して、利得切替判断回路２５０およびリセット判断回路２６０の動作について説明する。
中間段バッファ回路２３０の差動出力信号は、比較入力電圧Ｖｃとして利得切替判断回路２５０へ供給され、利得切替判断回路２５０の利得切替コンパレータ２５１およびデータ検出コンパレータ２５２へ入力される。
Next, operations of the gain
The differential output signal of the
前述した図１８に示すように、利得切替コンパレータ２５１は、比較入力電圧Ｖｃの増大を検出する電圧検出レベルＶｈ１と、常に比較入力電圧Ｖｃより低い電圧検出レベルＶｈ２とからなるヒステリシス特性を有している。ヒステリシスコンパレータの立ち上がり動作や立ち下がり動作が行われる時点における差動入力端子の入力電圧すなわち比較入力電圧を電圧検出レベルという。
As shown in FIG. 18 described above, the
トランスインピーダンスアンプ２００の構成では、常に、受光素子１００から入力電流Ｉｉｎが入力されるため、出力電圧Ｖ２＞出力電圧Ｖ１となり、比較入力電圧Ｖｃ（＝Ｖ４−Ｖ３）＞０である。したがって、入力電流Ｉｉｎが増加して電流Ｉ１を超えて比較入力電圧Ｖｃが電圧検出レベルＶｈ１を超えた時点で、利得切替コンパレータ２５１からの出力すなわち利得切替信号ＳＥＬの論理が反転する。
In the configuration of the
この際、利得切替コンパレータ２５１では、一旦利得が反転した場合、そのヒステリシス特性の立ち下がり動作まで比較入力電圧Ｖｃが変化しない限り、出力論理はリセットされない。本実施の形態では、比較入力電圧Ｖｃ＞０であり、立ち下がり動作を行う電圧検出レベルＶｈ２が常に比較入力電圧Ｖｃより低く設定してあるため、結果として一旦反転した場合には、その論理が保持される。
At this time, in the
本実施の形態では、パケットを受信する前に、利得切替信号ＳＥＬの論理を「利得大」に初期化しておき、利得切替コンパレータ２５１のヒステリシス特性における立ち上がり動作に応じて、利得切替信号ＳＥＬの論理を「利得大」（第１の利得）から「利得小」（第２の利得）へ切り替えている。
これにより、利得切り替えが行われる電流Ｉ１付近で入力電流Ｉｉｎが変動しても、利得切替コンパレータ２５１の比較動作は安定するため、トランスインピーダンスアンプコア回路２１０，２２０の利得を安定させることができ、振幅変動の小さい出力信号Ｖｏｕｔが得られる。
In the present embodiment, the logic of the gain switching signal SEL is initialized to “high gain” before receiving the packet, and the logic of the gain switching signal SEL is set in accordance with the rising operation in the hysteresis characteristic of the
Thereby, even if the input current Iin fluctuates in the vicinity of the current I1 at which gain switching is performed, the comparison operation of the
一方、リセット判断回路２６０は、ホールド回路２６１，２６２で保持された比較入力電圧Ｖｃすなわちレベルホールド電圧Ｖｄと所定のリセット電圧Ｖｒとを比較する。このリセット電圧Ｖｒは、比較入力電圧Ｖｃが電圧検出レベルＶｈ１に達して利得切り替えが行われた後の切替電圧Ｖｈ１’より低い電圧値からなり、比較入力電圧Ｖｃが電圧Ｖｈ１’を下回って、所望の出力電圧Ｖｏｕｔを得るために利得を大きくすべき電圧まで低下したと判断するための電圧である。
On the other hand, the
これにより、入力電流Ｉｉｎが電流Ｉ１より減衰して電流Ｉ２に達し、比較入力電圧Ｖｃを示すレベルホールド電圧Ｖｄがリセット電圧Ｖｒより低下した場合、レベル低下検出コンパレータ２６３からのレベル低下検出信号ＬＤＥＴの論理が反転する。この際、利得切替信号ＳＥＬが「利得小」を示す場合には、論理積回路２６４からＲＥＳＥＴ信号が出力される。
As a result, when the input current Iin attenuates from the current I1 and reaches the current I2, and the level hold voltage Vd indicating the comparison input voltage Vc drops below the reset voltage Vr, the level drop detection signal LDET from the level
したがって、図６に示すように、パケットの受信が開始されて、あるいは連続信号を受信しはじめて入力電流Ｉｉｎが増加し、時刻Ｔ１において比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ到達した場合、利得切替コンパレータ２５１からの利得切替信号ＳＥＬが「利得大」から「利得小」へ反転する。これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が小さくなる。
Therefore, as shown in FIG. 6, when the input of the input current Iin increases when reception of a packet is started or a continuous signal is received and the comparison input voltage Vc reaches the voltage detection level Vh1 at time T1, the gain switching is performed. The gain switching signal SEL from the
また、利得が「利得小」に切り替えられた後、時刻Ｔ２において入力電流Ｉｉｎが減衰し、比較入力電圧Ｖｃさらにはレベルホールド電圧Ｖｄが切替電圧Ｖｈ１’を下回ってリセット電圧Ｖｒに到達した場合、リセット判断回路１６０からのリセット信号ＲＥＳＥＴにより利得切替判断回路２５０がリセットされる。
Also, after the gain is switched to “low gain”, the input current Iin attenuates at time T2, and the comparison input voltage Vc and further the level hold voltage Vd falls below the switching voltage Vh1 ′ and reaches the reset voltage Vr. The gain
これにより、利得切替コンパレータ２５１での利得切替動作がリセットされ、利得切替コンパレータ２５１からトランスインピーダンスアンプコア回路２１０，２２０の利得切替回路２１２，２２２で選択されている利得を初期化する利得切替信号ＳＥＬが出力されて、最も大きい初期の利得（第１の利得）へ切り替えられる。したがって、入力電流Ｉｉｎが時刻Ｔ２に減衰した場合でも、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が大きくなり、十分な振幅を有する出力電圧Ｖｏｕｔが出力される。
As a result, the gain switching operation in the
このように、本実施の形態では、リセット判断回路２６０により、利得切替判断回路２５０で第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を低減した後、比較入力電圧Ｖｃが所定のリセット電圧Ｖｒまで低下した際、利得切替判断回路２５０の利得切替動作をリセットして利得を初期化するリセット信号ＲＥＳＥＴを出力するようにしたので、入力電流Ｉｉｎがある程度減衰した場合には、トランスインピーダンスアンプ２００において、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を大きくすることができる。
As described above, in the present embodiment, the
したがって、利得切替コンパレータ２５１において、ヒステリシス特性のうち一方の電圧検出レベルのみを利用して、トランスインピーダンスアンプコア回路２１０，２２０の利得を低減させる方向にのみ利得切替動作を行う構成であっても、入力電流Ｉｉｎの減衰に応じて第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を自律的に大きくすることができ、入力電流Ｉｉｎの減衰時でも十分な振幅を有する出力信号が安定して得られる。
Therefore, even if the
［第２の実施の形態］
次に、図７を参照して、本発明の第２の実施の形態にかかるトランスインピーダンスアンプについて説明する。図７は、本発明の第２の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路およびリセット判断回路の構成を示すブロック図であり、前述の図２と同じまたは同等部分には同一符号を付してある。
[Second Embodiment]
Next, a transimpedance amplifier according to a second embodiment of the present invention will be described with reference to FIG. FIG. 7 is a block diagram showing the configuration of the gain switching determination circuit and the reset determination circuit used in the transimpedance amplifier according to the second embodiment of the present invention. The same or equivalent parts as those in FIG. Reference numerals are attached.
前述した第１の実施の形態では、トランスインピーダンスアンプコア回路２１０，２２０での利得切り替えが「利得大」と「利得小」の１段切り替えの場合を例として説明した。本実施の形態では、利得切り替えが複数段の場合について、具体的には、トランスインピーダンスアンプコア回路２１０，２２０での利得切り替えが「利得大」（第１の利得）、「利得中」（第２の利得）、および「利得小」（第３の利得）の２段切り替えの場合を例として説明する。なお、本実施の形態にかかるトランスインピーダンスアンプのうち、利得切替判断回路以外の構成については、前述した第１の実施の形態と同等であり、ここでの詳細な説明は省略する。 In the first embodiment described above, the case where the gain switching in the transimpedance amplifier core circuits 210 and 220 is one-stage switching between “high gain” and “low gain” has been described as an example. In the present embodiment, when gain switching is performed in a plurality of stages, specifically, gain switching in transimpedance amplifier core circuits 210 and 220 is “high gain” (first gain), “medium gain” (first gain). (2 gain) and “low gain” (third gain) two-stage switching will be described as an example. In the transimpedance amplifier according to the present embodiment, the configuration other than the gain switching determination circuit is the same as that of the first embodiment described above, and a detailed description thereof is omitted here.
前述した第１の実施の形態で用いた利得切替判断回路２５０と比較して、本実施の形態で用いる利得切替判断回路２５０Ａには、前述した利得切替コンパレータ２５１に加えて、利得切替コンパレータ２５２およびスイッチ２５３が追加されている。また、前述した第１の実施の形態で用いたリセット判断回路２６０と比較して、本実施の形態で用いるリセット判断回路２６０Ａには、論理和回路２６５が追加されている。
Compared to the gain
利得切替判断回路２５０Ａにおいて、スイッチ２５３は、中間段バッファ回路２３０の差動出力端子およびこれに接続された利得切替コンパレータ２５１の差動入力端子と、利得切替コンパレータ２５２の差動入力端子との間に設けられたスイッチ回路である。スイッチ２５７の切替制御入力端子には、利得切替コンパレータ２５１の出力端子が接続されており、利得切替コンパレータ２５１から出力される第１の利得切替信号ＳＥＬ１の論理が「利得大」から「利得中」へ反転した時点で「オフ」から「オン」へ動作して導通し、比較入力電圧Ｖｃを利得切替コンパレータ２５２の差動入力端子へ供給する。
In the gain
利得切替コンパレータ２５２は、前述した利得切替コンパレータ２５１と同等であり、差動入力端子がスイッチ２５２を介して中間段バッファ回路２３０の差動出力端子に接続されて、この差動入力端子に入力された比較入力電圧Ｖｃを、利得切替コンパレータ２５１と同じヒステリシス特性で比較判定し、その結果に応じた第２の利得切替信号ＳＥＬ２を出力端子から出力することにより、トランスインピーダンスアンプコア回路２１０，２２０の利得を「利得中」（第２の利得）から「利得小」（第３の利得）へ切り替える利得切替動作を行うヒステリシスコンパレータである。
The
また、リセット判断回路２６０において、論理和回路２６５は、利得切替判断回路２５０Ａからの利得切替信号ＳＥＬ１と利得切替信号ＳＥＬ２を入力とし、これら信号の論理和からなる論理和信号ＯＲを出力端子から出力する論理回路である。
論理積回路２６４Ａは、レベル低下検出コンパレータ２６３から出力されたレベル低下検出信号ＬＤＥＴと論理和回路２６５から出力された論理和信号ＯＲとを入力とし、これら信号の論理積からなるリセット信号ＲＥＳＥＴを出力端子から出力する論理回路である。
In the
The
［第２の実施の形態の動作］
次に、図８および図９を参照して、本発明の第２の実施の形態にかかるトランスインピーダンスアンプの動作について説明する。図８は、本発明の第２の実施の形態にかかるトランスインピーダンスアンプにおける利得切替コンパレータの動作特性例である。図９は、リセット信号ＲＥＳＥＴの真理値表である。
[Operation of Second Embodiment]
Next, with reference to FIGS. 8 and 9, the operation of the transimpedance amplifier according to the second exemplary embodiment of the present invention will be described. FIG. 8 is an example of operating characteristics of the gain switching comparator in the transimpedance amplifier according to the second exemplary embodiment of the present invention. FIG. 9 is a truth table of the reset signal RESET.
図８に示すように、入力電流Ｉｉｎが電流値Ｉ１に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ到達し、利得切替コンパレータ２５１が立ち上がり動作して、利得切替信号ＳＥＬ１の論理が「利得大」から「利得中」へ切り替えられる。
これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得が小さくなり、結果としてトランスインピーダンスアンプの出力電圧Ｖｏｕｔや比較入力電圧Ｖｃは小さくなる。
また、利得切替信号ＳＥＬ１の論理が「利得大」から「利得中」へ切り替えられた場合、スイッチ２５７がオンし、比較入力電圧Ｖｃが利得切替コンパレータ２５２へ供給される。
As shown in FIG. 8, when the input current Iin reaches the current value I1, the comparison input voltage Vc reaches the voltage detection level Vh1, the
As a result, the gains of the first and second transimpedance amplifier core circuits 210 and 220 are reduced, and as a result, the output voltage Vout and the comparison input voltage Vc of the transimpedance amplifier are reduced.
When the logic of the gain switching signal SEL 1 is switched from “high gain” to “medium gain”, the switch 257 is turned on, and the comparison input voltage Vc is supplied to the
その後、入力電流Ｉｉｎがさらに増加して電流値Ｉ３に到達した時点で、比較入力電圧Ｖｃが電圧検出レベルＶｈ１へ再び到達し、利得切替コンパレータ２５２が立ち上がり動作して、利得切替信号ＳＥＬ２の論理が「利得中」から「利得小」へ切り替えられる。
これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得がさらに小さくなり、結果としてトランスインピーダンスアンプの出力電圧Ｖｏｕｔや比較入力電圧Ｖｃはさらに小さくなる。
Thereafter, when the input current Iin further increases and reaches the current value I3, the comparison input voltage Vc reaches the voltage detection level Vh1 again, the
As a result, the gains of the first and second transimpedance amplifier core circuits 210 and 220 are further reduced, and as a result, the output voltage Vout and the comparison input voltage Vc of the transimpedance amplifier are further reduced.
一方、入力電流Ｉｉｎが電流Ｉ１より減衰して電流Ｉ２に達し、比較入力電圧Ｖｃを示すレベルホールド電圧Ｖｄがリセット電圧Ｖｒより低下した場合、レベル低下検出コンパレータ２６３からのレベル低下検出信号ＬＤＥＴの論理が反転する。この際、利得切替信号ＳＥＬ１および利得切替信号ＳＥＬ２が「利得中」を示す場合には、論理積回路２６４ＡからＲＥＳＥＴ信号が出力される。
これにより、利得切替コンパレータ２５１，２５２の利得切替動作がリセットされ、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得は「利得大」に初期化される。
On the other hand, when the input current Iin attenuates from the current I1 and reaches the current I2, and the level hold voltage Vd indicating the comparison input voltage Vc falls below the reset voltage Vr, the logic of the level drop detection signal LDET from the level
As a result, the gain switching operations of the
また、入力電流Ｉｉｎが電流Ｉ３より減衰して電流Ｉ４に達し、比較入力電圧Ｖｃを示すレベルホールド電圧Ｖｄがリセット電圧Ｖｒより低下した場合、レベル低下検出コンパレータ２６３からのレベル低下検出信号ＬＤＥＴの論理が反転する。この際、利得切替信号ＳＥＬ２が「利得小」を示す場合には、論理積回路２６４ＡからＲＥＳＥＴ信号が出力される。
これにより、利得切替コンパレータ２５１，２５２の利得切替動作がリセットされ、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得は「利得大」に初期化される。
Further, when the input current Iin attenuates from the current I3 and reaches the current I4, and the level hold voltage Vd indicating the comparison input voltage Vc falls below the reset voltage Vr, the logic of the level drop detection signal LDET from the level
As a result, the gain switching operations of the
したがって、図９に示すように、利得切替信号ＳＥＬ１が「利得中」（Ｈ＝HIGHレベル）を示す場合、または利得切替信号ＳＥＬ２が「利得小」（Ｈ）を示す場合に、レベル低下検出信号ＬＤＥＴが「レベル低下検出有」（Ｈ）を示す場合、リセット信号ＲＥＳＥＴが「オン」（Ｈ）となる。なお、利得切替信号ＳＥＬ１が「利得大」（Ｌ＝LOWレベル）を示し、かつ利得切替信号ＳＥＬ２が「利得中」（Ｌ）を示す場合、レベル低下検出信号ＬＤＥＴの如何に関わらず、リセット信号ＲＥＳＥＴは「オフ」（Ｌ）のままとなる。 Accordingly, as shown in FIG. 9, when the gain switching signal SEL1 indicates “medium gain” (H = HIGH level) or when the gain switching signal SEL2 indicates “low gain” (H), the level decrease detection signal When LDET indicates “level drop detected present” (H), the reset signal RESET is “on” (H). When the gain switching signal SEL1 indicates “high gain” (L = LOW level) and the gain switching signal SEL2 indicates “medium gain” (L), the reset signal is independent of the level decrease detection signal LDET. RESET remains “off” (L).
このように、本実施の形態では、利得切替判断回路２５０に、利得切替コンパレータ２５１と同等の利得切替コンパレータ２５２を設け、スイッチ２５３で、利得切替コンパレータ２５１から出力される第１の利得切替信号ＳＥＬ１の論理が反転した時点で「オフ」から「オン」へ動作して、比較入力電圧Ｖｃを利得切替コンパレータ２５２の差動入力端子へ供給し、リセット判断回路２６０に、論理和回路２６５を設けて第１の利得切替信号ＳＥＬ１と第２の利得切替信号ＳＥＬ２の論理和信号ＯＲを求め、この論理和信号ＯＲとレベル低下検出信号ＬＤＥＴとの論理積をリセット信号ＲＥＳＥＴとして出力するようにしたものである。
As described above, in this embodiment, the gain
これにより、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を複数段で切り替えることができるとともに、これら利得が低減されている状態で、入力電流Ｉｉｎがある程度減衰した場合には、トランスインピーダンスアンプ２００において、第１および第２のトランスインピーダンスアンプコア回路２１０，２２０の利得を自律的に大きくすることができ、入力電流Ｉｉｎの低減時でも十分な振幅を有する出力信号が得られる。
As a result, the gains of the first and second transimpedance amplifier core circuits 210 and 220 can be switched in a plurality of stages, and when the input current Iin is attenuated to some extent while these gains are reduced, In the
なお、本実施の形態では、「利得大」、「利得中」、および「利得小」の２段切替を行う場合を例として説明したが、これに限定されるものではなく、３段以上の場合には、スイッチを介して利得切替コンパレータを必要な段数だけ直列接続し、前段の利得切替コンパレータから出力される利得切替信号で当該スイッチのオン／オフを制御すればよい。
また、本実施の形態では、各個別判断回路で、同一のヒステリシス特性すなわち電圧検出レベルを用いる場合を例として説明したが、これに限定されるものではなく、それぞれ個別のヒステリシス特性すなわち電圧検出レベルを用いてもよい。
In the present embodiment, the case of performing two-stage switching of “high gain”, “medium gain”, and “low gain” has been described as an example, but the present invention is not limited to this and is not limited to this. In such a case, the necessary number of stages of gain switching comparators may be connected in series via a switch, and on / off of the switch may be controlled by a gain switching signal output from the previous stage gain switching comparator.
Further, in this embodiment, the case where the same hysteresis characteristic, that is, the voltage detection level is used in each individual determination circuit has been described as an example. However, the present invention is not limited to this. May be used.
［第３の実施の形態］
次に、図１０および図１１を参照して、本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の具体例について説明する。図１０は、本発明の第３の実施の形態にかかるトランスインピーダンスアンプで用いられるトランスインピーダンスアンプコア回路の主要部構成例を示す回路図である。図１１は、トランスインピーダンスアンプコア回路の利得切替制御を示す説明図である。
[Third Embodiment]
Next, a specific example of the transimpedance amplifier core circuit used in the transimpedance amplifier according to the third embodiment of the present invention will be described with reference to FIGS. FIG. 10 is a circuit diagram showing a configuration example of a main part of a transimpedance amplifier core circuit used in the transimpedance amplifier according to the third embodiment of the present invention. FIG. 11 is an explanatory diagram showing gain switching control of the transimpedance amplifier core circuit.
図１０のトランスインピーダンスアンプコア回路２１０，２２０には、利得を「利得大」、「利得中」、および「利得小」の２段切り替えを行う利得切替回路２１２，２２２として、トランスインピーダンス利得を決める帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３、開ループ利得を決める負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３が設けられており、それら帰還抵抗および負荷抵抗をＮＭＯＳトランジスタＭＮ１〜ＭＮ４をスイッチとして所望の抵抗値に切り替える。なお、帰還抵抗および負荷抵抗を切り替えるスイッチとしてのＮＭＯＳトランジスタＭＮ１〜ＭＮ４は切替信号の論理を反転すればＰＭＯＳトランジスタでも実現可能である。
The transimpedance amplifier core circuits 210 and 220 in FIG. 10 determine the transimpedance gain as the
図１１には、利得切替信号とＮＭＯＳトランジスタＭＮ１〜ＭＮ４のゲート電位（Ｈ＝HIGHレベル、Ｌ＝LOWレベル）の関係が示されている。この場合、利得切替回路２１２，２２２のＮＭＯＳトランジスタＭＮ１，ＭＮ３のゲート端子に、例えば前述の図７に示した利得切替判断回路２５０Ａで生成された利得切替信号ＳＥＬ１が供給されるとともに、ＮＭＯＳトランジスタＭＮ２，ＭＮ４のゲート端子に利得切替信号ＳＥＬ２が供給される。これにより、帰還抵抗ＲＦ１，ＲＦ２，ＲＦ３さらには負荷抵抗ＲＬ１，ＲＬ２，ＲＬ３の切り替えが行われ、利得を「利得大」、「利得中」、および「利得小」に切り替えることができ、さらに選択したトランスインピーダンス利得に適切な開ループ利得が自動的に選択される。
FIG. 11 shows the relationship between the gain switching signal and the gate potentials (H = HIGH level, L = LOW level) of the NMOS transistors MN1 to MN4. In this case, for example, the gain switching signal SEL1 generated by the gain
また、図１０では、帰還抵抗を切り替えるスイッチに使用するＮＭＯＳトランジスタＭＮ１、ＭＮ２の基板端子を、ソースではなく接地電位（ＧＮＤ）へ接続し、基板電位をソース電位より低電位としている。このようにすることで、空乏層が広がり、ＮＭＯＳトランジスタのドレイン・ソース間の寄生容量を減らして、トランスインピーダンスアンプの帯域を改善できるため、高速動作が可能となる。 In FIG. 10, the substrate terminals of the NMOS transistors MN1 and MN2 used for the switch for switching the feedback resistor are connected to the ground potential (GND) instead of the source, and the substrate potential is set lower than the source potential. By doing so, the depletion layer is widened, the parasitic capacitance between the drain and source of the NMOS transistor can be reduced, and the band of the transimpedance amplifier can be improved, so that high-speed operation is possible.
［第４の実施の形態］
次に、図１２を参照して、本発明の第４の実施の形態にかかるトランスインピーダンスアンプで用いられる利得切替判断回路の具体例について説明する。図１２は、本発明の第４の実施の形態にかかるトランスインピーダンスアンプの利得切替判断回路で用いられる利得切替コンパレータの構成例を示す回路図である。
本実施の形態では、利得切替判断回路２５０，２５０Ａで利得切替コンパレータ２５１，２５２として用いられるヒステリシスコンパレータのリセット機能について詳細に説明する。
[Fourth Embodiment]
Next, a specific example of a gain switching determination circuit used in the transimpedance amplifier according to the fourth exemplary embodiment of the present invention will be described with reference to FIG. FIG. 12 is a circuit diagram illustrating a configuration example of a gain switching comparator used in the gain switching determination circuit of the transimpedance amplifier according to the fourth embodiment of the present invention.
In the present embodiment, a reset function of a hysteresis comparator used as
各実施の形態で説明したように、利得切替判断回路２５０，２５０Ａの利得切替コンパレータ２５１，２５２では、それぞれのヒステリシス特性のうち立ち上がり動作のみを利用しているため、入力電流Ｉｉｎが低下した際や次のパケットを受信する際に、これらヒステリシスコンパレータの動作状態を初期化する必要がある。本実施の形態では、これら利得切替コンパレータに、外部入力されるリセット信号ＲＥＳＥＴに基づき動作状態を初期化するリセット回路２７０を設けている。
As described in each embodiment, since the
図１２の利得切替コンパレータ２５１Ａ，２５２Ａにおいて、Ｒ１〜Ｒ６は抵抗、Ｑ３〜Ｑ８はＮＰＮトランジスタ、ＭＰ１，ＭＰ２はＰＭＯＳトランジスタ、Ｉａ，Ｉｂは電流源である。このうち、リセット回路２７０は、リセット信号ＲＥＳＥＴが入力されるリセット端子にゲート端子が接続され、比較回路を構成するＱ３のコレクタ端子に電源電位ＶＣＣを印可するＰＭＯＳトランジスタＭＰ１と、ゲート端子がリセット端子に接続され、比較回路を構成するＱ４への電流供給用抵抗Ｒ４を短絡するＰＭＯＳトランジスタＭＰ２とから構成されている。
In the gain switching comparators 251A and 252A of FIG. 12, R1 to R6 are resistors, Q3 to Q8 are NPN transistors, MP1 and MP2 are PMOS transistors, and Ia and Ib are current sources. Of these, the
これらＰＭＯＳトランジスタＭＰ１，ＭＰ２は、外部から与えられるリセット信号ＲＥＳＥＴによってオンし、トランジスタＱ３，Ｑ４のコレクタ電位を強制的に初期値に戻す。これにより、利得切替コンパレータ２５１Ａ，２５２Ａの動作状態が初期化される。
なお、図１２のＰＭＯＳトランジスタＭＰ１，ＭＰ２はリセット信号ＲＥＳＥＴの論理を反転すればＮＭＯＳトランジスタでも実現可能である。
These PMOS transistors MP1 and MP2 are turned on by an externally applied reset signal RESET to forcibly return the collector potentials of the transistors Q3 and Q4 to their initial values. As a result, the operating states of the gain switching comparators 251A and 252A are initialized.
The PMOS transistors MP1 and MP2 in FIG. 12 can also be realized by NMOS transistors if the logic of the reset signal RESET is inverted.
利得切替コンパレータとして用いるヒステリシスコンパレータでは、反転入力端子ＩＮの電圧Ｖ４が、非反転入力端子ＩＰの電圧Ｖ３に対して所定の電位差を超えると、非反転出力端子ＯＰが反転出力端子ＯＮに対して高い電圧を出力する。逆に、非反転入力端子ＩＰの電圧Ｖ３が反転入力端子ＩＮの電圧Ｖ４に対してある電位差を超えると、反転出力端子ＯＮが非反転出力端子ＯＰに対して高い電圧を出力する。 In a hysteresis comparator used as a gain switching comparator, when the voltage V4 of the inverting input terminal IN exceeds a predetermined potential difference with respect to the voltage V3 of the non-inverting input terminal IP, the non-inverting output terminal OP is higher than the inverting output terminal ON. Output voltage. Conversely, when the voltage V3 of the non-inverting input terminal IP exceeds a certain potential difference with respect to the voltage V4 of the inverting input terminal IN, the inverting output terminal ON outputs a high voltage to the non-inverting output terminal OP.
第１の実施の形態で説明したように、中間段バッファ回路２３０の差動出力信号は反転しないため（Ｖｃ＞０）、差動出力信号の反転により、反転出力端子ＯＮの電圧が非反転出力端子ＯＰの電圧に対して高い電圧（初期状態）へ自動的に復帰することはない。
本実施の形態では、リセット端子にリセット信号ＲＥＳＥＴを与えることで、強制的に反転出力端子ＯＮが非反転出力端子ＯＰに対して高い電圧になるように内部電圧を与えるリセット回路（ＰＭＯＳトランジスタＭＰ１，ＭＰ２）２７０を追加してある。これにより両出力端子ＯＰ，ＯＮの電圧を初期値に戻すことが可能である。
As described in the first embodiment, since the differential output signal of the
In the present embodiment, a reset circuit (PMOS transistors MP1, MP1) that applies an internal voltage so that the inverting output terminal ON becomes a higher voltage than the non-inverting output terminal OP by applying a reset signal RESET to the reset terminal. MP2) 270 is added. As a result, the voltages at both output terminals OP and ON can be returned to the initial values.
特に、ＰＯＮシステムの宅側装置ＯＮＵでは、光カプラからリセット信号を受け取れないため、入力電流Ｉｉｎの減衰に応じてトランスインピーダンスアンプコア回路２１０，２２０の利得を増加させる必要がある。また局側装置ＯＬＴでは、入力パケットごとに信号振幅が異なるため各々のパケットの振幅に対応してトランスインピーダンスアンプコア回路２１０，２２０の利得を頻繁に切り替える必要がある。 In particular, since the home device ONU of the PON system cannot receive a reset signal from the optical coupler, it is necessary to increase the gains of the transimpedance amplifier core circuits 210 and 220 in accordance with the attenuation of the input current Iin. In the station side device OLT, since the signal amplitude is different for each input packet, it is necessary to frequently switch the gains of the transimpedance amplifier core circuits 210 and 220 corresponding to the amplitude of each packet.
このため、利得切替判断回路２５０，２５０Ａの利得切替コンパレータ２５１，２５２では、必要に応じて利得切替動作を初期化する必要があるが、これらヒステリシスコンパレータに入力される比較入力電圧Ｖｃは反転しないので初期化できない。本実施の形態のリセット回路２７０によれば、リセット判断回路２６０からのリセット信号ＲＥＳＥＴでヒステリシスコンパレータを強制的に初期状態に戻し初期化を行うことができる。なお、リセット信号については、網側からパケットごとにリセット信号が送られている場合はこのリセット信号を公知の技術を利用して検出して得ることもできる。
Therefore, the
本トランスインピーダンスアンプは、高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク，（以下、ＰＯＮと称する）システム等の光伝送回路において、光信号を電気信号に変換する光受信回路に好適である。 This transimpedance amplifier is an optical receiver that converts an optical signal into an electrical signal in an optical transmission circuit such as an optical transmission system, an optical interconnection, a passive optical network (hereinafter referred to as a PON) system that enables high-speed data transmission. Suitable for circuit.
１００…受光素子、２００…トランスインピーダンスアンプ、２１０…第１のトランスインピーダンスアンプコア回路、２１１…増幅回路、２１２…利得切替回路、２２０…第２のトランスインピーダンスアンプコア回路、２２１…増幅回路、２２２…利得切替回路、２３０…中間段バッファ回路、２４０…出力バッファ回路、２５０，２５０Ａ…利得切替判断回路、２５１，２５１Ａ，２５２，２５２Ａ…利得切替コンパレータ、２５３…スイッチ、２６０…リセット判断回路、２６１，２６２…ホールド回路、２６３…レベル低下検出コンパレータ、２６４…論理積回路、２６５…論理和回路、２７０…リセット回路、５０１…局側装置（ＯＬＴ）、５０２…光カプラ、５０３…光ファイバ、５１１〜５１ｎ…宅側装置（ＯＮＵ）、５２１〜５２ｎ…パケット、Ｉｉｎ…入力電流、Ｖ１，Ｖ２…出力電圧、Ｖ３…出力電圧（非反転出力）、Ｖ４…出力電圧（反転出力）、Ｖｃ…比較入力電圧、Ｖｈ１…検出レベル電圧、Ｖｈ１’…切替電圧、Ｖｈ２…検出レベル電圧、Ｖｄ…レベルホールド電圧、Ｖｒ…リセット電圧、ＬＤＥＴ…レベル低下検出信号、ＯＲ…論理和信号、ＲＥＳＥＴ…リセット信号、ＳＥＬ，ＳＥＬ１，ＳＥＬ２…利得切替信号、Ｖｏｕｔ…出力電圧、Ｖｏｕｔｐ…出力電圧（非反転出力）、Ｖｏｕｔｎ…出力電圧（反転出力）。
DESCRIPTION OF
Claims (4)
入力端子が開放されて一定の電圧信号を出力する増幅回路と、この増幅回路の利得を前記利得切替信号に応じて前記第１のトランスインピーダンスアンプコア回路と同じ利得に切り替える利得切替回路とを有する第２のトランスインピーダンスアンプコア回路と、
前記第１および第２のトランスインピーダンスアンプコア回路からの出力信号を差動増幅して出力する中間段バッファ回路と、
この中間段バッファ回路から出力された差動出力信号からなる比較入力電圧を所定のヒステリシス特性と比較した結果に応じて第１の利得切替信号を出力することにより、前記第１および第２のトランスインピーダンスアンプコア回路の利得を第１の利得から第２の利得へ低減させる方向へのみ切替指示する利得切替動作を行う第１の利得切替コンパレータを有する利得切替判断回路と、
前記利得切替判断回路で前記第１および第２のトランスインピーダンスアンプコア回路の利得を低減した後、前記比較入力電圧が所定のリセット電圧まで低下した際、前記利得切替判断回路の利得切替動作をリセットして前記第１および第２のトランスインピーダンスアンプコア回路の利得を初期値へ戻すためのリセット信号を出力するリセット判断回路と
を備えることを特徴とするトランスインピーダンスアンプ。 A first transimpedance amplifier core circuit having an amplification circuit that amplifies the current input to the input terminal and outputs the amplified voltage as a voltage signal; and a gain switching circuit that switches the gain of the amplification circuit according to a predetermined gain switching signal;
An amplifier circuit that outputs a constant voltage signal with an input terminal open, and a gain switching circuit that switches the gain of the amplifier circuit to the same gain as the first transimpedance amplifier core circuit in accordance with the gain switching signal A second transimpedance amplifier core circuit;
An intermediate buffer circuit that differentially amplifies and outputs the output signals from the first and second transimpedance amplifier core circuits;
The first and second transformers are output by outputting a first gain switching signal according to a result of comparing a comparison input voltage composed of the differential output signal output from the intermediate buffer circuit with a predetermined hysteresis characteristic. A gain switching determination circuit having a first gain switching comparator for performing a gain switching operation for instructing switching only in a direction of reducing the gain of the impedance amplifier core circuit from the first gain to the second gain;
After the gain switching determination circuit reduces the gain of the first and second transimpedance amplifier core circuits, the gain switching operation of the gain switching determination circuit is reset when the comparison input voltage drops to a predetermined reset voltage. And a reset determination circuit for outputting a reset signal for returning the gains of the first and second transimpedance amplifier core circuits to an initial value.
前記リセット判断回路は、
前記比較入力電圧と前記リセット電圧とを比較するレベル低下検出コンパレータと、
このレベル低下検出コンパレータから比較結果として出力されるレベル低下検出信号と前記第１の利得切替信号との論理積を前記リセット信号として出力する論理和回路と
を有することを特徴とするトランスインピーダンスアンプ。 The transimpedance amplifier according to claim 1,
The reset determination circuit includes:
A level drop detection comparator for comparing the comparison input voltage and the reset voltage;
A transimpedance amplifier comprising: an OR circuit that outputs a logical product of a level decrease detection signal output as a comparison result from the level decrease detection comparator and the first gain switching signal as the reset signal.
前記利得切替回路は、
前記比較入力電圧を所定のヒステリシス特性と比較した結果に応じて第２の利得切替信号を出力することにより、前記第１および第２のトランスインピーダンスアンプコア回路の利得を前記第１の利得から前記第２の利得より低い第３の利得へ低減させる方向へのみ切替指示する利得切替動作を行う第２の利得切替コンパレータと、
前記第１の利得切替コンパレータからの前記第２の利得への切り替えを指示する前記第１の利得切替信号で導通して、前記第１の利得切替コンパレータへ入力されている前記比較入力電圧を前記第２の利得切替コンパレータへ供給するスイッチと
をさらに有することを特徴とするトランスインピーダンスアンプ。 The transimpedance amplifier according to claim 1,
The gain switching circuit is
By outputting a second gain switching signal according to a result of comparing the comparison input voltage with a predetermined hysteresis characteristic, the gain of the first and second transimpedance amplifier core circuits is changed from the first gain to the first gain. A second gain switching comparator that performs a gain switching operation instructing switching only in a direction to reduce to a third gain lower than the second gain;
Conducting by the first gain switching signal instructing switching from the first gain switching comparator to the second gain, and comparing the comparison input voltage input to the first gain switching comparator with the first gain switching comparator. A transimpedance amplifier, further comprising: a switch that supplies the second gain switching comparator.
前記リセット判断回路は、
前記比較入力電圧と前記リセット電圧とを比較するレベル低下検出コンパレータと、
前記第１の利得切替信号および前記第２の利得切替信号の論理和信号を出力する論理和回路と、
前記レベル低下検出コンパレータから比較結果として出力されるレベル低下検出信号と前記論理和信号との論理積を前記リセット信号として出力する論理積回路と
を有することを特徴とするトランスインピーダンスアンプ。
The transimpedance amplifier according to claim 3,
The reset determination circuit includes:
A level drop detection comparator for comparing the comparison input voltage and the reset voltage;
A logical sum circuit that outputs a logical sum signal of the first gain switching signal and the second gain switching signal;
A transimpedance amplifier comprising: an AND circuit that outputs a logical product of a level lowering detection signal output as a comparison result from the level lowering detection comparator and the logical sum signal as the reset signal.
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