JP2007027254A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP2007027254A JP2007027254A JP2005204246A JP2005204246A JP2007027254A JP 2007027254 A JP2007027254 A JP 2007027254A JP 2005204246 A JP2005204246 A JP 2005204246A JP 2005204246 A JP2005204246 A JP 2005204246A JP 2007027254 A JP2007027254 A JP 2007027254A
- Authority
- JP
- Japan
- Prior art keywords
- tin
- wiring layer
- film
- semiconductor device
- protective film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、外部の不純物から配線層を保護する方法に適用して好適なものである。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is particularly suitable for application to a method for protecting a wiring layer from external impurities.
半導体集積回路の高密度化に伴って配線構造も微細化されるとともに、配線層の多層化が進展している。そして、多層化された配線層間には、これらの配線層を絶縁するために、層間絶縁膜が形成されている。
また、例えば、特許文献1には、多層配線構造のデバイス特性、歩留まりおよび信頼性の向上を図るため、スルーホールの埋め込み用導電材を全面に成長させた後に所定量をエッチバックしてから、金属配線をパターニングし、さらにその金属配線をマスクとして再び導電材をエッチングする方法が開示されている。
Further, for example, in Patent Document 1, in order to improve device characteristics, yield, and reliability of a multilayer wiring structure, a predetermined amount is etched back after a through hole filling conductive material is grown on the entire surface, A method of patterning a metal wiring and etching the conductive material again using the metal wiring as a mask is disclosed.
しかしながら、従来の配線上には金属が剥き出しのままで層間絶縁膜が形成されている。このため、層間絶縁膜中に含まれる不純物やプロセス雰囲気中の不純物が配線の金属と反応して、配線を高抵抗化させ、集積回路を誤動作させる要因となるという問題があった。
そこで、本発明の目的は、外部の不純物から配線層を保護することが可能な半導体装置および半導体装置の製造方法を提供することである。
However, an interlayer insulating film is formed on the conventional wiring with the metal exposed. For this reason, there is a problem that impurities contained in the interlayer insulating film or impurities in the process atmosphere react with the metal of the wiring to increase the resistance of the wiring and cause the integrated circuit to malfunction.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of protecting a wiring layer from external impurities, and a method for manufacturing the semiconductor device.
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された配線層と、不純物に対するバリア性を有し、前記配線層の露出面を被覆する保護膜と、前記保護膜で被覆された配線層上に形成された層間絶縁膜とを備えることを特徴とする。
これにより、層間絶縁膜中に含まれる不純物やプロセス雰囲気中の不純物が配線層に侵入することを抑制することができる。このため、層間絶縁膜中に含まれる不純物やプロセス雰囲気中の不純物が配線の金属と反応し、配線を高抵抗化させることを抑制することができ、集積回路の誤動作を減らすことができる。
In order to solve the above-described problem, a semiconductor device according to one embodiment of the present invention has a wiring layer formed over an insulating layer and a barrier property against impurities, and covers an exposed surface of the wiring layer. A protective film and an interlayer insulating film formed on the wiring layer covered with the protective film are provided.
Thereby, it is possible to suppress the impurities contained in the interlayer insulating film and the impurities in the process atmosphere from entering the wiring layer. For this reason, impurities contained in the interlayer insulating film and impurities in the process atmosphere can react with the metal of the wiring to increase the resistance of the wiring, and malfunction of the integrated circuit can be reduced.
また、本発明の一態様に係る半導体装置によれば、前記保護膜は、前記配線層の表面を熱酸化して形成された熱酸化膜であることを特徴とする。
これにより、配線層の表面を熱酸化することで、配線層の露出面全体を保護膜にて被覆することが可能となり、層間絶縁膜中に含まれる不純物やプロセス雰囲気中の不純物の侵入から配線層を保護することができる。
In the semiconductor device according to one embodiment of the present invention, the protective film is a thermal oxide film formed by thermally oxidizing the surface of the wiring layer.
As a result, the entire surface of the wiring layer can be covered with a protective film by thermally oxidizing the surface of the wiring layer, and wiring can be protected from the intrusion of impurities contained in the interlayer insulating film and impurities in the process atmosphere. The layer can be protected.
また、本発明の一態様に係る半導体装置によれば、前記配線層は、TiN/Al−Cu/Ti/TiN構造、TiN/Al/Ti/TiN構造、TiN/Al−Cu/TiN構造、TiN/Ti/Al−Cu/Ti/TiN構造、TiN/Ti/Al/Ti/TiN構造、Ti/TiN/Al−Cu/Ti/TiN構造、Ti/TiN/Al/Ti/TiN構造、Ti/TiN/Ti/Al−Cu/Ti/TiN構造またはTi/TiN/Ti/Al/Ti/TiN構造であることを特徴とする。 According to the semiconductor device of one embodiment of the present invention, the wiring layer includes a TiN / Al—Cu / Ti / TiN structure, a TiN / Al / Ti / TiN structure, a TiN / Al—Cu / TiN structure, a TiN. / Ti / Al-Cu / Ti / TiN structure, TiN / Ti / Al / Ti / TiN structure, Ti / TiN / Al-Cu / Ti / TiN structure, Ti / TiN / Al / Ti / TiN structure, Ti / TiN It is a / Ti / Al-Cu / Ti / TiN structure or a Ti / TiN / Ti / Al / Ti / TiN structure.
これにより、シリコンに対するバリアメタルとしての機能を配線層に付与すること可能となるとともに、配線層の反射率を低下させることができ、Alウィスカの発生を抑制しつつ、配線層を微細化することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に配線層を形成する工程と、前記配線層の表面の熱酸化を行うことにより、前記配線層の露出面を被覆する保護膜を形成する工程と、前記保護膜で被覆された配線層上に層間絶縁膜を形成する工程とを備えることを特徴とする。
As a result, it is possible to provide the wiring layer with a function as a barrier metal for silicon, and it is possible to reduce the reflectance of the wiring layer and to miniaturize the wiring layer while suppressing the generation of Al whiskers. Can do.
In addition, according to the method for manufacturing a semiconductor device of one embodiment of the present invention, the exposed surface of the wiring layer is formed by performing a step of forming a wiring layer on the insulating layer and thermally oxidizing the surface of the wiring layer. The method includes a step of forming a protective film to be covered, and a step of forming an interlayer insulating film on the wiring layer covered with the protective film.
これにより、配線層の表面を熱酸化することで、配線層の露出面全体を保護膜にて被覆することが可能となり、層間絶縁膜中に含まれる不純物やプロセス雰囲気中の不純物の侵入から配線層を保護することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、記配線層の表面の熱酸化時の温度は450℃以下であることを特徴とする。
As a result, the entire surface of the wiring layer can be covered with a protective film by thermally oxidizing the surface of the wiring layer, and wiring can be protected from the intrusion of impurities contained in the interlayer insulating film and impurities in the process atmosphere. The layer can be protected.
According to the method for manufacturing a semiconductor device of one embodiment of the present invention, the temperature during thermal oxidation of the surface of the wiring layer is 450 ° C. or lower.
これにより、配線層の熱酸化時にピンホールが形成されることを抑制することができ、配線層を安定して保護することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に配線層を形成する工程と、前記配線層の露出面を被覆する保護膜をCVDにて形成する工程と、前記保護膜で被覆された配線層上に層間絶縁膜を形成する工程とを備えることを特徴とする。
Thereby, it can suppress that a pinhole is formed at the time of thermal oxidation of a wiring layer, and can protect a wiring layer stably.
Further, according to the method for manufacturing a semiconductor device according to one aspect of the present invention, a step of forming a wiring layer on the insulating layer, a step of forming a protective film covering the exposed surface of the wiring layer by CVD, Forming an interlayer insulating film on the wiring layer covered with the protective film.
これにより、保護膜の種類を適宜選択しながら、配線層の露出面を保護膜にて被覆することが可能となり、層間絶縁膜中に含まれる不純物やプロセス雰囲気中の不純物の侵入から配線層を保護することができる。 This makes it possible to cover the exposed surface of the wiring layer with a protective film while appropriately selecting the type of protective film, and to prevent the wiring layer from being intruded by impurities contained in the interlayer insulating film or impurities in the process atmosphere. Can be protected.
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1および図2は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、例えば、TiN/Al−Cu/Ti/TiNを絶縁層11上に順次スパッタし、フォトリソグラフィー技術およびエッチング技術を用いて、TiN/Al−Cu/Ti/TiNからなる積層膜をパターニングすることにより、TiN膜12a、Al−Cu膜12b、Ti膜12cおよびTiN膜12dからなる配線層12を絶縁層11上に形成する。
Hereinafter, a semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings.
1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
In FIG. 1A, for example, TiN / Al—Cu / Ti / TiN is sequentially sputtered on the insulating
次に、図1(b)に示すように、配線層12の表面の熱酸化を行うことにより、配線層12の露出面を被覆する保護膜13を形成する。なお、保護膜13の膜厚は、50〜100Åの範囲内に設定することが好ましい。これにより、熱酸化にて配線層12が侵食されることを抑制しつつ、不純物に対するバリア性を確保することができる。また、配線層12の表面の熱酸化の温度は、400〜450℃に設定することが好ましい。これにより、配線層12の熱酸化時にピンホールが形成されることを抑制することができ、配線層12を安定して保護することができる。
Next, as shown in FIG. 1B, the surface of the
次に、図1(c)に示すように、保護膜13にて被覆された配線層12上に高密度CVDなどの方法にてFSG(フッ化シリケードグラス)膜14を形成する。
次に、図1(d)に示すように、例えば、TEOS(テトラエトキシシラン)ガスを用いたCVDを行うことにより、NSG(ノンドープシリケードグラス)膜15をFSG膜14上に形成する。
Next, as shown in FIG. 1C, an FSG (fluorinated silicate glass)
Next, as shown in FIG. 1D, for example, NSG (non-doped silicate glass)
次に、図2(a)に示すように、例えば、CMP(化学的機械的研磨)を用いて、NSG膜15の表面を研磨することにより、NSG膜15の表面を平坦化する。
次に、図2(b)に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、FSG膜14およびNSG膜15をパターニングすることにより、配線層12の表面を露出させる開口部を形成する。そして、スパッタリングなどの方法により、開口部内の表面が被覆されるようにしてNSG膜15上にバリアメタル膜16を形成する。なお、バリアメタル膜16としては、例えば、Ti/TiN構造を用いることができる。そして、例えば、WF6/H2系ガスを用いたCVDを行うことにより、開口部内が埋め込まれるようにしてバリアメタル膜16上にタングステン膜を成膜する。そして、バリアメタル膜16およびタングステン膜を薄膜化することにより、タングステンプラグ17を開口部内に形成するとともに、NSG膜15の表面を露出させる。
Next, as shown in FIG. 2A, the surface of the
Next, as shown in FIG. 2B, the FSG
ここで、配線層12の露出面を保護膜13にて被覆してから、配線層12上にFSG膜14を形成することにより、FSG膜14中に含まれるフッ素などの不純物やプロセス雰囲気中の不純物が配線層12に侵入することを抑制することができる。このため、FSG膜14中に含まれる不純物やプロセス雰囲気中の不純物が配線層12の金属と反応し、配線層12を高抵抗化させることを抑制することができ、集積回路の誤動作を減らすことができる。
Here, by covering the exposed surface of the
なお、上述した実施形態では、配線層12の露出面を被覆する保護膜13を、配線層12の熱酸化にて形成された酸化膜にて構成する方法について説明したが、配線層12の露出面を被覆する保護膜13をCVD法にて形成するようにしてもよい。
また、上述した実施形態では、配線層12として、TiN/Ti/Al−Cu/Ti/TiN構造をそれぞれ用いる方法について説明したが、配線層12として、TiN/Al/Ti/TiN構造、TiN/Al−Cu/TiN構造、TiN/Al−Cu/Ti/TiN構造、TiN/Ti/Al/Ti/TiN構造、Ti/TiN/Al−Cu/Ti/TiN構造、Ti/TiN/Al/Ti/TiN構造、Ti/TiN/Ti/Al−Cu/Ti/TiN構造またはTi/TiN/Ti/Al/Ti/TiN構造などを用いるようにしてもよい。
In the above-described embodiment, the method of configuring the
In the above-described embodiment, the method using the TiN / Ti / Al-Cu / Ti / TiN structure as the
また、上述した実施形態では、半導体装置に配線層を形成する方法を例にとって説明したが、本発明に係る配線形成方法は半導体装置に限定されることなく、半導体装置以外にも、例えば、液晶表示装置、有機EL素子、ビルドアップ多層配線板などに適用するようにしてもよい。 In the above-described embodiment, the method for forming the wiring layer in the semiconductor device has been described as an example. However, the wiring forming method according to the present invention is not limited to the semiconductor device, and other than the semiconductor device, for example, a liquid crystal You may make it apply to a display apparatus, an organic EL element, a buildup multilayer wiring board, etc.
11 絶縁層、12 配線層、12a、12d TiN膜、12c Ti膜、12b Al−Cu膜、13 保護膜、14 FSG膜、15 NSG膜、16 バリアメタル膜、17 タングステンプラグ 11 insulating layer, 12 wiring layer, 12a, 12d TiN film, 12c Ti film, 12b Al-Cu film, 13 protective film, 14 FSG film, 15 NSG film, 16 barrier metal film, 17 tungsten plug
Claims (6)
不純物に対するバリア性を有し、前記配線層の露出面を被覆する保護膜と、
前記保護膜で被覆された配線層上に形成された層間絶縁膜とを備えることを特徴とする半導体装置。 A wiring layer formed on the insulating layer;
A protective film having a barrier property against impurities and covering the exposed surface of the wiring layer;
A semiconductor device comprising: an interlayer insulating film formed on the wiring layer covered with the protective film.
前記配線層の表面の熱酸化を行うことにより、前記配線層の露出面を被覆する保護膜を形成する工程と、
前記保護膜で被覆された配線層上に層間絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a wiring layer on the insulating layer;
Forming a protective film covering the exposed surface of the wiring layer by thermally oxidizing the surface of the wiring layer;
And a step of forming an interlayer insulating film on the wiring layer covered with the protective film.
前記配線層の露出面を被覆する保護膜をCVDにて形成する工程と、
前記保護膜で被覆された配線層上に層間絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 Forming a wiring layer on the insulating layer;
Forming a protective film covering the exposed surface of the wiring layer by CVD;
And a step of forming an interlayer insulating film on the wiring layer covered with the protective film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005204246A JP2007027254A (en) | 2005-07-13 | 2005-07-13 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005204246A JP2007027254A (en) | 2005-07-13 | 2005-07-13 | Semiconductor device and its manufacturing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007027254A true JP2007027254A (en) | 2007-02-01 |
Family
ID=37787667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005204246A Pending JP2007027254A (en) | 2005-07-13 | 2005-07-13 | Semiconductor device and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007027254A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180277486A1 (en) * | 2017-03-22 | 2018-09-27 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the semiconductor device |
-
2005
- 2005-07-13 JP JP2005204246A patent/JP2007027254A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180277486A1 (en) * | 2017-03-22 | 2018-09-27 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4088120B2 (en) | Semiconductor device | |
JP5291991B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2008294335A (en) | Manufacturing method of semiconductor device | |
JP2008166726A (en) | Semiconductor device and method of manufacturing the same | |
TWI655715B (en) | Device and method for forming low resistivity precious metal interconnection | |
JP2004296904A (en) | Semiconductor device, and manufacturing method thereof | |
JP2002289689A (en) | Semiconductor integrated circuit device and its manufacturing method | |
JP2008198885A (en) | Semiconductor device and its manufacturing method | |
JP4926918B2 (en) | Manufacturing method of semiconductor device | |
JP4603281B2 (en) | Semiconductor device | |
WO2018123757A1 (en) | Electronic device and manufacturing method therefor | |
JP2007027254A (en) | Semiconductor device and its manufacturing method | |
US7755202B2 (en) | Semiconductor device and method of fabricating the same | |
US6642622B2 (en) | Semiconductor device with protective layer | |
JP2005079513A (en) | Semiconductor device and its manufacturing method | |
JP2011049252A (en) | Semiconductor device and method of manufacturing the same | |
JP2010093171A (en) | Semiconductor device and method of manufacturing the same | |
JP2008010824A (en) | Method for manufacturing semiconductor memory element | |
JP4167672B2 (en) | Manufacturing method of semiconductor device | |
JP2004072107A (en) | Metallic wiring forming method for semiconductor element using deformed dual damascene process | |
JP4932944B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100802285B1 (en) | Method for fabricating semiconductor device | |
JP2007299939A (en) | Semiconductor device | |
JP2008041783A (en) | Manufacturing method of semiconductor device | |
JP5288734B2 (en) | Semiconductor device and manufacturing method thereof |