JP2007011690A - プログラムの検証プログラム、プログラムの検証装置、プログラムの検証方法 - Google Patents
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Abstract
【解決手段】 変更前の検証対象プログラムと変更後の検証対象プログラムから、変更が施された関数と、変更の影響を受ける共有変数を用いた関数とを検出すると共に、変更の影響を受ける部分、制御構造部分、それ以外の部分を検出する検出ステップと、検出ステップの検出結果に基づいてモデルを生成するモデル生成ステップと、変更前の検証対象プログラムのモデルと変更後の検証対象プログラムのモデルを比較することにより、変更後の検証対象プログラムの検証を行う検証ステップとをコンピュータに実行させる。
【選択図】 図1
Description
2.Process01.shared=1
3.Process02.shared参照(shared==1)
4.Process02.shared=0
5.Process02.b(0)
6.Process01.a(0)
本実施の形態では、同期機構としてMUTEXロックを用い、プログラムの変更により、データ競合が起こる場合について説明する。
本実施の形態では、共有変数へのアクセスを調停する同期機構の順番が変わってデッドロックが起こる場合について説明する。
状態N20.演算する前、かつロックmの獲得の後、ロックlの獲得
状態N30.演算した直後、ロックlの解放
状態N40.演算した後、かつロックlの解放の後、ロックmの解放
状態N20.演算する前、かつロックmの獲得の後、ロックlの獲得
状態N25.演算
状態N30.演算した直後、ロックlの解放
状態N40.演算した後、かつロックlの解放の後、ロックmの解放
前記検証対象プログラムの変更前後における該検証対象プログラムから、前記変更が施された関数と、前記変更の影響を受ける共有変数が用いられる関数とを検出すると共に、前記変更が施された関数における前記変更が施された部分及び前記変更の影響を受ける共有変数を用いた関数における変更の影響を受ける部分である第1の部分と、プログラム処理の制御に関する部分である制御構造部分と、前記制御構造部分と前記第1の部分以外の部分である第2の部分を検出する検出ステップと、
前記検出ステップにより検出された前記制御構造部分と前記第1の部分と前記第2の部分に基づいて、前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを生成するモデル生成ステップと、
前記モデル生成ステップにより生成された前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを比較することにより、前記変更後の検証対象プログラムの検証を行う検証ステップと、
をコンピュータに実行させるプログラムの検証プログラム。
(付記2) 付記1に記載のプログラムの検証プログラムにおいて、
前記検出ステップは、前記変更の影響を受ける共有変数が出現する部分と該共有変数のロックの部分を前記第1の部分とすることを特徴とするプログラムの検証プログラム。
(付記3) 付記1または付記2に記載のプログラムの検証プログラムにおいて、
前記検出ステップは、前記検証対象プログラムにおいて前記第1の部分にマークを付加することを特徴とするプログラムの検証プログラム。
(付記4) 付記1乃至付記3のいずれかに記載のプログラムの検証プログラムにおいて、
前記モデル生成ステップは、前記第1の部分と前記第2の部分の基本ブロックを状態に割り付け、前記制御構造部分に基づいて遷移を表すことにより、有限状態機械をモデルとして生成することを特徴とするプログラムの検証プログラム。
(付記5) 付記4に記載のプログラムの検証プログラムにおいて、
前記モデル生成ステップは、前記モデルにおいて、前記第1の部分を含まない複数の状態をまとめて1つの状態とすることを特徴とするプログラムの検証プログラム。
(付記6) 付記4または付記5に記載のプログラムの検証プログラムにおいて、
前記検証ステップは、まず、前記変更が施された関数について変更前のモデルと変更後のモデルの比較を行い、該比較の結果が一致しない場合、前記変更が施された関数のモデルと前記変更の影響を受ける共有変数を用いた関数のモデルの状態の積で得られるモデルについて、変更前のモデルと変更後のモデルの比較を行うことにより、前記変更後の検証対象プログラムの検証を行うことを特徴とするプログラムの検証プログラム。
(付記7) 付記1乃至付記6のいずれかに記載のプログラムの検証プログラムにおいて、
前記検証ステップは、変更前の検証対象プログラムのモデルと変更後の検証対象プログラムのモデルが一致しない場合、所定の不具合となる状態を検出し、該状態を表示することを特徴とするプログラムの検証プログラム。
(付記8) 付記1乃至付記7のいずれかに記載のプログラムの検証プログラムにおいて、
前記検証ステップは、変更前の検証対象プログラムのモデルと変更後の検証対象プログラムのモデルが一致しない場合、所定の不具合となる状態を検出し、該状態に至る実行順序を検出し、該実行順序を表示することを特徴とするプログラムの検証プログラム。
(付記9) 付記1乃至付記8のいずれかに記載のプログラムの検証プログラムにおいて、
前記検証ステップは、ルールベースチェックまたはモデルチェックを用いて、変更後の検証対象プログラムの検証を行うことを特徴とするプログラムの検証プログラム。
(付記10) 複数の関数を含んで構成される並行プログラムまたは並列プログラムを検証対象プログラムとし、該検証対象プログラムを変更した場合における該変更後の検証対象プログラムの検証を行うプログラムの検証装置であって、
前記検証対象プログラムの変更前後における該検証対象プログラムから、前記変更が施された関数と、前記変更の影響を受ける共有変数が用いられる関数とを検出すると共に、前記変更が施された関数における前記変更が施された部分及び前記変更の影響を受ける共有変数を用いた関数における変更の影響を受ける部分である第1の部分と、プログラム処理の制御に関する部分である制御構造部分と、前記制御構造部分と前記第1の部分以外の部分である第2の部分を検出する検出部と、
前記検出部により検出された前記制御構造部分と前記第1の部分と前記第2の部分に基づいて、前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを生成するモデル生成部と、
前記モデル生成部により生成された前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを比較することにより、前記変更後の検証対象プログラムの検証を行う検証部と、
を備えてなるプログラムの検証装置。
(付記11) 付記10に記載のプログラムの検証装置において、
前記検出部は、前記変更の影響を受ける共有変数が出現する部分と該共有変数のロックの部分を前記第1の部分とすることを特徴とするプログラムの検証装置。
(付記12) 付記10または付記11に記載のプログラムの検証装置において、
前記検出部は、前記検証対象プログラムにおいて前記第1の部分にマークを付加することを特徴とするプログラムの検証装置。
(付記13) 付記10乃至付記12のいずれかに記載のプログラムの検証装置において、
前記モデル生成部は、前記第1の部分と前記第2の部分の基本ブロックを状態に割り付け、前記制御構造部分に基づいて遷移を表すことにより、有限状態機械をモデルとして生成することを特徴とするプログラムの検証装置。
(付記14) 付記13に記載のプログラムの検証装置において、
前記モデル生成部は、前記モデルにおいて、前記第1の部分を含まない複数の状態をまとめて1つの状態とすることを特徴とするプログラムの検証装置。
(付記15) 付記13または付記14に記載のプログラムの検証装置において、
前記検証部は、まず、前記変更が施された関数について変更前のモデルと変更後のモデルの比較を行い、該比較の結果が一致しない場合、前記変更が施された関数のモデルと前記変更の影響を受ける共有変数を用いた関数のモデルの状態の積で得られるモデルについて、変更前のモデルと変更後のモデルの比較を行うことにより、前記変更後の検証対象プログラムの検証を行うことを特徴とするプログラムの検証装置。
(付記16) 付記10乃至付記15のいずれかに記載のプログラムの検証装置において、
前記検証部は、変更前の検証対象プログラムのモデルと変更後の検証対象プログラムのモデルが一致しない場合、所定の不具合となる状態を検出し、該状態を表示することを特徴とするプログラムの検証装置。
(付記17) 付記10乃至付記16のいずれかに記載のプログラムの検証装置において、
前記検証部は、変更前の検証対象プログラムのモデルと変更後の検証対象プログラムのモデルが一致しない場合、所定の不具合となる状態を検出し、該状態に至る実行順序を検出し、該実行順序を表示することを特徴とするプログラムの検証装置。
(付記18) 付記10乃至付記17のいずれかに記載のプログラムの検証装置において、
前記検証部は、ルールベースチェックまたはモデルチェックを用いて、変更後の検証対象プログラムの検証を行うことを特徴とするプログラムの検証装置。
(付記19) 複数の関数を含んで構成される並行プログラムまたは並列プログラムを検証対象プログラムとし、該検証対象プログラムを変更した場合における該変更後の検証対象プログラムの検証を行うプログラムの検証方法であって、
前記検証対象プログラムの変更前後における該検証対象プログラムから、前記変更が施された関数と、前記変更の影響を受ける共有変数が用いられる関数とを検出すると共に、前記変更が施された関数における前記変更が施された部分及び前記変更の影響を受ける共有変数を用いた関数における変更の影響を受ける部分である第1の部分と、プログラム処理の制御に関する部分である制御構造部分と、前記制御構造部分と前記第1の部分以外の部分である第2の部分を検出する検出ステップと、
前記検出ステップにより検出された前記制御構造部分と前記第1の部分と前記第2の部分に基づいて、前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを生成するモデル生成ステップと、
前記モデル生成ステップにより生成された前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを比較することにより、前記変更後の検証対象プログラムの検証を行う検証ステップと、
を実行するプログラムの検証方法。
(付記20) 付記19に記載のプログラムの検証方法において、
前記検出ステップは、前記変更の影響を受ける共有変数が出現する部分と該共有変数のロックの部分を前記第1の部分とすることを特徴とするプログラムの検証方法。
Claims (5)
- 複数の関数を含んで構成される並行プログラムまたは並列プログラムを検証対象プログラムとし、該検証対象プログラムを変更した場合における該変更後の検証対象プログラムの検証をコンピュータに実行させるプログラムの検証プログラムであって、
前記検証対象プログラムの変更前後における該検証対象プログラムから、前記変更が施された関数と、前記変更の影響を受ける共有変数が用いられる関数とを検出すると共に、前記変更が施された関数における前記変更が施された部分及び前記変更の影響を受ける共有変数を用いた関数における変更の影響を受ける部分である第1の部分と、プログラム処理の制御に関する部分である制御構造部分と、前記制御構造部分と前記第1の部分以外の部分である第2の部分を検出する検出ステップと、
前記検出ステップにより検出された前記制御構造部分と前記第1の部分と前記第2の部分に基づいて、前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを生成するモデル生成ステップと、
前記モデル生成ステップにより生成された前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを比較することにより、前記変更後の検証対象プログラムの検証を行う検証ステップと、
をコンピュータに実行させるプログラムの検証プログラム。 - 請求項1に記載のプログラムの検証プログラムにおいて、
前記検出ステップは、変更の影響を受ける共有変数が出現する部分と該共有変数のロックの部分を前記第1の部分とすることを特徴とするプログラムの検証プログラム。 - 請求項1または請求項2に記載のプログラムの検証プログラムにおいて、
前記モデル生成ステップは、前記第1の部分と前記第2の部分の基本ブロックを状態に割り付け、前記制御構造部分に基づいて遷移を表すことにより、有限状態機械をモデルとして生成することを特徴とするプログラムの検証プログラム。 - 複数の関数を含んで構成される並行プログラムまたは並列プログラムを検証対象プログラムとし、該検証対象プログラムを変更した場合における該変更後の検証対象プログラムの検証を行うプログラムの検証装置であって、
前記検証対象プログラムの変更前後における該検証対象プログラムから、前記変更が施された関数と、前記変更の影響を受ける共有変数が用いられる関数とを検出すると共に、前記変更が施された関数における前記変更が施された部分及び前記変更の影響を受ける共有変数を用いた関数における変更の影響を受ける部分である第1の部分と、プログラム処理の制御に関する部分である制御構造部分と、前記制御構造部分と前記第1の部分以外の部分である第2の部分を検出する検出部と、
前記検出部により検出された前記制御構造部分と前記第1の部分と前記第2の部分に基づいて、前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを生成するモデル生成部と、
前記モデル生成部により生成された前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを比較することにより、前記変更後の検証対象プログラムの検証を行う検証部と、
を備えてなるプログラムの検証装置。 - 複数の関数を含んで構成される並行プログラムまたは並列プログラムを検証対象プログラムとし、該検証対象プログラムを変更した場合における該変更後の検証対象プログラムの検証を行うプログラムの検証方法であって、
前記検証対象プログラムの変更前後における該検証対象プログラムから、前記変更が施された関数と、前記変更の影響を受ける共有変数が用いられる関数とを検出すると共に、前記変更が施された関数における前記変更が施された部分及び前記変更の影響を受ける共有変数を用いた関数における変更の影響を受ける部分である第1の部分と、プログラム処理の制御に関する部分である制御構造部分と、前記制御構造部分と前記第1の部分以外の部分である第2の部分を検出する検出ステップと、
前記検出ステップにより検出された前記制御構造部分と前記第1の部分と前記第2の部分に基づいて、前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを生成するモデル生成ステップと、
前記モデル生成ステップにより生成された前記変更前の検証対象プログラムのモデルと前記変更後の検証対象プログラムのモデルを比較することにより、前記変更後の検証対象プログラムの検証を行う検証ステップと、
を実行するプログラムの検証方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005191687A JP4414373B2 (ja) | 2005-06-30 | 2005-06-30 | プログラムの検証プログラム、プログラムの検証装置、プログラムの検証方法 |
US11/237,663 US7844953B2 (en) | 2005-06-30 | 2005-09-29 | Program, apparatus and method for verifying program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005191687A JP4414373B2 (ja) | 2005-06-30 | 2005-06-30 | プログラムの検証プログラム、プログラムの検証装置、プログラムの検証方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007011690A true JP2007011690A (ja) | 2007-01-18 |
JP4414373B2 JP4414373B2 (ja) | 2010-02-10 |
Family
ID=37680415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005191687A Expired - Fee Related JP4414373B2 (ja) | 2005-06-30 | 2005-06-30 | プログラムの検証プログラム、プログラムの検証装置、プログラムの検証方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7844953B2 (ja) |
JP (1) | JP4414373B2 (ja) |
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JP4414373B2 (ja) | 2010-02-10 |
US7844953B2 (en) | 2010-11-30 |
US20070022325A1 (en) | 2007-01-25 |
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Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080702 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091119 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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